JP2017139946A - スイッチング電源回路、負荷駆動装置、液晶表示装置 - Google Patents

Abstract

【課題】負荷変動に依ることなくスロープ補償比やＰＷＭゲインを一定に維持する。【解決手段】スイッチング電源回路１００は、出力トランジスタＮ１を用いてコイル電流ＩＬを駆動することにより入力電圧Ｖｉから出力電圧Ｖｏを生成するスイッチング出力部１１０と、出力トランジスタＮ１のオン／オフ制御を行うスイッチング制御部１２０と、を有する。スイッチング制御部１２０は、基準スロープ電圧Ｖ１を生成する基準スロープ電圧生成部１２８と、スイッチ電流Ｉｓ（延いてはコイル電流ＩＬ）に応じたセンス電圧Ｖ２を所定のタイミングでラッチすることにより保持センス電圧Ｖ２を生成するセンス電圧保持部１２Ｅと、基準スロープ電圧Ｖ１と保持センス電圧Ｖ２とを足し合わせてスロープ電圧Ｖｓｌｐを生成する電圧加算部１２９と、を含み、スロープ電圧Ｖｓｌｐを用いて出力トランジスタＮ１のオンデューティを決定する。【選択図】図７

Description

本発明は、スイッチング電源回路、負荷駆動装置、及び、液晶表示装置に関する。

従来より、様々なアプリケーションの電源手段として、スイッチング電源回路（例えば入力電圧を昇圧して出力電圧を生成する昇圧型のスイッチング電源回路）が広く一般に利用されている。なお、スイッチング電源回路の制御方式としては、出力電圧とコイル電流の双方に応じた帰還制御を行う電流モード制御方式などを挙げることができる。

なお、上記に関連する従来技術の一例としては、特許文献１及び特許文献２を挙げることができる。

特開２０１０−２２０３５５号公報 特開２０１５−１６６８７０号公報

しかしながら、電流モード制御方式のスイッチング電源回路では、負荷変動に伴ってスロープ補償比やＰＷＭ［pulse width modulation］ゲインが変動してしまう、という課題があった。

また、従来における昇圧型のスイッチング電源回路では、そのラインレギュレーション特性やラインステップ特性（ライントランジェント特性）について、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者によって見出された上記の課題に鑑み、負荷変動に依ることなくスロープ補償比やＰＷＭゲインを一定に維持することのできるスイッチング電源回路、ないしは、ラインレギュレーション特性やラインステップ特性の良い昇圧型のスイッチング電源回路を提供することも目的とし、さらには、これを用いた負荷駆動装置及び液晶表示装置を提供することを目的とする。

本明細書中に開示されているスイッチング電源回路は、出力トランジスタを用いてコイル電流を駆動することにより入力電圧から出力電圧を生成するスイッチング出力部と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、を有し、前記スイッチング制御部は、基準スロープ電圧を生成する基準スロープ電圧生成部と、前記コイル電流に応じたセンス電圧を所定のタイミングでラッチすることにより保持センス電圧を生成するセンス電圧保持部と、前記基準スロープ電圧と前記保持センス電圧とを足し合わせてスロープ電圧を生成する電圧加算部と、を含み、前記スロープ電圧を用いて前記出力トランジスタのオンデューティを決定する構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチング電源回路において、前記センス電圧保持部は、第１端が前記センス電圧の入力端に接続されて第２端が前記保持センス電圧の出力端に接続されたスイッチと、第１端が前記保持センス電圧の出力端に接続されて第２端が接地端に接続されたキャパシタと、前記スイッチのオン／オフ制御を行う制御部と、を含む構成（第２の構成）にするとよい。

また、上記第１の構成から成るスイッチング電源回路において、前記センス電圧保持部は、第１端が前記センス電圧の入力端に接続された第１スイッチと、第１端が前記第１スイッチの第２端に接続されて第２端が前記保持センス電圧の出力端に接続された第２スイッチと、第１端が前記第１スイッチの第２端に接続されて第２端が接地端に接続された第１キャパシタと、第１端が前記保持センス電圧の出力端に接続されて第２端が接地端に接続された第２キャパシタと、前記第１スイッチ及び前記第２スイッチの相補的なオン／オフ制御を行う制御部と、を含む構成（第３の構成）としてもよい。

また、上記第１〜第３いずれかの構成から成るスイッチング電源回路において、前記スイッチング制御部は、所定の基準周波数でクロック信号を生成するクロック信号生成部をさらに含み、前記センス電圧保持部は、前記クロック信号に同期して動作する構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成るスイッチング電源回路において、前記スイッチング制御部は、前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、をさらに含み、前記比較信号に応じて前記出力トランジスタのオンデューティを決定する構成（第５の構成）にするとよい。

また、上記第５の構成から成るスイッチング電源回路において、前記スイッチング制御部は、所定のパルス周期でセット信号のパルス生成を行うセット信号生成部と、前記セット信号と前記比較信号に応じたリセット信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、をさらに含む構成（第６の構成）にするとよい。

また、上記第６の構成から成るスイッチング電源回路において、前記スイッチング制御部は、前記セット信号にパルスが生成されてから最大オン時間が経過した時点で最大デューティ設定信号のパルス生成を行う最大デューティ設定部と、前記比較信号と前記最大デューティ設定信号を論理合成して前記リセット信号を生成する論理ゲートと、をさらに含む構成（第７の構成）にするとよい。

また、上記第１〜第７いずれかの構成から成るスイッチング電源回路において、前記スイッチング出力部は、昇圧型、降圧型、または、昇降圧型である構成（第８の構成）にするとよい。

また、本明細書中に開示されている負荷駆動装置は、上記第１〜第８いずれかの構成から成るスイッチング電源回路と、前記スイッチング電源回路から電力供給を受けて負荷を駆動するドライバと、を有する構成（第９の構成）とされている。

また、本明細書中に開示されている液晶表示装置は、上記第９の構成から成る負荷駆動装置と、前記負荷駆動装置の負荷として駆動される液晶表示パネルと、を有する構成（第１０の構成）とされている。

また、本明細書中に開示されているスイッチング電源回路は、出力トランジスタをオン／オフさせて入力電圧を昇圧することにより出力電圧を生成するスイッチング出力部と、前記出力トランジスタのオン／オフ制御を行うスイッチング制御部とを有し、前記スイッチング制御部は、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、スロープ電圧を生成するスロープ電圧生成部と、前記誤差電圧と前記スロープ電圧とを比較して前記出力トランジスタのオンデューティを決定するコンパレータと、を含み、前記スロープ電圧生成部は、前記入力電圧と前記出力電圧との差の逆数に応じて前記スロープ電圧の傾きを変化させる構成（第１１の構成）とされている。

なお、上記第１１の構成から成るスイッチング電源回路において、前記スロープ電圧生成部は、前記入力電圧と前記出力電圧との差の逆数に応じてその傾きが変化するスロープ電流を生成するスロープ電流源と、前記スロープ電流を前記スロープ電圧に変換する抵抗と、を含む構成（第１２の構成）にするとよい。

また、上記第１２の構成から成るスイッチング電源回路において、前記スロープ電流源は、前記入力電圧と前記出力電圧との差の逆数に応じた充電電流を生成する充電電流生成部と、前記充電電流によって充電されるキャパシタと、前記キャパシタの充放電を切り替える充放電スイッチと、前記キャパシタの充電電圧を前記スロープ電流に変換する電圧／電流変換部と、を含む構成（第１３の構成）にするとよい。

また、上記第１３の構成から成るスイッチング電源回路において、前記充電電流生成部は、所定の第１電流を生成する第１電流源と、前記入力電圧と前記出力電圧との差に比例した第２電流を生成する第２電流源と、前記第１電流及び前記第２電流をそれぞれ対数変換して第１対数電圧及び第２対数電圧を生成する対数変換部と、前記第１対数電圧と前記第２対数電圧の差動入力を受けて前記充電電流を生成するトランスコンダクタンスアンプと、を含む構成（第１４の構成）とされている。

また、上記第１４の構成から成るスイッチング電源回路において、前記対数変換部は、前記第１電流を前記第１対数電圧に変換する第１ダイオードと、前記第２電流を前記第２対数電圧に変換する第２ダイオードと、を含む構成（第１５の構成）とされている。

また、上記第１１〜第１５いずれかの構成から成るスイッチング電源回路において、前記スイッチング制御部は、所定のパルス周期でセット信号のパルス生成を行うセット信号生成部と、前記セット信号と前記コンパレータの比較結果に応じたリセット信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、をさらに含む構成（第１６の構成）にするとよい。

また、上記第１６の構成から成るスイッチング電源回路において、前記スイッチング制御部は、前記セット信号にパルスが生成されてから最大オン時間が経過した時点で最大デューティ設定信号のパルス生成を行う最大デューティ設定部と、前記コンパレータの比較信号と前記最大デューティ設定信号を論理合成して前記リセット信号を生成する論理ゲートと、をさらに含む構成（第１７の構成）にするとよい。

また、上記第１１〜第１７いずれかの構成から成るスイッチング電源回路において、前記スイッチング出力部は、第１端が前記入力電圧の入力端に接続されたコイルと、前記コイルの第２端と接地端との間に接続された出力トランジスタと、前記コイルの第２端と前記出力電圧の出力端との間に接続された整流素子と、前記出力電圧の出力端と接地端との間に接続された出力キャパシタと、を含む構成（第１８の構成）にするとよい。

また、本明細書中に開示されている負荷駆動装置は、上記第１１〜第１８いずれかの構成から成るスイッチング電源回路と、前記スイッチング電源回路から電力供給を受けて負荷を駆動するドライバと、を有する構成（第１９の構成）とされている。

また、本明細書中に開示されている液晶表示装置は、上記第１９の構成から成る負荷駆動装置と、前記負荷駆動装置の負荷として駆動される液晶表示パネルを有する構成（第２０の構成）とされている。

本明細書中に開示されている発明によれば、負荷変動に依ることなくスロープ補償比やＰＷＭゲインを一定に維持することのできるスイッチング電源回路、ないしは、ラインレギュレーション特性やラインステップ特性の良い昇圧型のスイッチング電源回路を提供することが可能となり、さらには、これを用いた負荷駆動装置及び液晶表示装置を提供することが可能となる。

液晶表示装置の一構成例を示すブロック図 スイッチング電源回路の第１実施形態を示す回路図 デューティ制御の一例を示すタイミングチャート 第１実施形態におけるスロープ生成動作の第１例（軽負荷）を示す波形図 第１実施形態におけるスロープ生成動作の第２例（重負荷）を示す波形図 第１実施形態における周波数−ＰＷＭゲイン特性を示すゲイン線図 スイッチング電源回路の第２実施形態を示す回路図 センス電圧保持部の一構成例を示す回路図 センス電圧保持動作の一例を示すタイミングチャート センス電圧保持部の一変形例を示す回路図 第２実施形態におけるスロープ生成動作の第１例（軽負荷）を示す波形図 第２実施形態におけるスロープ生成動作の第２例（重負荷）を示す波形図 第２実施形態における周波数−ＰＷＭゲイン特性を示すゲイン線図 スイッチング電源回路の第３実施形態を示す回路図 オンデューティと昇圧比との相関図 スイッチング電源回路の第４実施形態を示す回路図 スロープ電圧の傾き調整動作を示す波形図 基準スロープ電圧生成部の一構成例を示す回路図 スロープ電流源の一構成例を示す回路図 充電電流生成部の一構成例を示す回路図 タブレット端末の外観図

＜液晶表示装置＞
図１は、液晶表示装置の一構成例を示すブロック図である。本構成例の液晶表示装置１は、液晶駆動装置１０と液晶表示パネル２０を有する。液晶駆動装置１０は、不図示のホスト装置（マイコン等）から入力される映像信号Ｓｉｎや各種コマンドに基づいて液晶表示パネル２０の駆動制御を行う負荷駆動装置である。液晶表示パネル２０は、液晶素子を画素として用いた映像出力手段であり、液晶駆動装置１０の負荷として駆動される。

＜液晶駆動装置＞
引き続き、図１を参照しながら液晶駆動装置１０について詳述する。本構成例の液晶駆動装置１０は、システム電源部１１と、タイミング制御部１２と、レベルシフタ１３と、ゲートドライバ１４と、ソースドライバ１５と、ガンマ電圧生成部１６と、コモン電圧生成部１７と、を含む。

システム電源部１１は、入力電圧ＶＩＮ（例えば＋１２Ｖ）の供給を受けて動作し、アナログ系電源電圧ＡＶＤＤ（例えば＋１７Ｖ）、ロジック系電源電圧ＶＤＤ（例えば＋３．３Ｖ、＋１．８Ｖ、＋１．２Ｖ）、正電源電圧ＶＧＨ（例えば＋２８Ｖ）、及び、負電源電圧ＶＧＬ（例えば−１２Ｖ）をそれぞれ生成して装置各部に供給する。

タイミング制御部１２は、ロジック系電源電圧ＶＤＤの供給を受けて動作し、ホスト装置から入力されるコマンドやデータに基づいて、液晶駆動装置１０のタイミング制御（ゲートドライバ１４の垂直同期制御やソースドライバ１５の水平同期制御など）を行う。

レベルシフタ１３は、正電源電圧ＶＧＨと負電源電圧ＶＧＬの供給を受けて動作し、タイミング制御部１２から入力されるタイミング制御信号（垂直同期信号）をレベルシフトした上でゲートドライバ１４に伝達する。

ゲートドライバ１４は、正電源電圧ＶＧＨと負電源電圧ＶＧＬの供給を受けて動作し、レベルシフタ１３から入力される垂直同期信号に基づいて、液晶表示パネル２０のゲート信号Ｇ（１）〜Ｇ（ｙ）を生成する。なお、ゲート信号Ｇ（１）〜Ｇ（ｙ）は、液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のゲート端子）に供給される。

ソースドライバ１５は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、不図示のホスト装置から入力されるデジタル（ｍビット）の映像信号Ｓｉｎをアナログのソース信号Ｓ（１）〜Ｓ（ｘ）に変換して、液晶ディスプレイパネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のソース端子）に供給する。

ガンマ電圧生成部１６は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、ｎ通り（ただしｎ＝２^ｍ−１）の階調電圧Ｖ（０）〜Ｖ（ｎ）を生成してソースドライバ１５に供給する。なお、階調電圧Ｖ（０）〜Ｖ（ｎ）は、それぞれ、映像信号Ｓｉｎのデータ値「０」〜「２^ｍ−１」に一対一で対応している。

コモン電圧生成部１７は、所定のコモン電圧ＶＣを生成して液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のドレイン端子）に供給する。

＜スイッチング電源回路（第１実施形態）＞
図２は、システム電源部１１に内蔵されるスイッチング電源回路の第１実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、入力電圧Ｖｉ（例えば、入力電圧ＶＩＮに相当）から所望の出力電圧Ｖｏ（例えば、アナログ系電源電圧ＡＶＤＤに相当）を生成する回路部であり、スイッチング出力部１１０と、スイッチング制御部１２０を含む。

スイッチング出力部１１０は、出力トランジスタＮ１をオン／オフさせてコイル電流ＩＬを駆動することにより入力電圧Ｖｉを昇圧して出力電圧Ｖｏを生成する昇圧型スイッチング出力段であり、出力トランジスタＮ１（本図の例では、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ）と、コイルＬ１と、整流ダイオードＤ１と、出力キャパシタＣｏ１と、センス抵抗Ｒｓと、を含む。

コイルＬ１の第１端は、入力電圧Ｖｉの入力端に接続されている。コイルＬ１の第２端は、出力トランジスタＮ１のドレイン及び整流ダイオードＤ１のアノードに接続されている。出力トランジスタＮ１のソースは、センス抵抗Ｒｓの第１端に接続されている。センス抵抗Ｒｓの第２端は、接地端に接続されている。センス抵抗Ｒｓは、これに流れるスイッチ電流Ｉｓ（＝出力トランジスタＮ１のオン期間中に流れるコイル電流ＩＬに相当）をセンス電圧Ｖ２（＝Ｉｓ×Ｒｓ）として取り出すための電流／電圧変換素子である。出力トランジスタＮ１のゲートは、スイッチング制御部１２０の出力端（＝ゲート信号Ｓ４の出力端）に接続されている。整流ダイオードＤ１のカソードは、出力電圧Ｖｏの出力端と出力キャパシタＣｏ１の第１端に接続されている。出力キャパシタＣｏ１の第２端は、接地端に接続されている。

ただし、スイッチング出力部１１０の整流方式については、ダイオード整流方式に代えて同期整流方式を採用することもできる。その場合には、整流ダイオードＤ１を同期整流トランジスタに置換し、これを出力トランジスタＮ１と相補的にオン／オフすればよい。

スイッチング制御部１２０は、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆが一致するように出力トランジスタＮ１のオン／オフ制御を行う出力帰還回路部であり、デジタル／アナログ変換部１２１と、帰還電圧生成部１２２と、エラーアンプ１２３と、位相補償部１２４と、クロック信号生成部１２５と、セット信号生成部１２６と、最大デューティ設定部１２７と、基準スロープ電圧生成部１２８と、電圧加算部１２９と、コンパレータ１２Ａと、ＯＲゲート１２Ｂと、ＲＳフリップフロップ１２Ｃと、ドライバ１２Ｄと、を含む。

デジタル／アナログ変換部１２１は、デジタルの基準電圧設定信号ＲＥＦからアナログの基準電圧Ｖｒｅｆを生成する。

帰還電圧生成部１２２は、出力電圧Ｖｏの出力端と接地端の間に直列に接続された抵抗Ｒ１及びＲ２を含み、抵抗Ｒ１と抵抗Ｒ２との接続ノードから出力電圧Ｖｏを分圧した帰還電圧Ｖｆｂ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｏ）を出力する。ただし、出力電圧Ｖｏがスイッチング制御部１２０（特に、エラーアンプ１２３）の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部１２２を省略し、帰還電圧Ｖｆｂとして出力電圧Ｖｏを直接受け付けても構わない。

エラーアンプ１２３は、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）である。エラーアンプ１２３は、反転入力端（−）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとの差分値に応じて、位相補償部１２４を形成するキャパシタＣ１の充放電を行うことにより、誤差電圧Ｖｅｒｒを生成する。なお、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには、エラーアンプ１２３からキャパシタＣ１に向けて電流が流し込まれるので、誤差電圧Ｖｅｒｒが上昇する。逆に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには、キャパシタＣ１からエラーアンプ１２３に向けて電流が引き抜かれるので、誤差電圧Ｖｅｒｒが低下する。

位相補償部１２４は、エラーアンプ１２３の出力端と接地端との間に直列接続された抵抗Ｒ３とキャパシタＣ１を含む時定数回路であり、誤差電圧Ｖｅｒｒの位相補償を行う。

クロック信号生成部１２５は、所定の基準周波数ｆ０（＝１／Ｔ０）でクロック信号ＣＬＫを生成する。

セット信号生成部１２６は、クロック信号ＣＬＫに同期してセット信号Ｓ１のパルス生成を行う。例えば、セット信号生成部１２６は、クロック信号ＣＬＫのｍパルス毎にセット信号Ｓ１のパルス生成を行う。従って、セット信号Ｓ１のパルス周期Ｔ（＝出力トランジスタＮ１のスイッチング周期Ｔ）は、ｍ×Ｔ０となる。

最大デューティ設定部１２７は、クロック信号ＣＬＫに同期して最大デューティ設定信号Ｓ２ｂのパルス生成を行う。例えば、最大デューティ設定部１２７は、セット信号Ｓ１のパルス生成タイミングから起算してクロック信号ＣＬＫのｎパルス目（ただしｎ＜ｍ）で最大デューティ設定信号Ｓ２ｂのパルス生成を行う。すなわち、最大デューティ設定部１２７は、セット信号Ｓ１にパルスが生成されてから最大オン時間Ｔｏｎ（ｍａｘ）（＝ｎ×Ｔ０）が経過した時点で、最大デューティ設定信号Ｓ２ｂにパルスを生成する。

基準スロープ電圧生成部１２８は、クロック信号ＣＬＫに同期して基準スロープ電圧Ｖ１を生成する。基準スロープ電圧Ｖ１は、例えば、セット信号Ｓ１のパルス生成タイミング（＝クロック信号ＣＬＫの１パルス目）で上昇し始め、最大デューティ設定信号Ｓ２ｂのパルス生成タイミング（＝クロック信号ＣＬＫのｎパルス目）でゼロ値にリセットされる鋸波状のアナログ電圧である。ただし、基準スロープ電圧生成部１２８の構成は、これに限定されるものではなく、例えば、セット信号Ｓ１とパルス幅変調信号Ｓ３の双方に同期して基準スロープ電圧Ｖ１を生成するように構成してもよい。

電圧加算部１２９は、基準スロープ電圧Ｖ１とセンス電圧Ｖ２とを足し合わせてスロープ電圧Ｖｓｌｐを生成する。このように、基準スロープ電圧Ｖ１とセンス電圧Ｖ２とを足し合わせてスロープ電圧Ｖｓｌｐを生成し、これを用いて出力トランジスタＮ１のオンデューティを決定することにより、出力電圧Ｖｏとコイル電流ＩＬの双方に応じた電流モード制御を実現することが可能となる。

コンパレータ１２Ａは、反転入力端（−）に入力される誤差電圧Ｖｅｒｒと非反転入力端（＋）に入力されるスロープ電圧Ｖｓｌｐとを比較して比較信号Ｓ２ａを生成する。比較信号Ｓ２ａは、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも高いときにローレベルとなり、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも低いときにハイレベルとなる。

ＯＲゲート１２Ｂは、比較信号Ｓ２ａと最大デューティ設定信号Ｓ２ｂとの論理和信号をリセット信号Ｓ２として出力する。従って、リセット信号Ｓ２は、比較信号Ｓ２ａと最大デューティ設定信号Ｓ２ｂの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号Ｓ２ａと最大デューティ設定信号Ｓ２ｂの双方がローレベルであるときにローレベルとなる。

ＲＳフリップフロップ１２Ｃは、セット端（Ｓ）に入力されるセット信号Ｓ１とリセット端（Ｒ）に入力されるリセット信号Ｓ２に応じて出力端（Ｑ）からパルス幅変調信号Ｓ３を出力する。パルス幅変調信号Ｓ３は、例えば、セット信号Ｓ１の立上りエッジでハイレベルにセットされ、リセット信号Ｓ２の立上りエッジでローレベルにリセットされる。

ドライバ１２Ｄは、パルス幅変調信号Ｓ３の入力を受け付け、その電流能力を増強することにより出力トランジスタＮ１のゲート信号Ｓ４（出力トランジスタＮ１のオン／オフ制御信号に相当）を生成し、これを出力トランジスタＮ１のゲートに出力する。出力トランジスタＮ１は、ゲート信号Ｓ４がハイレベルであるときにオンし、ゲート信号Ｓ４がローレベルであるときにオフする。

＜基本動作（昇圧動作）＞
まず、スイッチング電源回路１００の基本動作（昇圧動作）について説明する。出力トランジスタＮ１がオンされると、コイルＬ１には出力トランジスタＮ１を介して接地端に向けたコイル電流ＩＬ（＝スイッチ電流Ｉｓ）が流れ、その電気エネルギが蓄えられる。このとき、整流ダイオードＤ１のアノードに現れるスイッチ電圧Ｖｓｗは、出力トランジスタＮ１を介してほぼ接地電圧まで低下する。従って、整流ダイオードＤ１が逆バイアス状態となるので、出力キャパシタＣｏ１から出力トランジスタＮ１に向けて電流が流れ込むことはない。

一方、出力トランジスタＮ１がオフされると、コイルＬ１に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、整流ダイオードＤ１は順バイアス状態となるため、整流ダイオードＤ１を介して流れるコイル電流ＩＬは、出力電流Ｉｏｕｔとして出力電圧Ｖｏの出力端から負荷（ソースドライバ１５やガンマ電圧生成部１６）に流れ込むと共に、出力キャパシタＣｏ１を介して接地端にも流れ込み、出力キャパシタＣｏ１が充電される。上記の動作が繰り返されることにより、負荷には、入力電圧Ｖｉを昇圧した出力電圧Ｖｏが供給される。

＜デューティ制御＞
図３は、誤差電圧Ｖｅｒｒに応じたデューティ制御の一例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、セット信号Ｓ１、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐ、比較信号Ｓ２ａ、最大デューティ設定信号Ｓ２ｂ、リセット信号Ｓ２、及び、パルス幅変調信号Ｓ３が描写されている。

本図の例では、クロック信号ＣＬＫの１６パルス毎に、セット信号Ｓ１のパルスが生成されている。セット信号Ｓ１がハイレベルに立ち上がると、パルス幅変調信号Ｓ３がハイレベルにセットされるので、出力トランジスタＮ１がオンとなる。また、このとき、スロープ電圧Ｖｓｌｐは、所定の傾きを持って上昇し始める。

その後、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｅｒｒよりも高くなると、比較信号Ｓ２ａがハイレベルに立ち上がり、延いては、リセット信号Ｓ２がハイレベルに立ち上がる。その結果、パルス幅変調信号Ｓ３がローレベルにリセットされるので、出力トランジスタＮ１がオフとなる。

なお、誤差電圧Ｖｅｒｒが高いほどスロープ電圧Ｖｓｌｐとの交差タイミングが遅くなる。従って、パルス幅変調信号Ｓ３のハイレベル期間（＝出力トランジスタＮ１のオン期間Ｔｏｎ）が長くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）が大きくなる。

逆に、誤差電圧Ｖｅｒｒが低いほどスロープ電圧Ｖｓｌｐとの交差タイミングが早くなる。従って、パルス幅変調信号Ｓ３のハイレベル期間が短くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎが小さくなる。

このように、スイッチング電源回路１００では、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｐとの比較結果に応じて出力トランジスタＮ１のオンデューティＤｏｎを決定することにより、入力電圧Ｖｉから所望の出力電圧Ｖｏが生成される。

ただし、誤差電圧Ｖｅｒｒが高くなり過ぎた結果、比較信号Ｓ２ａがハイレベルに立ち上がるよりも先に、最大デューティ設定信号Ｓ２ｂのパルス生成が行われた場合には、その時点でリセット信号Ｓ２がハイレベルに立ち上がり、出力トランジスタＮ１がオフとなる。すなわち、出力トランジスタＮ１のオン期間Ｔｏｎには、所定の上限値（＝最大オン時間Ｔｏｎ（ｍａｘ））が設定されている。

＜スロープ生成動作＞
図４は、第１実施形態におけるスロープ生成動作の第１例（軽負荷状態または無負荷状態、例えばＩｏｕｔ＝０Ａ）を示す波形図である。本図の横軸は、出力トランジスタＮ１がオンされてからの経過時間ｔを示しており、本図の縦軸は、基準スロープ電圧Ｖ１（一点鎖線）、センス電圧Ｖ２（二点鎖線）、スロープ電圧Ｖｓｌｐ（実線）、及び、誤差電圧Ｖｅｒｒ（破線）それぞれの電圧値を示している。

基準スロープ電圧Ｖ１は、出力トランジスタＮ１のオンタイミング（ｔ＝０）以降、所定の傾きα［Ｖ／ｔ］で上昇していく。従って、時刻ｔ１（＝スロープ電圧Ｖｓｌｐと誤差電圧Ｖｅｒｒとの交差タイミング）における基準スロープ電圧Ｖ１の電圧値は、Ｖ１＝α×ｔ１となる。

一方、センス電圧Ｖ２は、出力トランジスタＮ１のオンタイミング（ｔ＝０）以降、スイッチ電流Ｉｓに応じた傾きβ［Ｖ／ｔ］で上昇していく。なお、無負荷状態では、スイッチ電流Ｉｓが０Ａから漸増していくので、センス電圧Ｖ２も０Ｖから上昇していく。すなわち、無負荷状態では、センス電圧Ｖ２のＤＣ成分（＝Ｖ２ＤＣ）が０Ｖとなる。従って、時刻ｔ１におけるセンス電圧Ｖ２の電圧値は、Ｖ２＝β×ｔ１となる。

スロープ電圧Ｖｓｌｐは、先にも述べたように、基準スロープ電圧Ｖ１とセンス電圧Ｖ２を足し合わせて生成される。従って、時刻ｔ１におけるスロープ電圧Ｖｓｌｐの電圧値は、Ｖｓｌｐ＝Ｖ１＋Ｖ２＝（α＋β）×ｔ１となる。

図５は、第１実施形態におけるスロープ生成動作の第２例（重負荷状態、例えばＩｏｕｔ＝１Ａ）を示す波形図である。なお、先の図４と同様、本図の横軸は、出力トランジスタＮ１がオンされてからの経過時間ｔを示しており、本図の縦軸は、基準スロープ電圧Ｖ１（一点鎖線）、センス電圧Ｖ２（二点鎖線）、スロープ電圧Ｖｓｌｐ（実線）、及び、誤差電圧Ｖｅｒｒ（破線）それぞれの電圧値を示している。

先にも述べたように、基準スロープ電圧Ｖ１は、出力トランジスタＮ１のオンタイミング（ｔ＝０）以降、所定の傾きα［Ｖ／ｔ］で上昇していく。従って、時刻ｔ２（＝スロープ電圧Ｖｓｌｐと誤差電圧Ｖｅｒｒとの交差タイミングであり、ここではｔ１＜ｔ２）における基準スロープ電圧Ｖ１の電圧値は、Ｖ１＝α×ｔ２となる。

一方、センス電圧Ｖ２は、出力トランジスタＮ１のオンタイミング（ｔ＝０）以降、スイッチ電流Ｉｓに応じた傾きβ［Ｖ／ｔ］で上昇していく。なお、重負荷状態では、出力トランジスタＮ１のオンと同時に、スイッチ電流Ｉｓが出力電流Ｉｏｕｔに応じた電流値まで急増し、その後、時間の経過と共にさらに漸増していく。そのため、センス電圧Ｖ２は、出力電流Ｉｏｕｔに応じたＤＣ成分（＝Ｖ２ＤＣ）を持つことになる。従って、時刻ｔ２におけるセンス電圧Ｖ２の電圧値は、Ｖ２＝β×ｔ２＋Ｖ２ＤＣとなる。

スロープ電圧Ｖｓｌｐは、先にも述べたように、基準スロープ電圧Ｖ１とセンス電圧Ｖ２とを足し合わせて生成される。従って、時刻ｔ２におけるスロープ電圧Ｖｓｌｐの電圧値は、Ｖｓｌｐ＝Ｖ１＋Ｖ２＝（α＋β）×ｔ２＋Ｖ２ＤＣとなる。

このように、基準スロープ電圧Ｖ１とセンス電圧Ｖ２とを足し合わせてスロープ電圧Ｖｓｌｐを生成し、これを用いて出力トランジスタＮ１のオンデューティを決定することにより、出力電圧Ｖｏとコイル電流ＩＬの双方に応じた電流モード制御を実現することが可能となる。

ただし、スロープ電圧Ｖｓｌｐには、負荷の重さ（＝出力電流Ｉｏｕｔの大きさ）に応じたセンス電圧Ｖ２のＤＣ成分（＝Ｖ２ＤＣ）だけでなく、経過時間ｔに依存するセンス電圧Ｖ２のＡＣ成分（＝β×ｔ）が含まれている。

そのため、負荷変動に応じて出力トランジスタＮ１のオンデューティＤｏｎが変化すると、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｐとの交差タイミングにおいて、スロープ電圧Ｖｓｌｐに含まれるセンス電圧Ｖ２のＡＣ成分（＝β×ｔ）にも変化が生じてしまう。例えば、図４及び図５で示したように、時刻ｔ１におけるセンス電圧Ｖ２のＡＣ成分（＝β×ｔ１）と、時刻ｔ２におけるセンス電圧Ｖ２のＡＣ成分（＝β×ｔ２）との間には、経過時間ｔの違いにより、意図しない電圧差（＝β×（ｔ２−ｔ１））が生じてしまう。

また、負荷変動に応じて傾きβ自体が変動してしまった場合にも、センス電圧Ｖ２のＡＣ成分（＝β×ｔ）に変化が生じる。

図６は、第１実施形態における周波数−ＰＷＭゲイン特性を示すゲイン線図である。なお、破線は軽負荷状態（例えばＩｏｕｔ＝０Ａ）を示しており、実線は重負荷状態（例えばＩｏｕｔ＝１Ａ）を示している。

先にも述べた通り、第１実施形態のスイッチング電源回路１００において、スロープ電圧Ｖｓｌｐは、センス電圧Ｖ２のＡＣ成分（＝β×ｔ）を含むので、負荷変動に伴ってスロープ補償比やＰＷＭゲインが変動する。その結果、電流帰還比も変わってしまうので、軽負荷時の位相余裕が減少してしまう（ｆ１→ｆ０を参照）。また、負荷変動に伴って負荷応答特性も変わってしまう。

特に、スイッチング電源回路１００の負荷であるソースドライバ１５やガンマ電圧生成部１６では、液晶表示パネル２０が表示期間と非表示期間（いわゆるブランキング期間）を交互に繰り返すことに伴い、それぞれの消費電流が周期的に変動する。

すなわち、スイッチング電源回路１００の出力電流Ｉｏｕｔは、液晶表示パネル２０の駆動状態に応じて周期的に変動する。具体的に述べると、液晶表示パネル２０の表示期間には、所定の出力電流Ｉｏｕｔが流れる状態（重負荷状態）となる。一方、液晶表示パネル２０の非表示期間には、出力電流Ｉｏｕｔがほぼ流れない状態（軽負荷状態）となる。

このように、軽負荷状態と重負荷状態が頻繁に切り替わるスイッチング電源回路１００において、その出力動作を安定化し、かつ、所望の負荷応答特性を得るためには、負荷変動に依ることなくスロープ補償比やＰＷＭゲインを一定に維持することが望ましい。以下では、これを実現するための第２実施形態を提案する。

＜スイッチング電源回路（第２実施形態）＞
図７は、スイッチング電源回路１００の第２実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、先の第１実施形態（図２）をベースとしつつ、さらにセンス電圧保持部１２Ｅが追加されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

センス電圧保持部１２Ｅは、センス電圧Ｖ２を所定のタイミングでラッチすることにより保持センス電圧Ｖ２ｈｏｌｄを生成し、これを電圧加算部１２９に出力する。なお、センス電圧保持部１２Ｅは、クロック信号ＣＬＫに同期して動作する。

また、センス電圧保持部１２Ｅの追加に伴い、電圧加算部１２９は、基準スロープ電圧Ｖ１と保持センス電圧Ｖ２ｈｏｌｄとを足し合わせてスロープ電圧Ｖｓｌｐを生成する構成に変更されている。

＜センス電圧保持部＞
図８は、センス電圧保持部１２Ｅの一構成例を示す回路図である。本構成例のセンス電圧保持部１２Ｅは、スイッチＥ１と、キャパシタＥ２と、制御部Ｅ３とを含む。スイッチＥ１の第１端は、センス電圧Ｖ２の入力端に接続されている。スイッチＥ１の第２端とキャパシタＥ２の第１端は、いずれも保持センス電圧Ｖ２ｈｏｌｄの出力端に接続されている。キャパシタＥ２の第２端は、接地端に接続されている。スイッチＥ１の制御端は、スイッチ制御信号ＳＥ１の印加端（＝制御部Ｅ３の信号出力端）に接続されている。

制御部Ｅ３は、クロック信号ＣＬＫに同期してスイッチ制御信号ＳＥ１の論理レベルを切り替えることによりスイッチＥ１のオン／オフ制御を行う。スイッチＥ１は、例えば、スイッチ制御信号ＳＥ１がハイレベルであるときにオンし、スイッチ制御信号ＳＥ１がローレベルであるときにオフする。

すなわち、スイッチ制御信号ＳＥ１がハイレベルであるときには、センス電圧Ｖ２の入力端とキャパシタＥ２の第１端との間が導通される。従って、キャパシタＥ２は、その両端間電圧がほぼセンス電圧Ｖ２となるまで充電される。

一方、スイッチ制御信号ＳＥ１がローレベルであるときには、センス電圧Ｖ２の入力端とキャパシタＥ２の第１端との間が遮断される。従って、保持センス電圧Ｖ２ｈｏｌｄとしては、スイッチＥ１のオフ直前におけるキャパシタＥ２の両端間電圧（≒Ｖ２）がホールドされた状態となる。

このように、センス電圧保持部１２Ｅは、いわゆるトラック／ホールド動作により、センス電圧Ｖ２を所定のタイミングでラッチする。

図９は、センス電圧保持動作の一例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、パルス幅変調信号Ｓ３、コイル電流ＩＬ（実線）及びスイッチ電流Ｉｓ（破線）、スイッチ制御信号ＳＥ１、並びに、センス電圧Ｖ２（実線）及び保持センス電圧Ｖ２ｈｏｌｄ（破線）が描写されている。なお、本図において、スイッチング電源回路１００のスイッチング周期Ｔは、クロック信号ＣＬＫの１６パルス分に相当している。

パルス幅変調信号Ｓ３がローレベルからハイレベルに切り替わると、出力トランジスタＮ１がオフからオンとなるので、コイル電流ＩＬが減少から増大に転じる。なお、スイッチ電流Ｉｓは、出力トランジスタＮ１のオン期間中に流れるコイル電流ＩＬに相当する。従って、センス電圧Ｖ２は、出力トランジスタＮ１のオンと同時に、コイル電流ＩＬの極小値に応じた電圧値（＝Ｖ２ＤＣ）まで急峻に上昇し、その後、時間の経過と共にさらに上昇していく。

スイッチ制御信号ＳＥ１は、クロック信号ＣＬＫに同期してその論理レベルが切り替えられる。本図の例に即して具体的に述べると、スイッチ制御信号ＳＥ１は、クロック信号ＣＬＫの１５パルス目でハイレベルに立ち上がり、クロック信号ＣＬＫの３パルス目でローレベルに立ち下がる。その結果、保持センス電圧Ｖ２ｈｏｌｄは、出力トランジスタＮ１がオンする前からセンス電圧Ｖ２に追従し始め、出力トランジスタＮ１がオンした後、スイッチ制御信号ＳＥ１の立下りタイミングでセンス電圧Ｖ２をラッチした状態となる。

なお、本図の例では、出力トランジスタＮ１のオン期間中にコイル電流ＩＬの検出動作（＝センス電圧Ｖ２のラッチ動作）が行われている。なお、センス電圧Ｖ２のラッチタイミング（＝スイッチ制御信号ＳＥ１の立下りタイミング）については、出力トランジスタＮ１の最小オンデューティＴｏｎ（ｍｉｎ）を考慮して、出力トランジスタＮ１が確実にオンしているタイミングに設定することが望ましい。

ただし、コイル電流ＩＬの検出動作は、必ずしも出力トランジスタＮ１のオン期間に行う必要はない。すなわち、出力トランジスタＮ１のオフ期間に流れるコイル電流ＩＬを検出対象とする場合には、センス電圧Ｖ２のラッチ動作に代えて、例えば、出力トランジスタＮ１のオフ期間中におけるスイッチ電圧Ｖｓｗのラッチ動作を行えばよい。その場合、スイッチ電圧Ｖｓｗのラッチタイミングについては、出力トランジスタＮ１の最大オンデューティＴｏｎ（ｍａｘ）を考慮して、出力トランジスタＮ１が確実にオフしているタイミングに設定することが望ましい。

このように、コイル電流ＩＬの検出タイミングは、各周期毎に不変である限り、任意に設定することができる。なお、スイッチング出力部１１０が昇圧型である場合には、出力トランジスタＮ１のオン期間中にコイル電流ＩＬを検出する構成、すなわち、出力トランジスタＮ１に流れるスイッチ電流Ｉｓを検出対象とする構成を採用することが望ましい。

図１０は、センス電圧保持部１２Ｅの一変形例を示す回路図である。本変形例のセンス電圧保持部１２Ｅは、図８の構成をベースとしつつ、さらにスイッチＥ４とキャパシタＥ５が追加されている点に特徴を有する。

スイッチＥ１の第１端は、センス電圧Ｖ２の入力端に接続されている。スイッチＥ１の第２端とキャパシタＥ２の第１端は、いずれもスイッチＥ４の第１端に接続されている。キャパシタＥ２の第２端は、接地端に接続されている。スイッチＥ４の第２端とキャパシタＥ５の第１端は、いずれも保持センス電圧Ｖ２ｈｏｌｄの出力端に接続されている。キャパシタＥ５の第２端は、接地端に接続されている。スイッチＥ１及びＥ４の制御端は、それぞれ、スイッチ制御信号ＳＥ１及びＳＥ４の印加端（＝制御部Ｅ３の信号出力端）に接続されている。なお、スイッチ制御信号ＳＥ４としては、例えば、スイッチ制御信号ＳＥ１の論理反転信号（＝ＳＥ１Ｂ）を用いればよい。

制御部Ｅ３は、クロック信号ＣＬＫに同期してスイッチ制御信号ＳＥ１及びＳＥ４の論理レベルをそれぞれ切り替えることにより、スイッチＥ１及びＥ４の相補的なオン／オフ制御を行う。

例えば、スイッチ制御信号ＳＥ１がハイレベルで、スイッチ制御信号ＳＥ４がローレベルであるときには、スイッチＥ１がオンとなり、スイッチＥ４がオフとなる。すなわち、センス電圧Ｖ２の入力端とキャパシタＥ２の第１端との間が導通され、キャパシタＥ２の第１端と保持センス電圧Ｖ２の出力端との間が遮断される。従って、キャパシタＥ２の両端間電圧は、ほぼセンス電圧Ｖ２となるまで充電される。また、保持センス電圧Ｖ２ｈｏｌｄとしては、スイッチＥ４のオフ直前におけるキャパシタＥ５の両端間電圧がホールドされた状態となる。

一方、スイッチ制御信号ＳＥ１がローレベルで、スイッチ制御信号ＳＥ４がハイレベルであるときには、スイッチＥ１がオフとなり、スイッチＥ４がオンとなる。すなわち、センス電圧Ｖ２の入力端とキャパシタＥ２の第１端との間が遮断され、キャパシタＥ２の第１端と保持センス電圧Ｖ２ｈｏｌｄの出力端との間が導通される。このとき、キャパシタＥ２とキャパシタＥ５との間では、それぞれの両端間電圧が互いに等しくなるまで電荷の再分配が行われる。従って、キャパシタＥ２及びＥ５の容量値が同一である場合、保持センス電圧Ｖ２ｈｏｌｄは、スイッチＥ４のオン直前におけるキャパシタＥ２の両端間電圧（＝現周期のサンプリング値に相当）とキャパシタＥ５の両端間電圧（＝前周期のホールド値に相当）との平均値となる。

このように、センス電圧保持部１２Ｅとしては、トラック／ホールド回路（図８）に代えて、サンプル／ホールド回路（図１０）を用いることも可能である。

＜スロープ生成動作＞
図１１は、第２実施形態におけるスロープ生成動作の第１例（軽負荷状態または無負荷状態、例えば、Ｉｏｕｔ＝０Ａ）を示す波形図である。なお、本図の横軸は、出力トランジスタＮ１がオンされてからの経過時間ｔを示しており、本図の縦軸は、基準スロープ電圧Ｖ１（一点鎖線）、センス電圧Ｖ２（二点鎖線）、保持センス電圧Ｖ２ｈｏｌｄ（三点鎖線）、スロープ電圧Ｖｓｌｐ（実線）、及び、誤差電圧Ｖｅｒｒ（破線）それぞれの電圧値を示している。

基準スロープ電圧Ｖ１とセンス電圧Ｖ２の挙動については、先出の図４と同様であるので、重複した説明は割愛する。保持センス電圧Ｖ２ｈｏｌｄは、出力トランジスタＮ１のオンタイミング（ｔ＝０）以降、センス電圧Ｖ２に追従して傾きβ［Ｖ／ｔ］で上昇していくが、時刻ｔ１以前に設定された所定のラッチタイミング（＝時刻ｔｘ）で、その電圧値がラッチされる。従って、時刻ｔｘ以降、保持センス電圧Ｖ２ｈｏｌｄの電圧値は、経過時間ｔに依ることなく、Ｖ２ｈｏｌｄ＝β×ｔｘに保持された状態となる。

スロープ電圧Ｖｓｌｐは、先にも述べたように、基準スロープ電圧Ｖ１と保持センス電圧Ｖ２ｈｏｌｄを足し合わせて生成される。従って、時刻ｔ１におけるスロープ電圧Ｖｓｌｐの電圧値は、Ｖｓｌｐ＝Ｖ１＋Ｖ２ｈｏｌｄ＝α×ｔ１＋β×ｔｘとなる。

図１２は、第２実施形態におけるスロープ生成動作の第２例（重負荷状態、例えば、Ｉｏｕｔ＝１Ａ）を示す波形図である。なお、先の図１１と同様、本図の横軸は、出力トランジスタＮ１がオンされてからの経過時間ｔを示しており、本図の縦軸は、基準スロープ電圧Ｖ１（一点鎖線）、センス電圧Ｖ２（二点鎖線）、保持センス電圧Ｖ２ｈｏｌｄ（三点鎖線）、スロープ電圧Ｖｓｌｐ（実線）、及び、誤差電圧Ｖｅｒｒ（破線）それぞれの電圧値を示している。

基準スロープ電圧Ｖ１とセンス電圧Ｖ２の挙動については、先出の図５と同様であるので、重複した説明は割愛する。保持センス電圧Ｖ２ｈｏｌｄは、出力トランジスタＮ１のオンタイミング（ｔ＝０）以降、センス電圧Ｖ２に追従して傾きβ［Ｖ／ｔ］で上昇していくが、時刻ｔ２以前に設定された所定のラッチタイミング（＝時刻ｔｘ）で、その電圧値がラッチされる。なお、重負荷状態では、出力トランジスタＮ１のオンと同時に、スイッチ電流Ｉｓが出力電流Ｉｏｕｔに応じた電流値まで急増し、その後、時間の経過と共にさらに漸増していく。そのため、保持センス電圧Ｖ２ｈｏｌｄは、出力電流Ｉｏｕｔに応じたＤＣ成分（＝Ｖ２ＤＣ）を持つことになる。従って、時刻ｔｘ以降、保持センス電圧Ｖ２ｈｏｌｄの電圧値は、経過時間ｔに依ることなく、Ｖ２ｈｏｌｄ＝β×ｔｘ＋Ｖ２ＤＣに保持された状態となる。

スロープ電圧Ｖｓｌｐは、先にも述べた通り、基準スロープ電圧Ｖ１と保持センス電圧Ｖ２ｈｏｌｄを足し合わせて生成される。従って、時刻ｔ２におけるスロープ電圧Ｖｓｌｐの電圧値は、Ｖｓｌｐ＝Ｖ１＋Ｖ２ｈｏｌｄ＝α×ｔ２＋β×ｔｘ＋Ｖ２ＤＣとなる。

このように、基準スロープ電圧Ｖ１と保持センス電圧Ｖ２ｈｏｌｄとを足し合わせてスロープ電圧Ｖｓｌｐを生成し、これを用いて出力トランジスタＮ１のオンデューティを決定することにより、出力電圧Ｖｏとコイル電流ＩＬの双方に応じた電流モード制御を実現することが可能となる。この点については、先の第１実施形態と基本的に同様である。

また、保持センス電圧Ｖ２ｈｏｌｄは、所定のラッチタイミング（＝時刻ｔｘ）以降、その電圧値が不変となる。従って、第２実施形態のスロープ電圧Ｖｓｌｐは、第１実施形態のそれと比べてセンス電圧Ｖ２のＡＣ成分（＝β×ｔ）による影響を受けにくいので、センス電圧Ｖ２のＤＣ成分（＝Ｖ２ＤＣ）をより適切に反映したものとなる。

すなわち、時刻ｔ１におけるセンス電圧Ｖ２のＡＣ成分（＝β×ｔ１）と、時刻ｔ２におけるセンス電圧Ｖ２のＡＣ成分（＝β×ｔ２）との間に、経過時間ｔの違いによる電圧差（＝β×（ｔ２−ｔ１））が生じていたとしても、スロープ電圧Ｖｓｌｐを用いたデューティ制御には何ら影響を及ぼさない。

また、負荷変動に応じて傾きβ自体が変動してしまった場合にも、時刻ｔｘが不変であれば、スロープ電圧Ｖｓｌｐを用いたデューティ制御に影響が及ぶことはない。

図１３は、第２実施形態における周波数−ＰＷＭゲイン特性を示すゲイン線図である。なお、破線は軽負荷状態（例えばＩｏｕｔ＝０Ａ）を示しており、実線は重負荷状態（例えばＩｏｕｔ＝１Ａ）を示している。

先にも述べた通り、第２実施形態のスロープ電圧Ｖｓｌｐは、センス電圧Ｖ２のＡＣ成分（＝β×ｔ）による影響を受けにくいので、負荷変動が生じてもスロープ補償比やＰＷＭゲインが変動しにくくなる。従って、電流帰還比が変わりにくくなり、延いては、軽負荷時における位相余裕を保つことが可能となる。また、負荷変動に依ることなく負荷応答特性を一定に維持することも可能となる。

特に、軽負荷状態と重負荷状態が頻繁に切り替わるスイッチング電源回路１００において、その出力動作を安定化し、かつ、所望の負荷応答特性を得るためには、上記の第２実施形態を採用し、負荷変動に依ることなくスロープ補償比やＰＷＭゲインを一定に維持することが望ましい。

＜スイッチング電源回路（第３実施形態）＞
図１４は、スイッチング電源回路１００の第３実施形態を示す回路図である。本実施形態は、先の第２実施形態（図７）をベースとしつつ、スイッチング出力部１１０の出力形式を降圧型に変更した点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

スイッチング出力部１１０は、出力トランジスタＮ２を用いてコイル電流ＩＬを駆動することにより、入力電圧Ｖｉ（例えば、入力電圧ＶＩＮに相当）を降圧して所望の出力電圧Ｖｏ（例えば、ロジック系電源電圧ＶＤＤに相当）を生成する降圧型スイッチング出力段であり、出力トランジスタＮ２（本図の例では、Ｎチャネル型ＭＯＳ電界効果トランジスタ）と、コイルＬ２と、整流ダイオードＤ２と、出力キャパシタＣｏ２を含む。

出力トランジスタＮ２のドレインは、入力電圧Ｖｉの入力端に接続されている。出力トランジスタＮ２のソースは、コイルＬ２の第１端及び整流ダイオードＤ２のカソードにそれぞれ接続されている。出力トランジスタＮ２のゲートは、スイッチング制御部１２０の出力端（＝ゲート信号Ｓ４の出力端）に接続されている。整流ダイオードＤ２のアノードは、接地端に接続されている。コイルＬ２の第２端は、出力電圧Ｖｏの出力端と出力キャパシタＣｏ２の第１端に接続されている。出力キャパシタＣｏ２の第２端は、接地端に接続されている。

なお、スイッチング出力部１１０が降圧型である場合には、本図で示したように、出力トランジスタＮ２のオフ期間中にコイル電流ＩＬを検出する構成、すなわち、整流ダイオードＤ２に流れるスイッチ電流Ｉｓを検出対象とする構成を採用することが望ましい。ただし、出力トランジスタＮ２のオン期間中にコイル電流ＩＬを検出する構成についても、何ら忌避されるものではない。

また、スイッチング出力部１１０の整流方式については、ダイオード整流方式に代えて同期整流方式を採用することもできる。その場合には、整流ダイオードＤ２を同期整流トランジスタに置換し、これを出力トランジスタＮ２と相補的にオン／オフすればよい。

このように、スイッチング出力部１１０の出力形式については、第１実施形態（図２）や第２実施形態（図７）の昇圧型に限らず、降圧型を採用することも可能である。また、図示は割愛するが、スイッチング出力部１１０の出力形式を昇降圧型とすることについても任意である。

＜オンデューティと昇圧比＞
図１５は、第１実施形態（図２）のスイッチング電源回路１００における、オンデューティＤｏｎと昇圧比（Ｖｏ／Ｖｉ）との相関図である。周知のように、昇圧型のスイッチング電源回路１００において、オンデューティＤｏｎと入力電圧Ｖｉ及び出力電圧Ｖｏとの間には、次の（１）式が成立する。また、（１）式を変形することにより、昇圧比（Ｖｏ／Ｖｉ）は、次の（２）式で表わすことができる。

Ｄｏｎ＝（Ｖｏ−Ｖｉ）／Ｖｏ … （１）

（Ｖｏ／Ｖｉ）＝１／（１−Ｄｏｎ） … （２）

図１５及び（２）式から、昇圧型のスイッチング電源回路１００では、オンデューティＤｏｎが１に近付くに連れて昇圧比（Ｖｏ／Ｖｉ）の線形性が崩れていくことが分かる。

なお、第１実施形態のスイッチング電源回路１００では、基準スロープ電圧Ｖ１（延いてはスロープ電圧Ｖｓｌｐ）の傾きが固定されている。そのため、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｐとの比較結果に応じたデューティ制御を行う際には、上記（１）式を満たすように誤差電圧Ｖｅｒｒだけが変動する。すなわち、誤差電圧Ｖｅｒｒの電圧値を決定する要素として、出力電圧Ｖｏだけではなく入力電圧Ｖｉも含まれている。

しかしながら、誤差電圧Ｖｅｒｒを生成するための出力帰還ループには、エラーアンプ１２３や位相補償部１２４が含まれるので、入力電圧Ｖｉの変動に対しては、適切な応答を行うことが難しい。

そのため、入力電圧Ｖｉが変動し易いアプリケーション（例えばバッテリ駆動の電子機器）では、スイッチング電源回路１００のラインレギュレーション特性やラインステップ特性（ライントランジェント特性）が悪化するおそれがある。なお、ラインレギュレーション特性とは、入力電圧Ｖｉの連続的な変動に対する出力電圧Ｖｏの変動特性のことを言う。一方、ラインステップ特性（ライントランジェント特性）とは、入力電圧Ｖｉの離散的（過渡的）な変動に対する出力電圧Ｖｏの変動特性のことを言う。以下では、このような不具合を適切に解消するための第４実施形態を提案する。

＜スイッチング電源回路（第４実施形態）＞
図１６は、スイッチング電源回路１００の第４実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、先の第１実施形態（図２）をベースとしつつ、基準スロープ電圧生成部１２８に新規な工夫を施した点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

本実施形態において、基準スロープ電圧生成部１２８は、入力電圧Ｖｉと出力電圧Ｖｏとの差電圧（Ｖｏ−Ｖｉ）の入力を受けており、その逆数（＝１／（Ｖｏ−Ｖｉ））に応じて基準スロープ電圧Ｖ１（延いてはスロープ電圧Ｖｓｌｐ）の傾きを変化させる機能を備えている。

なお、出力電圧Ｖｏは、先に説明した出力帰還ループの働きにより、常に所望の目標値に合わせ込まれる。従って、基準スロープ電圧Ｖｉの傾きを決定するために、基準スロープ電圧生成部１２８で出力電圧Ｖｏの実測値を参照する必要はなく、予め定められている出力電圧Ｖｏの目標値を参照すれば足りる。

図１７は、スロープ電圧Ｖｓｌｐの傾き調整動作を示す波形図である。本図の横軸は、出力トランジスタＮ１がオンされてからの経過時間ｔを示しており、本図の縦軸は、スロープ電圧Ｖｓｌｐ（実線及び破線）、並びに、誤差電圧Ｖｅｒｒ（一点鎖線）それぞれの電圧値を示している。

１／（Ｖｏ−Ｖｉ）が高くなるほど、スロープ電圧Ｖｓｌｐの傾きが大きくなる（実線を参照）。従って、誤差電圧Ｖｅｒｒの電圧値が不変であっても、スロープ電圧Ｖｓｌｐと誤差電圧Ｖｅｒｒとの交差タイミング（時刻ｔ１１）が早まる。その結果、出力トランジスタＮ１のオンデューティＤｏｎが小さくなる。

一方、１／（Ｖｏ−Ｖｉ）が低くなるほど、スロープ電圧Ｖｓｌｐの傾きが小さくなる（破線を参照）。従って、誤差電圧Ｖｅｒｒの電圧値が不変であっても、スロープ電圧Ｖｓｌｐと誤差電圧Ｖｅｒｒとの交差タイミング（時刻ｔ１２）が遅れる。その結果、出力トランジスタＮ１のオンデューティＤｏｎが大きくなる。

上記したスロープ電圧Ｖｓｌｐの傾き調整動作により、出力トランジスタＮ１のオンデューティＤｏｎは、１／（Ｖｏ−Ｖｉ）に応じて変動する。すなわち、本実施形態のスイッチング電源回路１００では、先出の（１）式を満たすように、誤差電圧Ｖｅｒｒだけでなく、スロープ電圧Ｖｓｌｐの傾きが変動する。特に、スロープ電圧Ｖｓｌｐの傾き調整動作により、（１）式の分子（＝Ｖｏ−Ｖｉ）がキャンセルされるので、誤差電圧Ｖｅｒｒの電圧値を決定する要素としては、（１）式の分母（＝Ｖｏ）のみが残る。

このように、入力電圧Ｖｉの変動に対しては、スロープ電圧Ｖｓｌｐの傾き調整動作による応答が行われるので、誤差電圧Ｖｅｒｒを生成するための出力帰還ループでは、入力電圧Ｖｉの変動に対して応答せずに済む。従って、本実施形態のスイッチング電源回路１００であれば、そのラインレギュレーション特性やラインステップ特性（ライントランジェント特性）を向上することが可能となる。特に、入力電圧Ｖｉが変動し易いアプリケーション（例えばバッテリ駆動の電子機器）では、両特性の向上が重要となる。

＜基準スロープ電圧生成部＞
図１８は、基準スロープ電圧生成部１２８（及び電圧加算部１２９）の一構成例を示す回路図である。本構成例の基準スロープ電圧生成部１２８は、スロープ電流源１２８ａと抵抗１２８ｂ（抵抗値：Ｒｂ）を含む。また、本構成例の電圧加算部１２９は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１を含む。

スロープ電流源１２８ａは、電源端とスロープ電圧Ｖｓｌｐの出力端との間に接続されており、出力トランジスタＮ１のオン／オフ制御（ここではクロック信号ＣＬＫ）に同期してスロープ波形のスロープ電流Ｉａを生成する。また、スロープ電流源１２８ａは、入力電圧Ｖｉと出力電圧Ｖｏとの差電圧（Ｖｏ−Ｖｉ）の入力を受けており、その逆数（＝１／（Ｖｏ−Ｖｉ））に応じてスロープ電流Ｉａの傾きを変化させる機能を備えている。

なお、スロープ電流Ｉａの傾き調整動作については、図１７のスロープ電圧Ｖｓｌｐをスロープ電流Ｉａと読み替えることにより、容易に理解することができる。すなわち、１／（Ｖｏ−Ｖｉ）が高くなるほどスロープ電流Ｉａの傾きが大きくなり、逆に、１／（Ｖｏ−Ｖｉ）が低くなるほどスロープ電流Ｉａの傾きが小さくなる。

抵抗１２８ｂの第１端は、スロープ電圧Ｖｓｌｐの出力端に接続されている。抵抗１２８ｂの第２端は、トランジスタＰ１のソースに接続されている。トランジスタＰ１のドレインは、接地端に接続されている。トランジスタＰ１のゲートには、センス電圧Ｖ２が印加されている。なお、抵抗１２８ｂは、自身に流れるスロープ電流Ｉａを基準スロープ電圧Ｖ１（＝Ｉａ×Ｒｂ）に変換する電流／電圧変換素子として機能する。

本構成例の基準スロープ電圧生成部１２８において、出力トランジスタＮ１のオフ期間（Ｖ１＝Ｉａ×Ｒｂ＝０、Ｖ２＝０）には、スロープ電圧Ｖｓｌｐが下限値ＶｓｌｐＬとなる。なお、下限値ＶｓｌｐＬは、トランジスタＰ１のオンスレッショルド電圧Ｖｔｈに相当する。

一方、出力トランジスタＮ１のオン期間におけるスロープ電圧Ｖｓｌｐは、先出の下限値ＶｓｌｐＬに対して、基準スロープ電圧Ｖ１（＝Ｉａ×Ｒｂ）とセンス電圧Ｖ２を上乗せした電圧値（＝Ｖｔｈ＋Ｖ１＋Ｖ２）となる。

なお、電流モード制御方式を採用しない場合には、電圧加算部１２９を省略し、基準スロープ電圧Ｖ１をスロープ電圧Ｖｓｌｐとして出力すればよい。

＜スロープ電流源＞
図１９は、スロープ電流源１２８ａの一構成例を示す回路図である。本構成例のスロープ電流源１２８ａは、充電電流生成部ａ１０と、キャパシタａ２０と、充放電スイッチａ３０と、充放電制御部ａ４０と、電圧／電流変換部ａ５０とを含む。

充電電流生成部ａ１０は、電源端とキャパシタａ２０との間に接続されており、充電電流Ｉｘを生成する。なお、充電電流生成部ａ１０は、入力電圧Ｖｉと出力電圧Ｖｏとの差電圧（Ｖｏ−Ｖｉ）の入力を受けており、その逆数（＝１／（Ｖｏ−Ｖｉ））に応じて充電電流Ｉｘの電流値を変化させる機能を備えている。より具体的に述べると、１／（Ｖｏ−Ｖｉ）が高くなるほど充電電流Ｉｘの電流値が大きくなり、逆に、１／（Ｖｏ−Ｖｉ）が低くなるほど充電電流Ｉｘの電流値が小さくなる。

キャパシタａ２０は、充電電流生成部ａ１０の出力端と接地端の間に接続されており、充電電流Ｉｘによって充電される。充放電スイッチａ３０がオフされているときには、キャパシタａ２０が充電電流Ｉｘによって充電されるので、キャパシタａ２０の充電電圧Ｖｘが上昇していく。一方、充放電スイッチａ３０がオンされているときには、キャパシタａ２０が充放電スイッチａ３０を介して放電されるので、充電電圧Ｖｘがゼロ値にリセットされる。

充放電スイッチａ３０は、キャパシタａ２０の両端間に接続されており、充放電制御部ａ４０のオン／オフ制御に応じてキャパシタの充放電を切り替える。

充放電制御部ａ４０は、出力トランジスタＮ１のオン／オフ制御（ここではクロック信号ＣＬＫ）に同期して、充放電制御部ａ４０のオン／オフ制御を行う。例えば、充放電制御部ａ４０は、出力トランジスタＮ１のオン期間に充放電スイッチａ３０をオフし、出力トランジスタＮ１のオフ期間に充放電スイッチａ３０をオンする。

電圧／電流変換部ａ５０は、Ｎチャネル型ＭＯＳ電界効果トランジスタａ５１及びａ５２と、Ｐチャネル型ＭＯＳ電界効果トランジスタａ５３及びａ５４と、抵抗ａ５５（抵抗値：Ｒｘ）とを含み、キャパシタａ２０の充電電圧Ｖｘをスロープ電流Ｉａに変換する。

トランジスタａ５１のドレインは、充電電流生成部ａ１０の出力端に接続されている。トランジスタａ５１のソースは、充電電圧Ｖｘの印加端に接続されている。トランジスタａ５１のゲートとトランジスタａ５２のゲートは、いずれもトランジスタａ５１のドレインに接続されている。トランジスタａ５２のドレインは、抵抗ａ５５の第１端に接続されている。抵抗ａ５５の第２端は、接地端に接続されている。

トランジスタａ５３のソースとトランジスタａ５４のソースは、いずれも電源端に接続されている。トランジスタａ５３のゲートとトランジスタａ５４のゲートは、いずれもトランジスタａ５３のドレインに接続されている。トランジスタａ５３のドレインは、トランジスタａ５２のドレインに接続されている。トランジスタａ５４のドレインは、スロープ電流Ｉａの出力端に相当する。

本構成例の電圧／電流変換部ａ５０において、トランジスタａ５１及びａ５２は、第１カレントミラーを形成しており、それぞれのドレイン電圧が互いに一致するように動作する。すなわち、抵抗ａ５５の第１端には、キャパシタａ２０の充電電圧Ｖｘと同電圧が印加される。従って、抵抗ａ５５には、充電電圧Ｖｘと同等の挙動を示す基準電流Ｉｙ（＝Ｖｘ／Ｒｘ）が流れる。また、トランジスタａ５３及びａ５４は、第２カレントミラーを形成しており、基準電流Ｉｙをミラーしてスロープ電流Ｉａ（∝Ｉｙ）を生成する。

なお、１／（Ｖｏ−Ｖｉ）が高くなるほど、充電電流Ｉｘの電流値が大きくなり、充電電圧Ｖｘの傾きが大きくなる。従って、基準電流Ｉｙの傾きが大きくなり、延いては、スロープ電流Ｉａの傾きが大きくなる。逆に、１／（Ｖｏ−Ｖｉ）が低くなるほど、充電電流Ｉｘの電流値が小さくなり、充電電圧Ｖｘの傾きが小さくなる。従って、基準電流Ｉｙの傾きが小さくなり、延いては、スロープ電流Ｉａの傾きが小さくなる。

図２０は、充電電流生成部ａ１０の一構成例を示す回路図である。本構成例の充電電流生成部ａ１０は、電流源ａ１１及びａ１２と、対数変換部ａ１３と、トランスコンダクタンスアンプａ１４と、を含むアナログ除算器である。

電流源ａ１１は、所定の固定電流Ｉ１１を生成する。

電流源ａ１２は、入力電圧Ｖｉと出力電圧Ｖｏとの差分電圧（Ｖｏ−Ｖｉ）の入力を受けており、これに比例した可変電流Ｉ１２を生成する。

対数変換部ａ１３は、３つのダイオードＤ１０〜Ｄ１２を含み、固定電流Ｉ１１と可変電流Ｉ１２をそれぞれ対数変換して対数電圧Ｖ１１及びＶ１２を生成する。ダイオードＤ１０のアノードは、定電圧の印加端に接続されている。ダイオードＤ１０のカソードは、ダイオードＤ１１及びＤ１２それぞれのアノードに接続されている。ダイオードＤ１１のカソードと接地端との間には電流源ａ１１が接続されており、ダイオードＤ１１のカソードから対数電圧Ｖ１１が出力される。ダイオードＤ１２のカソードと接地端との間には電流源ａ１２が接続されており、ダイオードＤ１２のカソードから対数電圧Ｖ１２が出力される。すなわち、ダイオードＤ１１は、固定電流Ｉ１１を対数電圧Ｖ１１に変換する第１ダイオードに相当する。一方、ダイオードＤ１２は、可変電流Ｉ１２を対数電圧Ｖ１２に変換する第２ダイオードに相当する。

トランスコンダクタンスアンプａ１４は、ｎｐｎ型バイポーラトランジスタＱ１及びＱ２と、ｐｎｐ型バイポーラトランジスタＱ３〜Ｑ８と、抵抗Ｒ１１〜Ｒ１３と、電流源ＣＳ０とを含み、対数電圧Ｖ１１及びＶ１２の差動入力を受けて充電電流Ｉｘを生成する。

トランジスタＱ１のベースは、対数電圧Ｖ１１の印加端に接続されている。トランジスタＱ２のベースは、対数電圧Ｖ１２の印加端に接続されている。トランジスタＱ１及びＱ２それぞれのエミッタは、電流源ＣＳ０の第１端に接続されている。電流源ＣＳ０の第２端は、接地端に接続されている。

抵抗Ｒ１１の第１端は、電源端に接続されている。抵抗Ｒ１１の第２端は、トランジスタＱ３のエミッタに接続されている。トランジスタＱ３のベースとコレクタは、トランジスタＱ４のエミッタに接続されている。トランジスタＱ４のベースとコレクタは、トランジスタＱ１のコレクタに接続されている。

抵抗Ｒ１２及びＲ１３それぞれの第１端は、電源端に接続されている。抵抗Ｒ１２の第２端は、トランジスタＱ５のエミッタに接続されている。抵抗Ｒ１３の第２端は、トランジスタＱ６のエミッタに接続されている。トランジスタＱ５及びＱ６それぞれのベースはトランジスタＱ６のコレクタに接続されている。トランジスタＱ５のコレクタは、トランジスタＱ７のエミッタに接続されている。トランジスタＱ６のコレクタは、トランジスタＱ８のエミッタに接続されている。トランジスタＱ７及びＱ８それぞれのベースは、トランジスタＱ７のコレクタに接続されている。トランジスタＱ７のコレクタは、トランジスタＱ２のコレクタに接続されている。トランジスタＱ８のコレクタは、充電電流Ｉｘの出力端に相当する。

本構成例の充電電流生成部ａ１０において、ダイオードＤ１１及びＤ１２それぞれの順方向降下電圧Ｖｆは、それぞれに流れる電流に対して対数特性を示す。従って、ダイオードＤ１１及びＤ１２に共通のアノード電圧をＶ１０とすると、対数電圧Ｖ１１及びＶ１２は、それぞれ、次の（３）式及び（４）式で表すことができる。なお、両式中において、ＶｔはダイオードＤ１１及びＤ１２の熱電圧であり、ＩｓはダイオードＤ１１及びＤ１２の逆方向飽和電流である。

Ｖ１１＝Ｖ１０−Ｖｔ・ｌｎ（Ｉ１１／Ｉｓ） … （３）

Ｖ１２＝Ｖ１０−Ｖｔ・ｌｎ（Ｉ１２／Ｉｓ） … （４）

また、対数電圧Ｖ１１及びＶ１２は、トランスコンダクタンスアンプａ１４に対して差動入力される。このとき、対数電圧Ｖ１１及びＶ１２の差電圧ΔＶは、次の（５）式で表される。

ΔＶ＝Ｖ１２−Ｖ１１＝Ｖｔ・ｌｎ（Ｉ１１／Ｉ１２） … （５）

なお、トランスコンダクタンスアンプａ１４の入力段は、バイポーラトランジスタＱ１及びＱ２で形成されており、それぞれのコレクタ電流Ｉ２１及びＩ２２は、ベース電圧に対して指数特性を示す。すなわち、トランスコンダクタンスアンプａ１４では、充電電流Ｉｘの生成時に差電圧ΔＶが逆対数変換される。

その結果、充電電流Ｉｘは、固定電流Ｉ１１を可変電流Ｉ１２で除算した値（＝Ｉ１１／Ｉ１２）に応じた電流値を持つことになる。従って、Ｉ１２＝Ｉ１１×（Ｖｏ−Ｖｉ）となるように、電流源ａ１１及びａ１２を設計しておけば、（１／（Ｖｏ−Ｖｉ））に応じて充電電流Ｉｘの電流値を変化させることができる。

例えば、（Ｖｏ−Ｖｉ）が低下し、可変電流Ｉ１２が固定電流Ｉ１１よりも小さくなると、対数電圧Ｖ１２が対数電圧Ｖ１１よりも高くなり、コレクタ電流Ｉ２２がコレクタ電流Ｉ２１よりも大きくなる。その結果、充電電流Ｉｘが増大する。これとは逆に、（Ｖｏ−Ｖｉ）が上昇し、可変電流Ｉ１２が固定電流Ｉ１１よりも大きくなると、対数電圧Ｖ１２が対数電圧Ｖ１１よりも低くなり、コレクタ電流Ｉ２２がコレクタ電流Ｉ２１よりも小さくなる。その結果、充電電流Ｉｘが減少する。

なお、本図では、１／（Ｖｏ−Ｖｉ）という除算処理を行うための手段として、アナログ除算器を用いた構成を例に挙げたが、アナログ除算器の回路構成は、何ら上記に限定されるものではなく、その他の回路構成を採用してもよい。また、アナログ除算器に代えてデジタル除算器を用いることも可能である。

また、基準スロープ電圧生成部１２８については、（Ｖｏ−Ｖｉ）の入力を受け付けて内部で除算処理を行う構成を例に挙げたが、その構成はこれに限定されるものではなく、元から１／（Ｖｏ−Ｖｉ）の入力を受け付ける構成としても構わない。

＜タブレット端末への適用＞
図２１は、タブレット端末の外観図である。タブレット端末Ｘは、タッチパネル機能を備えた液晶ディスプレイＸ１を有する。液晶ディスプレイＸ１は、これまでに説明してきた液晶表示装置１の一例であり、その電源手段として、先述のスイッチング電源回路１００を好適に用いることが可能である。ただし、液晶表示装置１の搭載対象は、タブレット端末に限定されるものではなく、種々の電子機器（ノートパソコンなど）に搭載することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているスイッチング電源回路は、負荷変動を生じ得るアプリケーションの電源手段、ないしは、入力電圧が変動し易いアプリケーション（バッテリ駆動の電子機器など）の電源手段として、好適に利用することが可能である。

１ 液晶表示装置
１０ 液晶駆動装置
１１ システム電源部
１２ タイミング制御部
１３ レベルシフタ
１４ ゲートドライバ
１５ ソースドライバ
１６ ガンマ電圧生成部
１７ コモン電圧生成部
２０ 液晶表示パネル
１００ スイッチング電源回路
１１０ スイッチング出力部
１２０ スイッチング制御部
１２１ デジタル／アナログ変換部
１２２ 帰還電圧生成部
１２３ エラーアンプ
１２４ 位相補償部
１２５ クロック信号生成部
１２６ セット信号生成部
１２７ 最大デューティ設定部
１２８ 基準スロープ電圧生成部
１２８ａ スロープ電流源
１２８ｂ 抵抗
１２９ 電圧加算部
１２Ａ コンパレータ
１２Ｂ ＯＲゲート
１２Ｃ ＲＳフリップフロップ
１２Ｄ ドライバ
１２Ｅ センス電圧保持部
Ｎ１、Ｎ２ 出力トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｌ１、Ｌ２ コイル
Ｄ１、Ｄ２ 整流ダイオード
Ｃｏ１、Ｃｏ２ 出力キャパシタ
Ｒｓ センス抵抗
Ｒ１〜Ｒ３ 抵抗
Ｃ１ キャパシタ
Ｅ１、Ｅ４ スイッチ
Ｅ２、Ｅ５ キャパシタ
Ｅ３ 制御部
ａ１０ 充電電流生成部
ａ１１、ａ１２ 電流源
ａ１３ 対数変換部
ａ１４ トランスコンダクタンスアンプ
ａ２０ キャパシタ
ａ３０ 充放電スイッチ
ａ４０ 充放電制御部
ａ５０ 電圧／電流変換部
ａ５１、ａ５２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ａ５３、ａ５４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ａ５５ 抵抗
ＣＳ０ 電流源
Ｑ１、Ｑ２ ｎｐｎ型バイポーラトランジスタ
Ｑ３〜Ｑ８ ｐｎｐ型バイポーラトランジスタ
Ｄ１０〜Ｄ１２ ダイオード
Ｒ１１〜Ｒ１３ 抵抗
Ｘ タブレット端末
Ｘ１ 液晶ディスプレイ

Claims (20)

1. 出力トランジスタを用いてコイル電流を駆動することにより入力電圧から出力電圧を生成するスイッチング出力部と、
   前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、
   を有し、
   前記スイッチング制御部は、
   基準スロープ電圧を生成する基準スロープ電圧生成部と、
   前記コイル電流に応じたセンス電圧を所定のタイミングでラッチすることにより保持センス電圧を生成するセンス電圧保持部と、
   前記基準スロープ電圧と前記保持センス電圧とを足し合わせてスロープ電圧を生成する電圧加算部と、
   を含み、前記スロープ電圧を用いて前記出力トランジスタのオンデューティを決定することを特徴とするスイッチング電源回路。
2. 前記センス電圧保持部は、
   第１端が前記センス電圧の入力端に接続されて第２端が前記保持センス電圧の出力端に接続されたスイッチと、
   第１端が前記保持センス電圧の出力端に接続されて第２端が接地端に接続されたキャパシタと、
   前記スイッチのオン／オフ制御を行う制御部と、
   を含むことを特徴とする請求項１に記載のスイッチング電源回路。
3. 前記センス電圧保持部は、
   第１端が前記センス電圧の入力端に接続された第１スイッチと、
   第１端が前記第１スイッチの第２端に接続されて第２端が前記保持センス電圧の出力端に接続された第２スイッチと、
   第１端が前記第１スイッチの第２端に接続されて第２端が接地端に接続された第１キャパシタと、
   第１端が前記保持センス電圧の出力端に接続されて第２端が接地端に接続された第２キャパシタと、
   前記第１スイッチ及び前記第２スイッチの相補的なオン／オフ制御を行う制御部と、
   を含むことを特徴とする請求項１に記載のスイッチング電源回路。
4. 前記スイッチング制御部は、所定の基準周波数でクロック信号を生成するクロック信号生成部をさらに含み、
   前記センス電圧保持部は、前記クロック信号に同期して動作することを特徴とする請求項１〜請求項３のいずれか一項に記載のスイッチング電源回路。
5. 前記スイッチング制御部は、
   前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、
   をさらに含み、前記比較信号に応じて前記出力トランジスタのオンデューティを決定することを特徴とする請求項１〜請求項４のいずれか一項に記載のスイッチング電源回路。
6. 前記スイッチング制御部は、
   所定のパルス周期でセット信号のパルス生成を行うセット信号生成部と、
   前記セット信号と前記比較信号に応じたリセット信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、
   前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、
   をさらに含むことを特徴とする請求項５に記載のスイッチング電源回路。
7. 前記スイッチング制御部は、
   前記セット信号にパルスが生成されてから最大オン時間が経過した時点で最大デューティ設定信号のパルス生成を行う最大デューティ設定部と、
   前記比較信号と前記最大デューティ設定信号を論理合成して前記リセット信号を生成する論理ゲートと、
   をさらに含むことを特徴とする請求項６に記載のスイッチング電源回路。
8. 前記スイッチング出力部は、昇圧型、降圧型、または、昇降圧型であることを特徴とすることを特徴とする請求項１〜請求項７のいずれか一項に記載のスイッチング電源回路。
9. 請求項１〜請求項８のいずれか一項に記載のスイッチング電源回路と、
   前記スイッチング電源回路から電力供給を受けて負荷を駆動するドライバと、
   を有することを特徴とする負荷駆動装置。
10. 請求項９に記載の負荷駆動装置と、
    前記負荷駆動装置の負荷として駆動される液晶表示パネルと、
    を有することを特徴とする液晶表示装置。
11. 出力トランジスタをオン／オフさせて入力電圧を昇圧することにより出力電圧を生成するスイッチング出力部と、
    前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、
    を有し、
    前記スイッチング制御部は、
    前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、
    スロープ電圧を生成するスロープ電圧生成部と、
    前記誤差電圧と前記スロープ電圧とを比較して前記出力トランジスタのオンデューティを決定するコンパレータと、
    を含み、
    前記スロープ電圧生成部は、前記入力電圧と前記出力電圧との差の逆数に応じて前記スロープ電圧の傾きを変化させることを特徴とするスイッチング電源回路。
12. 前記スロープ電圧生成部は、
    前記入力電圧と前記出力電圧との差の逆数に応じてその傾きが変化するスロープ電流を生成するスロープ電流源と、
    前記スロープ電流を前記スロープ電圧に変換する抵抗と、
    を含むことを特徴とする請求項１１に記載のスイッチング電源回路。
13. 前記スロープ電流源は、
    前記入力電圧と前記出力電圧との差の逆数に応じた充電電流を生成する充電電流生成部と、
    前記充電電流によって充電されるキャパシタと、
    前記キャパシタの充放電を切り替える充放電スイッチと、
    前記キャパシタの充電電圧を前記スロープ電流に変換する電圧／電流変換部と、
    を含むことを特徴とする請求項１２に記載のスイッチング電源回路。
14. 前記充電電流生成部は、
    所定の第１電流を生成する第１電流源と、
    前記入力電圧と前記出力電圧との差に比例した第２電流を生成する第２電流源と、
    前記第１電流及び前記第２電流をそれぞれ対数変換して第１対数電圧及び第２対数電圧を生成する対数変換部と、
    前記第１対数電圧と前記第２対数電圧の差動入力を受けて前記充電電流を生成するトランスコンダクタンスアンプと、
    を含むことを特徴とする請求項１３に記載のスイッチング電源回路。
15. 前記対数変換部は、
    前記第１電流を前記第１対数電圧に変換する第１ダイオードと、
    前記第２電流を前記第２対数電圧に変換する第２ダイオードと、
    を含むことを特徴とする請求項１４に記載のスイッチング電源回路。
16. 前記スイッチング制御部は、
    所定のパルス周期でセット信号のパルス生成を行うセット信号生成部と、
    前記セット信号と前記コンパレータの比較結果に応じたリセット信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、
    前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、
    をさらに含むことを特徴とする請求項１１〜請求項１５のいずれか一項に記載のスイッチング電源回路。
17. 前記スイッチング制御部は、
    前記セット信号にパルスが生成されてから最大オン時間が経過した時点で最大デューティ設定信号のパルス生成を行う最大デューティ設定部と、
    前記コンパレータの比較信号と前記最大デューティ設定信号を論理合成して前記リセット信号を生成する論理ゲートと、
    をさらに含むことを特徴とする請求項１６に記載のスイッチング電源回路。
18. 前記スイッチング出力部は、
    第１端が前記入力電圧の入力端に接続されたコイルと、
    前記コイルの第２端と接地端との間に接続された出力トランジスタと、
    前記コイルの第２端と前記出力電圧の出力端との間に接続された整流素子と、
    前記出力電圧の出力端と接地端との間に接続された出力キャパシタと、
    を含むことを特徴とする請求項１１〜請求項１７のいずれか一項に記載のスイッチング電源回路。
19. 請求項１１〜請求項１８のいずれか一項に記載のスイッチング電源回路と、
    前記スイッチング電源回路から電力供給を受けて負荷を駆動するドライバと、
    を有することを特徴とする負荷駆動装置。
20. 請求項１９に記載の負荷駆動装置と、
    前記負荷駆動装置の負荷として駆動される液晶表示パネルと、
    を有することを特徴とする液晶表示装置。

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