JP6712868B2 - スイッチング電源回路、負荷駆動装置、液晶表示装置 - Google Patents

Description

本発明は、スイッチング電源回路、負荷駆動装置、及び、液晶表示装置に関する。

従来より、様々なアプリケーションの電源手段として、スイッチング電源回路が広く一般に利用されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００４−３５７４９５号公報

しかしながら、従来のスイッチング電源回路では、そのスイッチングロスについて、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者が見出した上記の課題に鑑み、スイッチングロスの少ないスイッチング電源回路、並びに、これを用いた負荷駆動装置及び液晶表示装置を提供することを目的とする。

本明細書中に開示されているスイッチング電源回路は、出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、前記出力トランジスタのオン／オフ制御を行うスイッチング制御部とを有し、前記スイッチング制御部は、前記出力トランジスタのゲート信号を生成するドライバを含み、前記ドライバは、前記出力トランジスタの一端に現れるスイッチ電圧の線形領域では、第１の電流能力で前記ゲート信号を生成し、前記スイッチ電圧の非線形領域の少なくとも一部では、前記第１の電流能力よりも高い第２の電流能力で前記ゲート信号を生成する構成（第１の構成）とされている。

第１の構成から成るスイッチング電源回路において、前記ドライバは、互いに並列接続された複数のバッファを用いて前記ゲート信号を生成するゲート信号生成部と、各バッファのイネーブル制御を行うイネーブル制御部とを含む構成（第２の構成）にするとよい。

第２の構成から成るスイッチング電源回路において、前記イネーブル制御部は、前記ゲート信号または前記スイッチ電圧と所定の閾値電圧とを比較して各バッファのイネーブル制御を行う構成（第３の構成）にするとよい。

第１〜第３いずれかの構成から成るスイッチング電源回路において、前記ドライバは、前記第１の電流能力を周期的に変化させる構成（第４の構成）にするとよい。

第１の構成から成るスイッチング電源回路において、前記出力トランジスタは、ソースが前記入力電圧の印加端に接続されたＰＭＯＳＦＥＴであり、前記ドライバは、ソースが前記入力電圧の印加端に接続されてドレインが前記出力トランジスタのゲートに接続されてゲートがパルス信号の印加端に接続された第１ＰＭＯＳＦＥＴと、ソースが前記入力電圧の印加端に接続されてゲートが前記パルス信号の印加端に接続された第２ＰＭＯＳＦＥＴと、ソースが前記第２ＰＭＯＳＦＥＴのドレインに接続されてゲートとドレインが前記出力トランジスタのゲートに接続された第３ＰＭＯＳＦＥＴと、ドレインが前記出力トランジスタのゲートに接続されてソースが接地端に接続されてゲートが前記パルス信号の印加端に接続されたＮＭＯＳＦＥＴと、を含む構成（第５の構成）にするとよい。

第１〜第５の構成から成るスイッチング電源回路にて、前記スイッチング制御部は、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、スロープ電圧を生成するスロープ電圧生成部と、前記誤差電圧と前記スロープ電圧とを比較して前記出力トランジスタのオンデューティを決定するコンパレータと、所定のパルス周期でセット信号のパルス生成を行うセット信号生成部と、前記セット信号と前記コンパレータの比較結果に応じたリセット信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、をさらに含み、前記ドライバは、前記パルス幅変調信号の入力を受け付けて前記ゲート信号を生成する構成（第６の構成）にするとよい。

第６の構成から成るスイッチング電源回路において、前記スイッチング制御部は、前記セット信号にパルスが生成されてから最大オン時間が経過した時点で最大デューティ設定信号のパルス生成を行う最大デューティ設定部と、前記コンパレータの比較信号と前記最大デューティ設定信号を論理合成して前記リセット信号を生成する論理ゲートと、をさらに含む構成（第７の構成）にするとよい。

第１〜第７いずれかの構成から成るスイッチング電源回路において、前記スイッチング出力部は、昇圧型、降圧型、または、昇降圧型である構成（第８の構成）にするとよい。

また、本明細書中に開示されている負荷駆動装置は、上記第１〜第８いずれかの構成から成るスイッチング電源回路と、前記スイッチング電源回路から電力供給を受けて負荷を駆動するドライバと、を有する構成（第９の構成）とされている。

また、本明細書中に開示されている液晶表示装置は、上記第９の構成から成る負荷駆動装置と、前記負荷駆動装置の負荷として駆動される液晶表示パネルと、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、スイッチングロスの少ないスイッチング電源回路、並びに、これを用いた負荷駆動装置及び液晶表示装置を提供することができる。

液晶表示装置の一構成例を示すブロック図 スイッチング電源回路の第１実施形態を示す回路図 デューティ制御の一例を示すタイミングチャート 出力トランジスタのスイッチング特性図 ゲート信号とスイッチ電圧の波形図 オン遷移時のスイッチングロスを示すタイミングチャート オフ遷移時のスイッチングロスを示すタイミングチャート スイッチング電源回路の第２実施形態を示す回路図 ドライバの第１実施例を示す回路図 オン遷移時のスイッチングロス低減を示すタイミングチャート オフ遷移時のスイッチングロス低減を示すタイミングチャート イネーブル制御部の一構成例を示す回路図 ドライバの一具体例を示す回路図 ドライバの第２実施例を示す回路図 スイッチング電源回路の第３実施形態を示す回路図 オン遷移時のスイッチングロス低減を示すタイミングチャート オフ遷移時のスイッチングロス低減を示すタイミングチャート ドライバの第３実施例を示す回路図 タブレット端末の外観図

＜液晶表示装置＞
図１は、液晶表示装置の一構成例を示すブロック図である。本構成例の液晶表示装置１は、液晶駆動装置１０と液晶表示パネル２０を有する。液晶駆動装置１０は、不図示のホスト装置（マイコン等）から入力される映像信号Ｓｉｎや各種コマンドに基づいて液晶表示パネル２０の駆動制御を行う負荷駆動装置である。液晶表示パネル２０は、液晶素子を画素として用いた映像出力手段であり、液晶駆動装置１０の負荷として駆動される。

＜液晶駆動装置＞
引き続き、図１を参照しながら液晶駆動装置１０について詳述する。本構成例の液晶駆動装置１０は、システム電源部１１と、タイミング制御部１２と、レベルシフタ１３と、ゲートドライバ１４と、ソースドライバ１５と、ガンマ電圧生成部１６と、コモン電圧生成部１７と、を含む。

システム電源部１１は、入力電圧ＶＩＮ（例えば＋１２Ｖ）の供給を受けて動作し、アナログ系電源電圧ＡＶＤＤ（例えば＋１７Ｖ）、ロジック系電源電圧ＶＤＤ（例えば＋３．３Ｖ、＋１．８Ｖ、＋１．２Ｖ）、正電源電圧ＶＧＨ（例えば＋２８Ｖ）、及び、負電源電圧ＶＧＬ（例えば−１２Ｖ）をそれぞれ生成して装置各部に供給する。

タイミング制御部１２は、ロジック系電源電圧ＶＤＤの供給を受けて動作し、ホスト装置から入力されるコマンドやデータに基づいて、液晶駆動装置１０のタイミング制御（ゲートドライバ１４の垂直同期制御やソースドライバ１５の水平同期制御など）を行う。

レベルシフタ１３は、正電源電圧ＶＧＨと負電源電圧ＶＧＬの供給を受けて動作し、タイミング制御部１２から入力されるタイミング制御信号（垂直同期信号）をレベルシフトした上でゲートドライバ１４に伝達する。

ゲートドライバ１４は、正電源電圧ＶＧＨと負電源電圧ＶＧＬの供給を受けて動作し、レベルシフタ１３から入力される垂直同期信号に基づいて、液晶表示パネル２０のゲート信号Ｇ（１）〜Ｇ（ｙ）を生成する。なお、ゲート信号Ｇ（１）〜Ｇ（ｙ）は、液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のゲート端子）に供給される。

ソースドライバ１５は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、不図示のホスト装置から入力されるデジタル（ｍビット）の映像信号Ｓｉｎをアナログのソース信号Ｓ（１）〜Ｓ（ｘ）に変換して、液晶ディスプレイパネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のソース端子）に供給する。

ガンマ電圧生成部１６は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、ｎ通り（ただしｎ＝２^m−１）の階調電圧Ｖ（０）〜Ｖ（ｎ）を生成してソースドライバ１５に供給する。なお、階調電圧Ｖ（０）〜Ｖ（ｎ）は、それぞれ、映像信号Ｓｉｎのデータ値「０」〜「２^m−１」に一対一で対応している。

コモン電圧生成部１７は、所定のコモン電圧ＶＣを生成して液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のドレイン端子）に供給する。

＜スイッチング電源回路（第１実施形態）＞
図２は、システム電源部１１に内蔵されるスイッチング電源回路の第１実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、入力電圧Ｖｉ（例えば、入力電圧ＶＩＮに相当）から所望の出力電圧Ｖｏ（例えば、アナログ系電源電圧ＡＶＤＤに相当）を生成する回路部であり、スイッチング出力部１１０と、スイッチング制御部１２０を含む。

スイッチング出力部１１０は、出力トランジスタＮ１をオン／オフさせてコイル電流ＩＬを駆動することにより入力電圧Ｖｉを昇圧して出力電圧Ｖｏを生成する昇圧型スイッチング出力段であり、出力トランジスタＮ１（本図の例では、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ）と、コイルＬ１と、整流ダイオードＤ１と、出力キャパシタＣｏ１と、センス抵抗Ｒｓと、を含む。

コイルＬ１の第１端は、入力電圧Ｖｉの入力端に接続されている。コイルＬ１の第２端は、出力トランジスタＮ１のドレイン及び整流ダイオードＤ１のアノードに接続されている。出力トランジスタＮ１のソースは、センス抵抗Ｒｓの第１端に接続されている。センス抵抗Ｒｓの第２端は、接地端に接続されている。センス抵抗Ｒｓは、これに流れるスイッチ電流Ｉｓ（＝出力トランジスタＮ１のオン期間中に流れるコイル電流ＩＬに相当）をセンス電圧Ｖ２（＝Ｉｓ×Ｒｓ）として取り出すための電流／電圧変換素子である。出力トランジスタＮ１のゲートは、スイッチング制御部１２０の出力端（＝ゲート信号Ｓ４の出力端）に接続されている。整流ダイオードＤ１のカソードは、出力電圧Ｖｏの出力端と出力キャパシタＣｏ１の第１端に接続されている。出力キャパシタＣｏ１の第２端は、接地端に接続されている。

ただし、スイッチング出力部１１０の整流方式については、ダイオード整流方式に代えて同期整流方式を採用することもできる。その場合には、整流ダイオードＤ１を同期整流トランジスタに置換し、これを出力トランジスタＮ１と相補的にオン／オフすればよい。

スイッチング制御部１２０は、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとが一致するように出力トランジスタＮ１のオン／オフ制御を行う出力帰還回路部であり、デジタル／アナログ変換部１２１と、帰還電圧生成部１２２と、エラーアンプ１２３と、位相補償部１２４と、クロック信号生成部１２５と、セット信号生成部１２６と、最大デューティ設定部１２７と、基準スロープ電圧生成部１２８と、電圧加算部１２９と、コンパレータ１２Ａと、ＯＲゲート１２Ｂと、ＲＳフリップフロップ１２Ｃと、ドライバ１２Ｄと、を含む。

デジタル／アナログ変換部１２１は、デジタルの基準電圧設定信号ＲＥＦからアナログの基準電圧Ｖｒｅｆを生成する。

帰還電圧生成部１２２は、出力電圧Ｖｏの出力端と接地端の間に直列に接続された抵抗Ｒ１及びＲ２を含み、抵抗Ｒ１と抵抗Ｒ２との接続ノードから出漁電圧Ｖｏを分圧した帰還電圧Ｖｆｂ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｏ）を出力する。ただし、出力電圧Ｖｏがスイッチング制御部１２０（特に、エラーアンプ１２３）の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部１２２を省略し、帰還電圧Ｖｆｂとして出力電圧Ｖｏを直接受け付けても構わない。

エラーアンプ１２３は、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）である。エラーアンプ１２３は、反転入力端（−）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとの差分値に応じて、位相補償部１２４を形成するキャパシタＣ１の充放電を行うことにより、誤差電圧Ｖｅｒｒを生成する。なお、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには、エラーアンプ１２３からキャパシタＣ１に向けて電流が流し込まれるので、誤差電圧Ｖｅｒｒが上昇する。逆に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには、キャパシタＣ１からエラーアンプ１２３に向けて電流が引き抜かれるので、誤差電圧Ｖｅｒｒが低下する。

位相補償部１２４は、エラーアンプ１２３の出力端と接地端との間に直列接続された抵抗Ｒ３とキャパシタＣ１を含む時定数回路であり、誤差電圧Ｖｅｒｒの位相補償を行う。

クロック信号生成部１２５は、所定の基準周波数ｆ０（＝１／Ｔ０）でクロック信号ＣＬＫを生成する。

セット信号生成部１２６は、クロック信号ＣＬＫに同期してセット信号Ｓ１のパルス生成を行う。例えば、セット信号生成部１２６は、クロック信号ＣＬＫのｍパルス毎にセット信号Ｓ１のパルス生成を行う。従って、セット信号Ｓ１のパルス周期Ｔ（＝出力トランジスタＮ１のスイッチング周期Ｔ）は、ｍ×Ｔ０となる。

最大デューティ設定部１２７は、クロック信号ＣＬＫに同期して最大デューティ設定信号Ｓ２ｂのパルス生成を行う。例えば、最大デューティ設定部１２７は、セット信号Ｓ１のパルス生成タイミングから起算してクロック信号ＣＬＫのｎパルス目（ただしｎ＜ｍ）で最大デューティ設定信号Ｓ２ｂのパルス生成を行う。すなわち、最大デューティ設定部１２７は、セット信号Ｓ１にパルスが生成されてから最大オン時間Ｔｏｎ（ｍａｘ）（＝ｎ×Ｔ０）が経過した時点で、最大デューティ設定信号Ｓ２ｂにパルスを生成する。

基準スロープ電圧生成部１２８は、クロック信号ＣＬＫに同期して基準スロープ電圧Ｖ１を生成する。基準スロープ電圧Ｖ１は、例えば、セット信号Ｓ１のパルス生成タイミング（＝クロック信号ＣＬＫの１パルス目）で上昇し始め、最大デューティ設定信号Ｓ２ｂのパルス生成タイミング（＝クロック信号ＣＬＫのｎパルス目）でゼロ値にリセットされる鋸波状のアナログ電圧である。ただし、基準スロープ電圧生成部１２８の構成は、これに限定されるものではなく、例えば、セット信号Ｓ１とパルス幅変調信号Ｓ３の双方に同期して基準スロープ電圧Ｖ１を生成するように構成してもよい。

電圧加算部１２９は、基準スロープ電圧Ｖ１とセンス電圧Ｖ２とを足し合わせてスロープ電圧Ｖｓｌｐを生成する。このように、基準スロープ電圧Ｖ１とセンス電圧Ｖ２とを足し合わせてスロープ電圧Ｖｓｌｐを生成し、これを用いて出力トランジスタＮ１のオンデューティを決定することにより、出力電圧Ｖｏとコイル電流ＩＬの双方に応じた電流モード制御を実現することが可能となる。

コンパレータ１２Ａは、反転入力端（−）に入力される誤差電圧Ｖｅｒｒと非反転入力端（＋）に入力されるスロープ電圧Ｖｓｌｐとを比較して比較信号Ｓ２ａを生成する。比較信号Ｓ２ａは、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも高いときにローレベルとなり、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも低いときにハイレベルとなる。

ＯＲゲート１２Ｂは、比較信号Ｓ２ａと最大デューティ設定信号Ｓ２ｂとの論理和信号をリセット信号Ｓ２として出力する。従って、リセット信号Ｓ２は、比較信号Ｓ２ａと最大デューティ設定信号Ｓ２ｂの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号Ｓ２ａと最大デューティ設定信号Ｓ２ｂの双方がローレベルであるときにローレベルとなる。

ＲＳフリップフロップ１２Ｃは、セット端（Ｓ）に入力されるセット信号Ｓ１とリセット端（Ｒ）に入力されるリセット信号Ｓ２に応じて出力端（Ｑ）からパルス幅変調信号Ｓ３を出力する。パルス幅変調信号Ｓ３は、例えば、セット信号Ｓ１の立上りエッジでハイレベルにセットされ、リセット信号Ｓ２の立上りエッジでローレベルにリセットされる。

ドライバ１２Ｄは、パルス幅変調信号Ｓ３の入力を受け付け、その電流能力を増強することにより出力トランジスタＮ１のゲート信号Ｓ４（出力トランジスタＮ１のオン／オフ制御信号に相当）を生成し、これを出力トランジスタＮ１のゲートに出力する。出力トランジスタＮ１は、ゲート信号Ｓ４がハイレベルであるときにオンし、ゲート信号Ｓ４がローレベルであるときにオフする。

＜基本動作（昇圧動作）＞
まず、スイッチング電源回路１００の基本動作（昇圧動作）について説明する。出力トランジスタＮ１がオンされると、コイルＬ１には出力トランジスタＮ１を介して接地端に向けたコイル電流ＩＬ（＝スイッチ電流Ｉｓ）が流れ、その電気エネルギが蓄えられる。このとき、整流ダイオードＤ１のアノードに現れるスイッチ電圧Ｖｓｗは、出力トランジスタＮ１を介してほぼ接地電圧まで低下する。従って、整流ダイオードＤ１が逆バイアス状態となるので、出力キャパシタＣｏ１から出力トランジスタＮ１に向けて電流が流れ込むことはない。

一方、出力トランジスタＮ１がオフされると、コイルＬ１に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、整流ダイオードＤ１は順バイアス状態となるため、整流ダイオードＤ１を介して流れるコイル電流ＩＬは、出力電流Ｉｏｕｔとして出力電圧Ｖｏの出力端から負荷（ソースドライバ１５やガンマ電圧生成部１６）に流れ込むと共に、出力キャパシタＣｏ１を介して接地端にも流れ込み、出力キャパシタＣｏ１が充電される。上記の動作が繰り返されることにより、負荷には、入力電圧Ｖｉを昇圧した出力電圧Ｖｏが供給される。

＜デューティ制御＞
図３は、誤差電圧Ｖｅｒｒに応じたデューティ制御の一例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、セット信号Ｓ１、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐ、比較信号Ｓ２ａ、最大デューティ設定信号Ｓ２ｂ、リセット信号Ｓ２、及び、パルス幅変調信号Ｓ３が描写されている。

本図の例では、クロック信号ＣＬＫの１６パルス毎に、セット信号Ｓ１のパルスが生成されている。セット信号Ｓ１がハイレベルに立ち上がると、パルス幅変調信号Ｓ３がハイレベルにセットされるので、出力トランジスタＮ１がオンとなる。また、このとき、スロープ電圧Ｖｓｌｐは、所定の傾きを持って上昇し始める。

その後、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｅｒｒよりも高くなると、比較信号Ｓ２ａがハイレベルに立ち上がり、延いては、リセット信号Ｓ２がハイレベルに立ち上がる。その結果、パルス幅変調信号Ｓ３がローレベルにリセットされるので、出力トランジスタＮ１がオフとなる。

なお、誤差電圧Ｖｅｒｒが高いほどスロープ電圧Ｖｓｌｐとの交差タイミングが遅くなる。従って、パルス幅変調信号Ｓ３のハイレベル期間（＝出力トランジスタＮ１のオン期間Ｔｏｎ）が長くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）が大きくなる。

逆に、誤差電圧Ｖｅｒｒが低いほどスロープ電圧Ｖｓｌｐとの交差タイミングが早くなる。従って、パルス幅変調信号Ｓ３のハイレベル期間が短くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎが小さくなる。

このように、スイッチング電源回路１００では、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｐとの比較結果に応じて出力トランジスタＮ１のオンデューティＤｏｎを決定することにより、入力電圧Ｖｉから所望の出力電圧Ｖｏが生成される。

ただし、誤差電圧Ｖｅｒｒが高くなり過ぎた結果、比較信号Ｓ２ａがハイレベルに立ち上がるよりも先に、最大デューティ設定信号Ｓ２ｂのパルス生成が行われた場合には、その時点でリセット信号Ｓ２がハイレベルに立ち上がり、出力トランジスタＮ１がオフとなる。すなわち、出力トランジスタＮ１のオン期間Ｔｏｎには、所定の上限値（＝最大オン時間Ｔｏｎ（ｍａｘ））が設定されている。

＜スイッチングロス＞
図４は、出力トランジスタＮ１のスイッチング特性図である。本図の上段には、出力トランジスタＮ１のゲート・ソース間電圧Ｖｇｓとオン抵抗Ｒｏｎとの関係が描写されている。なお、本図の上段において、実線は一般的なＲｏｎ特性を示しており、破線は理想的なＲｏｎ特性を示している。また、本図の下段には、出力トランジスタＮ１のゲート・ソース間電圧Ｖｇｓとゲート電荷Ｑｇ（＝ゲート・ドレイン間容量Ｃｇｄとゲート・ソース間容量Ｃｇｓにそれぞれ蓄えられている電荷の総和量）との関係が描写されている。

本図の下段で示したように、ゲート・ソース間電圧Ｖｇｓが０Ｖから上昇していくと、入力容量（Ｃｇｄ＋Ｃｇｓ）が充電されていく。そして、ゲート・ソース間電圧Ｖｇｓがｘ０に到達すると、出力トランジスタＮ１のミラー効果により、入力容量（Ｃｇｄ＋Ｃｇｓ）が等価的に増大した状態となる。その結果、ゲート・ソース間電圧Ｖｇｓが殆ど上昇しないまま、入力容量（Ｃｇｓ＋Ｃｇｄ）が充電されていく。その後、入力容量（Ｃｇｄ＋Ｃｇｓ）が十分に充電されると、ゲート・ソース間電圧Ｖｇｓが再び上昇し始める。

ここで、本図の上段で示したように、出力トランジスタＮ１の一般的なＲｏｎ特性（実線）は、理想的なＲｏｎ特性（破線）よりも鈍ったものとなる。すなわち、Ｖｇｓ＝ｘ１（＞ｘ０）であるときのオン抵抗Ｒｏｎ１と、Ｖｇｓ＝ｘ２（＞ｘ１）であるときのオン抵抗Ｒｏｎ２との差が大きく、この差がスイッチングロスに繋がる。以下では、その理由について説明する。

図５は、ゲート信号Ｓ４とスイッチ電圧Ｖｓｗの波形図である。時刻ｔ１において、ゲート信号Ｓ４がローレベル（≒接地電圧ＧＮＤ）からハイレベル（≒入力電圧Ｖｉ）に立ち上げられると、出力トランジスタＮ１がオンする。従って、スイッチ電圧Ｖｓｗは、ハイレベル（≒出力電圧Ｖｏ）からローレベル（≒接地電圧ＧＮＤ）に立ち下がる。

一方、時刻ｔ２において、ゲート信号Ｓ４がハイレベル（≒入力電圧Ｖｉ）からローレベル（≒接地電圧ＧＮＤ）に立ち下げられると、出力トランジスタＮ１がオフする。従って、スイッチ電圧Ｖｓｗは、ローレベル（≒接地電圧ＧＮＤ）からハイレベル（≒出力電圧Ｖｏ）に立ち上がる。

このように、スイッチ電圧Ｖｓｗは、出力トランジスタＮ１のオン／オフに応じて、矩形波状に駆動される。なお、出力トランジスタＮ１のスイッチングロスは、そのオン遷移時（時刻ｔ１）とオフ遷移時（時刻ｔ２）の双方で生じる。

図６は、出力トランジスタＮ１のオン遷移時におけるスイッチングロスを示すタイミングチャート（図５の時刻ｔ１近傍を拡大した図に相当）であり、ゲート信号Ｓ４（実線）とスイッチ電圧Ｖｓｗ（破線）が描写されている。

ゲート信号Ｓ４は、出力トランジスタＮ１のオン遷移に際して、ローレベル（≒接地電圧ＧＮＤ）からハイレベル（≒入力電圧Ｖｉ）まで一様に上昇していくのではなく、出力トランジスタＮ１のミラー効果により、一時的にその上昇が停滞するオン遷移期間ＴＴ１（＝時刻ｔ１１〜ｔ１２）を呈する。

スイッチ電圧Ｖｓｗは、上記のオン遷移期間ＴＴ１には線形的に低下していくが、それ以外の期間（＝時刻ｔ１１以前及び時刻ｔ１２以降）には、その線形性が崩れてしまい、この期間にスイッチングロスが生じる（図中のハッチング領域を参照）。

例えば、時刻ｔ１２以降では、上記のオン遷移期間ＴＴ１を経てゲート信号Ｓ４が再び上昇し始めても、出力トランジスタＮ１のオン抵抗Ｒｏｎがなかなか低下せず、スイッチ電圧Ｖｓｗがローレベル（≒接地電圧ＧＮＤ）に下がり切らない様子が描写されている。このような状況では、出力トランジスタＮ１での電圧降下量が大きくなるので、これがスイッチングロスとなる。このようなスイッチングロスは、出力トランジスタＮ１のＲｏｎ特性（既に説明した図４の上段を参照）が鈍っているほど顕著となる。

図７は、出力トランジスタＮ１のオフ遷移時におけるスイッチングロスを示すタイミングチャート（図５の時刻ｔ２近傍を拡大した図に相当）であり、ゲート信号Ｓ４（実線）とスイッチ電圧Ｖｓｗ（破線）が描写されている。

ゲート信号Ｓ４は、出力トランジスタＮ１のオフ遷移に際して、ハイレベル（≒入力電圧Ｖｉ）からローレベル（≒接地電圧ＧＮＤ）まで一様に低下していくのではなく、出力トランジスタＮ１のミラー効果により、一時的にその低下が停滞するオフ遷移期間ＴＴ２（＝時刻ｔ２１〜ｔ２２）を示す。

スイッチ電圧Ｖｓｗは、上記のオフ遷移期間ＴＴ２には線形的に上昇していくが、それ以外の期間（＝時刻ｔ２１以前及び時刻ｔ２２以降）には、その線形性が崩れてしまい、この期間にスイッチングロスが生じる（図中のハッチング領域を参照）。

例えば、時刻ｔ２１以前では、ゲート信号Ｓ４の低下に伴って上記のオフ遷移期間ＴＴ２に至る前から出力トランジスタＮ１のオン抵抗Ｒｏｎが上昇した結果、スイッチ電圧Ｖｓｗがローレベル（≒接地電圧ＧＮＤ）から浮き上がってしまう様子が描写されている。このような状況では、出力トランジスタＮ１での電圧降下量が大きくなるので、これがスイッチングロスとなる。このようなスイッチングロスは、出力トランジスタＮ１のＲｏｎ特性（既に説明した図４の上段を参照）が鈍っているほど顕著となる。

なお、上記したスイッチングロスを低減する手法の一つとしては、ドライバ１２Ｄの電流能力を高めて、ゲート信号Ｓ４（延いてはスイッチ電圧Ｖｓｗ）をより急峻に変化させることが考えられる。しかしながら、スイッチ電圧Ｖｓｗをあまり急峻に変化させると、意図しないリンギングを生じたりノイズが大きくなったりする。このように、スイッチングロスの低減と、リンギングないしノイズの低減とは、トレードオフの関係にあるため、ドライバ１２Ｄの電流能力を常に高めておくことはできない。以下では、上記のトレードオフを解消することのできる第２実施形態を提案する。

＜スイッチング電源回路（第２実施形態）＞
図８は、スイッチング電源回路１００の第２実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、先の第１実施形態（図２）をベースとしつつ、ドライバ１２Ｄに新規な工夫を施した点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

ドライバ１２Ｄは、ゲート信号Ｓ４（またはスイッチ電圧Ｖｓｗ）を監視して自身の電流能力を変化させる機能を備えている。より具体的に述べると、ドライバ１２Ｄは、スイッチ電圧Ｖｓｗの線形領域では、第１の電流能力でゲート信号Ｓ４を生成し、スイッチ電圧Ｖｓｗの非線形領域の少なくとも一部では、第１の電流能力よりも高い第２の電流能力でゲート信号Ｓ４を生成する。以下では、本機能を実現するための具体的な回路構成と、本機能を実装することの技術的意義について詳細に説明する。

＜ドライバ（第１実施例）＞
図９は、ドライバ１２Ｄの第１実施例を示す回路図である。本実施例のドライバ１２Ｄは、ゲート信号生成部Ａ１０と、イネーブル制御部Ａ２０と、を含む。

ゲート信号生成部Ａ１０は、パルス幅変調信号Ｓ３の入力端とゲート信号Ｓ４の出力端との間に互いに並列接続されたバッファＡ１１及びＡ１２を含み、これらを用いてパルス幅変調信号Ｓ３からゲート信号Ｓ４を生成する。

バッファＡ１１は、常に出力動作を行うものである。なお、スイッチ電圧Ｖｓｗのスルーレートは、バッファＡ１１の電流能力に応じて適宜調整することができる。

バッファＡ１２は、制御信号ＳＡ１０に応じて出力動作のイネーブル／ディセーブルが切り替わる３ステートバッファである。例えば、バッファＡ１２は、制御信号ＳＡ１０がローレベルであるときにイネーブルとなり、制御信号ＳＡ１０がハイレベルであるときにディセーブルとなる。

従って、バッファＡ１２のディセーブル時には、バッファＡ１１の電流能力のみ（＝第１の電流能力に相当）でゲート信号Ｓ４が生成される。一方、バッファＡ１２のイネーブル時には、バッファＡ１１及びＡ１２双方の電流能力を足し合わせた電流能力（＝第２の電流能力に相当）でゲート信号Ｓ４が生成される。なお、バッファＡ１１及びＡ１２それぞれの電流能力は、同一であってもよいし、異なっていてもよい。

イネーブル制御部Ａ２０は、ゲート信号Ｓ４（またはスイッチ電圧Ｖｓｗ）を監視して制御信号ＳＡ１０を生成することにより、バッファＡ１２のイネーブル制御を行う。

図１０は、出力トランジスタＮ１のオン遷移時におけるスイッチングロス低減を示すタイミングチャート（図５の時刻ｔ１近傍を拡大した図に相当）であり、紙面の上方から順に、ゲート信号Ｓ４（実線）及びスイッチ電圧Ｖｓｗ（破線）と、制御信号ＳＡ１０が描写されている。

先にも述べたように、ゲート信号Ｓ４は、出力トランジスタＮ１のオン遷移に際して、ローレベル（≒接地電圧ＧＮＤ）からハイレベル（≒入力電圧Ｖｉ）まで一様に上昇していくのではなく、出力トランジスタＮ１のミラー効果により、一時的にその上昇が停滞するオン遷移期間ＴＴ１（＝時刻ｔ３１〜ｔ３２）を呈する。

スイッチ電圧Ｖｓｗは、上記のオン遷移期間ＴＴ１には線形的に低下していくが、それ以外の期間（＝時刻ｔ３１以前及び時刻ｔ３２以降）には、その線形性が崩れる。本図の例では、時刻ｔ３１以前がスイッチ電圧Ｖｓｗの非線形領域（１１）に相当し、時刻ｔ３１〜ｔ３２がスイッチ電圧Ｖｓｗの線形領域（１２）に相当し、時刻ｔ３２以降がスイッチ電圧Ｖｓｗの非線形領域（１３）に相当する。

ここで、イネーブル制御部Ａ２０は、ゲート信号Ｓ４またはスイッチ電圧Ｖｓｗと所定の閾値電圧とを比較し、その比較結果に応じて制御信号ＳＡ１０を生成することにより、バッファＡ１２のイネーブル制御を行う。

例えば、イネーブル制御部Ａ２０は、ゲート信号Ｓ４と閾値電圧Ｖｔｈ１Ｌ及びＶｔｈ１Ｈとを比較し、Ｓ４＜Ｖｔｈ１Ｌであるとき、または、Ｖｔｈ１Ｈ≦Ｓ４であるときに制御信号ＳＡ１０をローレベルとし、Ｖｔｈ１Ｌ≦Ｓ４＜Ｖｔｈ１Ｈであるときに制御信号ＳＡ１０をハイレベルとするように構成すればよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ１Ｌは、ゲート信号Ｓ４の上昇が停滞し始める電圧値（＝オン遷移期間ＴＴ１が始まる電圧値）に適宜設定すればよい。また、閾値電圧Ｖｔｈ１Ｈは、ゲート信号Ｓ４の停滞が解消して再び上昇し始める電圧値（＝オン遷移期間ＴＴ１が終わる電圧値）に適宜設定すればよい。

或いは、イネーブル制御部Ａ２０は、スイッチ電圧Ｖｓｗと閾値電圧Ｖｔｈ２Ｌ及びＶｔｈ２Ｈとを比較し、Ｖｓｗ＜Ｖｔｈ２Ｌであるとき、または、Ｖｔｈ２Ｈ≦Ｖｓｗであるときに制御信号ＳＡ１０をローレベルとし、Ｖｔｈ２Ｌ≦Ｖｓｗ＜Ｖｔｈ２Ｈであるときに制御信号ＳＡ１０をハイレベルとするように構成してもよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ２Ｈは、スイッチ電圧Ｖｓｗが非線形領域（１１）から線形領域（１２）に移行する電圧値に適宜設定すればよい。また、閾値電圧Ｖｔｈ２Ｌは、スイッチ電圧Ｖｓｗが線形領域（１２）から非線形領域（１３）に移行する電圧値に適宜設定すればよい。

上記いずれかの構成を採用することにより、スイッチ電圧Ｖｓｗの非線形領域（１１）及び（１３）では、バッファＡ１２がイネーブルとなるので、バッファＡ１１及びＡ１２双方の電流能力を足し合わせた電流能力（＝第２の電流能力に相当）でゲート信号Ｓ４が生成される。従って、スイッチ電圧Ｖｓｗの非線形領域（１１）及び（１３）では、先出の第１実施形態（図６）と比べて、ゲート信号Ｓ４の立ち上がりが急峻となる。

その結果、スイッチ電圧Ｖｓｗの非線形領域（１１）では、スイッチ電圧Ｖｓｗをより迅速にハイレベル（≒出力電圧Ｖｏ）から引き下げることができる。また、スイッチ電圧Ｖｓｗの非線形領域（１３）では、スイッチ電圧Ｖｓｗをより迅速にローレベル（≒接地電圧ＧＮＤ）まで引き下げることができる。従って、先出の第１実施形態（図６）と比べて、スイッチ電圧Ｖｓｗの非線形領域（１１）及び（１３）で発生するスイッチングロスを低減することが可能となる。また、出力トランジスタＮ１がフルオンするタイミングが早まるので、スイッチ電流Ｉｓの検出を開始するタイミングも早めることができる。

一方、スイッチ電圧Ｖｓｗの線形領域（１２）では、バッファＡ１２がディセーブルとなるので、バッファＡ１１の電流能力のみ（＝第１の電流能力に相当）でゲート信号Ｓ４が生成される。従って、スイッチ電圧Ｖｓｗの線形領域（１２）では、先出の第１実施形態（図６）と同一のオン遷移期間ＴＴ１をかけて、スイッチ電圧Ｖｓｗが比較的緩やかに低下していくので、意図しないリンギングの発生やノイズの増大を招かずに済む。

図１１は、出力トランジスタＮ１のオフ遷移時におけるスイッチングロス低減を示すタイミングチャート（図５の時刻ｔ２近傍を拡大した図に相当）であり、紙面の上方から順に、ゲート信号Ｓ４（実線）及びスイッチ電圧Ｖｓｗ（破線）と、制御信号ＳＡ１０が描写されている。

先にも述べたように、ゲート信号Ｓ４は、出力トランジスタＮ１のオフ遷移に際して、ハイレベル（≒入力電圧Ｖｉ）からローレベル（≒接地電圧ＧＮＤ）まで一様に低下していくのではなく、出力トランジスタＮ１のミラー効果により、一時的にその低下が停滞するオフ遷移期間ＴＴ２（＝時刻ｔ４１〜ｔ４２）を呈する。

スイッチ電圧Ｖｓｗは、上記のオフ遷移期間ＴＴ２には線形的に上昇していくが、それ以外の期間（＝時刻ｔ４１以前及び時刻ｔ４２以降）には、その線形性が崩れる。本図の例では、時刻ｔ４１以前がスイッチ電圧Ｖｓｗの非線形領域（２１）に相当し、時刻ｔ４１〜ｔ４２がスイッチ電圧Ｖｓｗの線形領域（２２）に相当し、時刻ｔ４２以降がスイッチ電圧Ｖｓｗの非線形領域（２３）に相当する。

ここで、イネーブル制御部Ａ２０は、ゲート信号Ｓ４またはスイッチ電圧Ｖｓｗと所定の閾値電圧とを比較し、その比較結果に応じて制御信号ＳＡ１０を生成することにより、バッファＡ１２のイネーブル制御を行う。

例えば、イネーブル制御部Ａ２０は、ゲート信号Ｓ４と閾値電圧Ｖｔｈ３Ｌ及びＶｔｈ３Ｈとを比較し、Ｓ４＜Ｖｔｈ３Ｌであるとき、または、Ｖｔｈ３Ｈ≦Ｓ４であるときに制御信号ＳＡ１０をローレベルとし、Ｖｔｈ３Ｌ≦Ｓ４＜Ｖｔｈ３Ｈであるときに制御信号ＳＡ１０をハイレベルとするように構成すればよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ３Ｈは、ゲート信号Ｓ４の低下が停滞し始める電圧値（＝オフ遷移期間ＴＴ２が始まる電圧値）に適宜設定すればよい。また、閾値電圧Ｖｔｈ３Ｌは、ゲート信号Ｓ４の停滞が解消して再び低下し始める電圧値（＝オフ遷移期間ＴＴ２が終わる電圧値）に適宜設定すればよい。

或いは、イネーブル制御部Ａ２０は、スイッチ電圧Ｖｓｗと閾値電圧Ｖｔｈ４Ｌ及びＶｔｈ４Ｈとを比較し、Ｖｓｗ＜Ｖｔｈ４Ｌであるとき、または、Ｖｔｈ４Ｈ≦Ｖｓｗであるときに制御信号ＳＡ１０をローレベルとし、Ｖｔｈ４Ｌ≦Ｖｓｗ＜Ｖｔｈ４Ｈであるときに制御信号ＳＡ１０をハイレベルとするように構成してもよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ４Ｌは、スイッチ電圧Ｖｓｗが非線形領域（２１）から線形領域（２２）に移行する電圧値に適宜設定すればよい。また、閾値電圧Ｖｔｈ４Ｈは、スイッチ電圧Ｖｓｗが線形領域（２２）から非線形領域（２３）に移行する電圧値に適宜設定すればよい。

上記いずれかの構成を採用することにより、スイッチ電圧Ｖｓｗの非線形領域（２１）及び（２３）では、バッファＡ１２がイネーブルとなるので、バッファＡ１１及びＡ１２双方の電流能力を足し合わせた電流能力（＝第２の電流能力に相当）でゲート信号Ｓ４が生成される。従って、スイッチ電圧Ｖｓｗの非線形領域（２１）及び（２３）では、先出の第１実施形態（図７）と比べて、ゲート信号Ｓ４の立ち下がりが急峻となる。

その結果、スイッチ電圧Ｖｓｗの非線形領域（２１）では、スイッチ電圧Ｖｓｗをより迅速にローレベル（≒接地電圧ＧＮＤ）から引き上げることができる。また、スイッチ電圧Ｖｓｗの非線形領域（２３）では、スイッチ電圧Ｖｓｗをより迅速にハイレベル（≒出力電圧Ｖｏ）まで引き上げることができる。従って、先出の第１実施形態（図７）と比べて、スイッチ電圧Ｖｓｗの非線形領域（２１）及び（２３）で発生するスイッチングロスを低減することが可能となる。

一方、スイッチ電圧Ｖｓｗの線形領域（２２）では、バッファＡ１２がディセーブルとなるので、バッファＡ１１の電流能力のみ（＝第１の電流能力に相当）でゲート信号Ｓ４が生成される。従って、スイッチ電圧Ｖｓｗの線形領域（２２）では、先出の第１実施形態（図７）と同一のオフ遷移期間ＴＴ２をかけて、スイッチ電圧Ｖｓｗが比較的緩やかに上昇していくので、意図しないリンギングの発生やノイズの増大を招かずに済む。

なお、図１０及び図１１では、出力トランジスタＮ１のオン遷移時におけるスイッチ電圧Ｖｓｗの非線形領域（１１）及び（１３）、並びに、出力トランジスタＮ１のオフ遷移時におけるスイッチ電圧Ｖｓｗの非線形領域（２１）及び（２３）のそれぞれにおいて、ドライバ１２Ｄの電流能力を高めているが、必ずしも全ての非線形領域でドライバ１２Ｄの電流能力を高めなくてもよく、スイッチングロスを低減しておきたい非線形領域でドライバ１２Ｄの電流能力を高めれば足りる。

図１２は、イネーブル制御部Ａ２０の一構成例を示す回路図である。本構成例のイネーブル制御部Ａ２０は、コンパレータＡ２１と、抵抗Ａ２２〜Ａ２５（抵抗値：ＲＡ２２〜ＲＡ２５）と、を含む。

抵抗Ａ２２及びＡ２３は、入力電圧Ｖｉの印加端と接地端との間に直列に接続されており、相互間の接続ノードから閾値電圧Ｖａ（＝｛ＲＡ２３／（ＲＡ２２＋ＲＡ２３）｝×Ｖｉ）を出力する。

抵抗Ａ２４及びＡ２５は、ゲート信号Ｓ４の印加端と接地端との間に直列に接続されており、相互間の接続ノードから分圧ゲート信号Ｖｂ（＝｛ＲＡ２５／（ＲＡ２４＋ＲＡ２５）｝×Ｓ４）を出力する。

コンパレータＡ２１は、非反転入力端（＋）に入力される閾値電圧Ｖａと、反転入力端（−）に入力される分圧ゲート信号Ｖｂを比較して制御信号ＳＡ１０を生成する。制御信号ＳＡ１０は、分圧ゲート信号Ｖｂが閾値電圧Ｖａよりも高いときにローレベルとなり、分圧ゲート信号Ｖｂが閾値電圧Ｖａよりも低いときにハイレベルとなる。

例えば、図１０に即して述べると、Ｓ４＜Ｖｔｈ１ＨであるときにＶｂ＜Ｖａとなり、Ｓ４≧Ｖｔｈ１ＨであるときにＶｂ≧Ｖａとなるように、抵抗Ａ２２〜Ａ２５それぞれの抵抗値を適宜調整しておくことにより、線形領域（１２）と非線形領域（１３）との間で制御信号ＳＡ１０の論理レベルを適切に切り替えることができる。

また、例えば、図１１に即して述べると、Ｓ４＜Ｖｔｈ３ＨであるときにＶｂ＜Ｖａとなり、Ｓ４≧Ｖｔｈ３ＨであるときにＶｂ≧Ｖａとなるように、抵抗Ａ２２〜Ａ２５それぞれの抵抗値を適宜調整しておくことにより、非線形領域（２１）と線形領域（２２）との間で制御信号ＳＡ１０の論理レベルを適切に切り替えることができる。

なお、非線形領域（１１）と線形領域（１２）との間、ないしは、線形領域（２２）と非線形領域（２３）との間で、制御信号ＳＡ１０の論理レベルを適切に切り替えるためには、コンパレータＡ２１の入力極性を逆にした上で、抵抗Ａ２２〜Ａ２５それぞれの抵抗値を適宜調整すればよい。

図１３は、ドライバ１２Ｄの一具体例を示す回路図である。本具体例のドライバ１２Ｄは、先述のゲート信号生成部Ａ１０及びイネーブル制御部Ａ２０のほかに、ブートストラップ部ＢＳを含む。また、回路の具体化に伴い、ゲート信号生成部Ａ１０及びイネーブル制御部Ａ２０の構成についても、先出の図９及び図１２に対して一部変更が加えられている。以下、それぞれについて詳細に説明する。

ブートストラップ部ＢＳは、ダイオードＢＳ１とキャパシタＢＳ２を含む。ダイオードＢＳ１のアノードは、入力電圧Ｖｉの印加端に接続されている。ダイオードＢＳ１のカソードとキャパシタＢＳ２の第１端は、ブートストラップ電圧ＶＢの出力端に接続されている。キャパシタＢＳ２の第２端は、スイッチ電圧Ｖｓｗの印加端に接続されている。このような構成とすることにより、スイッチ電圧ＶｓｗにキャパシタＢＳ２の両端間電圧（＝Ｖｉ−Ｖｆ、ただし、ＶｆはダイオードＢＳ１の順方向降下電圧）を足し合わせたブートストラップ電圧ＶＢが生成される。なお、ブートストラップ部ＢＳは、スイッチング出力部１１０と同じく、ディスクリート部品を用いて形成すればよい。

ゲート信号生成部Ａ１０は、インバータＡ１３及びＡ１４と、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ１５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ１６とを含む。

インバータＡ１３及びＡ１４は、パルス幅変調信号Ｓ３の入力端とトランジスタＡ１５及びＡ１６それぞれのゲートとの間に互いに並列接続されている。トランジスタＡ１５のソースは、入力電圧Ｖｉの印加端に接続されている。トランジスタＡ１５及びＡ１６それぞれのドレインは、出力トランジスタＮ１のゲートに接続されている。トランジスタＡ１６のソースは、接地端に接続されている。

インバータＡ１３は、常に出力動作を行うものである。一方、インバータＡ１４は、制御信号ＳＡ１０に応じて出力動作のイネーブル／ディセーブルが切り替わる３ステートインバータである。例えば、インバータＡ１４は、制御信号ＳＡ１０がローレベルのときにイネーブルとなり、制御信号ＳＡ１０がハイレベルのときにディセーブルとなる。

イネーブル制御部Ａ２０は、コンパレータＡ２１と、抵抗Ａ２２〜Ａ２５のほかに、抵抗Ａ２６と、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ２７を含む。また、各構成要素間の接続関係についても、先の図１２とは若干異なっている。以下、具体的に説明する。

抵抗Ａ２６、抵抗Ａ２２、及び、抵抗Ａ２３は、入力電圧Ｖｉの印加端と内部電源との間に直列に接続されており、抵抗Ａ２２と抵抗Ａ２３との接続ノードから閾値電圧Ｖｃを出力する。

抵抗Ａ２４及びＡ２５は、ブートストラップ電圧ＶＢの印加端と内部電源との間に直列に接続されており、相互間の接続ノードから分圧ブートストラップ電圧Ｖｄを出力する。なお、ブートストラップ電圧ＶＢは、スイッチ電圧Ｖｓｗに応じて変動する。従って、分圧ブートストラップ電圧Ｖｄも、スイッチ電圧Ｖｓｗに応じて変動する。

コンパレータＡ２１は、反転入力端（−）に入力される閾値電圧Ｖｃと、非反転入力端（＋）に入力される分圧ブートストラップ電圧Ｖｄとを比較して、制御信号ＳＡ１０を生成する。制御信号ＳＡ１０は、分圧ブートストラップ電圧Ｖｄが閾値電圧Ｖｃよりも高いときにハイレベルとなり、分圧ブートストラップ電圧Ｖｄが閾値電圧Ｖｃよりも低いときにローレベルとなる。

例えば、図１０に即して説明すると、Ｖｓｗ＜Ｖｔｈ２ＬであるときにＶｄ＜Ｖｃとなり、Ｖｓｗ≧Ｖｔｈ２ＬであるときにＶｄ≧Ｖｃとなるように、抵抗Ａ２２〜Ａ２６それぞれの抵抗値を適宜調整しておくことにより、線形領域（１２）と非線形領域（１３）との間で制御信号ＳＡ１０の論理レベルを適切に切り替えることができる。

なお、トランジスタＡ２７は、抵抗Ａ２６に対して並列に接続されており、そのゲートに制御信号ＳＡ１０が入力されている。従って、制御信号ＳＡ１０がハイレベルであるときにはトランジスタＡ２７がオフし、制御信号ＳＡ１０がローレベルであるときにはトランジスタＡ２７がオンする。トランジスタＡ２７がオフしているときには、抵抗Ａ２６が分圧回路の一部として機能するようになるので、分圧比が下がり、閾値電圧Ｖｃが引き下げられる。逆に、トランジスタＡ２７がオンしているときには、抵抗Ａ２６が分圧回路の一部として機能しなくなるので、分圧比が上がり、閾値電圧Ｖｃが引き上げられる。このように、抵抗Ａ２６とトランジスタＡ２７を追加したことにより、閾値電圧Ｖｃにヒステリシス特性を付与することができる。

＜ドライバ（第２実施例）＞
図１４は、ドライバ１２Ｄの第２実施例を示す回路図である。本実施例のドライバ１２Ｄは、ゲート信号生成部Ａ３０と、イネーブル制御部Ａ４０と、を含む。

ゲート信号生成部Ａ３０は、パルス幅変調信号Ｓ３の入力端とゲート信号Ｓ４の出力端との間に互いに並列接続されたｉ個（ｉ≧３）のバッファＡ３１〜Ａ３ｉを含み、これらを用いてパルス幅変調信号Ｓ３からゲート信号Ｓ４を生成する。

バッファＡ３＊（ただし、＊＝１〜ｉ、以下も同様）は、制御信号ＳＡ３０（＊）に応じて出力動作のイネーブル／ディセーブルが切り替わる３ステートバッファである。例えば、バッファＡ３＊は、制御信号ＳＡ３０（＊）がローレベルであるときにイネーブルとなり、制御信号ＳＡ３０（＊）がハイレベルであるときにディセーブルとなる。

従って、バッファＡ３１〜Ａ３ｉのうち、ｊ個（ただし１≦ｊ＜ｉ）のバッファがイネーブルとされて、その余のバッファがディセーブルとされている場合には、ｊ個分の電流能力（＝第１の電流能力に相当）でゲート信号Ｓ４が生成される。また、バッファＡ３１〜Ａ３ｉのうち、ｋ個（ただしｊ＜ｋ≦１）のバッファがイネーブルとされて、その余のバッファがディセーブルとされている場合には、ｋ個分の電流能力（＝第２の電流能力に相当）でゲート信号Ｓ４が生成される。なお、バッファＡ３１〜Ａ３ｉそれぞれの電流能力は、同一であってもよいし、異なっていてもよい。

イネーブル制御部Ａ４０は、ゲート信号Ｓ４（またはスイッチ電圧Ｖｓｗ）を監視して制御信号ＳＡ３０（１）〜ＳＡ３０（ｉ）をそれぞれ生成することにより、バッファＡ３１〜Ａ３ｉのイネーブル制御を個別に行う。例えば、イネーブル制御部Ａ４０は、スイッチ電圧Ｖｓｗの線形領域ではｊ個のバッファをイネーブルとし、スイッチ電圧Ｖｓｗの非線形領域ではｋ個のバッファをイネーブルとするように、制御信号ＳＡ３０（１）〜ＳＡ３０（ｉ）をそれぞれ生成する。

本実施例のドライバ１２Ｄであれば、先の第１実施例（図９または図１３）と比べて、第１の電流能力と第２の電流能力をより任意に調整することが可能となる。なお、バッファＡ３１〜Ａ３ｉのイネーブル個数ｊ及びｋについては、例えば、レジスタ設定等によってユーザが任意に調整できるようにしておくことが望ましい。

また、本実施例のドライバ１２Ｄであれば、スイッチ電圧Ｖｓｗの線形領域における第１の電流能力を周期的に変化させることもできる。このような機能を持たせたい場合、イネーブル制御部Ａ４０は、イネーブル個数ｊを基準値としながら所定の変動幅±ｘを持つように、スイッチ電圧Ｖｓｗの線形領域におけるイネーブル個数（ｊ±ｘ）を周期的に変化させる構成とすればよい。

例えば、ｊ＝２、ｘ＝１の場合、スイッチ電圧Ｖｓｗの線形領域におけるバッファＡ３１〜Ａ３ｉのイネーブル個数（ｊ±ｘ）は、スイッチング周期毎に、１個→２個→３個→２個→１個→２個→３個、若しくは、１個→２個→３個→１個→２個→３個という具合で周期的に変化する。

このように、スイッチ電圧Ｖｓｗの線形領域において、第１の電流能力を周期的に変化させることにより、スイッチングノイズの周波数を分散することができるので、周辺回路に対する悪影響を低減することが可能となる。

なお、上記の第２実施形態では、出力トランジスタＮ１を駆動するドライバ１２Ｄに電流能力可変機能を設けたが、スイッチング出力部１１０を同期整流方式とする場合には、同期整流トランジスタを駆動するドライバにも、必要に応じて同様の機能を持たせることが可能である。

＜スイッチング電源回路（第３実施形態）＞
図１５は、スイッチング電源回路１００の第３実施形態を示す回路図である。本実施形態は、先の第２実施形態（図８）をベースとしつつ、スイッチング出力部１１０の出力形式を降圧型に変更した点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図８と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

スイッチング出力部１１０は、出力トランジスタＰ１を用いてコイル電流ＩＬを駆動することにより入力電圧Ｖｉ（例えば、入力電圧ＶＩに相当）から所望の出力電圧Ｖｏ（例えば、ロジック系電源電圧ＶＤＤに相当）を生成する降圧型スイッチング出力段であり、出力トランジスタＰ１（本図の例では、Ｐチャネル型ＭＯＳ電界効果トランジスタ）と、コイルＬ２と、整流ダイオードＤ２と、出力キャパシタＣｏ２を含む。

出力トランジスタＰ１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタＰ１のドレインは、コイルＬ２の第１端と整流ダイオードＤ２のカソードにそれぞれ接続されている。出力トランジスタＰ１のゲートは、スイッチング制御部１２０の出力端（ゲート信号Ｓ４の出力端）に接続されている。整流ダイオードＤ２のアノードは、接地端に接続されている。コイルＬ２の第２端は、出力電圧Ｖｏの出力端と出力キャパシタＣｏ２の第１端にそれぞれ接続されている。出力キャパシタＣｏ２の第２端は、接地端に接続されている。

なお、スイッチング出力部１１０の整流方式については、ダイオード整流方式に代えて同期整流方式を採用することもできる。その場合には、整流ダイオードＤ２を同期整流トランジスタに置換し、これを出力トランジスタＰ１と相補的にオン／オフすればよい。

このように、スイッチング出力部１１０の出力形式については、第１実施形態（図２）の昇圧型に限らず、降圧型を採用することも可能である。また、図示は割愛するが、スイッチング出力部１１０の出力形式を昇降圧型とすることについても任意である。

図１６は、出力トランジスタＰ１のオン遷移時におけるスイッチングロス低減を示すタイミングチャートであり、ゲート信号Ｓ４（実線）とスイッチ電圧Ｖｓｗ（破線）が描写されている。

ゲート信号Ｓ４は、出力トランジスタＰ１のオン遷移に際して、ハイレベル（≒入力電圧Ｖｉ）からローレベル（≒接地電圧ＧＮＤ）まで一様に低下していくのではなく、出力トランジスタＰ１のミラー効果により、一時的にその低下が停滞するオン遷移期間ＴＴ３（＝時刻ｔ５１〜ｔ５２）を呈する。

スイッチ電圧Ｖｓｗは、上記のオン遷移期間ＴＴ３には線形的に上昇していくが、それ以外の期間（＝時刻ｔ５１以前及び時刻ｔ５２以降）には、その線形性が崩れる。本図の例では、時刻ｔ５１以前がスイッチ電圧Ｖｓｗの非線形領域（３１）に相当し、時刻ｔ５１〜ｔ５２がスイッチ電圧Ｖｓｗの線形領域（３２）に相当し、時刻ｔ５２以降がスイッチ電圧Ｖｓｗの非線形領域（３３）に相当する。

ここで、ドライバ１２Ｄは、ゲート信号Ｓ４と閾値電圧Ｖｔｈ５Ｌ及びＶｔｈ５Ｈとを比較し、Ｖｔｈ５Ｌ≦Ｓ４＜Ｖｔｈ５Ｈであるときに、第１の電流能力でゲート信号Ｓ４を生成し、Ｓ４＜Ｖｔｈ５ＬまたはＶｔｈ５Ｈ≦Ｓ４であるときに、第１の電流能力よりも大きい第２の電流能力でゲート信号Ｓ４を生成するように構成すればよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ５Ｈは、ゲート信号Ｓ４の低下が停滞し始める電圧値（＝オン遷移期間ＴＴ３が始まる電圧値）に適宜設定すればよい。また、閾値電圧Ｖｔｈ５Ｌは、ゲート信号Ｓ４の停滞が解消して再び低下し始める電圧値（＝オン遷移期間ＴＴ３が終わる電圧値）に適宜設定すればよい。

或いは、ドライバ１２Ｄは、スイッチ電圧Ｖｓｗと閾値電圧Ｖｔｈ６Ｌ及びＶｔｈ６Ｈとを比較し、Ｖｔｈ６Ｌ≦Ｖｓｗ＜Ｖｔｈ６Ｈであるときに、第１の電流能力でゲート信号Ｓ４を生成し、Ｖｓｗ＜Ｖｔｈ６ＬまたはＶｔｈ４Ｈ≦Ｖｓｗであるときに、第１の電流能力よりも大きい第２の電流能力でゲート信号Ｓ４を生成するように構成してもよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ６Ｌは、スイッチ電圧Ｖｓｗが非線形領域（３１）から線形領域（３２）に移行する電圧値に適宜設定すればよい。また、閾値電圧Ｖｔｈ６Ｈは、スイッチ電圧Ｖｓｗが線形領域（３２）から非線形領域（３３）に移行する電圧値に適宜設定すればよい。

上記いずれかの構成を採用することにより、スイッチ電圧Ｖｓｗの非線形領域（３１）及び（３３）では、ゲート信号Ｓ４の立ち下がりが急峻となる。その結果、スイッチ電圧Ｖｓｗの非線形領域（３１）では、スイッチ電圧Ｖｓｗをより迅速にローレベル（≒接地電圧ＧＮＤ）から引き上げることができる。また、スイッチ電圧Ｖｓｗの非線形領域（３３）では、スイッチ電圧Ｖｓｗをより迅速にハイレベル（≒入力電圧Ｖｉ）まで引き上げることができる。従って、スイッチ電圧Ｖｓｗの非線形領域（３１）及び（３３）で発生するスイッチングロスを低減することが可能となる。また、出力トランジスタＰ１がフルオンするタイミングが早まるので、スイッチ電流Ｉｓの検出を開始するタイミングも早めることができる。

一方、スイッチ電圧Ｖｓｗの線形領域（３２）では、第２の電流能力よりも小さい第１の電流能力でゲート信号Ｓ４が生成される。従って、スイッチ電圧Ｖｓｗが比較的緩やかに上昇していくので、意図しないリンギングの発生やノイズの増大を招かずに済む。

図１７は、出力トランジスタＰ１のオフ遷移時におけるスイッチングロス低減を示すタイミングチャートであり、ゲート信号Ｓ４（実線）とスイッチ電圧Ｖｓｗ（破線）が描写されている。

ゲート信号Ｓ４は、出力トランジスタＰ１のオフ遷移に際して、ローレベル（≒接地電圧ＧＮＤ）からハイレベル（≒入力電圧Ｖｉ）まで一様に上昇していくのではなく、出力トランジスタＰ１のミラー効果により、一時的にその上昇が停滞するオフ遷移期間ＴＴ４（＝時刻ｔ６１〜ｔ６２）を呈する。

スイッチ電圧Ｖｓｗは、上記のオフ遷移期間ＴＴ４には線形的に低下していくが、それ以外の期間（＝時刻ｔ６１以前及び時刻ｔ６２以降）には、その線形性が崩れる。本図の例では、時刻ｔ６１以前がスイッチ電圧Ｖｓｗの非線形領域（４１）に相当し、時刻ｔ６１〜ｔ６２がスイッチ電圧Ｖｓｗの線形領域（４２）に相当し、時刻ｔ６２以降がスイッチ電圧Ｖｓｗの非線形領域（４３）に相当する。

ここで、ドライバ１２Ｄは、ゲート信号Ｓ４と閾値電圧Ｖｔｈ７Ｌ及びＶｔｈ７Ｈとを比較し、Ｖｔｈ７Ｌ≦Ｓ４＜Ｖｔｈ７Ｈであるときに、第１の電流能力でゲート信号Ｓ４を生成し、Ｓ４＜Ｖｔｈ７ＬまたはＶｔｈ７Ｈ≦Ｓ４であるときに、第１の電流能力よりも大きい第２の電流能力でゲート信号Ｓ４を生成するように構成すればよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ７Ｌは、ゲート信号Ｓ４の上昇が停滞し始める電圧値（＝オフ遷移期間ＴＴ４が始まる電圧値）に適宜設定すればよい。また、閾値電圧Ｖｔｈ７Ｈは、ゲート信号Ｓ４の停滞が解消して再び上昇し始める電圧値（＝オフ遷移期間ＴＴ４が終わる電圧値）に適宜設定すればよい。

或いは、ドライバ１２Ｄは、スイッチ電圧Ｖｓｗと閾値電圧Ｖｔｈ８Ｌ及びＶｔｈ８Ｈとを比較し、Ｖｔｈ８Ｌ≦Ｖｓｗ＜Ｖｔｈ８Ｈであるときに、第１の電流能力でゲート信号Ｓ４を生成し、Ｖｓｗ＜Ｖｔｈ８ＬまたはＶｔｈ８Ｈ≦Ｖｓｗであるときに、第１の電流能力よりも大きい第２の電流能力でゲート信号Ｓ４を生成するように構成してもよい。

なお、上記構成を採用する場合、閾値電圧Ｖｔｈ８Ｈは、スイッチ電圧Ｖｓｗが非線形領域（４１）から線形領域（４２）に移行する電圧値に適宜設定すればよい。また、閾値電圧Ｖｔｈ８Ｌは、スイッチ電圧Ｖｓｗが線形領域（４２）から非線形領域（４３）に移行する電圧値に適宜設定すればよい。

上記いずれかの構成を採用することにより、スイッチ電圧Ｖｓｗの非線形領域（４１）及び（４３）では、ゲート信号Ｓ４の立下がりが急峻となる。その結果、スイッチ電圧Ｖｓｗの非線形領域（４１）では、スイッチ電圧Ｖｓｗをより迅速にハイレベル（≒入力電圧Ｖｉ）から引き下げることができる。また、スイッチ電圧Ｖｓｗの非線形領域（４３）では、スイッチ電圧Ｖｓｗをより迅速にローレベル（≒接地電圧ＧＮＤ）まで引き下げることができる。従って、スイッチ電圧Ｖｓｗの非線形領域（４１）及び（４３）で発生するスイッチングロスを低減することが可能となる。

一方、スイッチ電圧Ｖｓｗの線形領域（４２）では、第２の電流能力よりも小さい第１の電流能力でゲート信号Ｓ４が生成される。従って、スイッチ電圧Ｖｓｗが比較的緩やかに低下していくので、意図しないリンギングの発生やノイズの増大を招かずに済む。

なお、図１６及び図１７では、出力トランジスタＰ１のオン遷移時におけるスイッチ電圧Ｖｓｗの非線形領域（３１）及び（３３）、並びに、出力トランジスタＰ１のオフ遷移時におけるスイッチ電圧Ｖｓｗの非線形領域（４１）及び（４３）のそれぞれにおいて、ドライバ１２Ｄの電流能力を高めているが、必ずしも全ての非線形領域でドライバ１２Ｄの電流能力を高めなくてもよく、スイッチングロスを低減しておきたい非線形領域でドライバ１２Ｄの電流能力を高めれば足りる。

＜ドライバ（第３実施例）＞
図１８は、ドライバ１２Ｄの第３実施例を示す回路図である。本実施例のドライバ１２Ｄは、バッファＢ１１及びＢ１２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＢ１３〜Ｂ１５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＢ１６と、を含む。

バッファＢ１１の入力端とバッファＢ１２の入力端は、いずれもパルス幅変調信号Ｓ３の入力端に接続されている。

トランジスタＢ１３のソース及びバックゲートは、入力電圧Ｖｉの印加端に接続されている。トランジスタＢ１３のドレインは、出力トランジスタＰ１のゲートに接続されている。トランジスタＢ１３のゲートは、バッファＢ１１の出力端（＝パルス幅変調信号Ｓ３の印加端に相当）に接続されている。

トランジスタＢ１４のソース及びバックゲートは、入力電圧Ｖｉの印加端に接続されている。トランジスタＢ１４のゲートは、バッファＢ１１の出力端に接続されている。

トランジスタＢ１５のソースは、トランジスタＢ１４のドレインに接続されている。トランジスタＢ１５のゲート及びドレインは、出力トランジスタＰ１のゲートに接続されている。トランジスタＢ１５のバックゲートは、入力電圧Ｖｉの印加端に接続されている。

トランジスタＢ１６のドレインは、出力トランジスタＰ１のゲートに接続されている。トランジスタＢ１６のソースとバックゲートは、接地端に接続されている。トランジスタＢ１６のゲートは、バッファＢ１２の出力端（＝パルス幅変調信号Ｐ３の印加端に相当）に接続されている。

本構成例のドライバ１２Ｄにおいて、パルス幅変調信号Ｓ３がハイレベルであるときには、トランジスタＢ１３がオフしてトランジスタＢ１６がオンする。従って、ゲート信号Ｓ４がローレベルとなり、出力トランジスタＰ１がオンする。また、このとき、トランジスタＢ１４はオフするので、入力電圧Ｖｉの印加端からトランジスタＢ１４及びＢ１５を介して出力トランジスタＰ１のゲートに至る電流経路は遮断された状態となる。この状態は、ドライバ１２Ｄの電流能力が「第１の電流能力」に設定されている状態に相当する。

その後、パルス幅変調信号Ｓ３がハイレベルからローレベルに立ち下げられると、トランジスタＢ１３がオンしてトランジスタＢ１６がオフする。従って、ゲート信号Ｓ４がローレベルからハイレベルに立ち上げられて、出力トランジスタＰ１がオフする。

また、このとき、トランジスタＢ１４がオンするので、トランジスタＢ１５のソースには、入力電圧Ｖｉが印加された状態となる。一方、トランジスタＢ１５のゲート及びドレインには、出力トランジスタＰ１のゲート信号Ｓ４が印加されている。従って、トランジスタＢ１５のゲート・ソース間電圧は、入力電圧Ｖｉからゲート信号Ｓ４を差し引いた電圧値（＝Ｖｉ−Ｓ４）と一致し、これがトランジスタＢ１５のオンスレッショルド電圧Ｖｔｈ（Ｂ１５）よりも高いときにトランジスタＢ１５がオンとなる。

すなわち、ゲート信号Ｓ４がローレベルからハイレベルに立ち上がっていく中、Ｓ４＜Ｖｉ−Ｖｔｈ（Ｂ１５）である間は、入力電圧Ｖｉの印加端からトランジスタＢ１３を介して出力トランジスタＰ１のゲートに至る電流経路だけでなく、入力電圧Ｖｉの印加端からトランジスタＢ１４及びＢ１５を介して出力トランジスタＰ１のゲートに至る電流経路が導通された状態となる。この状態は、ドライバ１２Ｄの電流能力が「第２の電流能力」に高められている状態に相当する。

このように、本構成例のドライバ１２Ｄは、ゲート信号Ｓ４と閾値電圧（Ｖｉ−Ｖｔｈ（Ｂ１５））とを比較して、その電流能力を切り替える構成であると言える。例えば、図１７に即して述べると、閾値電圧（Ｖｉ−Ｖｔｈ（Ｂ１５））は、閾値電圧Ｖｔｈ７Ｌに相当する。

一方、出力トランジスタＰ１のオフ遷移時において、ゲート信号Ｓ４の停滞が解消して再び上昇し始める電圧値（＝オフ遷移期間ＴＴ４が終わる電圧値）は、入力電圧Ｖｉから出力トランジスタＰ１のオンスレッショルド電圧Ｖｔｈ（Ｐ１）を差し引いた電圧値（＝Ｖｉ−Ｖｔｈ（Ｐ１））として求めることができる。

従って、Ｖｔｈ（Ｐ１）＝Ｖｔｈ（Ｂ１５）となるように、出力トランジスタＰ１とトランジスタＢ１５のペア性を取っておくことにより、非線形領域（４１）と線形領域（４２）との間で、ドライバ１２Ｄの電流能力を適切に切り替えることが可能となる。

＜タブレット端末への適用＞
図１９は、タブレット端末の外観図である。タブレット端末Ｘは、タッチパネル機能を備えた液晶ディスプレイＸ１を有する。液晶ディスプレイＸ１は、これまでに説明してきた液晶表示装置１の一例であり、その電源手段として、先述のスイッチング電源回路１００を好適に用いることが可能である。ただし、液晶表示装置１の搭載対象は、タブレット端末に限定されるものではなく、種々の電子機器（ノートパソコンなど）に搭載することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているスイッチング電源回路は、省電力化が求められるアプリケーション（バッテリ駆動の電子機器など）の電源手段として利用することが可能である。

１ 液晶表示装置
１０ 液晶駆動装置
１１ システム電源部
１２ タイミング制御部
１３ レベルシフタ
１４ ゲートドライバ
１５ ソースドライバ
１６ ガンマ電圧生成部
１７ コモン電圧生成部
２０ 液晶表示パネル
１００ スイッチング電源回路
１１０ スイッチング出力部
１２０ スイッチング制御部
１２１ デジタル／アナログ変換部
１２２ 帰還電圧生成部
１２３ エラーアンプ
１２４ 位相補償部
１２５ クロック信号生成部
１２６ セット信号生成部
１２７ 最大デューティ設定部
１２８ 基準スロープ電圧生成部
１２９ 電圧加算部
１２Ａ コンパレータ
１２Ｂ ＯＲゲート
１２Ｃ ＲＳフリップフロップ
１２Ｄ ドライバ
Ｎ１ 出力トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
Ｐ１ 出力トランジスタ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）
Ｌ１、Ｌ２ コイル
Ｄ１、Ｄ２ 整流ダイオード
Ｃｏ１、Ｃｏ２ 出力キャパシタ
Ｒｓ センス抵抗
Ｒ１〜Ｒ３ 抵抗
Ｃ１ キャパシタ
Ａ１０、Ａ３０ ゲート信号生成部
Ａ１１、Ａ１２、Ａ３１〜Ａ３ｉ バッファ
Ａ１３、Ａ１４ インバータ
Ａ１５ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ａ１６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ａ２０、Ａ４０ イネーブル制御部
Ａ２１ コンパレータ
Ａ２２〜Ａ２６ 抵抗
Ａ２７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＢＳ ブートストラップ部
ＢＳ１ ダイオード
ＢＳ２ キャパシタ
Ｂ１１、Ｂ１２ バッファ
Ｂ１３〜Ｂ１５ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｂ１６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｘ タブレット端末
Ｘ１ 液晶ディスプレイ

Claims (14)

1. 出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、
   前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、
   を有し、
   前記スイッチング制御部は、前記出力トランジスタのゲート信号を生成するドライバを含み、
   前記ドライバは、前記出力トランジスタの一端に現れるスイッチ電圧の線形領域では、第１の電流能力で前記ゲート信号を生成し、前記スイッチ電圧の非線形領域の少なくとも一部では、前記第１の電流能力よりも高い第２の電流能力で前記ゲート信号を生成するものであって、互いに並列接続された第１バッファ及び第２バッファを用いて前記ゲート信号を生成するゲート信号生成部と、前記第２バッファのイネーブル制御を行うための制御信号を生成するイネーブル制御部と、を含み、
   前記第１バッファは、常に出力動作を行うものであり、
   前記第２バッファは、前記制御信号に応じて出力動作のイネーブル／ディセーブルが切り替わる３ステートバッファであることを特徴とするスイッチング電源回路。
2. 前記イネーブル制御部は、前記ゲート信号または前記スイッチ電圧と所定の閾値電圧とを比較して前記第２バッファのイネーブル制御を行うことを特徴とする請求項１に記載のスイッチング電源回路。
3. 前記スイッチング出力部は、昇圧型であり、
   前記イネーブル制御部は、前記出力トランジスタのオン遷移時において、前記ゲート信号（Ｓ４）と第１下側閾値電圧（Ｖｔｈ１Ｌ）及び第１上側閾値電圧（Ｖｔｈ１Ｈ）とを比較し、Ｓ４＜Ｖｔｈ１Ｌであるとき、または、Ｖｔｈ１Ｈ≦Ｓ４であるときに前記第２バッファをイネーブルとし、Ｖｔｈ１Ｌ≦Ｓ４＜Ｖｔｈ１Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
   前記第１下側閾値電圧（Ｖｔｈ１Ｌ）は、前記ゲート信号（Ｓ４）の上昇が停滞し始める電圧値に設定されており、
   前記第１上側閾値電圧（Ｖｔｈ１Ｈ）は、前記ゲート信号（Ｓ４）の停滞が解消して再び上昇し始める電圧値に設定されていることを特徴とする請求項２に記載のスイッチング電源回路。
4. 前記スイッチング出力部は、昇圧型であり、
   前記イネーブル制御部は、前記出力トランジスタのオン遷移時において、前記スイッチ電圧（Ｖｓｗ）と第２下側閾値電圧（Ｖｔｈ２Ｌ）及び第２上側閾値電圧（Ｖｔｈ２Ｈ）とを比較し、Ｖｓｗ＜Ｖｔｈ２Ｌであるとき、または、Ｖｔｈ２Ｈ≦Ｖｓｗであるときに前記第２バッファをイネーブルとし、Ｖｔｈ２Ｌ≦Ｖｓｗ＜Ｖｔｈ２Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
   前記第２上側閾値電圧（Ｖｔｈ２Ｈ）は、前記スイッチ電圧（Ｖｓｗ）が非線形領域から線形領域に移行する電圧値に設定されており、
   前記第２下側閾値電圧（Ｖｔｈ２Ｌ）は、前記スイッチ電圧（Ｖｓｗ）が線形領域から非線形領域に移行する電圧値に設定されていることを特徴とする請求項２に記載のスイッチング電源回路。
5. 前記スイッチング出力部は、昇圧型であり、
   前記イネーブル制御部は、前記出力トランジスタのオフ遷移時において、前記ゲート信号（Ｓ４）と第３下側閾値電圧（Ｖｔｈ３Ｌ）及び第３上側閾値電圧（Ｖｔｈ３Ｈ）とを比較し、Ｓ４＜Ｖｔｈ３Ｌであるとき、または、Ｖｔｈ３Ｈ≦Ｓ４であるときに前記第２バッファをイネーブルとし、Ｖｔｈ３Ｌ≦Ｓ４＜Ｖｔｈ３Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
   前記第３上側閾値電圧（Ｖｔｈ３Ｈ）は、前記ゲート信号（Ｓ４）の低下が停滞し始める電圧値に設定されており、
   前記第３下側閾値電圧（Ｖｔｈ３Ｌ）は、前記ゲート信号（Ｓ４）の停滞が解消して再び低下し始める電圧値に設定されていることを特徴とする請求項２〜請求項４のいずれか一項に記載のスイッチング電源回路。
6. 前記スイッチング出力部は、昇圧型であり、
   前記イネーブル制御部は、前記出力トランジスタのオフ遷移時において、前記スイッチ電圧（Ｖｓｗ）と第４下側閾値電圧（Ｖｔｈ４Ｌ）及び第４上側閾値電圧（Ｖｔｈ４Ｈ）とを比較し、Ｖｓｗ＜Ｖｔｈ４Ｌであるとき、または、Ｖｔｈ４Ｈ≦Ｖｓｗであるときに前記第２バッファをイネーブルとし、Ｖｔｈ４Ｌ≦Ｖｓｗ＜Ｖｔｈ４Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
   前記第４下側閾値電圧（Ｖｔｈ４Ｌ）は、前記スイッチ電圧（Ｖｓｗ）が非線形領域から線形領域に移行する電圧値に設定されており、
   前記第４上側閾値電圧（Ｖｔｈ４Ｈ）は、前記スイッチ電圧（Ｖｓｗ）が線形領域から非線形領域に移行する電圧値に設定されていることを特徴とする請求項２〜請求項４のいずれか一項に記載のスイッチング電源回路。
7. 前記スイッチング出力部は、降圧型であり、
   前記イネーブル制御部は、前記出力トランジスタのオン遷移時において、前記ゲート信号（Ｓ４）と第５下側閾値電圧（Ｖｔｈ５Ｌ）及び第５上側閾値電圧（Ｖｔｈ５Ｈ）とを比較し、Ｓ４＜Ｖｔｈ５Ｌであるとき、または、Ｖｔｈ５Ｈ≦Ｓ４であるときに前記第２バッファをイネーブルとし、Ｖｔｈ５Ｌ≦Ｓ４＜Ｖｔｈ５Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
   前記第５上側閾値電圧（Ｖｔｈ５Ｈ）は、前記ゲート信号（Ｓ４）の低下が停滞し始める電圧値に設定されており、
   前記第５下側閾値電圧（Ｖｔｈ５Ｌ）は、前記ゲート信号（Ｓ４）の停滞が解消して再び低下し始める電圧値に設定されていることを特徴とする請求項２に記載のスイッチング電源回路。
8. 前記スイッチング出力部は、降圧型であり、
   前記イネーブル制御部は、前記出力トランジスタのオン遷移時において、前記スイッチ電圧（Ｖｓｗ）と第６下側閾値電圧（Ｖｔｈ６Ｌ）及び第６上側閾値電圧（Ｖｔｈ６Ｈ）とを比較し、Ｖｓｗ＜Ｖｔｈ６Ｌであるとき、または、Ｖｔｈ６Ｈ≦Ｖｓｗであるときに前記第２バッファをイネーブルとし、Ｖｔｈ６Ｌ≦Ｖｓｗ＜Ｖｔｈ６Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
   前記第６下側閾値電圧（Ｖｔｈ６Ｌ）は、前記スイッチ電圧（Ｖｓｗ）が非線形領域から線形領域に移行する電圧値に設定されており、
   前記第６上側閾値電圧（Ｖｔｈ６Ｈ）は、前記スイッチ電圧（Ｖｓｗ）が線形領域から非線形領域に移行する電圧値に設定されていることを特徴とする請求項２に記載のスイッチング電源回路。
9. 前記スイッチング出力部は、降圧型であり、
   前記イネーブル制御部は、前記出力トランジスタのオフ遷移時において、前記ゲート信号（Ｓ４）と第７下側閾値電圧（Ｖｔｈ７Ｌ）及び第７上側閾値電圧（Ｖｔｈ７Ｈ）とを比較し、Ｓ４＜Ｖｔｈ７Ｌであるとき、または、Ｖｔｈ７Ｈ≦Ｓ４であるときに前記第２バッファをイネーブルとし、Ｖｔｈ７Ｌ≦Ｓ４＜Ｖｔｈ７Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
   前記第７下側閾値電圧（Ｖｔｈ７Ｌ）は、前記ゲート信号（Ｓ４）の上昇が停滞し始める電圧値に設定されており、
   前記第７上側閾値電圧（Ｖｔｈ７Ｈ）は、前記ゲート信号（Ｓ４）の停滞が解消して再び上昇し始める電圧値に設定されていることを特徴とする請求項２、請求項７、及び、請求項８のいずれか一項に記載のスイッチング電源回路。
10. 前記スイッチング出力部は、降圧型であり、
    前記イネーブル制御部は、前記出力トランジスタのオフ遷移時において、前記スイッチ電圧（Ｖｓｗ）と第８下側閾値電圧（Ｖｔｈ８Ｌ）及び第８上側閾値電圧（Ｖｔｈ８Ｈ）とを比較し、Ｖｓｗ＜Ｖｔｈ８Ｌであるとき、または、Ｖｔｈ８Ｈ≦Ｖｓｗであるときに前記第２バッファをイネーブルとし、Ｖｔｈ８Ｌ≦Ｖｓｗ＜Ｖｔｈ８Ｈであるときに前記第２バッファをディセーブルとするように、前記第２バッファのイネーブル制御を行い、
    前記第８上側閾値電圧（Ｖｔｈ８Ｈ）は、前記スイッチ電圧（Ｖｓｗ）が非線形領域から線形領域に移行する電圧値に設定されており、
    前記第８下側閾値電圧（Ｖｔｈ８Ｌ）は、前記スイッチ電圧（Ｖｓｗ）が線形領域から非線形領域に移行する電圧値に設定されていることを特徴とする請求項２、請求項７、及び、請求項８のいずれか一項に記載のスイッチング電源回路。
11. 前記スイッチング制御部は、
    前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、
    スロープ電圧を生成するスロープ電圧生成部と、
    前記誤差電圧と前記スロープ電圧とを比較して前記出力トランジスタのオンデューティを決定するコンパレータと、
    所定のパルス周期でセット信号のパルス生成を行うセット信号生成部と、
    前記セット信号と前記コンパレータの比較結果に応じたリセット信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、
    をさらに含み、
    前記ドライバは、前記パルス幅変調信号の入力を受け付けて前記ゲート信号を生成することを特徴とする請求項１〜請求項１０のいずれか一項に記載のスイッチング電源回路。
12. 前記スイッチング制御部は、
    前記セット信号にパルスが生成されてから最大オン時間が経過した時点で最大デューティ設定信号のパルス生成を行う最大デューティ設定部と、
    前記コンパレータの比較信号と前記最大デューティ設定信号を論理合成して前記リセット信号を生成する論理ゲートと、
    をさらに含むことを特徴とする請求項１１に記載のスイッチング電源回路。
13. 請求項１〜請求項１２のいずれか一項に記載のスイッチング電源回路と、
    前記スイッチング電源回路から電力供給を受けて負荷を駆動するドライバと、
    を有することを特徴とする負荷駆動装置。
14. 請求項１３に記載の負荷駆動装置と、
    前記負荷駆動装置の負荷として駆動される液晶表示パネルと、
    を有することを特徴とする液晶表示装置。

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