JP2005012921A - Ｄｃ／ｄｃコンバータ - Google Patents
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Abstract
【課題】電源電圧と負荷側出力の出力設定電圧との差が大きい場合においても、負荷側出力に所望の出力設定電圧を得ることができるＤＣ／ＤＣコンバータの提供。
【解決手段】ＤＣ／ＤＣコンバータを、スイッチング素子１４と、分圧器１６と、誤差増幅器１１と、矩形波発振クロックを出力する発振器１３と、矩形波発振クロックを受け、その前縁から始まるスロープを有するノコギリ波電圧を出力するスロープ回路１２と、ノコギリ波電圧と誤差増幅器１０の出力電圧とを比較するコンパレータ１０と、矩形波発振クロックの後縁によりセットされ、コンパレータ１０の出力によりリセットされるロジック回路９と、を備えて構成する。
【選択図】 図１
【解決手段】ＤＣ／ＤＣコンバータを、スイッチング素子１４と、分圧器１６と、誤差増幅器１１と、矩形波発振クロックを出力する発振器１３と、矩形波発振クロックを受け、その前縁から始まるスロープを有するノコギリ波電圧を出力するスロープ回路１２と、ノコギリ波電圧と誤差増幅器１０の出力電圧とを比較するコンパレータ１０と、矩形波発振クロックの後縁によりセットされ、コンパレータ１０の出力によりリセットされるロジック回路９と、を備えて構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子を断続することにより、入力する電源電圧を所定のＤＣ電圧に変換するＤＣ／ＤＣコンバータに関する。
【０００２】
【従来の技術】ＤＣ／ＤＣコンバータの１つの方式として、電源電圧を入力する端子と所定のＤＣ電圧を出力する端子の間にスイッチング素子を設け、このスイッチング素子を断続（開閉）することで所定のＤＣ電圧を保持するものがある。この方式は、小型で高効率を達成できることから広く使用されてきた（例えば、特許文献１、特許文献２）。
【０００３】
この方式における従来のＤＣ／ＤＣコンバータを図４に示す。ＤＣ／ＤＣコンバータ１０１において、ＰＭＯＳ型トランジスタであるスイッチング素子１１４は、電源側（ＶＣＣ）から負荷側に電力を供給し、所定の制御のもと、すなわち、後述するコンパレータ１１０の出力に応じて開閉することにより、負荷側出力（ＶＯＵＴ）を出力設定電圧に保持する。スイッチング素子１１４の負荷側には、コイル、コンデンサなどからなる平滑回路１１５が接続され、スイッチング素子１１４からの電圧を平滑化している。負荷側出力（ＶＯＵＴ）は、直列抵抗からなる分圧器１１６により分圧され、誤差増幅器１１１の反転入力端子に入力される。誤差増幅器１１１は、誤差比較基準電圧源１１８の電圧と反転入力端子に入力された電圧との誤差を増幅して出力する。誤差増幅器１１１の出力電圧（ＶＦＢ）は、コンパレータ１１０に入力される。コンパレータ１１０では誤差増幅器１１１の出力電圧（ＶＦＢ）と三角波電圧（ＶＳ）が比較され、その出力電圧（ＶＣ）は、バッファ１１９を通して、前述したスイッチング素子１１４のゲートに入力される。このように、スイッチング素子１１４は、負荷側出力（ＶＯＵＴ）からの帰還回路により制御される。
【０００４】
コンパレータ１１０において、誤差増幅器１１１の出力電圧（ＶＦＢ）と比較される三角波電圧（ＶＳ）は、三角波発生回路（ＴＲＩ）１１３で生成され、出力される。
【０００５】
この三角波電圧（ＶＳ）よりも誤差増幅器１１１の出力電圧（ＶＦＢ）が高いと、コンパレータ１１０からはＬｏｗレベルが出力され、バッファ１１９を通って、スイッチング素子１１４のゲートにＬｏｗレベルが入力される。その結果、スイッチング素子１１４は閉じる（ＯＮする）。
【０００６】
逆に、三角波電圧（ＶＳ）よりも誤差増幅器１１１の出力電圧（ＶＦＢ）が低いと、コンパレータ１１０からはＨｉｇｈレベルが出力され、バッファ１１９を通って、スイッチング素子１１４のゲートにＨｉｇｈレベルが入力される。その結果、スイッチング素子１１４は開く（ＯＦＦする）。
【０００７】
【特許文献１】特開平７−３３６９９９号公報
【特許文献２】特開平１１−３３２２２２号公報
【０００８】
【発明が解決しようとする課題】
このように、上記のＤＣ／ＤＣコンバータ１０１では、誤差増幅器１１１の出力電圧（ＶＦＢ）と三角波電圧（ＶＳ）とをコンパレータ１１０により比較している。このＤＣ／ＤＣコンバータ１０１において、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合、すなわち、電源電圧（ＶＣＣ）に比べて非常に低い電圧を出力設定電圧にする場合、図５に示すように、三角波電圧（ＶＳ）の転換点付近に誤差増幅器１１１の出力電圧（ＶＦＢ）があり、これらをコンパレータ１１０で比較することになる。図５において、ΔＶは誤差増幅器１１１の出力電圧（ＶＦＢ）から三角波電圧（ＶＳ）の転換点までの電位差、Δｔは三角波電圧（ＶＳ）が誤差増幅器１１１の出力電圧（ＶＦＢ）以上にある期間、をそれぞれ示している。なお、三角波電圧（ＶＳ）は、その周波数は１ＭＨＺ乃至２ＭＨｚ程度に、その振幅は０．５Ｖ乃至１．０Ｖ程度に設定されている。
【０００９】
ここで、例えば電源電圧（ＶＣＣ）が２０Ｖで出力設定電圧を１．２Ｖにしようとすると、電位差ΔＶは３０ｍＶ乃至６０ｍＶ程度、期間Δｔは３０ｎＳ乃至６０ｎＳ程度になる。従って、電位差ΔＶを３０ｍＶ、期間Δｔを３０ｎＳの条件で、５Ｖ出力とすると、このコンパレータには、帯域および利得として、３３ＭＨｚで４４ｄＢの性能が要求される。
【００１０】
しかし、このような高性能のコンパレータは、最先端のプロセスを採用した単体の製品としては実現可能になると考えられるが、非常に高価なものとなる。また、半導体集積回路として、他の構成部分とともに集積する場合には、半導体集積回路が高価になる他、消費電流、発生するノイズ、製造プロセスなどの問題が生じる。従って、上記のコンパレータを搭載したＤＣ／ＤＣコンバータを実現するのは、事実上不可能であると考えられる。
【００１１】
一方、上記の条件で、通常のコンパレータを使用すると、コンパレータの遅延により、パルスは出力されず、負荷側出力（ＶＯＵＴ）に所望の出力設定電圧を得ることはできない。すなわち、通常のコンパレータは、１００ｎＳ程度のパルス出力が限度であると考えられ、それよりも短いパルスを出力することは不可能となるからである。
【００１２】
本発明の目的とするところは、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合においても、負荷側出力（ＶＯＵＴ）に所望の出力設定電圧を得ることができるＤＣ／ＤＣコンバータを提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に係わるＤＣ／ＤＣコンバータは、開閉することにより、電源側から負荷側に電力を供給し、負荷側を出力設定電圧に保持するスイッチング素子と、負荷側の電圧を分圧する分圧器と、分圧器からの電圧と誤差比較基準電圧との誤差を増幅して出力電圧を出力する誤差増幅器と、矩形波の発振クロックを出力する発振器と、矩形波の発振クロックに同期し、その前縁から始まるスロープを有するノコギリ波電圧を出力するスロープ回路と、スロープ回路のノコギリ波電圧と誤差増幅器の出力電圧とを比較するコンパレータと、矩形波の発振クロックの後縁によりセットされ、コンパレータの出力信号によりリセットされるロジック回路と、を備え、前記スイッチング素子を、前記ロジック回路の出力パルス信号に応じて開閉するようにしたことを特徴とする。
【００１４】
請求項１に記載のＤＣ／ＤＣコンバータにより、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合であっても、コンパレータの遅延時間に係わらず、所望の出力設定電圧を得ることができる。
【００１５】
請求項２に係わるＤＣ／ＤＣコンバータは、請求項１に記載のＤＣ／ＤＣコンバータにおいて、前記ロジック回路は、前記矩形波の発振クロックの前縁によってもリセットされることを特徴とする。
【００１６】
請求項２に記載のＤＣ／ＤＣコンバータは、誤差増幅器の出力電圧が過渡的に大きく変化しても、確実に動作をすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を、図面を参照しながら説明する。図１は本発明の実施形態であるＤＣ／ＤＣコンバータの回路図である。このＤＣ／ＤＣコンバータ１は、従来の技術で説明したものと、一部の構成要素は実質的に同一であるが、コンパレータ１０の出力からスイッチング素子１４のゲートまでの回路構成、発振回路（ＯＳＣ）１３、スロープ回路（ＳＬＯＰＥ）１２などが異なるものである。
【００１８】
ＤＣ／ＤＣコンバータ１において、スイッチング素子１４は、ＰＭＯＳ型トランジスタであり、電源側（ＶＣＣ）から負荷側に電力を供給し、所定の制御のもと、すなわち、後述するロジック回路９の出力に応じて開閉することにより、負荷側出力（ＶＯＵＴ）を出力設定電圧に保持する。スイッチング素子１４の負荷側には、コイル、コンデンサなどからなる平滑回路１５が接続され、スイッチング素子１４からの電圧を平滑化している。分圧器１６は、直列抵抗からなり、負荷側、すなわち、平滑回路１５の後段に接続され、負荷側の電圧、すなわち、平滑回路１５により平滑された電圧を分圧し、この電圧を後述する誤差増幅器１１の反転入力端子に入力する。
【００１９】
誤差増幅器１１は、誤差比較基準電圧源１８から非反転入力端子に入力される誤差比較基準電圧と反転入力端子に入力される電圧との誤差を増幅し、出力電圧（ＶＦＢ）として後述するコンパレータ１０の反転入力端子に出力する。コンパレータ１０は、後述するスロープ回路（ＳＬＯＰＥ）１２から非反転入力端子に入力されるノコギリ波の電圧（ＶＳ）と誤差増幅器１１の出力電圧（ＶＦＢ）とを比較し、その出力を次段のロジック回路（ＬＯＧＩＣ）９のリセット入力端子に入力する。ロジック回路（ＬＯＧＩＣ）９は、セット入力端子に発振器（ＯＳＣ）１３の発振クロック（ＶＣＬＫ）が入力され、その出力パルス信号（ＶＤ）はスロープ回路１２へ入力するとともに、反転バッファ１９を通して、前述したスイッチング素子１４のゲートに入力する。このように、スイッチング素子１４は、負荷側出力（ＶＯＵＴ）からの帰還回路により制御される。
【００２０】
前述したコンパレータ１０の非反転入力端子に入力されるノコギリ波の電圧（ＶＳ）は、以下のように生成される。ノコギリ波の電圧（ＶＳ）は、スロープ回路１２において、発振器（ＯＳＣ）１３からの矩形波の発振クロック（ＶＣＬＫ）に同期して生成されるもので、非対称に片側が傾斜する三角波電圧である。より具体的には、図３に示すように、スロープ回路１２は、発振クロック（ＶＣＬＫ）の前縁（リーディングエッジ）に同期して傾斜する電圧（スロープ電圧）を発生し、そして、後述するロジック回路９の出力パルス信号（ＶＤ）の後縁（トレイリングエッジ）に同期して元の一定電圧に戻すのであり、これを繰り返すのである。
【００２１】
ここで、発振器（ＯＳＣ）１３は、発振クロック（ＶＣＬＫ）の周波数を２ＭＨｚ（周期は５００ｎＳ）程度、そのパルス幅を約１００ｎＳ程度、にそれぞれ設定しているので、デューティ比は低くなっている。
【００２２】
前述したスロープ回路１２は、図２に示す構成にしている。すなわち、発振クロック（ＶＣＬＫ）を受け、その前縁に同期してワンショットパルスを発生するワンショット回路５１と、ワンショットパルスの期間だけＯＮするＮＰＮ型トランジスタ５２と、その出力に接続される定電流源５４と、コンデンサ５６と、ベースがトランジスタ５２の出力に接続され、エミッタからノコギリ波電圧（ＶＳ）を出力するＰＮＰ型トランジスタ５３と、それに接続される定電流源５５と、から構成している。このスロープ回路１２は、ノコギリ波の電圧を生成する簡単な例であり、詳しい動作説明は省略するが、異なる構成の回路により同様な機能を達成するようにしてもよい。
【００２３】
前述したロジック回路９は、リセット入力端子にコンパレータ１０の出力信号（ＶＣ）、セット入力端子に発振器１３の発振クロック（ＶＣＬＫ）、がそれぞれ入力されることにより、図３に示すように、発振クロック（ＶＣＬＫ）の後縁（トレイリングエッジ）によりセットされ、出力信号（ＶＣ）によりリセットされる出力パルス信号（ＶＤ）を出力する。
【００２４】
次に、コンパレータ１０とロジック回路９を中心として具体的な動作を説明する。
【００２５】
ノコギリ波電圧（ＶＳ）が誤差増幅器１１の出力電圧（ＶＦＢ）よりも低い状態では、コンパレータ１０の出力信号（ＶＣ）はＬｏｗレベルであるが、ノコギリ波電圧（ＶＳ）が誤差増幅器１１の出力電圧（ＶＦＢ）よりも高くなると、コンパレータ１０の出力信号（ＶＣ）はＨｉｇｈレベルになる。ここで、従来例で述べたのと同様に、ノコギリ波電圧（ＶＳ）が誤差増幅器１１の出力電圧（ＶＦＢ）よりも高くなった時点から、コンパレータ１０の出力信号（ＶＣ）がＨｉｇｈレベルになる時点までに、一定の遅延が生じる。この遅延時間は、コンパレータ１０の回路構成や製造プロセスなどに依存するものであるが、本実施形態では約５０ｎＳ前後となる。この遅延した出力信号（ＶＣ）により、すでにセット状態にあるロジック回路９の出力パルス信号（ＶＤ）はリセットされる。これにより、スイッチング素子１４がＯＮ状態からＯＦＦ状態に変化するとともに、スロープ回路（ＳＬＯＰＥ）１２のノコギリ波電圧（ＶＳ）は元の一定電圧に戻る。
【００２６】
ここで、電源電圧（ＶＣＣ）に比べて非常に低い出力設定電圧にした場合、ノコギリ波電圧（ＶＳ）は上昇し始めてから、比較的早く、誤差増幅器１１の出力電圧（ＶＦＢ）に到達する。上記のように、コンパレータ１０の遅延時間が約５０ｎＳであり、発振クロック（ＶＣＬＫ）のパルス幅は約１００ｎＳであるから、ロジック回路９において、セット入力よりもリセット入力が先に入力される可能性がある。この場合、出力パルス信号（ＶＤ）は出力されないが、負荷側出力（ＶＯＵＴ）から帰還がかけられることにより誤差増幅器１１の出力電圧（ＶＦＢ）が上昇する。そして、ロジック回路９において、リセット入力が遅れることになり、セット入力よりもリセット入力が後に入力されるようになる。このようにして、ロジック回路９から出力パルス信号（ＶＤ）が出力され、負荷側出力（ＶＯＵＴ）は所定の低い出力設定電圧に保持されるのである。
【００２７】
従って、電源電圧（ＶＣＣ）が２０Ｖで出力設定電圧を１．２Ｖにしようとする場合であっても、ロジック回路９から短い幅の出力パルス信号（ＶＤ）が出力され、負荷側出力（ＶＯＵＴ）は１．２Ｖに保持される。
【００２８】
逆に、比較的高い出力設定電圧に（出力設定電圧を電源電圧（ＶＣＣ）の近くに）した場合、誤差増幅器１１の出力電圧（ＶＦＢ）が上昇し、それと共にノコギリ波電圧（ＶＳ）も上昇する。その結果、ロジック回路９が出力するパルス信号（ＶＤ）の幅は大きくなり、スイッチング素子１４のＯＮ期間は長くなり、負荷側出力（ＶＯＵＴ）は所定の高い出力設定電圧に保持されるのである。
【００２９】
本実施形態の変形例として、発振クロック（ＶＣＬＫ）のパルス幅を変えることも可能である。すなわち、上述したように、コンパレータ１０の遅延時間は回路構成や製造プロセスなどによって変わるが、この遅延時間に合わせて、発振クロック（ＶＣＬＫ）のパルス幅を変えるのである。ただし、コンパレータ１０の遅延時間に比べて発振クロック（ＶＣＬＫ）のパルス幅が小さいと、ロジック回路９において、セット入力とリセット入力の間に最小固定期間が生じる。その結果、電源電圧（ＶＣＣ）に比べて非常に低い電圧を出力設定電圧にすることができなくなる。一方、発振クロック（ＶＣＬＫ）のパルス幅が大きいと、このパルス幅の期間はロジック回路９は出力パルス信号（ＶＤ）を出力しないので、出力パルス信号（ＶＤ）の上限幅が狭くなり、負荷側出力（ＶＯＵＴ）を高い出力設定電圧にすることができなくなる。従って、これらのことを考慮して、発振クロック（ＶＣＬＫ）のパルス幅を決める必要がある。
【００３０】
また、本実施形態の更なる変形例として、本実施形態のロジック回路９を、発振器１３から発振クロック（ＶＣＬＫ）のセット入力があり、かつ、次の発振クロック（ＶＣＬＫ）の入力があった場合、その前縁により、強制的に、リセットするようにしてもよい。これにより、コンパレータ１０の出力信号（ＶＣ）によるリセット入力がない場合であっても、スロープ回路１２のノコギリ波電圧（ＶＳ）を元の一定電圧から上昇させることができる。これは、電源電圧（ＶＣＣ）の変化等の過渡的な状況では、誤差増幅器１１の出力電圧（ＶＦＢ）が高くなり過ぎ、ロジック回路９にコンパレータ１０の出力信号（ＶＣ）によるリセット入力がされない場合が有り得るが、そのような場合に対応できる。
【００３１】
なお、本実施形態におけるスイッチング素子１４は、ＰＭＯＳ型トランジスタとしたが、これをＮＭＯＳ型トランジスタに置き換えてもよく、この場合、バッファ１９を非反転型にすればよい。
【００３２】
また、スロープ回路１２のノコギリ波電圧（ＶＳ）は、ロジック回路９がリセットされた後は、その傾斜電圧を元の一定電圧にできるだけ早く戻すと、出力設定電圧の適用範囲を広くするのに好ましいのであるが、ノイズや回路構成などの都合により、元の一定電圧に戻す際に適宜の勾配を持たせてもよい。
【００３３】
さらに、本実施形態のＤＣ／ＤＣコンバータは、降圧型のもので説明したが、コンパレータ１０とロジック回路９の構成を基にして、スイッチング素子１４や平滑回路などの構成や結線を変えることによって、昇圧型のものにできることは勿論である。
【００３４】
【発明の効果】
上述のように、本発明によれば、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合においても、コンパレータの遅延時間に係わらず、負荷側出力（ＶＯＵＴ）に所望の出力設定電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わるＤＣ／ＤＣコンバータの回路図。
【図２】同上のスロープ回路の構成を示す回路図。
【図３】同上の波形図。
【図４】従来例のＤＣ／ＤＣコンバータの回路図。
【図５】同上の波形図。
【符号の説明】
１ ＤＣ／ＤＣコンバータ
９ ロジック回路
１０ コンパレータ
１１ 誤差増幅器
１２ スロープ回路
１３ 発振器
１４ スイッチング素子
１５ 平滑回路
１６ 分圧器
１８ 誤差比較基準電圧の基準電圧源
１９ 反転バッファ
【発明の属する技術分野】本発明は、スイッチング素子を断続することにより、入力する電源電圧を所定のＤＣ電圧に変換するＤＣ／ＤＣコンバータに関する。
【０００２】
【従来の技術】ＤＣ／ＤＣコンバータの１つの方式として、電源電圧を入力する端子と所定のＤＣ電圧を出力する端子の間にスイッチング素子を設け、このスイッチング素子を断続（開閉）することで所定のＤＣ電圧を保持するものがある。この方式は、小型で高効率を達成できることから広く使用されてきた（例えば、特許文献１、特許文献２）。
【０００３】
この方式における従来のＤＣ／ＤＣコンバータを図４に示す。ＤＣ／ＤＣコンバータ１０１において、ＰＭＯＳ型トランジスタであるスイッチング素子１１４は、電源側（ＶＣＣ）から負荷側に電力を供給し、所定の制御のもと、すなわち、後述するコンパレータ１１０の出力に応じて開閉することにより、負荷側出力（ＶＯＵＴ）を出力設定電圧に保持する。スイッチング素子１１４の負荷側には、コイル、コンデンサなどからなる平滑回路１１５が接続され、スイッチング素子１１４からの電圧を平滑化している。負荷側出力（ＶＯＵＴ）は、直列抵抗からなる分圧器１１６により分圧され、誤差増幅器１１１の反転入力端子に入力される。誤差増幅器１１１は、誤差比較基準電圧源１１８の電圧と反転入力端子に入力された電圧との誤差を増幅して出力する。誤差増幅器１１１の出力電圧（ＶＦＢ）は、コンパレータ１１０に入力される。コンパレータ１１０では誤差増幅器１１１の出力電圧（ＶＦＢ）と三角波電圧（ＶＳ）が比較され、その出力電圧（ＶＣ）は、バッファ１１９を通して、前述したスイッチング素子１１４のゲートに入力される。このように、スイッチング素子１１４は、負荷側出力（ＶＯＵＴ）からの帰還回路により制御される。
【０００４】
コンパレータ１１０において、誤差増幅器１１１の出力電圧（ＶＦＢ）と比較される三角波電圧（ＶＳ）は、三角波発生回路（ＴＲＩ）１１３で生成され、出力される。
【０００５】
この三角波電圧（ＶＳ）よりも誤差増幅器１１１の出力電圧（ＶＦＢ）が高いと、コンパレータ１１０からはＬｏｗレベルが出力され、バッファ１１９を通って、スイッチング素子１１４のゲートにＬｏｗレベルが入力される。その結果、スイッチング素子１１４は閉じる（ＯＮする）。
【０００６】
逆に、三角波電圧（ＶＳ）よりも誤差増幅器１１１の出力電圧（ＶＦＢ）が低いと、コンパレータ１１０からはＨｉｇｈレベルが出力され、バッファ１１９を通って、スイッチング素子１１４のゲートにＨｉｇｈレベルが入力される。その結果、スイッチング素子１１４は開く（ＯＦＦする）。
【０００７】
【特許文献１】特開平７−３３６９９９号公報
【特許文献２】特開平１１−３３２２２２号公報
【０００８】
【発明が解決しようとする課題】
このように、上記のＤＣ／ＤＣコンバータ１０１では、誤差増幅器１１１の出力電圧（ＶＦＢ）と三角波電圧（ＶＳ）とをコンパレータ１１０により比較している。このＤＣ／ＤＣコンバータ１０１において、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合、すなわち、電源電圧（ＶＣＣ）に比べて非常に低い電圧を出力設定電圧にする場合、図５に示すように、三角波電圧（ＶＳ）の転換点付近に誤差増幅器１１１の出力電圧（ＶＦＢ）があり、これらをコンパレータ１１０で比較することになる。図５において、ΔＶは誤差増幅器１１１の出力電圧（ＶＦＢ）から三角波電圧（ＶＳ）の転換点までの電位差、Δｔは三角波電圧（ＶＳ）が誤差増幅器１１１の出力電圧（ＶＦＢ）以上にある期間、をそれぞれ示している。なお、三角波電圧（ＶＳ）は、その周波数は１ＭＨＺ乃至２ＭＨｚ程度に、その振幅は０．５Ｖ乃至１．０Ｖ程度に設定されている。
【０００９】
ここで、例えば電源電圧（ＶＣＣ）が２０Ｖで出力設定電圧を１．２Ｖにしようとすると、電位差ΔＶは３０ｍＶ乃至６０ｍＶ程度、期間Δｔは３０ｎＳ乃至６０ｎＳ程度になる。従って、電位差ΔＶを３０ｍＶ、期間Δｔを３０ｎＳの条件で、５Ｖ出力とすると、このコンパレータには、帯域および利得として、３３ＭＨｚで４４ｄＢの性能が要求される。
【００１０】
しかし、このような高性能のコンパレータは、最先端のプロセスを採用した単体の製品としては実現可能になると考えられるが、非常に高価なものとなる。また、半導体集積回路として、他の構成部分とともに集積する場合には、半導体集積回路が高価になる他、消費電流、発生するノイズ、製造プロセスなどの問題が生じる。従って、上記のコンパレータを搭載したＤＣ／ＤＣコンバータを実現するのは、事実上不可能であると考えられる。
【００１１】
一方、上記の条件で、通常のコンパレータを使用すると、コンパレータの遅延により、パルスは出力されず、負荷側出力（ＶＯＵＴ）に所望の出力設定電圧を得ることはできない。すなわち、通常のコンパレータは、１００ｎＳ程度のパルス出力が限度であると考えられ、それよりも短いパルスを出力することは不可能となるからである。
【００１２】
本発明の目的とするところは、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合においても、負荷側出力（ＶＯＵＴ）に所望の出力設定電圧を得ることができるＤＣ／ＤＣコンバータを提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に係わるＤＣ／ＤＣコンバータは、開閉することにより、電源側から負荷側に電力を供給し、負荷側を出力設定電圧に保持するスイッチング素子と、負荷側の電圧を分圧する分圧器と、分圧器からの電圧と誤差比較基準電圧との誤差を増幅して出力電圧を出力する誤差増幅器と、矩形波の発振クロックを出力する発振器と、矩形波の発振クロックに同期し、その前縁から始まるスロープを有するノコギリ波電圧を出力するスロープ回路と、スロープ回路のノコギリ波電圧と誤差増幅器の出力電圧とを比較するコンパレータと、矩形波の発振クロックの後縁によりセットされ、コンパレータの出力信号によりリセットされるロジック回路と、を備え、前記スイッチング素子を、前記ロジック回路の出力パルス信号に応じて開閉するようにしたことを特徴とする。
【００１４】
請求項１に記載のＤＣ／ＤＣコンバータにより、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合であっても、コンパレータの遅延時間に係わらず、所望の出力設定電圧を得ることができる。
【００１５】
請求項２に係わるＤＣ／ＤＣコンバータは、請求項１に記載のＤＣ／ＤＣコンバータにおいて、前記ロジック回路は、前記矩形波の発振クロックの前縁によってもリセットされることを特徴とする。
【００１６】
請求項２に記載のＤＣ／ＤＣコンバータは、誤差増幅器の出力電圧が過渡的に大きく変化しても、確実に動作をすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を、図面を参照しながら説明する。図１は本発明の実施形態であるＤＣ／ＤＣコンバータの回路図である。このＤＣ／ＤＣコンバータ１は、従来の技術で説明したものと、一部の構成要素は実質的に同一であるが、コンパレータ１０の出力からスイッチング素子１４のゲートまでの回路構成、発振回路（ＯＳＣ）１３、スロープ回路（ＳＬＯＰＥ）１２などが異なるものである。
【００１８】
ＤＣ／ＤＣコンバータ１において、スイッチング素子１４は、ＰＭＯＳ型トランジスタであり、電源側（ＶＣＣ）から負荷側に電力を供給し、所定の制御のもと、すなわち、後述するロジック回路９の出力に応じて開閉することにより、負荷側出力（ＶＯＵＴ）を出力設定電圧に保持する。スイッチング素子１４の負荷側には、コイル、コンデンサなどからなる平滑回路１５が接続され、スイッチング素子１４からの電圧を平滑化している。分圧器１６は、直列抵抗からなり、負荷側、すなわち、平滑回路１５の後段に接続され、負荷側の電圧、すなわち、平滑回路１５により平滑された電圧を分圧し、この電圧を後述する誤差増幅器１１の反転入力端子に入力する。
【００１９】
誤差増幅器１１は、誤差比較基準電圧源１８から非反転入力端子に入力される誤差比較基準電圧と反転入力端子に入力される電圧との誤差を増幅し、出力電圧（ＶＦＢ）として後述するコンパレータ１０の反転入力端子に出力する。コンパレータ１０は、後述するスロープ回路（ＳＬＯＰＥ）１２から非反転入力端子に入力されるノコギリ波の電圧（ＶＳ）と誤差増幅器１１の出力電圧（ＶＦＢ）とを比較し、その出力を次段のロジック回路（ＬＯＧＩＣ）９のリセット入力端子に入力する。ロジック回路（ＬＯＧＩＣ）９は、セット入力端子に発振器（ＯＳＣ）１３の発振クロック（ＶＣＬＫ）が入力され、その出力パルス信号（ＶＤ）はスロープ回路１２へ入力するとともに、反転バッファ１９を通して、前述したスイッチング素子１４のゲートに入力する。このように、スイッチング素子１４は、負荷側出力（ＶＯＵＴ）からの帰還回路により制御される。
【００２０】
前述したコンパレータ１０の非反転入力端子に入力されるノコギリ波の電圧（ＶＳ）は、以下のように生成される。ノコギリ波の電圧（ＶＳ）は、スロープ回路１２において、発振器（ＯＳＣ）１３からの矩形波の発振クロック（ＶＣＬＫ）に同期して生成されるもので、非対称に片側が傾斜する三角波電圧である。より具体的には、図３に示すように、スロープ回路１２は、発振クロック（ＶＣＬＫ）の前縁（リーディングエッジ）に同期して傾斜する電圧（スロープ電圧）を発生し、そして、後述するロジック回路９の出力パルス信号（ＶＤ）の後縁（トレイリングエッジ）に同期して元の一定電圧に戻すのであり、これを繰り返すのである。
【００２１】
ここで、発振器（ＯＳＣ）１３は、発振クロック（ＶＣＬＫ）の周波数を２ＭＨｚ（周期は５００ｎＳ）程度、そのパルス幅を約１００ｎＳ程度、にそれぞれ設定しているので、デューティ比は低くなっている。
【００２２】
前述したスロープ回路１２は、図２に示す構成にしている。すなわち、発振クロック（ＶＣＬＫ）を受け、その前縁に同期してワンショットパルスを発生するワンショット回路５１と、ワンショットパルスの期間だけＯＮするＮＰＮ型トランジスタ５２と、その出力に接続される定電流源５４と、コンデンサ５６と、ベースがトランジスタ５２の出力に接続され、エミッタからノコギリ波電圧（ＶＳ）を出力するＰＮＰ型トランジスタ５３と、それに接続される定電流源５５と、から構成している。このスロープ回路１２は、ノコギリ波の電圧を生成する簡単な例であり、詳しい動作説明は省略するが、異なる構成の回路により同様な機能を達成するようにしてもよい。
【００２３】
前述したロジック回路９は、リセット入力端子にコンパレータ１０の出力信号（ＶＣ）、セット入力端子に発振器１３の発振クロック（ＶＣＬＫ）、がそれぞれ入力されることにより、図３に示すように、発振クロック（ＶＣＬＫ）の後縁（トレイリングエッジ）によりセットされ、出力信号（ＶＣ）によりリセットされる出力パルス信号（ＶＤ）を出力する。
【００２４】
次に、コンパレータ１０とロジック回路９を中心として具体的な動作を説明する。
【００２５】
ノコギリ波電圧（ＶＳ）が誤差増幅器１１の出力電圧（ＶＦＢ）よりも低い状態では、コンパレータ１０の出力信号（ＶＣ）はＬｏｗレベルであるが、ノコギリ波電圧（ＶＳ）が誤差増幅器１１の出力電圧（ＶＦＢ）よりも高くなると、コンパレータ１０の出力信号（ＶＣ）はＨｉｇｈレベルになる。ここで、従来例で述べたのと同様に、ノコギリ波電圧（ＶＳ）が誤差増幅器１１の出力電圧（ＶＦＢ）よりも高くなった時点から、コンパレータ１０の出力信号（ＶＣ）がＨｉｇｈレベルになる時点までに、一定の遅延が生じる。この遅延時間は、コンパレータ１０の回路構成や製造プロセスなどに依存するものであるが、本実施形態では約５０ｎＳ前後となる。この遅延した出力信号（ＶＣ）により、すでにセット状態にあるロジック回路９の出力パルス信号（ＶＤ）はリセットされる。これにより、スイッチング素子１４がＯＮ状態からＯＦＦ状態に変化するとともに、スロープ回路（ＳＬＯＰＥ）１２のノコギリ波電圧（ＶＳ）は元の一定電圧に戻る。
【００２６】
ここで、電源電圧（ＶＣＣ）に比べて非常に低い出力設定電圧にした場合、ノコギリ波電圧（ＶＳ）は上昇し始めてから、比較的早く、誤差増幅器１１の出力電圧（ＶＦＢ）に到達する。上記のように、コンパレータ１０の遅延時間が約５０ｎＳであり、発振クロック（ＶＣＬＫ）のパルス幅は約１００ｎＳであるから、ロジック回路９において、セット入力よりもリセット入力が先に入力される可能性がある。この場合、出力パルス信号（ＶＤ）は出力されないが、負荷側出力（ＶＯＵＴ）から帰還がかけられることにより誤差増幅器１１の出力電圧（ＶＦＢ）が上昇する。そして、ロジック回路９において、リセット入力が遅れることになり、セット入力よりもリセット入力が後に入力されるようになる。このようにして、ロジック回路９から出力パルス信号（ＶＤ）が出力され、負荷側出力（ＶＯＵＴ）は所定の低い出力設定電圧に保持されるのである。
【００２７】
従って、電源電圧（ＶＣＣ）が２０Ｖで出力設定電圧を１．２Ｖにしようとする場合であっても、ロジック回路９から短い幅の出力パルス信号（ＶＤ）が出力され、負荷側出力（ＶＯＵＴ）は１．２Ｖに保持される。
【００２８】
逆に、比較的高い出力設定電圧に（出力設定電圧を電源電圧（ＶＣＣ）の近くに）した場合、誤差増幅器１１の出力電圧（ＶＦＢ）が上昇し、それと共にノコギリ波電圧（ＶＳ）も上昇する。その結果、ロジック回路９が出力するパルス信号（ＶＤ）の幅は大きくなり、スイッチング素子１４のＯＮ期間は長くなり、負荷側出力（ＶＯＵＴ）は所定の高い出力設定電圧に保持されるのである。
【００２９】
本実施形態の変形例として、発振クロック（ＶＣＬＫ）のパルス幅を変えることも可能である。すなわち、上述したように、コンパレータ１０の遅延時間は回路構成や製造プロセスなどによって変わるが、この遅延時間に合わせて、発振クロック（ＶＣＬＫ）のパルス幅を変えるのである。ただし、コンパレータ１０の遅延時間に比べて発振クロック（ＶＣＬＫ）のパルス幅が小さいと、ロジック回路９において、セット入力とリセット入力の間に最小固定期間が生じる。その結果、電源電圧（ＶＣＣ）に比べて非常に低い電圧を出力設定電圧にすることができなくなる。一方、発振クロック（ＶＣＬＫ）のパルス幅が大きいと、このパルス幅の期間はロジック回路９は出力パルス信号（ＶＤ）を出力しないので、出力パルス信号（ＶＤ）の上限幅が狭くなり、負荷側出力（ＶＯＵＴ）を高い出力設定電圧にすることができなくなる。従って、これらのことを考慮して、発振クロック（ＶＣＬＫ）のパルス幅を決める必要がある。
【００３０】
また、本実施形態の更なる変形例として、本実施形態のロジック回路９を、発振器１３から発振クロック（ＶＣＬＫ）のセット入力があり、かつ、次の発振クロック（ＶＣＬＫ）の入力があった場合、その前縁により、強制的に、リセットするようにしてもよい。これにより、コンパレータ１０の出力信号（ＶＣ）によるリセット入力がない場合であっても、スロープ回路１２のノコギリ波電圧（ＶＳ）を元の一定電圧から上昇させることができる。これは、電源電圧（ＶＣＣ）の変化等の過渡的な状況では、誤差増幅器１１の出力電圧（ＶＦＢ）が高くなり過ぎ、ロジック回路９にコンパレータ１０の出力信号（ＶＣ）によるリセット入力がされない場合が有り得るが、そのような場合に対応できる。
【００３１】
なお、本実施形態におけるスイッチング素子１４は、ＰＭＯＳ型トランジスタとしたが、これをＮＭＯＳ型トランジスタに置き換えてもよく、この場合、バッファ１９を非反転型にすればよい。
【００３２】
また、スロープ回路１２のノコギリ波電圧（ＶＳ）は、ロジック回路９がリセットされた後は、その傾斜電圧を元の一定電圧にできるだけ早く戻すと、出力設定電圧の適用範囲を広くするのに好ましいのであるが、ノイズや回路構成などの都合により、元の一定電圧に戻す際に適宜の勾配を持たせてもよい。
【００３３】
さらに、本実施形態のＤＣ／ＤＣコンバータは、降圧型のもので説明したが、コンパレータ１０とロジック回路９の構成を基にして、スイッチング素子１４や平滑回路などの構成や結線を変えることによって、昇圧型のものにできることは勿論である。
【００３４】
【発明の効果】
上述のように、本発明によれば、電源電圧（ＶＣＣ）と負荷側出力（ＶＯＵＴ）の出力設定電圧との差が大きい場合においても、コンパレータの遅延時間に係わらず、負荷側出力（ＶＯＵＴ）に所望の出力設定電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わるＤＣ／ＤＣコンバータの回路図。
【図２】同上のスロープ回路の構成を示す回路図。
【図３】同上の波形図。
【図４】従来例のＤＣ／ＤＣコンバータの回路図。
【図５】同上の波形図。
【符号の説明】
１ ＤＣ／ＤＣコンバータ
９ ロジック回路
１０ コンパレータ
１１ 誤差増幅器
１２ スロープ回路
１３ 発振器
１４ スイッチング素子
１５ 平滑回路
１６ 分圧器
１８ 誤差比較基準電圧の基準電圧源
１９ 反転バッファ
Claims (2)
- 開閉することにより、電源側から負荷側に電力を供給し、負荷側を出力設定電圧に保持するスイッチング素子と、
負荷側の電圧を分圧する分圧器と、
分圧器からの電圧と誤差比較基準電圧との誤差を増幅して出力電圧を出力する誤差増幅器と、
矩形波の発振クロックを出力する発振器と、
矩形波の発振クロックに同期し、その前縁から始まるスロープを有するノコギリ波電圧を出力するスロープ回路と、
スロープ回路のノコギリ波電圧と誤差増幅器の出力電圧とを比較するコンパレータと、
矩形波の発振クロックの後縁によりセットされ、コンパレータの出力信号によりリセットされるロジック回路と、を備え、
前記スイッチング素子を、前記ロジック回路の出力パルス信号に応じて開閉するようにしたことを特徴とするＤＣ／ＤＣコンバータ。 - 請求項１に記載のＤＣ／ＤＣコンバータにおいて、
前記ロジック回路は、前記矩形波の発振クロックの前縁によってもリセットされることを特徴とするＤＣ／ＤＣコンバータ。
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