KR20140008073A - 반도체 장치 및 이를 이용한 전력 관리 장치 - Google Patents

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Abstract

반도체 장치 및 이를 이용한 전력 관리 장치가 제공된다. 상기 반도체 장치는 경사 신호를 생성하는 경사 신호 발생부, 출력 전압을 피드백받아 오차 신호를 생성하는 오차 신호 발생부, 상기 경사 신호와 상기 오차 신호의 차이를 이용하여, 펄스폭변조 신호를 생성하는 펄스폭변조 신호 발생부, 및 상기 출력 전압과 기준 전압의 차이에 따라 상기 경사 신호의 파형을 조절하는 경사 신호 제어부를 포함한다.

Description

반도체 장치 및 이를 이용한 전력 관리 장치{Semiconductor device and power management device using thereof}
본 발명은 반도체 장치 및 이를 이용한 전력 관리 장치에 관한 것이다.
전원 변환 장치는 회로 시스템을 동작시키는데 적합한 전기 에너지를 공급해 주는 장치를 말한다. 이 같은 전원 변환 장치는 일반적으로 직류 전압을 교류 전압으로 변환시키는 DC-AC 인버터(inverter), 직류 전압을 직류 전압으로 변환시키는 DC-DC 컨버터(converter), 교류 전압을 직류 전압으로 변환시키는 AC-DC 정류기(rectfier)로 구별된다.
이 중 DC-DC 컨버터는 회로 시스템에 공급되는 전력을 변환하는 장치로, 크게 비절연형 컨버터와 절연형 컨버터로 나뉜다. 그리고, 비절연형 컨버터에는 벅(buck) 컨버터, 부스트(boost) 컨버터, 벅부스트(buck-boost) 컨버터 등이 있고, 절연형 컨버터에는 플라이백(flyback) 컨버터, 포워드(forward) 컨버터, 풀브리지(full-bridge) 컨버터, 하프브리지(half-bridge) 컨버터 등이 있다.
본 발명이 해결하려는 과제는, 출력 전압의 변화 및 기준 전압의 변화에 따라 경사 신호의 진폭 또는 중심값 중 적어도 하나를 변화시켜 PWM 신호의 듀티를 변화시키는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 출력 전압의 변화 및 기준 전압의 변화에 따라 경사 신호의 진폭 또는 중심값 중 적어도 하나를 변화시켜 PWM 신호의 듀티를 변화시키는 전력 관리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 경사 신호를 생성하는 경사 신호 발생부, 출력 전압을 피드백받아 오차 신호를 생성하는 오차 신호 발생부, 상기 경사 신호와 상기 오차 신호의 차이를 이용하여, 펄스폭변조 신호를 생성하는 펄스폭변조 신호 발생부, 및 상기 출력 전압과 기준 전압의 차이에 따라 상기 경사 신호의 파형을 조절하는 경사 신호 제어부를 포함한다.
상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 진폭을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭을 포함하는 경사 신호를 생성한다.
상기 경사 신호 발생부는 서로 다른 제1 비교기와 제2 비교기를 포함하고, 상기 제1 비교기는 상기 경사 신호의 상한값을 결정하고, 상기 제2 비교기는 상기 경사 신호의 하한값을 결정하고, 상기 경사 신호 제어부는 상기 상한값과 하한값의 차이를 증감시킨다.
상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 중심값을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 중심값과 다른 제2 중심값을 포함하는 경사 신호를 생성한다.
상기 경사 신호 발생부는 서로 다른 제1 비교기와 제2 비교기를 포함하고, 상기 제1 비교기는 상기 경사 신호의 상한값을 결정하고, 상기 제2 비교기는 상기 경사 신호의 하한값을 결정하고, 상기 경사 신호 제어부는 상기 경사 신호의 상한값과 하한값을 동일하게 증감시킨다.
상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 진폭과 제1 중심값을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭과, 상기 제1 중심값과 다른 제2 중심값을 포함하는 경사 신호를 생성한다.
상기 경사 신호 발생부는 서로 다른 제1 비교기와 제2 비교기를 포함하고, 상기 제1 비교기는 상기 경사 신호의 상한값을 결정하고, 상기 제2 비교기는 상기 경사 신호의 하한값을 결정하고, 상기 경사 신호 제어부는 상기 경사 신호의 상한값과 하한값을 개별적으로 증감시킨다.
상기 출력 전압은 미리 정해진 분압비에 따라 피드백된 전압이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 일 태양은 오차 신호를 생성하는 오차 신호 발생부; 제1 구간에서 제1 진폭을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭을 포함하는 경사신호를 생성하는 경사 신호 발생부, 및 상기 오차 신호와 상기 경사 신호의 차이를 이용하여, 펄스폭변조 신호를 생성하는 펄스폭변조 신호 발생부를 포함한다.
상기 펄스폭변조 신호를 기초로 출력 전압을 생성하여, 부하에 전달하는 스위치 회로를 더 포함하고, 상기 오차 신호 발생부는 상기 출력 전압을 피드백받아 오차 신호를 생성한다.
상기 오차 신호 발생부는 상기 출력 전압과 기준 전압의 비교 결과에 따라 오차 신호를 생성한다.
상기 제1 진폭은 하한값과 제1 상한값 사이의 폭이고, 상기 제2 진폭은 상기 하한값과 제2 상한값 사이의 폭이고, 상기 제1 상한값과 상기 제2 상한값은 서로 다르다.
상기 오차 신호의 레벨은 상기 하한값보다 크다.
상기 경사 신호 발생부는 서로 다른 제1 비교기와 제2 비교기를 포함하고, 상기 제1 비교기는 상기 경사 신호의 상한값을 결정하고, 상기 제2 비교기는 상기 경사 신호의 하한값을 결정한다.
상기 제1 구간에서 상기 상한값과 상기 하한값의 차이와, 상기 제2 구간에서 상기 상한값과 상기 하한값의 차이가 다르다.
상기 과제를 해결하기 위한 본 발명의 전력 관리 장치의 일 태양은 적어도 하나의 부하, 및 펄스폭변조 신호를 기초로 상기 적어도 하나의 부하에, 상기 적어도 하나의 부하의 동작에 적합한 출력 전압을 공급하는 컨버터를 포함하고, 상기 컨버터는 경사 신호를 생성하는 경사 신호 발생부와, 상기 출력 전압을 피드백받아 오차 신호를 생성하는 오차 신호 발생부와, 상기 경사 신호와 상기 오차 신호의 차이를 이용하여, 펄스폭변조 신호를 생성하는 펄스폭변조 신호 발생부와, 상기 출력 전압과 기준 전압의 차이에 따라 상기 경사 신호의 파형을 조절하는 경사 신호 제어부를 포함한다.
상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 진폭을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭을 포함하는 경사 신호를 생성한다.
상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 중심값을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 중심값과 다른 제2 중심값을 포함하는 경사 신호를 생성한다.
상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 진폭과 제1 중심값을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭과, 상기 제1 중심값과 다른 제2 중심값을 포함하는 경사 신호를 생성한다.
상기 출력 전압은 미리 정해진 분압비에 따라 피드백된 전압이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 반도체 장치에 의하면, 경사 신호의 진폭 또는 중심값 중 적어도 하나를 변화시켜 PWM 신호의 듀티를 시간 지연 없이 변화시키므로, 출력 전압의 변화 및 기준 전압의 변화에 대하여 빠른 과도 응답 시간 특성을 가질 수 있다.
본 발명의 일 실시예에 따른 전력 관리 장치에 의하면, 경사 신호의 진폭 또는 중심값 중 적어도 하나를 변화시켜 PWM 신호의 듀티를 시간 지연 없이 변화시키므로, 출력 전압의 변화 및 기준 전압의 변화에 대하여 빠른 과도 응답 시간 특성을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도이다.
도 2 내지 도 3은 본 발명의 일 실시예에 따른 스위치 회로의 개략적인 회로도이다.
도 4는 본 발명의 일 실시예에 다른 PWM 신호 발생부의 동작을 개략적으로 설명하기 위한 도면이다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 경사 신호의 진폭의 변화를 개략적으로 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다.
도 8은 본 발명의 다른 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다.
도 9 내지 도 10은 본 발명의 일 실시예에 따른 경사 신호의 중심값의 변화를 개략적으로 설명하기 위한 도면이다.
도 11은 본 발명의 다른 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다.
도 12 내지 도 13은 본 발명의 일 실시예에 따른 경사 신호의 진폭 및 중심값의 변화를 개략적으로 설명하기 위한 도면이다.
도 14는 본 발명의 다른 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 전압 모드 펄스폭변조(PWM; Pulse Width Modulation) 제어 DC-DC 컨버터를 이용하여 설명할 것이다. 그러나, 본 발명은 이에 한정되지 않고, 전류 모드 PWM 제어 DC-DC 컨버터에 모두 적용될 수 있음은 본 발명이 속하는 기술분야의 통상의 기술자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 일 예로 전압 모드 PWM 제어 DC-DC 컨버터일 수 있으며, 스위치 회로(10), 논리 제어부(20), PWM 신호 발생부(30), 오차 신호 발생부(40), 경사 신호 발생부(50), 경사 신호 제어부(60)를 포함한다.
스위치 회로(10)는 논리 제어부(20)로부터 수신한 논리 신호(SLOG)에 따라 출력 전압(VOUT)을 생성하여 부하에 전달한다. 이와 같은 스위치 회로(10)는 스텝 다운(step-down 또는 buck) 회로, 스텝 업(step-up 또는 boost) 회로, 또는 스텝 다운-업(step down-up 또는 buck-boost) 회로 등으로 구성될 수 있다.
스텝 다운 회로는 입력 전압을 부하의 동작에 적합하도록 소정의 비율로 강압하는 회로로서, 저전력 제품을 포함하는 무선 통신 장치 등에 이용될 수 있다. 스텝 업 회로는 입력 전압을 부하의 동작에 적합하도록 소정의 비율로 승압하는 회로로서, 디스플레이 구동 회로, 또는 전력 관리 장치 등에 이용될 수 있다. 그리고, 스텝 다운-업 회로는 입력 전압을 소정의 비율로 승압 또는 강압하는 회로이다. 스텝 다운 회로, 스텝 업 회로의 구체적인 구성 및 동작에 관하여는 도 2 내지 도 3에서 보다 상세하게 설명하기로 한다.
논리 제어부(20)는 PWM 신호 발생부(30)로부터 수신한 PWM 신호(SPWM)를 기초로 논리 신호(SLOG)를 생성하여 스위치 회로(10)가 동작하도록 한다. 논리 제어부(20)는 게이트 구동 버퍼를 포함하고, PWM 제어 DC-DC 컨버터의 데드 타임(daed time) 등을 제어할 수 있다.
PWM 신호 발생부(30)는 경사 신호 발생부(50)로부터 수신한 경사 신호(SRAMP)와 오차 신호 발생부(40)로부터 수신한 오차 신호(SERR)의 차이를 이용하여 PWM 신호(SPWM)를 생성한다. PWM 신호 발생부(30)는 경사 신호 발생부(50)로부터 수신한 경사 신호(SRAMP)의 레벨(level)과 오차 신호 발생부(40)로부터 수신한 오차 신호(SERR)의 레벨을 비교하고, 비교 결과에 따라 PWM 신호(SPWM)의 듀티(duty)를 결정한다. PWM 신호 발생부(30)의 구체적인 동작에 관하여는 도 4에서 보다 상세하게 설명하기로 한다.
오차 신호 발생부(40)는 출력 전압(VOUT)을 피드백(feed-back)받아 오차 신호(SERR)를 생성한다. 오차 신호 발생부(40)는 일 예로 오차 증폭기일 수 있으며, 출력 전압(VOUT)과 기준 전압(VREF)의 비교 결과에 따라 오차 신호(SERR)를 생성한다. 이에 따라, 오차 증폭기의 제1(예를 들어, 비반전) 입력 단자에는 피드백된 출력 전압(VOUT)이 인가되고, 오차 증폭기의 제2(예를 들어, 반전) 입력 단자에는 기준 전압(VREF)이 인가될 수 있다. 오차 증폭기는 피드백된 출력 전압(VOUT)과 기준 전압(VREF)을 비교하여 오차, 즉 출력 전압(VOUT)과 기준 전압(VREF)의 차이를 증폭한 오차 신호(SERR)를 생성할 수 있다.
경사 신호 발생부(50)는 경사 신호 제어부(60)로부터 수신한 제어 신호(SCON)에 따라 경사 신호(SRAMP)를 생성한다. 경사 신호 발생부(50)는 경사 신호 제어부(60)로부터 수신한 제어 신호(SCON)에 따라 경사 신호(SRAMP)의 파형을 조절하여, 경사 신호(SRAMP)의 진폭 또는 경사 신호(SRAMP)의 중심값 중 적어도 하나를 변화시킨다.
경사 신호 제어부(60)는 출력 전압(VOUT)과 기준 전압(VREF)의 차이에 따라 제어 신호(SCON)를 생성하여 경사 신호(SRAMP)의 파형이 조절되도록 한다. 경사 신호 제어부(60)는 출력 전압(VOUT)과 기준 전압(VREF)의 차이를 입력 받고, 출력 전압(VOUT)과 기준 전압(VREF)의 차이에 따라 경사 신호(SRAMP)의 진폭이 변화되거나, 경사 신호(SRAMP)의 중심값이 변화되거나, 경사 신호(SRAMP)의 진폭 및 중심값이 동시에 변화되도록 한다.
경사 신호 발생부(50)와 경사 신호 제어부(60)의 구체적인 구성 및 동작에 관하여는 도 7 내지 도 8, 도 11, 도 14에서 보다 상세하게 설명하기로 한다.
도 2 내지 도 3은 본 발명의 일 실시예에 따른 스위치 회로의 개략적인 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 스위치 회로(10)는 스텝 다운 회로(11)로 구성되고, 스텝 다운 회로(11)는 스위치(S), 다이오드(D), 인덕터(L), 커패시터(C)를 포함한다.
도 2에 도시된 스텝 다운 회로(11)는 다음과 같이 동작한다. 먼저, 스위치(S)가 턴온(turn-on) 및 턴오프(turn-off)를 짧은 시간 내에 반복함에 따라 고주파 성분의 입력 전압이 인가되고, 인가된 입력 전압은 인덕터(L)와 커패시터(C)로 구성된 저역 통과 필터(low pass filter)에 의해 고주파 성분이 제거되어 출력된다. 보다 상세하게, 스위치(S)가 턴온되면 입력 전압에 의해 인덕터(L)가 충전되고, 스위치(S)가 턴오프되면 입력 전압이 차단된 채 인덕터(L)가 방전된다. 그리고, 인덕터(L)의 전류가 다이오드(D)에 의해 형성된 폐루프(closed loop)를 따라 일 방향으로 흐르면서 커패시터(C)에 강압된 전압을 출력하게 된다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 스위치 회로(10)는 스텝 업 회로(12)로 구성되고, 스텝 업 회로(12)는 인덕터(L), 스위치(S), 다이오드(D), 커패시터(C)를 포함한다.
도 3에 도시된 스텝 업 회로(12)는 다음과 같이 동작한다. 도 2에서 설명한 바와 같이, 스위치(S)가 턴온 및 턴오프를 짧은 시간 내에 반복함에 따라 고주파 성분의 입력 전압이 인가되고, 인가된 입력 전압은 인덕터(L)와 커패시터(C)로 구성된 저역 통과 필터에 의해 고주파 성분이 제거되어 출력된다. 보다 상세하게, 스위치(S)가 턴온되면 입력 전압에 의해 인덕터(L)가 충전되고, 스위치(S)가 턴오프되면 입력 전압이 공급됨과 동시에 인덕터(L)가 방전된다. 그리고, 인덕터(L)의 전류가 다이오드(D)에 의해 형성된 폐루프를 따라 일 방향으로 흐르면서 커패시터(C)에 승압된 전압을 출력하게 된다.
한편, 도 2 내지 도 3에 도시된 스위치(S)는 예를 들어, P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과 N 타입 MOSFET을 병렬로 접속한 CMOS(Complementary Metal Oxide Semiconductor)일 수 있다. 이 경우, 스위치(S)를 제어하는 PWM 신호(SPWM)는 분기되어 P 타입 MOSFET의 게이트와 N 타입 MOSFET의 게이트에 인가되며, 로우(low) 레벨의 PWM 신호(SPWM)가 인가되어 P 타입 MOSFET이 턴온되면 입력 전압(VIN)이 부하에 공급되고, 하이(high) 레벨의 PWM 신호(SPWM)가 인가되어 N 타입 MOSFET이 턴온되면 입력 전압(VIN)이 차단되도록 설계된다.
도 4는 본 발명의 일 실시예에 다른 PWM 신호 발생부의 동작을 개략적으로 설명하기 위한 도면이다.
도 4를 참조하면, PWM 신호 발생부(30)는 경사 신호 발생부(50)로부터 수신한 경사 신호(SRAMP)와 오차 신호 발생부(40)로부터 수신한 오차 신호(SERR)의 레벨을 비교하여 PWM 신호(SPWM)의 듀티를 결정한다. PWM 신호(SPWM)는 경사 신호(SRAMP)가 오차 신호(SERR)보다 큰 구간에서 하이 레벨로 변조되고, 경사 신호(SRAMP)가 오차 신호(SERR)보다 작은 구간에서 로우 레벨로 변조된다. 앞서 설명한 바와 같이, 스위치가 CMOS인 경우 로우 레벨의 PWM 신호(SPWM)가 인가되어야 입력 전압(VIN)이 부하에 공급되므로, PWM 신호(SPWM)의 듀티는 한 주기 내에서 로우 구간의 펄스폭에 따라 결정되게 된다. 그리고, PWM 신호(SPWM)의 주파수는 경사 신호(SRAMP)의 주파수에 따라 결정된다.
컨버터가 정상 상태에서 동작하는 경우 피드백된 출력 전압(VOUT)과 기준 전압(VREF)은 동일한 값을 갖게 되고, 출력 전압(VOUT)과 기준 전압(VREF)의 차이를 증폭한 오차 신호(SERR)도 일정한 값을 갖게 된다. 도 4에 도시된 바와 같이 컨버터가 정상 상태에서 동작하여 오차 신호(SERR)가 일정한 제1 구간에서, PWM 신호(SPWM)는 t1과 t2의 차이에 해당하는 Δta의 일정한 펄스폭을 갖게 된다.
그러나, 컨버터가 비정상 상태에서 동작하는 경우 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 서로 다른 값을 갖게 되고, 출력 전압(VOUT)과 기준 전압(VREF)의 차이를 증폭한 오차 신호(SERR)의 값이 변화하게 된다. 도 4에 도시된 바와 같이 컨버터가 t3 시점부터 비정상 상태에서 동작하여 오차 신호(SERR)의 값이 작아진 제2 구간에서, PWM 신호(SPWM)는 t4와 t5의 차이에 해당하는 Δt6의 변화된 펄스폭을 갖게 된다.
여기서, 오차 신호(SERR)는 출력 전압(VOUT)과 기준 전압(VREF)의 변화에 따라 변화하게 되는데, 예를 들어, 부하 조건(부하 전류)의 변화에 따라 출력 전압(VOUT)이 변화하는 경우, 또는 강제적으로 기준 전압(VREF)이 변화하는 경우 등이 이에 해당한다. 그리고, 출력 전압(VOUT)과 기준 전압(VREF)이 변화하더라도, 앞서 설명한 바와 같이 PWM 신호(SPWM)는 출력 전압(VOUT)을 피드백 받아 생성된 오차 신호(SERR)에 따라 보상되고, 보상된 PWM 신호(SPWM)에 따라 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 동일한 값을 갖도록 조절된다.
한편, 오차 신호(SERR)를 생성하는 오차 신호(SERR) 발생기가 네거티브 피드백(negative feedback)의 안정도(stability)를 확보하기 위하여 큰 저항과 커패시터를 이용하여 주파수 보상을 하는 경우, 큰 시상수와 작은 슬루율(slew rate)로 인해 느린 과도 응답 시간(transient response time) 특성을 갖게 된다. 그리고, 오차 신호(SERR) 발생기의 과도 응답 시간 특성이 느리기 때문에, 출력 전압(VOUT)의 변화, 입력 전압(VIN)의 변화, 기준 전압(VREF)의 변화에 대하여 PWM 제어 DC-DC 컨버터가 느린 회복 시간(recovery time)을 갖게 될 수 있다.
이하에서는 본 발명의 실시예에 따른 경사 신호(SRAMP) 발생기가 경사 신호(SRAMP)의 진폭 또는 중심값 중 적어도 하나를 변화시키고, 출력 전압(VOUT)의 변화, 기준 전압(VREF)의 변화에 대하여 PWM 신호(SPWM)의 듀티를 시간 지연 없이 변화시킴으로써, PWM 제어 DC-DC 컨버터가 빠른 과도 응답 시간 특성을 갖게 하는 것을 설명한다. 본 발명의 실시예에서는 설명의 편의를 위하여 오차 신호(SERR)가 DC 성분인 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며 오차 신호(SERR)가 AC 성분인 경우에도 동일한 방식으로 적용될 수 있다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 경사 신호의 진폭의 변화를 개략적으로 설명하기 위한 도면이다. 도 5 내지 도 6에서는 오차 신호(SERR)의 레벨이 경사 신호(SRAMP)의 하한값보다 큰 경우를 예로 들어 설명하기로 한다.
도 5 내지 도 6을 참조하면, 경사 신호(SRAMP)는 제1 구간에서 제1 진폭을 포함하고, 제1 구간과 다른 제2 구간에서 제1 진폭과 다른 제2 진폭을 포함한다.
도 5에 도시된 바와 같이, 컨버터가 정상 상태에서 동작하는 제1 구간에서, 경사 신호(SRAMP)는 하한값(예를 들어, 골)과 제1 상한값(예를 들어, 마루) 사이의 폭으로서, Δha에 해당하는 제1 진폭을 포함하게 되고, PWM 신호(SPWM)는 t1과 t2의 차이에 해당하는 Δta의 일정한 펄스폭을 갖게 된다.
그러나, 컨버터가 비정상 상태에서 동작하여 피드백된 출력 전압(VOUT)이 기준 전압(VREF)보다 작은 제2 구간에서, 경사 신호(SRAMP)는 하한값과 제2 상한값 사이의 폭으로서, Δha보다 감소된 Δhc에 해당하는 제2 진폭을 포함하게 조절되고, PWM 신호(SPWM)는 t6과 t7의 차이에 해당하는, Δta보다 증가된 Δtc의 펄스폭을 갖게 된다. 이에 따라, PWM 신호(SPWM)의 듀티가 증가하여 출력 전압(VOUT)이 증가하게 되고, 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 동일하게 되는 제3 구간에서 다시 정상 상태에 도달하게 된다.
도 6에 도시된 바와 같이, 컨버터가 정상 상태에서 동작하는 제1 구간에서, 경사 신호(SRAMP)는 경사 신호(SRAMP)는 하한값과 제1 상한값 사이의 폭으로서, Δha에 해당하는 제1 진폭을 포함하게 되고, PWM 신호(SPWM)는 t1과 t2의 차이에 해당하는 Δta의 일정한 펄스폭을 갖게 된다.
그러나, 컨버터가 비정상 상태에서 동작하여 피드백된 출력 전압(VOUT)이 기준 전압(VREF)보다 큰 제2 구간에서, 경사 신호(SRAMP)는 하한값과 제2 상한값 사이의 폭으로서, Δha보다 증가된 Δhd에 해당하는 제2 진폭을 포함하게 조절되고, PWM 신호(SPWM)는 t8과 t9의 차이에 해당하는, Δtc보다 감소된 Δtd의 펄스폭을 갖게 된다. 이에 따라, PWM 신호(SPWM)의 듀티가 감소하여 출력 전압(VOUT)이 감소하게 되고, 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 동일하게 되는 제3 구간에서 다시 정상 상태에 도달하게 된다.
도 7은 본 발명의 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 경사 신호 제어부(61)는 복수의 트랜지스터, 저항, 바이어스 전류원(Ibias)을 포함한다.
제1 바이어스 트랜지스터(Mb1)와 제2 바이어스 트랜지스터(Mb2)는 전류 미러(current mirror) 회로를 구성한다. 여기서, 제1 바이어스 트랜지스터(Mb1)와 제2 바이어스 트랜지스터(Mb2)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제1 바이어스 트랜지스터(Mb1)의 게이트 단자와 제2 바이어스 트랜지스터(Mb2)의 게이트 단자는 제1 바이어스 트랜지스터(Mb1)의 드레인 단자에 접속된다. 그리고, 제1 바이어스 트랜지스터(Mb1)의 소스 단자와 제2 바이어스 트랜지스터(Mb2)의 소스 단자에는 입력 전압(VIN)이 인가된다.
바이어스 전류원(Ibias)은 경사 신호 제어부(60)를 구동하기 위한 바이어스 전류를 공급한다. 바이어스 전류원(Ibias)의 일측 단자는 제1 바이어스 트랜지스터(Mb1)의 드레인 단자에는 접속되고, 바이어스 전류원(Ibias)의 타측 단자는 접지에 접속된다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 차동(differential pair) 회로를 구성한다. 여기서, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제1 트랜지스터(M1)의 소스 단자와 제2 트랜지스터(M2)의 소스 단자는 제2 바이어스 트랜지스터(Mb2)의 드레인 단자에 접속된다. 그리고, 제1 트랜지스터(M1)의 게이트 단자에는 출력 전압(VOUT)이 인가되고, 제2 트랜지스터(M2)의 게이트 단자에는 기준 전압(VREF)이 인가된다.
제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 반전 츨력을 위한 것으로, 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 일 예로 n 타입 MOSFET일 수 있다. 제3 트랜지스터(M3)의 드레인 단자는 제1 트랜지스터(M1)의 소스 단자와 제1 출력 저항(RO1)의 일측 단자에 접속되고, 제3 트랜지스터(M3)의 소스 단자는 접지에 접속된다. 제4 트랜지스터(M4)의 드레인 단자는 제2 트랜지스터(M2)의 소스 단자와 제2 출력 저항(RO2)의 일측 단자에 접속되고, 제4 트랜지스터(M4)의 소스 단자는 접지에 접속된다. 제3 트랜지스터(M3)의 게이트 단자와 제4 트랜지스터(M4)의 게이트 단자는 상호 접속되고, 제1 출력 저항(RO1)의 타측 단자와 제2 출력 저항(RO2)의 타측 단자가 제3 트랜지스터(M3)의 게이트 단자와 제4 트랜지스터(M4)의 게이트 단자에 접속된다.
여기서, 제1 출력 저항(RO1)이 제거되고, 제3 트랜지스터(M3)의 게이트 단자와 제2 출력 저항(RO2)의 타측 단자가 제3 트랜지스터(M3)의 드레인 단자에 직접 접속되는 것도 가능하다.
본 발명의 일 실시예에 따른 경사 신호 발생부(51)는 복수의 트랜지스터, 커패시터(Cp)를 포함한다.
제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 전류 미러 회로를 구성한다. 여기서, 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제5 트랜지스터(M5)의 게이트 단자와 제6 트랜지스터(M6)의 게이트 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속된다. 그리고, 제5 트랜지스터(M5)의 소스 단자와 제6 트랜지스터(M6)의 소스 단자에는 입력 전압(VIN)이 인가된다.
제7 트랜지스터(M7)는 경사 신호 제어부(60)의 제어 신호(SCON)의 수신을 위한 것으로, 제7 트랜지스터(M7)는 일 예로 n 타입 MOSFET일 수 있다. 이를 위해, 제7 트랜지스터(M7)의 게이트 단자는 제2 출력 저항(RO2)의 일측 단자에 접속된다. 그리고, 제7 트랜지스터(M7)의 드레인 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속되고, 제7 트랜지스터(M7)의 소스 단자는 접지에 접속된다.
제8 트랜지스터(M8)는 클럭 신호(CLK)의 수신을 위한 것으로, 제8 트랜지스터(M8)는 일 예로 n 타입 MOSFET일 수 있다. 제8 트랜지스터(M8)의 드레인 단자는 제6 트랜지스터(M6)의 드레인 단자에 접속되고, 제8 트랜지스터(M8)의 게이트 단자에는 클럭 신호(CLK)가 인가되며, 제8 트랜지스터(M8)의 소스 단자는 접지에 접속된다.
제3 바이어스 트랜지스터(Mb3)는 제1 바이어스 트랜지스터(Mb1), 제2 바이어스 트랜지스터(Mb2)와 전류 미러 회로를 구성한다. 여기서, 제3 바이어스 트랜지스터(Mb3)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제3 바이어스 트랜지스터(Mb3)의 게이트 단자는 제1 바이어스 트랜지스터(Mb1)의 드레인 단자에 접속된다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 소스 단자에는 입력 전압(VIN)이 인가된다.
커패시터는 양단간 전압을 통해 경사 신호(SRAMP)를 생성하기 위한 것으로, 커패시터의 일측 단자는 제8 트랜지스터(M8)의 드레인 단자에 접속되고, 커패시터의 타측 단자는 접지에 접속된다.
제9 트랜지스터(M9)는 커패시터의 양단간 전압을 시프팅(shifting)하기 위한 것으로, 제9 트랜지스터(M9)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제9 트랜지스터(M9)의 게이트 단자는 커패시터의 일측 단자에 접속되고, 제9 트랜지스터(M9)의 드레인 단자는 접지에 접속된다. 그리고, 제9 트랜지스터(M9)의 소스 단자는 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 접속되는 동시에, 경사 신호(SRAMP)의 출력 단자로 사용된다.
이하에서는 도 7에 도시된 경사 신호 제어부(61)와 경사 신호 발생부(51)의 구성에 따라 경사 신호(SRAMP)의 진폭을 변화시키는 것을 설명하기로 한다.
제1 바이어스 트랜지스터(Mb1), 제2 바이어스 트랜지스터(Mb2), 제3 바이어스 트랜지스터(Mb3)는 전류 미러 회로를 구성하므로, 제1 바이어스 트랜지스터(Mb1)의 드레인 단자, 제2 바이어스 트랜지스터(Mb2)의 드레인 단자, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에는 바이어스 전류원(Ibias)이 공급하는 바이어스 전류가 동일하게 흐르게 된다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 출력 전압(VOUT)과 기준 전압(VREF)을 입력으로 하는 차동 회로를 구성하므로, 출력 전압(VOUT)과 기준 전압(VREF)의 차이에 대응하는 제어 전압을 제어 신호(SCON)로서 출력한다.
보다 상세하게, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 큰 경우(예를 들어, 기준 전압(VREF)이 고정된 상태에서 출력 전압(VOUT)이 증가한 경우 또는 출력 전압(VOUT)이 고정된 상태에서 기준 전압(VREF)이 감소한 경우), 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류가 감소된다. 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 차동 회로를 구성하여, 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류와 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류의 합은 일정해야 하므로, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류는 증가하게 된다. 그리고, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류가 증가함에 따라, 제2 출력 저항(RO2)의 일측 단자의 제어 전압이 증가하게 된다.
이와 반대로, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 작은 경우(예를 들어, 기준 전압(VREF)이 고정된 상태에서 출력 전압(VOUT)이 감소한 경우 또는 출력 전압(VOUT)이 고정된 상태에서 기준 전압(VREF)이 증가한 경우), 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류가 증가한다. 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 차동 회로를 구성하여, 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류와 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류의 합은 일정해야 하므로, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류가 감소하게 된다. 그리고, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류가 감소함에 따라, 제2 출력 저항(RO2)의 일측 단자의 제어 전압이 감소하게 된다.
그리고, 제어 전압의 증감에 따라 커패시터(Cp)로 유입되는 전류의 크기가 증감되고, 커패시터(Cp)에 충전되는 전압을 증감함으로써 경사 신호(SRAMP)의 진폭을 변화시키게 된다.
보다 상세하게, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 커서 제어 전압이 증가하는 경우, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 증가하게 된다. 그리고, 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 전류 미러 회로를 구성하므로, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 증가하면 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기도 증가하게 된다. 이에 따라, 커패시터(Cp)로 유입되는 전류의 크기가 증가하게 되면서 커패시터(Cp)에 충전되는 전압이 증가한다.
이와 반대로, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 작아서 제어 전압이 감소하는 경우, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 감소하게 된다. 그리고, 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 전류 미러 회로를 구성하므로, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 감소하면 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기도 감소하게 된다. 이에 따라, 커패시터(Cp)로 유입되는 전류의 크기가 감소하게 되면서 커패시터(Cp)에 충전되는 전압이 감소한다.
제8 트랜지스터(M8)의 게이트 단자에는 클럭 신호(CLK)가 인가되므로, 클럭 신호(CLK)의 로우(low) 구간에서는 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)가 커패시터(Cp)로 유입되어 커패시터(Cp)의 양단간 전압을 충전시키게 된다. 이 때, 경사 신호(SRAMP)는 선형적으로 증가하게 되며, 경사 신호(SRAMP)의 진폭은 커패시터(Cp)의 양단간 전압에 대응된다. 그리고, 클럭 신호(CLK)의 하이 구간에서는 제8 트랜지스터(M8)가 턴 온되면서 단락(short)되므로, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)가 제8 트랜지스터(M8)로 유입되면서 커패시터(Cp)의 양단간 전압은 방전되게 된다. 이 때, 경사 신호(SRAMP)는 선형적으로 감소하게 되어, 경사 신호(SRAMP)의 중심값(예를 들어, 램프 신호의 경우 하한값)에 도달하게 된다.
여기서, 제9 트랜지스터(M9)의 게이트 단자는 커패시터(Cp)의 일측 단자에 접속되므로, 커패시터(Cp)의 양단간 전압을 소정의 비율로 증폭하여 경사 신호(SRAMP)로 출력한다. 이에 따라, 경사 신호(SRAMP)의 중심값이 0이 아닌 값을 가질 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다. 도 7과 동일한 구성 요소에 관하여는 상세한 설명을 생략하기로 한다.
도 8을 참조하면, 본 발명의 다른 일 실시예에 따른 경사 신호 제어부(62)는 복수의 트랜지스터, 저항, 바이어스 전류원(Ibias)을 포함한다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 차동 회로를 구성한다. 여기서, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제1 트랜지스터(M1)의 소스 단자와 제2 트랜지스터(M2)의 소스 단자는 제2 바이어스 트랜지스터(Mb2)의 드레인 단자에 접속된다. 그리고, 제1 트랜지스터(M1)의 게이트 단자에는 출력 전압(VOUT)이 인가되고, 제2 트랜지스터(M2)의 게이트 단자에는 기준 전압(VREF)이 인가된다.
제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 반전 츨력을 위한 것으로, 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 일 예로 n 타입 MOSFET일 수 있다. 제3 트랜지스터(M3)의 드레인 단자는 제1 트랜지스터(M1)의 소스 단자에 접속되고, 제3 트랜지스터(M3)의 소스 단자는 접지에 접속된다. 제4 트랜지스터(M4)의 드레인 단자는 제2 트랜지스터(M2)의 소스 단자와 제1 출력 저항(RO1)의 일측 단자에 접속되고, 제4 트랜지스터(M4)의 소스 단자는 접지에 접속된다. 제3 트랜지스터(M3)의 게이트 단자와 제4 트랜지스터(M4)의 게이트 단자는 상호 접속되고, 제1 출력 저항(RO1)의 타측 단자와 제1 트랜지스터(M1)의 드레인 단자가 제3 트랜지스터(M3)의 게이트 단자와 제4 트랜지스터(M4)의 게이트 단자에 접속된다.
여기서, 제1 출력 저항(RO1)의 타측 단자와 제1 트랜지스터(M1)의 드레인 단자 사이에 적어도 하나의 출력 저항이 접속되는 것도 가능하다.
본 발명의 일 실시예에 따른 경사 신호 발생부(52)는 복수의 트랜지스터, 커패시터(Cp), 저항, 전압원, 비교기, SR 래치를 포함한다.
제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 전류 미러 회로를 구성한다. 여기서, 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제5 트랜지스터(M5)의 게이트 단자와 제6 트랜지스터(M6)의 게이트 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속된다. 그리고, 제5 트랜지스터(M5)의 소스 단자와 제6 트랜지스터(M6)의 소스 단자에는 입력 전압(VIN)이 인가된다.
제7 트랜지스터(M7)는 경사 신호 제어부(60)의 제어 신호(SCON)의 수신을 위한 것으로, 제7 트랜지스터(M7)는 일 예로 n 타입 MOSFET일 수 있다. 이를 위해, 제7 트랜지스터(M7)의 게이트 단자는 제1 출력 저항(RO1)의 일측 단자에 접속된다. 그리고, 제7 트랜지스터(M7)의 드레인 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속되고, 제7 트랜지스터(M7)의 소스 단자는 접지에 접속된다.
제8 트랜지스터(M8)는 SR 래치의 출력을 수신하기 위한 것으로, 제8 트랜지스터(M8)는 일 예로 n 타입 MOSFET일 수 있다. 제8 트랜지스터(M8)의 드레인 단자는 제6 트랜지스터(M6)의 드레인 단자에 접속되고, 제8 트랜지스터(M8)의 게이트 단자에는 SR 래치의 출력 Q’가 인가되며, 제8 트랜지스터(M8)의 소스 단자는 접지에 접속된다.
제3 바이어스 트랜지스터(Mb3)는 제5 트랜지스터(M5)와 전류 미러 회로를 구성한다. 여기서, 제3 바이어스 트랜지스터(Mb3)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제3 바이어스 트랜지스터(Mb3)의 게이트 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속된다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 소스 단자에는 입력 전압(VIN)이 인가된다.
커패시터(Cp)는 양단간 전압을 통해 경사 신호(SRAMP)를 생성하기 위한 것으로, 커패시터(Cp)의 일측 단자는 제8 트랜지스터(M8)의 드레인 단자에 접속되는 동시에, 경사 신호(SRAMP)의 출력 단자로 사용된다. 그리고, 커패시터(Cp)의 타측 단자는 접지에 접속된다.
제1 비교기(Comparator 1), 제2 비교기(Comparator 2), SR 래치는 경사 신호(SRAMP)의 출력이 소정의 구간에서 진동하도록 조절한다.
제1 비교기(Comparator 1)의 제1(예를 들어, 비반전) 입력 단자는 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 접속되고, 제1 비교기(Comparator 1)의 제2(예를 들어, 반전) 입력 단자는 커패시터(Cp)의 일측 단자에 접속된다. 제2 비교기(Comparator 2)의 제1(예를 들어, 비반전) 입력 단자는 커패시터(Cp)의 일측 단자에 접속되고, 제2 비교기(Comparator 2)의 제2(예를 들어, 반전) 입력 단자는 전압원의 일측 단자에 접속된다. 제1 비교기(Comparator 1)의 제1 입력 단자와 제2 비교기(Comparator 2)의 제2 입력 단자의 사이에는 제1 저항(Rb1)이 접속되고, 전압원의 타측 단자는 접지에 접속된다.
SR 래치는 일 예로 SR 보수(complement) 래치일 수 있으며, SR 래치의 입력 R’에는 제1 비교기(Comparator 1)의 출력 단자가 접속되고, SR 래치의 입력 Q’에는 제2 비교기(Comparator 2)의 출력 단자가 접속된다.
이하에서는 도 8에 도시된 경사 신호 제어부(60)와 경사 신호 발생부(50)의 구성에 따라 경사 신호(SRAMP)의 진폭을 변화시키는 것을 설명한다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 출력 전압(VOUT)과 기준 전압(VREF)을 입력으로 하는 차동 회로를 구성하므로, 출력 전압(VOUT)과 기준 전압(VREF)의 차이에 대응하는 제어 전압을 제어 신호(SCON)로서 출력한다.
보다 상세하게, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 큰 경우(예를 들어, 기준 전압(VREF)이 고정된 상태에서 출력 전압(VOUT)이 증가한 경우 또는 출력 전압(VOUT)이 고정된 상태에서 기준 전압(VREF)이 감소한 경우), 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류가 감소된다. 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 차동 회로를 구성하여, 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류와 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류의 합은 일정해야 하므로, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류는 증가하게 된다. 그리고, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류가 증가함에 따라, 제1 출력 저항(RO1)의 일측 단자의 제어 전압이 증가하게 된다.
이와 반대로, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 작은 경우(예를 들어, 기준 전압(VREF)이 고정된 상태에서 출력 전압(VOUT)이 감소한 경우 또는 출력 전압(VOUT)이 고정된 상태에서 기준 전압(VREF)이 증가한 경우), 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류가 증가한다. 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 차동 회로를 구성하여, 제1 트랜지스터(M1)의 드레인 단자에 흐르는 전류와 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류의 합은 일정해야 하므로, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류가 감소하게 된다. 그리고, 제2 트랜지스터(M2)의 드레인 단자에 흐르는 전류가 감소함에 따라, 제1 출력 저항(RO1)의 일측 단자의 제어 전압이 감소하게 된다.
그리고, 제어 전압의 증감에 따라 커패시터(Cp)로 유입되는 전류의 크기가 증감되고, 커패시터(Cp)에 충전되는 전압과 함께, 경사 신호(SRAMP)의 상한값과 하한값의 차이를 증감시킴으로써 경사 신호(SRAMP)의 진폭을 변화시키게 된다.
보다 상세하게, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 커서 제어 전압이 증가하는 경우, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 증가하게 된다. 그리고, 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 전류 미러 회로를 구성하므로, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 증가하면 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기도 증가하게 된다. 이에 따라, 커패시터(Cp)로 유입되는 전류의 크기가 증가하게 되면서 커패시터(Cp)에 충전되는 전압이 증가한다.
이와 반대로, 출력 전압(VOUT)과 기준 전압(VREF)의 차이가 0보다 작아서 제어 전압이 감소하는 경우, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 감소하게 된다. 그리고, 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 전류 미러 회로를 구성하므로, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 감소하면 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기도 감소하게 된다. 이에 따라, 커패시터(Cp)로 유입되는 전류의 크기가 감소하게 되면서 커패시터(Cp)에 충전되는 전압이 감소한다.
그리고, 제1 비교기(Comparator 1)는 경사 신호(SRAMP)의 상한값을 결정하고, 제2 비교기(Comparator 2)는 경사 신호(SRAMP)의 하한값을 결정한다. 이에 따라, 제1 비교기(Comparator 1)의 제1 입력 단자에 인가되는 전압은 경사 신호(SRAMP)의 상한 기준값(VMX)으로 사용되고, 제2 비교기(Comparator 2)의 제2 입력 단자에 인가되는 전압은 경사 신호(SRAMP)의 하한 기준값(VMN)으로 사용된다. 경사 신호(SRAMP)의 레벨이 상한 기준값(VMX)보다 큰 경우, SR 래치의 입력 R’은 로우(예를 들어, 0)이 되고 입력 S’는 하이(예를 들어, 1)가 되어 출력 Q’가 하이가 되므로, 제8 트랜지스터(M8)가 턴 온되면서 단락(short)되어 커패시터(Cp)가 방전되게 된다. 이와 달리, 경사 신호(SRAMP)의 레벨이 하한 기준값(VMN)보다 작은 경우, SR 래치의 입력 R’은 하이가 되고 입력 S’는 로우가 되어 출력 Q’가 로우가 되므로, 제8 트랜지스터(M8)가 턴 오프되면서 개방(open)되어 커패시터(Cp)가 충전되게 된다. 그리고, 경사 신호(SRAMP)의 레벨이 상한 기준값(VMX)보다 작고 하한 기준값(VMN)보다 큰 경우, SR 래치의 입력 R’은 하이가 되고 입력 S’는 하이가 되어 출력 Q’는 Q’가 되므로, 제8 트랜지스터(M8)는 이전 상태를 유지하게 된다.
여기서, 전압원은 일 예로 직류 정전압(VDC)을 제2 비교기(Comparator 2)의 제2 입력 단자에 공급할 수 있으며, 제2 비교기(Comparator 2)의 제2 입력 단자에 공급되는 직류 정전압(VDC)이 경사 신호(SRAMP)의 하한 기준값(VMN)으로 사용된다. 그리고, 제1 비교기(Comparator 1)의 제1 입력 단자와 제2 비교기(Comparator 2)의 제2 입력 단자 사이에 접속된 제1 저항(Rb1)의 양단간 전압은 경사 신호(SRAMP)의 상한값과 하한값의 차이에 대응되며, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)가 증감함에 따라 증감하게 된다. 그리고, 제3 바이어스 트랜지스터(Mb3)는 제5 트랜지스터(M5)와 전류 미러 회로를 구성하므로, 제 5 트랜지스터의 드레인 단자에 흐르는 전류의 크기의 증감에 따라 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)의 크기가 증감하게 된다.
따라서, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 증가하는 경우, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 증가하여 커패시터(Cp)에 충전되는 전압이 증가한다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)의 크기가 증가하여, 제1 저항(Rb1)의 양단간의 전압이 증가하면서, 커패시터(Cp)의 양단간의 전압은 증가된 경사신호의 상한 기준값(VMX; 직류 정전압(VDC)에 제1 저항(Rb1)의 양단간의 전압을 더한 값)까지 충전되게 된다. 이에 따라, 경사 신호(SRAMP)의 하한값은 고정된 채 경사 신호(SRAMP)의 상한값과 하한값의 차이가 증가하므로, 경사 신호(SRAMP)의 진폭이 증가하게 된다.
이와 반대로, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 감소하는 경우, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 감소하여 커패시터(Cp)에 충전되는 전압이 감소한다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)의 크기가 감소하여, 제1 저항(Rb1)의 양단간의 전압이 감소하면서, 커패시터(Cp)의 양단간의 전압은 감소된 경사신호의 상한 기준값(VMX)까지 충전되게 된다. 이에 따라, 경사 신호(SRAMP)의 하한값은 고정된 채 경사 신호(SRAMP)의 상한값과 하한값의 차이가 감소하므로, 경사 신호(SRAMP)의 진폭이 감소하게 된다.
만약, 경사 신호(SRAMP)의 상한 기준값(VMX)이 증감되지 않는다면, 커패시터(Cp)의 양단간의 전압이 증감하더라도, 제1 비교기(Comparator 1)와 제2 비교기(Comparator 2)의 출력에 따라 제8 트랜지스터(M8)의 상태가 변화하므로 경사 신호(SRAMP)의 진폭은 변화되지 않게 된다.
도 9 내지 도 10은 본 발명의 일 실시예에 따른 경사 신호)의 중심값의 변화를 개략적으로 설명하기 위한 도면이다. 도 9 내지 도 10에서는 오차 신호(SERR)의 레벨이 경사 신호(SRAMP)의 하한값보다 큰 경우를 예로 들어 설명하기로 한다.
도 9 내지 도 10을 참조하면, 경사 신호(SRAMP)는 제1 구간에서 제1 중심값을 포함하고, 제1 구간과 다른 제2 구간에서 제1 중심값과 다른 제2 중심값을 포함한다. 여기서, 중심값은 경사 신호(SRAMP)의 파형이 진동하는 중심을 나타내며, 본 발명의 실시예에서는 중심값이 경사 신호(SRAMP)의 하한값인 것으로 예를 들어 설명한다.
도 9에 도시된 바와 같이, 컨버터가 정상 상태에서 동작하는 제1 구간에서, 경사 신호(SRAMP)는 제1 하한값으로서, pa에 해당하는 제1 중심값을 포함하게 되고, PWM 신호(SPWM)는 t1과 t2의 차이에 해당하는 Δta의 일정한 펄스폭을 갖게 된다.
그러나, 컨버터가 비정상 상태에서 동작하여 피드백된 출력 전압(VOUT)이 기준 전압(VREF)보다 작은 제2 구간에서, 경사 신호(SRAMP)의 상한값과 하한값이 동일하게 감소하여, 경사 신호(SRAMP)는 제2 하한값으로서, pa보다 감소된 pc에 해당하는 제2 중심값을 포함하게 조절되고, PWM 신호(SPWM)는 t6과 t7의 차이에 해당하는, Δta보다 증가된 Δtc의 펄스폭을 갖게 된다. 이에 따라, PWM 신호(SPWM)의 듀티가 증가하여 출력 전압(VOUT)이 증가하게 되고, 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 동일하게 되는 제3 구간에서 다시 정상 상태에 도달하게 된다.
도 10에 도시된 바와 같이, 컨버터가 정상 상태에서 동작하는 제1 구간에서, 경사 신호(SRAMP)는 제1 하한값으로서, pa에 해당하는 제1 중심값을 포함하게 되고, PWM 신호(SPWM)는 t1과 t2의 차이에 해당하는 Δta의 일정한 펄스폭을 갖게 된다.
그러나, 컨버터가 비정상 상태에서 동작하여 피드백된 출력 전압(VOUT)이 기준 전압(VREF)보다 큰 제2 구간에서, 경사 신호(SRAMP)의 상한값과 하한값이 동시에 증가하여, 경사 신호(SRAMP)는 제2 하한값으로서, pa보다 증가된 pd에 해당하는 제2 중심값을 포함하게 조절되고, PWM 신호(SPWM)는 t8과 t9의 차이에 해당하는, Δtc보다 감소된 Δtd의 펄스폭을 갖게 된다. 이에 따라, PWM 신호(SPWM)의 듀티가 감소하여 출력 전압(VOUT)이 감소하게 되고, 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 동일하게 되는 제3 구간에서 다시 정상 상태에 도달하게 된다.
도 11은 본 발명의 다른 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다. 도 8과 동일한 구성 요소에 관하여는 상세한 설명을 생략하기로 한다.
도 11을 참조하면, 본 발명의 다른 일 실시예에 따른 경사 신호 제어부(63)는 복수의 트랜지스터, 저항, 바이어스 전류원(Ibias)을 포함하고, 본 발명의 다른 일 실시예에 따른 경사 신호 발생부(53)는 복수의 트랜지스터, 커패시터, 저항, 비교기, SR 래치를 포함한다.
제3 바이어스 트랜지스터(Mb3)는 제5 트랜지스터(M5)와 전류 미러 회로를 구성한다. 여기서, 제3 바이어스 트랜지스터(Mb3)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제3 바이어스 트랜지스터(Mb3)의 게이트 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속된다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 소스 단자에는 입력 전압(VIN)이 인가된다.
제4 바이어스 트랜지스터(Mb4)도 제5 트랜지스터(M5)와 전류 미러 회로를 구성한다. 여기서, 제4 바이어스 트랜지스터(Mb4)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제4 바이어스 트랜지스터(Mb4)의 게이트 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속된다. 그리고, 제4 바이어스 트랜지스터(Mb4)의 소스 단자에는 입력 전압(VIN)이 인가된다.
제1 비교기(Comparator 1)의 제1(예를 들어, 비반전) 입력 단자는 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 접속되고, 제1 비교기(Comparator 1)의 제2(예를 들어, 반전) 입력 단자는 커패시터의 일측 단자에 접속된다. 제2 비교기(Comparator 2)의 제1(예를 들어, 비반전) 입력 단자는 커패시터의 일측 단자에 접속되고, 제2 비교기(Comparator 2)의 제2(예를 들어, 반전) 입력 단자는 제4 바이어스 트랜지스터(Mb4)의 드레인 단자에 접속된다. 제1 비교기(Comparator 1)의 제1 입력 단자와 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에는 제1 저항(Rb1)의 일측 단자가 접속되고, 제2 비교기(Comparator 2)의 제2 입력 단자와 제4 바이어스 트랜지스터(Mb4)의 드레인 단자에는 제2 저항(Rb2)의 일측 단자가 접속된다. 제1 저항(Rb1)의 타측 단자와 제2 저항(Rb2)의 타측 단자는 접지에 접속된다.
이하에서는 도 11에 도시된 경사 신호 제어부(60)와 경사 신호 발생부(50)의 구성에 따라 경사 신호(SRAMP)의 중심값을 변화시키는 것을 설명한다.
도 8에서 설명한 바와 같이, 제어 전압의 증감에 따라 커패시터(Cp)로 유입되는 전류의 크기가 증감되고, 커패시터(Cp)에 충전되는 전압과 함께 경사 신호(SRAMP)의 상한값 및 하한값을 동일하게 증감시킴으로써 경사 신호(SRAMP)의 중심값을 변화시키게 된다.
제1 비교기(Comparator 1)는 경사 신호(SRAMP)의 상한값을 결정하고, 제2 비교기(Comparator 2)는 경사 신호(SRAMP)의 하한값을 결정한다. 이에 따라, 제1 비교기(Comparator 1)의 제1 입력 단자에 접속된 제1 저항(Rb1)의 양단간 전압은 경사 신호(SRAMP)의 상한 기준값(VMX)으로 사용되며, 제2 비교기(Comparator 2)의 제2 입력 단자에 접속된 제2 저항(Rb2)의 양단간 전압은 경사 신호(SRAMP)의 하한 기준값(VMN)으로 사용된다. 이에 따라, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)가 증감하면, 경사 신호(SRAMP)의 상한 기준값(VMX)이 증감하고, 제5 바이어스 트랜지스터의 드레인 단자에 흐르는 전류가 증감하면, 경사 신호(SRAMP)의 하한 기준값(VMN)이 증감한다.
따라서, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 증가하는 경우, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 증가하여 커패시터(Cp)에 충전되는 전압이 증가한다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)와 제4 바이어스 트랜지스터(Mb4)의 드레인 단자에 흐르는 전류(I4)의 크기가 증가하여, 제1 저항(Rb1)과 제2 저항(Rb2)의 양단간의 전압이 증가하면, 커패시터(Cp)의 양단간의 전압은 증가된 경사신호의 상한 기준값(VMX; 제1 저항(Rb1)의 양단간의 전압)까지 충전된 후 증가된 경사 신호(SRAMP)의 하한값(제2 저항(Rb2)의 양단간의 전압)까지 방전되게 된다. 이 때, 경사 신호(SRAMP)의 진폭에 해당하는 경사 신호(SRAMP)의 상한값과 하한값의 차이, 즉 제1 저항(Rb1)의 양단간의 전압과 제2 저항(Rb2)이 양단간의 전압의 차이가 동일하게 유지되므로, 경사 신호(SRAMP)의 중심값만이 증가하게 된다.
이와 반대로, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 감소하는 경우, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 감소하여 커패시터(Cp)에 충전되는 전압이 감소한다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)와 제4 바이어스 트랜지스터(Mb4)의 드레인 단자에 흐르는 전류(I4)의 크기가 감소하여, 제1 저항(Rb1)과 제2 저항(Rb2)의 양단간의 전압이 감소하면서, 커패시터(Cp)의 양단간의 전압은 감소된 경사신호의 상한 기준값(VMX)까지 충전된 후 감소된 경사 신호(SRAMP)의 하한 기준값(VMN)까지 방전되게 된다. 이 때, 경사 신호(SRAMP)의 진폭에 해당하는 경사 신호(SRAMP)의 상한값과 하한값의 차이, 즉 제1 저항(Rb1)의 양단간의 전압과 제2 저항(Rb2)의 양단간의 전압의 차이가 동일하게 유지되므로, 경사 신호(SRAMP)의 중심값만이 감소하게 된다.
만약, 경사 신호(SRAMP)의 상한 기준값(VMX)과 하한 기준값(VMN)이, 그 차이를 일정하게 유지하면서 동일하게 증감되지 않는다면, 커패시터(Cp)의 양단간의 전압이 증감하더라도, 제1 비교기(Comparator 1)와 제2 비교기(Comparator 2)의 출력에 따라 제8 트랜지스터(M8)의 상태가 변화하므로 경사 신호(SRAMP)의 중심값은 변화되지 않게 된다.
도 12 내지 도 13은 본 발명의 일 실시예에 따른 경사 신호의 진폭 및 중심값의 변화를 개략적으로 설명하기 위한 도면이다. 도 12 내지 도 13에서는 오차 신호(SERR)의 레벨이 경사 신호(SRAMP)의 하한값보다 큰 경우를 예로 들어 설명하기로 한다.
도 12 내지 도 13을 참조하면, 경사 신호(SRAMP)는 제1 구간에서 제1 진폭과 제1 중심값을 포함하고, 제1 구간과 다른 제2 구간에서 제1 진폭과 다른 제2 진폭과, 제1 중심값과 다른 제2 중심값을 포함한다.
도 12에 도시된 바와 같이, 컨버터가 정상 상태에서 동작하는 제1 구간에서, 경사 신호(SRAMP)는 하한값과 제1 상한값 사이의 폭으로서, Δha에 해당하는 제1 진폭을 포함한다. 또한, 경사 신호(SRAMP)는 제1 하한값으로서, pa에 해당하는 제1 중심값을 포함하게 되고, PWM 신호(SPWM)는 t1과 t2의 차이에 해당하는 Δta의 일정한 펄스폭을 갖게 된다.
그러나, 컨버터가 비정상 상태에서 동작하여 피드백된 출력 전압(VOUT)이 기준 전압(VREF)보다 작은 제2 구간에서, 경사 신호(SRAMP)는 하한값과 제2 상한값 사이의 폭으로서, Δha보다 감소된 Δhe에 해당하는 제2 진폭을 포함한다. 또한, 경사 신호(SRAMP)는 제2 하한값으로서, pa보다 감소된 pe에 해당하는 제2 중심값을 포함하게 조절되고, PWM 신호(SPWM)는 t10과 t11의 차이에 해당하는, Δta보다 증가된 Δte의 펄스폭을 갖게 된다. 이에 따라, PWM 신호(SPWM)의 듀티가 증가하여 출력 전압(VOUT)이 증가하게 되고, 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 동일하게 되는 제3 구간에서 다시 정상 상태에 도달하게 된다.
도 13에 도시된 바와 같이, 컨버터가 정상 상태에서 동작하는 제1 구간에서, 경사 신호(SRAMP)는 경사 신호(SRAMP)는 하한값과 제1 상한값 사이의 폭으로서, Δha에 해당하는 제1 진폭을 포함한다. 또한, 경사 신호(SRAMP)는 제1 하한값으로서, pa에 해당하는 제1 중심값을 포함하게 되고, PWM 신호(SPWM)는 t1과 t2의 차이에 해당하는 Δta의 일정한 펄스폭을 갖게 된다.
그러나, 컨버터가 비정상 상태에서 동작하여 피드백된 출력 전압(VOUT)이 기준 전압(VREF)보다 큰 제2 구간에서, 경사 신호(SRAMP)는 하한값과 제2 상한값 사이의 폭으로서, Δha보다 증가된 Δhf에 해당하는 제2 진폭을 포함한다. 또한, 경사 신호(SRAMP)는 제2 하한값으로서, pa보다 증가된 pf에 해당하는 제2 중심값을 포함하게 조절되고, PWM 신호(SPWM)는 t12과 t13의 차이에 해당하는, Δtc보다 감소된 Δtf의 펄스폭을 갖게 된다. 이에 따라, PWM 신호(SPWM)의 듀티가 감소하여 출력 전압(VOUT)이 감소하게 되고, 피드백된 출력 전압(VOUT)과 기준 전압(VREF)이 동일하게 되는 제3 구간에서 다시 정상 상태에 도달하게 된다.
도 14는 본 발명의 다른 일 실시예에 따른 경사 신호 제어부와 경사 신호 발생부의 개략적인 회로도이다. 도 8과 동일한 구성 요소에 관하여는 상세한 설명을 생략하기로 한다.
도 14를 참조하면, 본 발명의 다른 일 실시예에 따른 경사 신호 제어부(64)는 복수의 트랜지스터, 저항, 바이어스 전류원(Ibias)을 포함하고, 본 발명의 다른 일 실시예에 따른 경사 신호 발생부(54)는 복수의 트랜지스터, 커패시터, 저항, 비교기, SR 래치를 포함한다.
제3 바이어스 트랜지스터(Mb3)는 제5 트랜지스터(M5)와 전류 미러 회로를 구성한다. 여기서, 제3 바이어스 트랜지스터(Mb3)는 일 예로 p 타입 MOSFET일 수 있다. 이를 위해, 제3 바이어스 트랜지스터(Mb3)의 게이트 단자는 제5 트랜지스터(M5)의 드레인 단자에 접속된다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 소스 단자에는 입력 전압(VIN)이 인가된다.
제1 비교기(Comparator 1)의 제1(예를 들어, 비반전) 입력 단자는 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 접속되고, 제1 비교기(Comparator 1)의 제2(예를 들어, 반전) 입력 단자는 커패시터의 일측 단자에 접속된다. 제2 비교기(Comparator 2)의 제1(예를 들어, 비반전) 입력 단자는 커패시터의 일측 단자에 접속되고, 제2 비교기(Comparator 2)의 제2(예를 들어, 반전) 입력 단자는 제2 저항(Rb2)의 일측 단자에 접속된다. 제1 비교기(Comparator 1)의 제1 입력 단자와 제2 비교기(Comparator 2)의 제2 입력 단자의 사이에는 제1 저항(Rb1)이 접속되고, 제2 저항(Rb2)의 타측 단자는 접지에 접속된다.
이하에서는 도 14에 도시된 경사 신호 제어부(60)와 경사 신호 발생부(50)의 구성에 따라 경사 신호(SRAMP)의 진폭과 중심값을 변화시키는 것을 설명한다.
도 8에서 설명한 바와 같이, 제어 전압의 증감에 따라 커패시터(Cp)로 유입되는 전류의 크기가 증감되고, 커패시터(Cp)에 충전되는 전압과 함께, 경사 신호(SRAMP)의 상한값과 하한값을 개별적으로 증감시킴으로써 경사 신호(SRAMP)의 진폭과 중심값을 동시에 변화시키게 된다.
제1 비교기(Comparator 1)는 경사 신호(SRAMP)의 상한값을 결정하고, 제2 비교기(Comparator 2)는 경사 신호(SRAMP)의 하한값을 결정한다. 이에 따라, 제2 비교기(Comparator 2)의 제2 입력 단자에 접속된 제2 저항(Rb2)의 양단간 전압은 경사 신호(SRAMP)의 하한 기준값(VMN)으로 사용되고, 제1 비교기(Comparator 1)의 제1 입력 단자와 제2 비교기(Comparator 2)의 제2 입력 단자 사이에 접속된 제1 저항(Rb1)의 양단간 전압은 경사 신호(SRAMP)의 상한값과 하한값의 차이에 대응된다. 이에 따라, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)가 증감하면, 경사 신호(SRAMP)의 하한 기준값(VMN)이 증감하는 동시에 경사 신호(SRAMP)의 상한값과 하한값의 차이가 증감한다.
따라서, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 증가하는 경우, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 증가하여 커패시터(Cp)에 충전되는 전압이 증가한다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)의 크기가 증가하여, 제1 저항(Rb1)과 제2 저항(Rb2)의 양단간의 전압이 증가하면, 커패시터(Cp)의 양단간의 전압은 증가된 경사신호의 상한 기준값(VMX; 제2 저항(Rb2)의 양단간의 전압에 제1 저항(Rb1)의 양단간의 전압을 더한 값)까지 충전된 후 증가된 경사 신호(SRAMP)의 하한 기준값(VMN; 제2 저항(Rb2)의 양단간의 전압)까지 방전되게 된다. 이에 따라, 경사 신호(SRAMP)의 상한값과 하한값이 개별적으로 증가하므로 경사 신호(SRAMP)의 진폭과 중심값이 증가하게 된다.
이와 반대로, 제5 트랜지스터(M5)의 드레인 단자에 흐르는 전류(I1)의 크기가 감소하는 경우, 제6 트랜지스터(M6)의 드레인 단자에 흐르는 전류(I2)의 크기가 감소하여 커패시터(Cp)에 충전되는 전압이 감소한다. 그리고, 제3 바이어스 트랜지스터(Mb3)의 드레인 단자에 흐르는 전류(I3)의 크기가 감소하여, 제1 저항(Rb1)과 제2 저항(Rb2)의 양단간의 전압이 감소하면서, 커패시터(Cp)의 양단간의 전압은 감소된 경사신호의 상한 기준값(VMX)까지 충전된 후 감소된 경사 신호(SRAMP)의 하한 기준값(VMN)까지 방전되게 된다. 이에 따라, 경사 신호(SRAMP)의 상한값과 하한값이 개별적으로 감소하므로 경사 신호(SRAMP)의 진폭과 중심값이 감소하게 된다.
만약, 경사 신호(SRAMP)의 상한 기준값(VMX)과 하한 기준값(VMN)이 개별적으로 증감되지 않는다면, 커패시터(Cp)의 양단간의 전압이 증감하더라도, 제1 비교기(Comparator 1)와 제2 비교기(Comparator 2)의 출력에 따라 제8 트랜지스터(M8)의 상태가 변화하므로 경사 신호(SRAMP)의 진폭과 중심값은 변화되지 않게 된다.
본 발명의 일 실시예에 따른 전력 관리 장치는 적어도 하나의 부하, PWM 제어 DC-DC 컨버터를 포함한다. 그리고, PWM 제어 DC-DC 컨버터는 PWM 신호(SPWM)를 기초로 적어도 하나의 부하에, 적어도 하나의 부하의 동작에 적합한 출력 전압(VOUT)을 공급한다.
PWM 제어 DC-DC 컨버터는 앞서 설명한 바와 같이, 경사 신호(SRAMP)를 생성하는 경사 신호 발생부(50), 출력 전압(VOUT)을 피드백받아 오차 신호(SERR)를 생성하는 오차 신호 발생부(40), 경사 신호(SRAMP)와 오차 신호(SERR)의 차이를 이용하여 PWM 신호(SPWM)를 생성하는 PWM 신호 발생부(30), 출력 전압(VOUT)과 기준 전압(VREF)의 차이에 따라 경사 신호(SRAMP)의 파형을 조절하는 경사 신호 제어부(60)를 포함한다.
본 발명의 실시예에서 경사 신호(SRAMP)는 소정의 기울기를 가지고 선형적으로 증감하는 램프(ramp) 신호일 수 있으나, 이에 한정되는 것은 아니고 삼각파(triangular wave) 또는 톱니파(sawtooth wave) 신호 등이 적용될 수 있다. 또한, 본 발명의 실시예에서 오차 신호 발생부(40)와 경사 신호 제어부(60)에 입력되는 출력 전압(VOUT)은 미리 정해진 분압비에 따라 피드백된 전압일 수 있으며, 분압비는 0 내지 1의 값을 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 스위치 회로 20: 논리 제어부
30: PWM 신호 발생부 40: 오차 신호 발생부
50: 경사 신호 발생부 60: 경사 신호 제어부

Claims (10)

  1. 경사 신호를 생성하는 경사 신호 발생부;
    출력 전압을 피드백받아 오차 신호를 생성하는 오차 신호 발생부;
    상기 경사 신호와 상기 오차 신호의 차이를 이용하여, 펄스폭변조 신호를 생성하는 펄스폭변조 신호 발생부; 및
    상기 출력 전압과 기준 전압의 차이에 따라 상기 경사 신호의 파형을 조절하는 경사 신호 제어부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 진폭을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭을 포함하는 경사 신호를 생성하는 반도체 장치.
  3. 제2항에 있어서,
    상기 경사 신호 발생부는 서로 다른 제1 비교기와 제2 비교기를 포함하고, 상기 제1 비교기는 상기 경사 신호의 상한값을 결정하고, 상기 제2 비교기는 상기 경사 신호의 하한값을 결정하고, 상기 경사 신호 제어부는 상기 상한값과 하한값의 차이를 증감시키는 반도체 장치.
  4. 제1항에 있어서,
    상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 중심값을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 중심값과 다른 제2 중심값을 포함하는 경사 신호를 생성하는 반도체 장치.
  5. 제4항에 있어서,
    상기 경사 신호 발생부는 서로 다른 제1 비교기와 제2 비교기를 포함하고, 상기 제1 비교기는 상기 경사 신호의 상한값을 결정하고, 상기 제2 비교기는 상기 경사 신호의 하한값을 결정하고, 상기 경사 신호 제어부는 상기 경사 신호의 상한값과 하한값을 동일하게 증감시키는 반도체 장치.
  6. 제1항에 있어서,
    상기 경사 신호 제어부는 상기 출력 전압과 상기 기준 전압의 차이에 따라 제1 구간에서 제1 진폭과 제1 중심값을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭과, 상기 제1 중심값과 다른 제2 중심값을 포함하는 경사 신호를 생성하는 반도체 장치.
  7. 제6항에 있어서,
    상기 경사 신호 발생부는 서로 다른 제1 비교기와 제2 비교기를 포함하고, 상기 제1 비교기는 상기 경사 신호의 상한값을 결정하고, 상기 제2 비교기는 상기 경사 신호의 하한값을 결정하고, 상기 경사 신호 제어부는 상기 경사 신호의 상한값과 하한값을 개별적으로 증감시키는 반도체 장치.
  8. 제1항에 있어서,
    상기 출력 전압은 미리 정해진 분압비에 따라 피드백된 전압인 반도체 장치.
  9. 오차 신호를 생성하는 오차 신호 발생부;
    제1 구간에서 제1 진폭을 포함하고, 상기 제1 구간과 다른 제2 구간에서 상기 제1 진폭과 다른 제2 진폭을 포함하는 경사신호를 생성하는 경사 신호 발생부; 및
    상기 오차 신호와 상기 경사 신호의 차이를 이용하여, 펄스폭변조 신호를 생성하는 펄스폭변조 신호 발생부를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 펄스폭변조 신호를 기초로 출력 전압을 생성하여, 부하에 전달하는 스위치 회로를 더 포함하고,
    상기 오차 신호 발생부는 상기 출력 전압을 피드백받아 오차 신호를 생성하는 반도체 장치.
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