JP5774904B2 - 力率改善回路およびその制御回路、それらを用いた電子機器 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータを用いた力率改善回路に関する。

テレビや冷蔵庫をはじめとするさまざまな家電製品、あるいはラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器は、外部からの電力を受けて動作し、また外部電源からの電力によって内蔵の電池を充電可能となっている。そして家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置が内蔵され、あるいは、電源装置は、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。

電源装置は、交流電圧を整流する整流回路（ダイオードブリッジ回路）と、整流された電圧を降圧して負荷に供給する絶縁型のＤＣ／ＤＣコンバータと、を備える。このような電源装置によりＡＣ／ＤＣ変換を行うと、非常に高い振幅の電流パルスが発生する。かかる電流パルスは、放射性ノイズ、ネットワークロス、全高調波成分の増大といった問題を引き起こす。これらの問題を解決するため、所定の電力以上を消費する電子機器には、ＰＦＣ（力率改善）回路の搭載が要求される。ＰＦＣ回路は、交流入力電圧と入力電流をモニタし、それらの位相を一致させて力率が１００％に近い状態に近づける。

特開２０１０−１１４９９３号公報

商用交流電圧の電圧範囲は、国や地域によって異なり、誤差や変動も考慮すると、８５〜２６５Ｖ程度となる。ＰＦＣ回路に何ら対策を施さない場合、ＰＦＣ回路の最大電力は、入力電圧の２乗に比例して増加するという問題がある。

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、入力電力の増大にともなう最大電力の増大を抑制可能なＰＦＣ回路およびその制御回路の提供にある。

本発明のある態様は、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路に関する。この制御回路は、全波整流波形を有する第１電圧を受ける入力電圧検出端子と、ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、第１電圧と第２電圧を乗算し、第３電圧で除算することにより、第４電圧を生成する乗除算回路と、ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と、第４電圧とを比較するコンパレータと、所定の周期ごとにスイッチングトランジスタをオンし、コンパレータの出力に応じて、第２検出電圧が第４電圧より高くなるごとにスイッチングトランジスタをオフする駆動回路と、を備える。

本発明の別の態様もまた、制御回路である。制御回路は、全波整流波形を有する第１電圧を受ける入力電圧検出端子と、ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、第１電圧と第２電圧を乗算し、第３電圧で除算することにより、第４電圧を生成する乗除算回路と、ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、誤差信号にもとづき、スイッチングトランジスタを駆動する駆動回路と、を備える。

これらの態様によると、交流電圧の振幅が大きくなると、それに応じて、段階的に第３電圧が大きくなるため、交流電圧の振幅の増大にともなう第４電圧の振幅の増加が抑制される。スイッチングトランジスタに流れる電流に応じた波形が、第４電圧の波形と一致するように、フィードバックがかかるため、交流電圧の振幅が増大にともなう最大電力の増大を抑制できる。

乗除算回路は、第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、第１電流と第２電流を乗算し、第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、を含んでもよい。

第１抵抗〜第４抵抗の抵抗値をＲ１〜Ｒ４と書くとき、第４電圧は、Ｒ３×Ｒ４／（Ｒ１×Ｒ２）に比例する。したがって、第１抵抗〜第４抵抗の抵抗値が、温度変動やプロセスばらつきなどによって同じ変化率で変動しても、第４電圧に現れるそれらの影響を低減でき、ＰＦＣ回路の温度特性を改善できる。

乗算器は、第１、第２バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、第１、第２バイポーラトランジスタそれぞれのコレクタと接続された第４、第５バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、第３電流に応じた電流の経路上に設けられ、そのエミッタが第１バイポーラトランジスタのベースと接続され、そのベースが第２バイポーラトランジスタのコレクタに接続された第３バイポーラトランジスタと、第２電流に応じた電流の経路上に設けられ、そのエミッタが第２バイポーラトランジスタのベースと接続された第６バイポーラトランジスタと、第１電流に応じた電流の経路上に設けられ、そのエミッタが第６バイポーラトランジスタのベースと接続され、そのベースが、第４、第５バイポーラトランジスタと共通にバイアスされた第７バイポーラトランジスタと、を含んでもよい。第１、第４バイポーラトランジスタに流れる電流に応じて第４電流を生成し、第４抵抗は、第４電流の経路上に設けられてもよい。
この構成によれば、第１電流と第２電流を乗算し、第３電流により除算することにより第４電流を生成できる。

電圧レベル判定回路は、それぞれが、第１電圧がそれぞれに設定されたしきい値電圧より高いときにアサートされる比較信号を生成する、複数のコンパレータと、それぞれが、対応する比較信号がアサートされるとその状態をラッチするともに、所定の周期ごとにリセットされる、複数のラッチ回路と、複数のラッチ回路の状態に応じたレベルの第３電圧を生成する電圧生成部と、を含んでもよい。

電圧レベル判定回路は、起動開始からある期間、第３電圧を最も高いレベルに設定してもよい。

第１誤差増幅回路は、第１検出電圧が第１しきい値電圧より低いときオン状態となり、第２電圧を上昇させる第１電流源を含んでもよい。
この場合、ＤＣ／ＤＣコンバータの出力電圧の上昇を抑制できる。

第１誤差増幅回路は、第１検出電圧が第２しきい値電圧より高いときオン状態となり、第２電圧を低下させる第２電流源を含んでもよい。
この場合、ＤＣ／ＤＣコンバータの負荷の急峻な変動の影響を低減できる。

本発明のさらに別の態様は、力率改善回路である。この力率改善回路は、スイッチングトランジスタを含むＤＣ／ＤＣコンバータの出力回路と、スイッチングトランジスタを駆動する上述のいずれかの態様の制御回路と、を備える。

本発明のさらに別の態様は、電子機器である。この電子機器は、商用交流電圧を整流する整流回路と、整流回路の出力電圧を受ける上述の力率改善回路と、力率改善回路の出力電圧を受け、それを降圧した電圧を負荷に供給するＤＣ／ＤＣコンバータと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、入力電力の増大にともなう最大電力の増大を抑制できる。

第１の実施の形態に係る電子機器の構成を示す回路図である。 第１の実施の形態に係るＰＦＣ回路の構成を示す回路図である。 制御回路の一部の構成を示す回路図である。 制御回路の一部の構成を示す回路図である。 制御回路の第１の変形例を示す回路図である。 第２の変形例に係るＰＦＣ回路の構成を示す回路図である。 第２の実施の形態に係るＰＦＣ回路の構成を示す回路図である。 図７の電圧レベル判定回路の構成例を示す回路図である。 図８の電圧レベル判定回路の動作を示す図である。 図７のＰＦＣ回路における第１電圧の振幅と最大電力の関係を示す図である。 図７のＰＦＣ回路の変形例を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図１は、第１の実施の形態に係る電子機器１の構成を示す回路図である。
電子機器１は、たとえばテレビや冷蔵庫、エアコンなどの家電製品やコンピュータである。電子機器１は、マイコン２、信号処理回路４、ＤＣ／ＤＣコンバータ１００、整流回路１０２、ＰＦＣ（力率改善回路）２００を備える。電子機器１は、ＤＣ／ＤＣコンバータ１００の絶縁トランス（不図示）を境界として、互いに絶縁される１次側と２次側に分けられている。

整流回路１０２は、たとえばダイオード整流回路であり、商用交流電圧などの交流電圧を受け、それを全波整流して交流電圧Ｖ_ＡＣを生成する。

ＰＦＣ回路２００は、整流回路１０２からの交流電圧Ｖ_ＡＣを受け、出力電圧Ｖ_ＤＣを生成する昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）である。ＰＦＣ回路２００は、交流電圧Ｖ_ＡＣと入力電流Ｉ_ＡＣの位相を一致させることにより力率を改善する。

ＤＣ／ＤＣコンバータ１００は、ＰＦＣ回路２００の出力電圧Ｖ_ＤＣを受け、これを降圧して負荷であるマイコン２や信号処理回路４へと供給する。

マイコン２は、電子機器１全体を統合的に制御する。信号処理回路４は、特定の信号処理を行うブロックであり、たとえば外部機器との通信を行うインタフェース回路や、画像処理回路、音声処理回路などが例示される。現実の電子機器１においては、その機能に応じて複数の信号処理回路４が設けられることはいうまでもない。

以上が電子機器１の全体構成である。続いて、このような電子機器１に好適に利用可能なＰＦＣ回路２００について説明する。

図２は、第１の実施の形態に係るＰＦＣ回路２００の構成を示す回路図である。
ＰＦＣ回路２００は、昇圧型ＤＣ／ＤＣコンバータを含み、主として、制御回路２１０、出力回路２１２を備える。出力回路２１２は、インダクタＬ１、ダイオードＤ１、キャパシタＣ１およびスイッチングトランジスタＭ１を含む一般的なトポロジーであるため、詳細な説明は省略する。スイッチングトランジスタＭ１のスイッチングにより、入力電圧Ｖ_ＡＣが降圧され、出力電圧Ｖ_ＤＣが生成される。なおＰＦＣ回路２００は、構成はＤＣ／ＤＣコンバータと言えるが、その入力電圧Ｖ_ＡＣは全波整流された交流電圧であり、出力電圧Ｖ_ＤＣは直流電圧であることから、動作はＡＣ／ＤＣコンバータと言える。

抵抗Ｒ１１、Ｒ１２は、ＰＦＣ回路２００の出力電圧Ｖ_ＤＣを分圧し、出力電圧Ｖ_ＤＣに応じた第１検出電圧Ｖ_Ｓを生成する。第１検出電圧Ｖ_Ｓは制御回路２１０の出力電圧検出端子（Ｐ＿ＶＳ端子）に入力される。

検出電流Ｒｓは、スイッチングトランジスタＭ１の経路上に設けられ、その両端間には、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１に比例した第２検出電圧Ｖ_Ｉが生ずる。第２検出電圧Ｖ_Ｉは、制御回路２１０の電流検出端子（ＣＳ端子）にフィードバック入力される。第２検出電圧Ｖ_Ｉは、スイッチングトランジスタＭ１のスイッチングに応じた間欠的な波形を有するが、その包絡線は、ＰＦＣ回路２００の入力電流Ｉ_ＡＣと一致すると考えてよい。

また、全波整流された交流電圧Ｖ_ＡＣは、抵抗Ｒ２１、Ｒ２２により分圧される。分圧された交流電圧Ｖ_ＢＯは、制御回路２１０の入力電圧検出端子（Ｐ＿ＢＯ端子）に入力される。

以下、制御回路２１０の具体的な構成を説明する。制御回路２１０は、第１Ｖ／Ｉ変換回路１０、第２Ｖ／Ｉ変換回路１２、第３Ｖ／Ｉ変換回路１４、オフセット回路１６、第１誤差増幅回路１８、乗算器２０、第２誤差増幅回路３０、駆動回路４０を備える。

第１Ｖ／Ｉ変換回路１０は第１抵抗Ｒ１を含み、ＤＣ／ＤＣコンバータ（ＰＦＣ回路２００）に入力される全波整流された交流電圧Ｖ_ＡＣに応じた第１電圧Ｖ１を第１抵抗Ｒ１に印加することにより第１電流Ｉ１を生成する。第１電圧Ｖ１は、全波整流波形を有する。
Ｉ１＝Ｋ１×Ｖ１／Ｒ１ …（１）
Ｋ１は比例定数である。

第１Ｖ／Ｉ変換回路１０の前段には、全波整流して分圧された交流電圧Ｖ_ＡＣを高電位側にオフセットするオフセット回路１６が設けられる。オフセット回路１６の出力が、第１電圧Ｖ１として第１Ｖ／Ｉ変換回路１０に入力される。

第１誤差増幅回路１８は、ＤＣ／ＤＣコンバータの出力電圧Ｖ_ＤＣに応じた第１検出電圧Ｖ_Ｓと所定の基準電圧Ｖ_ＲＥＦとの誤差を増幅し、第２電圧Ｖ２を生成する。
第２Ｖ／Ｉ変換回路１２は、第２抵抗Ｒ２を含み、第２電圧Ｖ２を第２抵抗Ｒ２に印加することにより第２電流Ｉ２に変換する。
Ｉ２＝Ｋ２×Ｖ２／Ｒ２ …（２）
Ｋ２は比例定数である。

第３Ｖ／Ｉ変換回路１４は、第３抵抗Ｒ３を含み、所定の電圧Ｖ_ＢＧＲ（＝Ｖ３）を第３抵抗Ｒ３に印加することにより第３電流Ｉ３を生成する。所定の電圧Ｖ_ＢＧＲは温度に依存せずに一定の電圧であることが好ましく、図示しないバンドギャップリファレンス回路により生成することが好ましい。
Ｉ３＝Ｋ３×Ｖ_ＢＧＲ／Ｒ３ …（３）
Ｋ３は比例定数である。

乗算器２０は、第１電流Ｉ１と第２電流Ｉ２を乗算し、第３電流Ｉ３により除算した第４電流Ｉ４を生成する。乗算器２０は第４抵抗Ｒ４を含み、第４電流Ｉ４を第４抵抗Ｒ４に流すことにより第４電圧Ｖ４を生成する。
Ｖ４＝Ｉ４×Ｒ４ …（４）

第２誤差増幅回路３０は、出力回路２１２のスイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１に応じた第２検出電圧Ｖ_Ｉと、乗算器２０からの第４電圧Ｖ４との誤差を増幅し、誤差電圧Ｖ_ＥＲＲを生成する。

駆動回路４０は、誤差電圧Ｖ_ＥＲＲにもとづき、スイッチングトランジスタＭ１を駆動する。駆動回路４０は、たとえばパルス幅変調（ＰＷＭ）、パルス周波数変調（ＰＦＭ）などのパルス変調方式により、誤差電圧Ｖ_ＥＲＲに応じたデューティ比を有する駆動信号Ｓ_ＤＲＶを生成し、出力端子ＳＷＯＵＴからスイッチングトランジスタＭ１のゲートへと出力する。駆動回路４０の構成は特に限定されず、公知の技術を用いればよい。

図２には、ＰＷＭ方式の駆動回路４０の一例が示される。駆動回路４０は、ランプ波形生成部４２、コンパレータ４４、オシレータ４６、ＲＳフリップフロップ４８、ドライバ５０を含む。
ランプ波形生成部４２は、所定の周波数（たとえば６５ｋＨｚ）を有するのこぎり波、あるいは三角波の周期電圧Ｖ_ＲＡＭＰを生成する。コンパレータ４４は、誤差電圧Ｖ_ＥＲＲと周期電圧Ｖ_ＲＡＭＰを比較し、交点ごとにレベルが遷移するリセット信号Ｓ_ＲＳＴを生成する。リセット信号Ｓ_ＲＳＴは、Ｖ_ＥＲＲがＶ_ＲＡＭＰを下から横切るごとに、ポジティブエッジを有する。

オシレータ４６は、所定の周波数のセット信号Ｓ_ＳＥＴを生成する。ＲＳフリップフロップ４８は、そのセット端子（Ｓ）にセット信号Ｓ_ＳＥＴを受け、そのリセット端子（Ｒ）にリセット信号Ｓ_ＲＳＴを受ける。ＲＳフリップフロップ４８の出力（Ｑ）は、セット信号Ｓ_ＳＥＴのポジティブエッジごとにハイレベルに遷移し、リセット信号Ｓ_ＲＳＴのポジティブエッジごとにローレベルに遷移する。

セット信号Ｓ_ＳＥＴの生成は、オシレータ４６によるものには限定されない。たとえばオシレータ４６に代えて、インダクタＬ１の電流が実質的にゼロまで低下すると、レベルが遷移（ポジティブエッジ）するセット信号Ｓ_ＳＥＴを生成するゼロクロスコンパレータを設けてもよい。たとえばインダクタＬ１の電流は、インダクタＬ１に補助巻き線を設けることにより好適に検出できる。この場合、オシレータ４６を用いる場合に比べて、インダクタＬ１に蓄えられたエネルギーを、より効率を利用できる。セット信号Ｓ_ＳＥＴは、さらに別の方法によって生成されてもよい。後述する図５の変形例においても同様である。

ＲＳフリップフロップ４８の出力は、パルス幅変調された信号Ｓ_ＰＷＭとなる。ドライバ５０は、ＰＷＭ信号Ｓ_ＰＷＭにもとづきスイッチングトランジスタＭ１をスイッチングする。
このＰＷＭ信号Ｓ_ＰＷＭのデューティ比は、第１誤差増幅回路１８を含むフィードバックループと、第２誤差増幅回路３０を含むフィードバックループによって、第１検出電圧Ｖ_Ｓが基準電圧Ｖ_ＲＥＦと一致し、かつスイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１の包絡線波形が、全波整流された入力電圧Ｖ_ＡＣの波形と一致するように調節される。

以上がＰＦＣ回路２００の全体構成である。続いて、制御回路２１０の具体的な構成例を説明する。

図３は、制御回路２１０の一部の構成を示す回路図である。
オフセット回路１６は、抵抗Ｒ１を介して、全波整流された交流電圧Ｖ_ＡＣが分圧された入力電圧Ｖ_ＢＯを受け、それをオフセットして第１電圧Ｖ１を生成する。

第１Ｖ／Ｉ変換回路１０は、第１抵抗Ｒ１に加えて、トランジスタＭ１１、演算増幅器ＯＡ１、カレントミラー回路ＣＭ１を含む。第１抵抗Ｒ１の一端は接地される。トランジスタＭ１１の一端（ソース）は第１抵抗Ｒ１および演算増幅器ＯＡ１の反転入力端子と接続される。演算増幅器ＯＡ１の非反転入力端子には第１電圧Ｖ１が入力される。トランジスタＭ１１および抵抗Ｒ１には、電流Ｉ_Ｍ１１が流れる。
Ｉ_Ｍ１１＝Ｖ１／Ｒ１

カレントミラー回路ＣＭ１は、トランジスタＭ１２〜Ｍ１５および抵抗Ｒ２を含むカスコート型であり、電流Ｉ_Ｍ１１を折り返して第１電流Ｉ１を出力する。カレントミラー回路ＣＭ１のミラー比が１のときＫ１＝１となり、式（１ａ）が成り立つ。
Ｉ１＝Ｖ１／Ｒ１ …（１ａ）

第２Ｖ／Ｉ変換回路１２、第３Ｖ／Ｉ変換回路１４は、第１Ｖ／Ｉ変換回路１０と同様に構成される。なお、第２Ｖ／Ｉ変換回路１２（第３Ｖ／Ｉ変換回路１４）では、カレントミラー回路ＣＭ２（ＣＭ３）はそれぞれ、トランジスタＭ２２、Ｍ２３（Ｍ３２、Ｍ３３）を含んで構成される。もちろんカレントミラー回路ＣＭ２、ＣＭ３をカスコード型で構成してもよい。反対に第１Ｖ／Ｉ変換回路１０のカレントミラー回路ＣＭ１を、カレントミラー回路ＣＭ２、ＣＭ３と同様に構成してもよい。カレントミラー回路ＣＭ２、ＣＭ３のミラー比が１であるとき、式（２ａ）、（３ａ）が成り立つ。
Ｉ２＝Ｖ２／Ｒ２ …（２ａ）
Ｉ３＝Ｖ_ＢＧＲ／Ｒ３ …（３ａ）

第１誤差増幅回路１８は、誤差増幅器ＥＡ１、出力バッファ１９、第１電流源ＣＳ１、第２電流源ＣＳ２を含む。
誤差増幅器ＥＡ１は、基準電圧Ｖ_ＲＥＦと第１検出電圧Ｖ_Ｓの誤差を増幅する。出力バッファ１９は、プッシュプル形式を有しており、誤差増幅器ＥＡ１の出力に応じた第２電圧Ｖ２を生成する。

第１電流源ＣＳ１は、第１検出電圧Ｖ_Ｓが所定の第１しきい値電圧Ｖ_ＴＨ１より低いときオン状態となる。第１しきい値電圧Ｖ_ＴＨ１は、基準電圧Ｖ_ＲＥＦよりも低い値、たとえば基準電圧Ｖ_ＲＥＦより１５％程度低い値とすることが望ましい。第１電流源ＣＳ１はオン状態において、第１誤差増幅回路１８の出力端子に電流を供給することにより、第２電圧Ｖ２を上昇させる。第２電圧Ｖ２が上昇するとＰＦＣ回路２００の出力電圧Ｖ_ＤＣが上昇する。

第２電流源ＣＳ２は、第１検出電圧Ｖ_Ｓが所定の第２しきい値電圧Ｖ_ＴＨ２より高いときオン状態となり、第１誤差増幅回路１８の出力端子から電流を引き抜くことにより、第２電圧Ｖ２を低下させる。第２電圧Ｖ２が低下するとＰＦＣ回路２００の出力電圧Ｖ_ＤＣは低下する。

コンパレータＣＭＰ１は、第１検出電圧Ｖ_Ｓをしきい値電圧Ｖ_ＴＨ１と比較し、Ｖ_Ｓ＞Ｖ_ＴＨ１のときにハイレベルとなる低電圧ロックアウト信号（ＶＳＵＶＬＯ信号）を生成する。第１電流源ＣＳ１は、ＶＳＵＶＬＯ信号がローレベルのときオン状態となる。またコンパレータＣＭＰ２は、第１検出電圧Ｖ_Ｓをしきい値電圧Ｖ_ＴＨ２と比較し、Ｖ_Ｓ＞Ｖ_ＴＨ２のときにハイレベルとなる過電圧保護信号（ＤＯＶＰ信号）を生成する。第２電流源ＣＳ２は、ＤＯＶＰ信号がハイレベルのときにオン状態となる。

図４は、制御回路２１０の一部の構成を示す回路図である。乗算器２０は、第４抵抗Ｒ４に加えて、バイポーラトランジスタＱ１〜Ｑ９、電流源２２、抵抗Ｒ５、カレントミラー回路ＣＭ４１〜ＣＭ４３を備える。

カレントミラー回路ＣＭ４１〜ＣＭ４３はそれぞれ、第１電流Ｉ１〜第３電流Ｉ３を折り返す。トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５および電流源２２は、差動増幅器を形成する。第１トランジスタＱ１および第２トランジスタＱ２は、差動対を構成する。第４トランジスタＱ４、第５トランジスタＱ５は、それぞれ第１トランジスタＱ１、第２トランジスタＱ２の負荷であり、トランジスタＱ４、Ｑ５のエミッタは、トランジスタＱ１、Ｑ２それぞれのコレクタと接続されている。電流源２２は、差動対（Ｑ１、Ｑ２）にテイル電流を供給する。

第３トランジスタＱ３は、第３電流Ｉ３に応じた電流Ｉ３’の経路上に設けられ、そのエミッタが第１トランジスタＱ１のベースと接続され、そのベースが第２トランジスタＱ２のコレクタに接続される。第６トランジスタＱ６は、第２電流Ｉ２に応じた電流Ｉ２’の経路上に設けられ、そのエミッタが第２トランジスタＱ２のベースと接続される。第７トランジスタＱ７は、第１電流Ｉ１に応じた電流Ｉ１’の経路上に設けられ、そのエミッタが第６トランジスタＱ６のベースと接続され、そのベースが、第４トランジスタＱ４および第５トランジスタＱ５のベースと共通にバイアスされる。

第８トランジスタＱ８および第９トランジスタＱ９はカレントミラー回路ＣＭ４４を形成し、第１トランジスタＱ１および第４トランジスタＱ４がなす経路に流れる電流Ｉ４’（＝Ｉ_Ｃ１）を折り返し、第４電流Ｉ４を生成する。第４抵抗Ｒ４は、第４電流Ｉ４の経路上に設けられる。第４抵抗Ｒ４の電圧降下Ｖ_Ｒ４が、第４電圧Ｖ４として出力される。

第１トランジスタＱ１〜第７トランジスタＱ７それぞれのベースエミッタ間電圧をＶＦ１〜ＶＦ７とし、各トランジスタに流れるコレクタ電流を、Ｉ_Ｃ１〜Ｉ_Ｃ７とする。
ＶＦ１＋ＶＦ３＋ＶＦ５＝ＶＦ２＋ＶＦ８＋ＶＦ７ …（５）
が成り立つ。バイポーラトランジスタに流れるコレクタ電流は、
Ｉ_Ｃ∝Ｉｓ×ｅｘｐ（Ｖ_Ｆ／Ｖ_Ｔ） …（６）
Ｖ_Ｔ＝ｋＴ
Ｉｓ：飽和電流
ｑ：電子の電荷（１．６０２×１０^−１９［Ｃ］）
ｋ：ボルツマン定数（１．３８×１０^−２３［Ｊ／Ｋ］
Ｔ：絶対温度（［Ｋ］）

式（５）および（６）から、式（７）が得られる。
Ｉ_Ｃ１×Ｉ_Ｃ３×Ｉ_Ｃ５＝Ｉ_Ｃ２×Ｉ_Ｃ６×Ｉ_Ｃ７ …（７）
ここで、トランジスタＱ２とＱ５は同じ電流経路上に設けられるため、Ｉ_Ｃ２＝Ｉ_Ｃ５が成り立ち、式（８）、（９）を得る。
Ｉ_Ｃ１×Ｉ_Ｃ３＝Ｉ_Ｃ６×Ｉ_Ｃ７ …（８）
Ｉ_Ｃ１＝Ｉ_Ｃ６×Ｉ_Ｃ７／Ｉ_Ｃ３ …（９）

簡単のため、カレントミラー回路ＣＭ４１〜ＣＭ４３それぞれのミラー比をすべて１とする。そうすると、
Ｉ_Ｃ７＝Ｉ１’＝Ｉ１
Ｉ_Ｃ６＝Ｉ２’＝Ｉ２
Ｉ_Ｃ３＝Ｉ３’＝Ｉ３
が成り立つから、式（１０）が得られる。
Ｉ_Ｃ１＝Ｉ２×Ｉ１／Ｉ３ …（１０）
この第１トランジスタＱ１に流れる電流Ｉ_Ｃ１が、トランジスタＱ８、Ｑ９を含むカレントミラー回路ＣＭ４４のミラー比が１であるとき、式（１１）を得る。
Ｉ４＝Ｉ_Ｃ１＝Ｉ２×Ｉ１／Ｉ３ …（１１）

式（１１）に式（１ａ）〜（３ａ）を代入すると、式（１２）を得る。
Ｉ４＝（Ｖ１×Ｖ２）／Ｖ３×Ｒ３／（Ｒ１×Ｒ２） …（１２）

式（４）および式（１２）から、式（１３）が得られる。
Ｖ４＝（Ｖ１×Ｖ２）／Ｖ３×（Ｒ３×Ｒ４）／（Ｒ１×Ｒ２） …（１３）

第２誤差増幅回路３０は、誤差増幅器ＥＡ２および出力バッファ３２を含み、図３の第１誤差増幅回路１８と同様に構成される。

以上が実施の形態に係るＰＦＣ回路２００の構成である。続いてＰＦＣ回路２００の動作を説明する。

第１電圧Ｖ１は交流電圧Ｖ_ＡＣと同じ全波整流波形を有し、第２電圧Ｖ２、第３電圧Ｖ３はいずれも直流電圧である。したがって第４電圧Ｖ４は、交流電圧Ｖ_ＡＣと同じ位相を有する全波整流波形となる。

そして上述のように、第２誤差増幅回路３０を含む系により、ＰＷＭ信号Ｓ_ＰＷＭのデューティ比は、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１の包絡線が、第４電圧Ｖ４と一致するようにフィードバック制御される。したがって、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１、ひいてはＰＦＣ回路２００の入力電流Ｉ_ＡＣの波形および位相が、交流電圧Ｖ_ＡＣと一致し、力率が改善される。

ここで式（１３）に着目する。抵抗Ｒ１〜Ｒ４がペアリングして形成される。したがって温度変動やプロセスばらつき（温度変動等という）が生じても、それぞれの抵抗値は、それらの比を保ちながら変動する。すなわち、式（１３）における（Ｒ３×Ｒ４）／（Ｒ１×Ｒ２）の項において、分母と分子で温度変動等の影響がキャンセルしあうため、その値は実質的に一定に保たれる。つまり、第４電圧Ｖ４に対する温度変動等の影響を低減でき、ひいては入力電流Ｉ_ＡＣの波形に対する温度変動等の影響を低減することができる。

ＰＦＣ回路２００はさらに以下の利点を有する。
分圧された交流電圧Ｖ_ＢＯは、全波整流波形を有するため、実質的にゼロボルトまで低下する。仮に交流電圧Ｖ_ＢＯを直接第１Ｖ／Ｉ変換回路１０に入力すると、演算増幅器ＯＡ１の入力電圧範囲から外れ、不感帯で動作することになるため、第１電流Ｉ１が、きれいな全波整流波形とはならずに歪んでしまう。この歪みは、全高調波歪み（ＴＨＤ）を悪化させる。これに対して実施の形態に係る制御回路２１０では、オフセット回路１６を設けたことにより第１Ｖ／Ｉ変換回路１０が不感帯で動作するのを防止することができ、全高調波歪みを改善できる。

また、ＰＦＣ回路２００は５０Ｈｚ〜６０Ｈｚ程度の包絡線に対する応答が要求されるため、フィードバックループの応答速度が非常に低い。したがって、誤差増幅器ＥＡ１、ＥＡ２のみによるフィードバック制御では、急峻な負荷変動に起因する出力電圧Ｖ_ＤＣの低下や、出力電圧Ｖ_ＤＣの上昇を抑えることができない。これに対して実施の形態に係る制御回路２１０では、低電圧状態（Ｖ_Ｓ＜Ｖ_ＴＨ１）において第１電流源ＣＳ１をオンし、誤差増幅器ＥＡ１による応答よりも速く第２電圧Ｖ２を上昇させることにより、速やかに出力電圧Ｖ_ＤＣを上昇させることができる。また過電圧状態（Ｖ_Ｓ＞Ｖ_ＴＨ２）において第２電流源ＣＳ２をオンし、誤差増幅器ＥＡ１による応答よりも速く第２電圧Ｖ２を低下させることにより、速やかに出力電圧Ｖ_ＤＣを低下させることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図２では、いわゆる平均電流モード制御を行う制御回路２１０について説明したが、本発明はそれに限定されず、ピーク電流モードにも適用可能である。図５は、第１の変形例に係る制御回路２１０ａを備えるＰＦＣ回路を示す回路図である。ピーク電流モードの制御回路２１０ａは、図２の第２誤差増幅回路３０に代えて、コンパレータ４５を備える。コンパレータ４５は、第４電圧Ｖ４と第２検出電圧Ｖ_Ｉを比較し、Ｖ_Ｉ＞Ｖ４のときハイレベルとなるリセット信号Ｓ_ＲＳＴを生成する。このリセット信号Ｓ_ＲＳＴは、駆動回路４０ａのＲＳフリップフロップ４８のリセット端子に入力される。つまり駆動回路４０ａは、オシレータ４６からのセット信号Ｓ_ＳＥＴに応じて所定の周期ごとにスイッチングトランジスタＭ１をオンし、リセット信号Ｓ_ＲＳＴに応じて、第２検出電圧Ｖ_Ｉが第４電圧Ｖ４より高くなるごとにスイッチングトランジスタＭ１をオフする。

図５の制御回路２１０ａでは、第２検出電圧Ｖ_Ｉのピーク値、言い換えればスイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１のピーク値が、第４電圧Ｖ４と一致するようにフィードバックがかかり、出力電圧Ｖ_ＤＣが安定化される。ピーク電流モードの制御回路２１０ａは、平均電流モードに比べて効率を高めることができる。

図６は、第２の変形例に係るＰＦＣ回路２００ｂの構成を示す回路図である。ＰＦＣ２００ｂの前段には、整流回路１０２およびフィルタ１０１が設けられる。図１で既に説明したＰＦＣ回路２００の前段に、フィルタ１０１を設けてもよいことは言うまでもない。

フィルタ１０１によってノイズが除去された交流電圧Ｖ_ＡＣは、整流回路１０２によって全波整流され、平滑用キャパシタＣ３０によって平滑化される。平滑化された電圧（入力電圧Ｖ_ＩＮという）が、ＰＦＣ回路２００ｂに入力される。この変形例においてＰＦＣ回路２００ｂは、直流電圧を直流電圧に変換するＤＣ／ＤＣコンバータとして動作する。

ＰＦＣ回路２００ｂは、主として制御回路２１０ｂ、出力回路２１２を備える。制御回路２１０ｂは、図２の平均電流モード型の制御回路２１０もしくは図５のピーク電流モード型の制御回路２１０ａが利用できる。

キャパシタＣ３０と並列に、抵抗Ｒ３１およびキャパシタＣ３１が直列に設けられる。抵抗Ｒ３１とキャパシタＣ３１の接続点の電位Ｖｃｃは、制御回路２１０の電源端子ＶＣＣに供給される。

検出抵抗Ｒｓは、スイッチングトランジスタＭ１のソースと、整流回路１０２の出力端子Ｐ３２の間に設けられる。検出抵抗Ｒｓには、スイッチングトランジスタＭ１に流れる電流、言い換えればＰＦＣ回路２００ｂの入力電流に応じた電流Ｉ_Ｍ１が流れ、検出抵抗Ｒｓの両端間には、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１に応じた第２検出電圧（電圧降下）Ｖ_Ｉが発生する。第２検出電圧Ｖ_Ｉは、制御回路２１０の電流検出端子（ＣＳ端子）にフィードバック入力される。なお検出抵抗Ｒｓは、上述した実施の形態と同様に、スイッチングトランジスタＭ１のソースと接地端子間に設けられてもよい。反対に、上述した実施の形態において、検出抵抗Ｒｓを、図６の位置に配置してもよい。

ダイオードＤ２１、Ｄ２２は、整流回路１０２に入力される商用交流電圧Ｖ_ＡＣを全波整流する。全波整流された交流電圧Ｖ_ＢＯは、抵抗Ｒ２１、Ｒ２２により分圧されて、制御回路２１０の入力電圧検出端子（Ｐ＿ＢＯ端子）に入力される。

以上が第２の変形例に係るＰＦＣ回路２００ｂの構成である。この変形例によっても、実施の形態のＰＦＣ回路２００と同様の効果を得ることができる。

（第２の実施の形態）
第１の実施の形態では、温度特性の改善技術について説明した。第２の実施の形態では、第１の実施の形態と組み合わせて、あるいは単独で用いることにより、ＰＦＣ回路の入力電力の増大にともなう最大電力の増大を抑制する技術を説明する。

図７は、第２の実施の形態に係る制御回路２１０ｃを有するＰＦＣ回路２００ｃの構成を示す回路図である。制御回路２１０ｃの周辺回路の構成は、図６と同様であるため説明を省略する。なお制御回路２１０ｃの周辺回路を、図５と同様に構成してもよい。

以下、制御回路２１０ｃの具体的な構成を説明する。ピーク電流モードの制御回路２１０ｃは、電圧レベル判定回路１５、第１誤差増幅回路１８、乗除算回路１７、コンパレータ４５、駆動回路４０ａを備える。

第１誤差増幅回路１８は、ＤＣ／ＤＣコンバータの出力電圧Ｖ_ＤＣに応じた第１検出電圧Ｖ_Ｓと所定の基準電圧Ｖ_ＲＥＦとの誤差を増幅し、第２電圧Ｖ２を生成する。第１誤差増幅回路１８の出力端子は、Ｐ＿ＥＯ端子と接続される。Ｐ＿ＥＯ端子には、キャパシタおよび抵抗を含む位相補償回路１８ａが接続される。

電圧レベル判定回路１５は、Ｐ＿ＢＯ端子に入力された電圧Ｖ_ＢＯに応じた第１電圧Ｖ１を受け、第１電圧Ｖ１の振幅Ｖａｍｐのレベルを判定し、判定されたレベルに応じた離散的なレベルをとる第３電圧Ｖ３を生成する。たとえば第３電圧Ｖ３は、
Ｖａｍｐ＜Ｖｔｈ１のとき、第１レベルＶａ、
Ｖｔｈ１＜Ｖａｍｐ＜Ｖｔｈ２のとき、第２レベルＶｂ
Ｖｔｈ２＜Ｖａｍｐ＜Ｖｔｈ３のとき、第３レベルＶｃ
Ｖｔｈ３＜Ｖａｍｐのとき、第４レベルＶｄ
をとる。Ｖａ＜Ｖｂ＜Ｖｃ＜Ｖｄである。

乗除算回路１７は、第１電圧Ｖ１と第２電圧Ｖ２を乗算し、第３電圧Ｖ３で除算することにより、第４電圧Ｖ４を生成する。つまり、
Ｖ４＝Ｋ４×Ｖ１・Ｖ２／Ｖ３ …（１４）
が成り立つ。Ｋ４は定数である。乗除算回路１７は、第１の実施の形態で説明したように、第１Ｖ／Ｉ変換回路１０、第２Ｖ／Ｉ変換回路１２、第３Ｖ／Ｉ変換回路１４、乗算器２０の組み合わせで構成してもよい。この場合、第１の実施の形態と同様に、温度特性の改善の効果が得られる。なお、乗除算回路１７の構成はそれには限定されず、別の構成を用いてもよい。

制御回路２１０ｃのその他の構成は、図５のピーク電流モードの制御回路２１０ａと同様である。図７の制御回路２１０ｃに、オフセット回路１６を設けてもよい。

図８は、図７の電圧レベル判定回路１５の構成例を示す回路図である。
電圧レベル判定回路１５は、複数のコンパレータＣＭＰ１〜ＣＭＰ３と、複数のラッチ回路ＬＡ１〜ＬＡ３と、電圧生成部５２を備える。
ｉ番目のコンパレータＣＭＰｉは、第１電圧Ｖ１が、対応するしきい値電圧Ｖｔｈｉより高いときにアサート（ハイレベル）される比較信号Ｓ１＿ｉを生成する。

ｉ番目のラッチ回路ＬＡｉは、対応する比較信号Ｓ１＿ｉがアサートされるとその状態をラッチする。複数のラッチ回路ＬＡ１〜ＬＡ３の状態は、タイマー回路５４により規定される所定の周期ごとにリセットされる。所定の周期τ１は、交流電圧Ｖ_ＡＣの半周期より長いことが好ましい。たとえば交流電圧Ｖ_ＡＣが５０Ｈｚの場合、その周期は２０ｍｓであるから、所定の周期τ１は、１０ｍｓより長く設定される。

電圧生成部５２は、複数のラッチ回路ＬＡ１〜ＬＡ３の状態に応じたレベルの第３電圧Ｖ３を生成する。たとえば電圧生成部５２は、直列に接続された複数の抵抗Ｒ４０〜Ｒ４４を含む抵抗ストリング５６と、抵抗Ｒ４１〜Ｒ４３それぞれと並列に設けられたスイッチＳＷ４１〜４３を含んでもよい。ｉ番目のスイッチＳＷ４ｉは、対応するラッチ回路ＬＡｉの出力信号Ｓ２＿ｉがハイレベルのときオン、ローレベルのときオフする。電圧生成部５２が生成する第３電圧Ｖ３の電圧レベルは、第１電圧Ｖ１の振幅が大きくなるに従い、大きくなる。当業者であれば、コンパレータ、ラッチ回路、抵抗の個数は、第３電圧Ｖ３の階調数に応じて決めればよいことが理解される。

なお電圧生成部５２は、複数のラッチ回路の状態に応じたレベルの第３電圧を生成可能であれば、特にその構成は限定されない。

図９は、図８の電圧レベル判定回路１５の動作を示す図である。図９の例では、第１電圧Ｖ１の振幅レベルが、Ｖｔｈ２＜Ｖａｍｐ＜Ｖｔｈ３であるため、第３電圧Ｖ３のレベルは、第３レベルＶｃとなる。

なお、電圧レベル判定回路１５は、ＰＦＣ回路２００ｃの起動開始からある期間、第３電圧Ｖ３を最も高いレベルＶｄに設定することが好ましい。これにより、起動直後のある期間、第１電圧Ｖ１（交流電圧Ｖ_ＡＣ）の振幅レベルにかかわらず、最大電力を抑制することができる。これは、スイッチングトランジスタＭ１に流れる電流が制限されることを意味するため、ＰＦＣ回路２００ｃの出力電圧Ｖ_ＤＣの上昇速度を緩やかにするいわゆるソフトスタートを実現できる。

以上が制御回路２１０ｃの構成である。続いて、図７のＰＦＣ回路２００ｃの動作を説明する。

図７のＰＦＣ回路２００ｃの最大電力Ｐ_ＭＡＸは、式（１５）で与えられる。Ｌは、インダクタＬ１のインダクタンス、Ｉ_Ｌは、インダクタＬ１に流れる電流、ｆ_ＳＷはスイッチングトランジスタＭ１のスイッチング周波数である。
Ｐ_ＭＡＸ＝１／２×Ｌ×Ｉ_Ｌ ^２×ｆ_ＳＷ …（１５）
インダクタＬ１に流れる電流Ｉ_Ｌは、係数Ｋ５を用いて式（１６）で与えられる。
Ｉ_Ｌ＝（Ｖ４／Ｒｓ）×Ｋ５ …（１６）
式（１６）に式（１４）を代入すると、
Ｉ_Ｌ＝（Ｋ４×Ｖ１・Ｖ２／Ｖ３）／Ｒｓ×Ｋ５＝α・Ｖ１・Ｖ２／Ｖ３ …（１６）
ただし、α＝Ｋ４／Ｒｓ×Ｋ５である。

式（１６）を、式（１５）に代入すると、式（１７）を得る。
Ｐ_ＭＡＸ＝１／２×Ｌ×（α・Ｖ１・Ｖ２／Ｖ３）^２×ｆ_ＳＷ …（１７）

図１０は、図７のＰＦＣ回路２００ｃにおける第１電圧Ｖ１の振幅Ｖａｍｐと最大電力Ｐ_ＭＡＸの関係を示す図である。
実線（II）で示すように、第３電圧Ｖ３を固定した場合、第１電圧Ｖ１の振幅Ｖａｍｐ、すなわち交流電圧Ｖ_ＡＣの増大にともない、最大電力Ｐ_ＭＡＸはＶ_ＡＣの２乗に比例して増大する。これに対して、図７のＰＦＣ回路２００ｃによれば、実線（I）で示すように、振幅Ｖａｍｐに応じて第３電圧Ｖ３を増大させることにより、最大電力Ｐ_ＭＡＸが無制限に増大するのを抑制できる。

さらに、しきい値電圧Ｖｔｈ１〜Ｖｔｈ３および第３電圧Ｖ３の電圧レベルＶａ〜Ｖｄはそれぞれ、ＰＦＣ回路２００の設計者が決めることができる。したがって、実線（I）の横軸方向については、しきい値電圧Ｖｔｈ１〜Ｖｔｈ３によって調節でき、縦軸方向については、電圧レベルＶａ〜Ｖｄによって調節できる。

以上が第２の実施の形態に係るＰＦＣ回路２００ｃに関する説明である。図７のＰＦＣ回路２００ｃは、ピーク電流モードであったが、平均電流モードにも適用可能である。図１１は、図７のＰＦＣ回路の変形例を示す回路図である。図１１のＰＦＣ回路２００ｄは、平均電流モードの制御回路２１０ｄを備える。制御回路２１０ｄの周辺回路の構成は、図６と同様であるため説明を省略する。なお制御回路２１０ｄの周辺回路を、図２と同様に構成してもよい。制御回路２１０ｄは、図２の制御回路２１０の第３Ｖ／Ｉ変換回路１４に代えて、電圧レベル判定回路１５を備える。

平均電流モードの制御回路２１０ｄによっても、図１０に示すように、最大電力Ｐ_ＭＡＸが無制限に増大するのを抑制できる。

実施の形態では、ＤＣ／ＤＣコンバータ１００が電子機器１に搭載される場合を説明したが、本発明はそれに限定されず、さまざまな電源装置に適用することができる。たとえばＤＣ／ＤＣコンバータ１００は、電子機器に電力を供給するＡＣアダプタにも適用可能である。この場合の電子機器としては、ラップトップ型コンピュータ、デスクトップ型コンピュータ、携帯電話端末、ＣＤプレイヤなどが例示されるが、特に限定されない。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…電子機器、ＥＡ１…誤差増幅器、Ｉ１…第１電流、Ｍ１…スイッチングトランジスタ、Ｒ１…第１抵抗、ＣＳ１…第１電流源、２…マイコン、Ｉ２…第２電流、Ｒ２…第２抵抗、ＣＳ２…第２電流源、Ｉ３…第３電流、Ｒ３…第３抵抗、４…信号処理回路、Ｒ４…第４抵抗、４６…オシレータ、４８…ＲＳフリップフロップ、５０…ドライバ、１００…ＤＣ／ＤＣコンバータ、１０２…整流回路、２００…ＰＦＣ回路、２１０…制御回路、２１２…出力回路、ＯＡ…演算増幅器、ＣＭ…カレントミラー回路。

Claims (12)

1. ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
   全波整流波形を有する第１電圧を受ける入力電圧検出端子と、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
   前記第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、
   前記第１電圧と前記第２電圧を乗算し、前記第３電圧で除算することにより、第４電圧を生成する乗除算回路と、
   前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と、前記第４電圧とを比較するコンパレータと、
   所定の周期ごとにスイッチングトランジスタをオンし、コンパレータの出力に応じて、前記第２検出電圧が前記第４電圧より高くなるごとにスイッチングトランジスタをオフする駆動回路と、
   を備え、
   前記乗除算回路は、
   前記第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、
   前記第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、
   所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、
   前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、
   を含むことを特徴とする制御回路。
2. ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
   全波整流波形を有する第１電圧を受ける入力電圧検出端子と、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
   前記第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、
   前記第１電圧と前記第２電圧を乗算し、前記第３電圧で除算することにより、第４電圧を生成する乗除算回路と、
   前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、
   前記誤差信号にもとづき、スイッチングトランジスタを駆動する駆動回路と、
   を備え、
   前記乗除算回路は、
   前記第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、
   前記第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、
   所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、
   前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、
   を含むことを特徴とする制御回路。
3. 前記乗算器は、
   第１、第２バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、前記第１、第２バイポーラトランジスタそれぞれのコレクタと接続された第４、第５バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、
   前記第３電流に応じた電流の経路上に設けられ、そのエミッタが前記第１バイポーラトランジスタのベースと接続され、そのベースが前記第２バイポーラトランジスタのコレクタに接続された第３バイポーラトランジスタと、
   前記第２電流に応じた電流の経路上に設けられ、そのエミッタが前記第２バイポーラトランジスタのベースと接続された第６バイポーラトランジスタと、
   前記第１電流に応じた電流の経路上に設けられ、そのエミッタが前記第６バイポーラトランジスタのベースと接続され、そのベースが、前記第４、第５バイポーラトランジスタと共通にバイアスされた第７バイポーラトランジスタと、
   を含み、
   前記第１、第４バイポーラトランジスタに流れる電流に応じて前記第４電流を生成し、
   前記第４抵抗は、前記第４電流の経路上に設けられることを特徴とする請求項１または２に記載の制御回路。
4. ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
   全波整流波形を有する第１電圧を受ける入力電圧検出端子と、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
   前記第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、
   前記第１電圧と前記第２電圧を乗算し、前記第３電圧で除算することにより、第４電圧を生成する乗除算回路と、
   前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と、前記第４電圧とを比較するコンパレータと、
   所定の周期ごとにスイッチングトランジスタをオンし、コンパレータの出力に応じて、前記第２検出電圧が前記第４電圧より高くなるごとにスイッチングトランジスタをオフする駆動回路と、
   を備え、
   前記乗除算回路は、
   前記第１電圧に比例した第１電流を生成する第１電圧／電流変換回路と、
   前記第２電圧に比例した第２電流を生成する第２電圧／電流変換回路と、
   前記第３電圧に比例した第３電流を生成する第３電圧／電流変換回路と、
   前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流に比例した前記第４電圧を生成する乗算器と、
   を含むことを特徴とする制御回路。
5. ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
   全波整流波形を有する第１電圧を受ける入力電圧検出端子と、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
   前記第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、
   前記第１電圧と前記第２電圧を乗算し、前記第３電圧で除算することにより、第４電圧を生成する乗除算回路と、
   前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、
   前記誤差信号にもとづき、スイッチングトランジスタを駆動する駆動回路と、
   を備え、
   前記乗除算回路は、
   前記第１電圧に比例した第１電流を生成する第１電圧／電流変換回路と、
   前記第２電圧に比例した第２電流を生成する第２電圧／電流変換回路と、
   前記第３電圧に比例した第３電流を生成する第３電圧／電流変換回路と、
   前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流に比例した前記第４電圧を生成する乗算器と、
   を含むことを特徴とする制御回路。
6. 前記乗算器は、
   第１、第２バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、前記第１、第２バイポーラトランジスタそれぞれのコレクタと接続された第４、第５バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、
   前記第３電流に応じた電流の経路上に設けられ、そのエミッタが前記第１バイポーラトランジスタのベースと接続され、そのベースが前記第２バイポーラトランジスタのコレクタに接続された第３バイポーラトランジスタと、
   前記第２電流に応じた電流の経路上に設けられ、そのエミッタが前記第２バイポーラトランジスタのベースと接続された第６バイポーラトランジスタと、
   前記第１電流に応じた電流の経路上に設けられ、そのエミッタが前記第６バイポーラトランジスタのベースと接続され、そのベースが、前記第４、第５バイポーラトランジスタと共通にバイアスされた第７バイポーラトランジスタと、
   を含み、
   前記第１、第４バイポーラトランジスタに流れる電流に応じて前記第４電流を生成することを特徴とする請求項４または５に記載の制御回路。
7. 前記電圧レベル判定回路は、
   それぞれが、前記第１電圧がそれぞれに設定されたしきい値電圧より高いときにアサートされる比較信号を生成する、複数のコンパレータと、
   それぞれが、対応する前記比較信号がアサートされるとその状態をラッチするともに、所定の周期ごとにリセットされる、複数のラッチ回路と、
   前記複数のラッチ回路の状態に応じたレベルの前記第３電圧を生成する電圧生成部と、
   を含むことを特徴とする請求項１から６のいずれかに記載の制御回路。
8. 前記電圧レベル判定回路は、起動開始からある期間、前記第３電圧を最も高いレベルに設定することを特徴とする請求項１から７のいずれかに記載の制御回路。
9. ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
   全波整流波形を有する第１電圧を受ける入力電圧検出端子と、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
   前記第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、
   前記第１電圧と前記第２電圧を乗算し、前記第３電圧で除算することにより、第４電圧を生成する乗除算回路と、
   前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と、前記第４電圧とを比較するコンパレータと、
   所定の周期ごとにスイッチングトランジスタをオンし、コンパレータの出力に応じて、前記第２検出電圧が前記第４電圧より高くなるごとにスイッチングトランジスタをオフする駆動回路と、
   を備え、
   前記電圧レベル判定回路は、起動開始からある期間、前記第３電圧を最も高いレベルに設定することを特徴とする制御回路。
10. ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
    全波整流波形を有する第１電圧を受ける入力電圧検出端子と、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
    前記第１電圧の振幅レベルに応じた離散的なレベルをとる第３電圧を生成する電圧レベル判定回路と、
    前記第１電圧と前記第２電圧を乗算し、前記第３電圧で除算することにより、第４電圧を生成する乗除算回路と、
    前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、
    前記誤差信号にもとづき、スイッチングトランジスタを駆動する駆動回路と、
    を備え、
    前記電圧レベル判定回路は、起動開始からある期間、前記第３電圧を最も高いレベルに設定することを特徴とする制御回路。
11. スイッチングトランジスタを含むＤＣ／ＤＣコンバータの出力回路と、
    前記スイッチングトランジスタを駆動する請求項１から１０のいずれかに記載の制御回路と、
    を備えることを特徴とする力率改善回路。
12. 商用交流電圧を全波整流する整流回路と、
    前記整流回路の出力電圧を受ける請求項１１に記載の力率改善回路と、
    前記力率改善回路の出力電圧を受け、それを降圧または昇圧した電圧を負荷に供給するＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電子機器。

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