JP5698594B2 - 力率改善回路およびその制御回路、それらを用いた電子機器 - Google Patents
力率改善回路およびその制御回路、それらを用いた電子機器 Download PDFInfo
- Publication number
- JP5698594B2 JP5698594B2 JP2011100930A JP2011100930A JP5698594B2 JP 5698594 B2 JP5698594 B2 JP 5698594B2 JP 2011100930 A JP2011100930 A JP 2011100930A JP 2011100930 A JP2011100930 A JP 2011100930A JP 5698594 B2 JP5698594 B2 JP 5698594B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- circuit
- resistor
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012937 correction Methods 0.000 title claims description 17
- 238000001514 detection method Methods 0.000 claims description 43
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 238000012545 processing Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 2
- 101100205847 Mus musculus Srst gene Proteins 0.000 description 1
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 1
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Images
Description
この構成によれば、第1電流と第2電流を乗算し、第3電流により除算することにより第4電流を生成できる。
電流/電圧変換回路の入力電圧範囲には下限値が存在するところ、交流電圧はゼロボルト付近まで低下するため、交流電圧をそのまま電流/電圧変換回路に入力すると、全高調波歪みが大きくなる。オフセット回路を設けることにより、全高調波歪みを低減できる。
この場合、DC/DCコンバータの出力電圧の上昇を抑制できる。
この場合、DC/DCコンバータの負荷の急峻な変動の影響を低減できる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
電子機器1は、たとえばテレビや冷蔵庫、エアコンなどの家電製品やコンピュータである。電子機器1は、マイコン2、信号処理回路4、DC/DCコンバータ100、整流回路102、PFC(力率改善回路)200を備える。電子機器1は、DC/DCコンバータ100の絶縁トランス(不図示)を境界として、互いに絶縁される1次側と2次側に分けられている。
PFC回路200は、昇圧型DC/DCコンバータを含み、主として、制御回路210、出力回路212を備える。出力回路212は、インダクタL1、ダイオードD1、キャパシタC1およびスイッチングトランジスタM1を含む一般的なトポロジーであるため、詳細な説明は省略する。スイッチングトランジスタM1のスイッチングにより、入力電圧VACが降圧され、出力電圧VDCが生成される。なおPFC回路200は、構成はDC/DCコンバータと言えるが、その入力電圧VACは全波整流された交流電圧であり、出力電圧VDCは直流電圧であることから、動作はAC/DCコンバータと言える。
I1=K1×V1/R1 …(1)
K1は比例定数である。
第2V/I変換回路12は、第2抵抗R2を含み、第2電圧V2を第2抵抗R2に印加することにより第2電流I2に変換する。
I2=K2×V2/R2 …(2)
K2は比例定数である。
I3=K3×VBGR/R3 …(3)
K3は比例定数である。
V4=I4×R4 …(4)
ランプ波形生成部42は、所定の周波数(たとえば65kHz)を有するのこぎり波、あるいは三角波の周期電圧VRAMPを生成する。コンパレータ44は、誤差電圧VERRと周期電圧VRAMPを比較し、交点ごとにレベルが遷移するリセット信号SRSTを生成する。リセット信号SRSTは、VERRがVRAMPを下から横切るごとに、ポジティブエッジを有する。
このPWM信号SPWMのデューティ比は、第1誤差増幅回路18を含むフィードバックループと、第2誤差増幅回路30を含むフィードバックループによって、第1検出電圧VSが基準電圧VREFと一致し、かつスイッチングトランジスタM1に流れる電流IM1の包絡線波形が、全波整流された入力電圧VACの波形と一致するように調節される。
オフセット回路16は、抵抗R1を介して、全波整流された交流電圧VACが分圧された入力電圧VBOを受け、それをオフセットして第1電圧V1を生成する。
IM11=V1/R1
I1=V1/R1 …(1a)
I2=V2/R2 …(2a)
I3=VBGR/R3 …(3a)
誤差増幅器EA1は、基準電圧VREFと第1検出電圧VSの誤差を増幅する。出力バッファ19は、プッシュプル形式を有しており、誤差増幅器EA1の出力に応じた第2電圧V2を生成する。
VF1+VF3+VF5=VF2+VF8+VF7 …(5)
が成り立つ。バイポーラトランジスタに流れるコレクタ電流は、
IC∝Is×exp(VF/VT) …(6)
VT=kT
Is:飽和電流
q:電子の電荷(1.602×10−19[C])
k:ボルツマン定数(1.38×10−23[J/K]
T:絶対温度([K])
IC1×IC3×IC5=IC2×IC6×IC7 …(7)
ここで、トランジスタQ2とQ5は同じ電流経路上に設けられるため、IC2=IC5が成り立ち、式(8)、(9)を得る。
IC1×IC3=IC6×IC7 …(8)
IC1=IC6×IC7/IC3 …(9)
IC7=I1’=I1
IC6=I2’=I2
IC3=I3’=I3
が成り立つから、式(10)が得られる。
IC1=I2×I1/I3 …(10)
この第1トランジスタQ1に流れる電流IC1が、トランジスタQ8、Q9を含むカレントミラー回路CM44のミラー比が1であるとき、式(11)を得る。
I4=IC1=I2×I1/I3 …(11)
I4=(V1×V2)/V3×R3/(R1×R2) …(12)
V4=(V1×V2)/V3×(R3×R4)/(R1×R2) …(13)
分圧された交流電圧VBOは、全波整流波形を有するため、実質的にゼロボルトまで低下する。仮に交流電圧VBOを直接第1V/I変換回路10に入力すると、演算増幅器OA1の入力電圧範囲から外れ、不感帯で動作することになるため、第1電流I1が、きれいな全波整流波形とはならずに歪んでしまう。この歪みは、全高調波歪み(THD)を悪化させる。これに対して実施の形態に係る制御回路210では、オフセット回路16を設けたことにより第1V/I変換回路10が不感帯で動作するのを防止することができ、全高調波歪みを改善できる。
Claims (8)
- DC/DCコンバータを有する力率改善回路の制御回路であって、
全波整流波形を有する第1電圧を、第1抵抗に印加することにより第1電流を生成する第1電圧/電流変換回路と、
前記DC/DCコンバータの出力電圧に応じた第1検出電圧と所定の基準電圧との誤差を増幅し、第2電圧を生成する第1誤差増幅回路と、
前記第2電圧を第2抵抗に印加することにより第2電流を生成する第2電圧/電流変換回路と、
所定の電圧を第3抵抗に印加することにより第3電流を生成する第3電圧/電流変換回路と、
前記第1電流と前記第2電流を乗算し、前記第3電流により除算した第4電流を生成し、当該第4電流を第4抵抗に流すことにより、第4電圧を生成する乗算器と、
前記DC/DCコンバータのスイッチング素子に流れる電流に応じた第2検出電圧と前記第4電圧との誤差を増幅し、誤差信号を生成する第2誤差増幅回路と、
前記誤差信号にもとづき、前記スイッチング素子を駆動する駆動回路と、
を備えることを特徴とする制御回路。 - DC/DCコンバータを有する力率改善回路の制御回路であって、
全波整流波形を有する第1電圧を、第1抵抗に印加することにより第1電流を生成する第1電圧/電流変換回路と、
前記DC/DCコンバータの出力電圧に応じた第1検出電圧と所定の基準電圧との誤差を増幅し、第2電圧を生成する第1誤差増幅回路と、
前記第2電圧を第2抵抗に印加することにより第2電流を生成する第2電圧/電流変換回路と、
所定の電圧を第3抵抗に印加することにより第3電流を生成する第3電圧/電流変換回路と、
前記第1電流と前記第2電流を乗算し、前記第3電流により除算した第4電流を生成し、当該第4電流を第4抵抗に流すことにより、第4電圧を生成する乗算器と、
前記DC/DCコンバータのスイッチング素子に流れる電流に応じた第2検出電圧と、前記第4電圧とを比較するコンパレータと、
所定の周期ごとに前記スイッチング素子をオンし、前記コンパレータの出力に応じて、前記第2検出電圧が前記第4電圧より高くなるごとに前記スイッチング素子をオフする駆動回路と、
を備えることを特徴とする制御回路。 - 前記乗算器は、
第1、第2バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、前記第1、第2バイポーラトランジスタそれぞれのコレクタと接続された第4、第5バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、
前記第3電流に応じた電流の経路上に設けられ、そのエミッタが前記第1バイポーラトランジスタのベースと接続され、そのベースが前記第2バイポーラトランジスタのコレクタに接続された第3バイポーラトランジスタと、
前記第2電流に応じた電流の経路上に設けられ、そのエミッタが前記第2バイポーラトランジスタのベースと接続された第6バイポーラトランジスタと、
前記第1電流に応じた電流の経路上に設けられ、そのエミッタが前記第6バイポーラトランジスタのベースと接続され、そのベースが、前記第4、第5バイポーラトランジスタと共通にバイアスされた第7バイポーラトランジスタと、
を含み、
前記第1、第4バイポーラトランジスタに流れる電流に応じて前記第4電流を生成し、
前記第4抵抗は、前記第4電流の経路上に設けられることを特徴とする請求項1または2に記載の制御回路。 - 交流電圧を全波整流して得られる電圧を、高電位側にオフセットさせ、前記第1電圧を生成するオフセット回路をさらに備えることを特徴とする請求項1から3のいずれかに記載の制御回路。
- 前記第1誤差増幅回路は、前記第1検出電圧が第1しきい値電圧より低いときオン状態となり、前記第2電圧を上昇させる第1電流源を含むことを特徴とする請求項1から4のいずれかに記載の制御回路。
- 前記第1誤差増幅回路は、前記第1検出電圧が第2しきい値電圧より高いときオン状態となり、前記第2電圧を低下させる第2電流源を含むことを特徴とする請求項1から5のいずれかに記載の制御回路。
- スイッチング素子を含むDC/DCコンバータの出力回路と、
前記スイッチング素子を駆動する請求項1から6のいずれかに記載の制御回路と、
を備えることを特徴とする力率改善回路。 - 商用交流電圧を整流する整流回路と、
前記整流回路の出力電圧を受ける請求項7に記載の力率改善回路と、
前記力率改善回路の出力電圧を受け、それを降圧した電圧を負荷に供給するDC/DCコンバータと、
を備えることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011100930A JP5698594B2 (ja) | 2011-02-08 | 2011-04-28 | 力率改善回路およびその制御回路、それらを用いた電子機器 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011025018 | 2011-02-08 | ||
JP2011025018 | 2011-02-08 | ||
JP2011100930A JP5698594B2 (ja) | 2011-02-08 | 2011-04-28 | 力率改善回路およびその制御回路、それらを用いた電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012182967A JP2012182967A (ja) | 2012-09-20 |
JP5698594B2 true JP5698594B2 (ja) | 2015-04-08 |
Family
ID=47013687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011100930A Active JP5698594B2 (ja) | 2011-02-08 | 2011-04-28 | 力率改善回路およびその制御回路、それらを用いた電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5698594B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6185233B2 (ja) * | 2012-11-20 | 2017-08-23 | ローム株式会社 | 発光装置の制御回路、それを用いた発光装置および電子機器 |
JP6189591B2 (ja) * | 2012-11-20 | 2017-08-30 | ローム株式会社 | 発光装置の制御回路、それを用いた発光装置および電子機器、発光装置の制御方法 |
KR102175887B1 (ko) * | 2013-10-16 | 2020-11-09 | 서울시립대학교 산학협력단 | Pfc 제어회로, 액티브 pfc 회로 및 pfc 제어 방법 |
JP6382059B2 (ja) | 2014-10-16 | 2018-08-29 | ローム株式会社 | スイッチング電源回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11103571A (ja) * | 1997-09-29 | 1999-04-13 | Hitachi Ltd | 電圧変換回路 |
JP5163283B2 (ja) * | 2008-05-22 | 2013-03-13 | サンケン電気株式会社 | 力率改善回路 |
-
2011
- 2011-04-28 JP JP2011100930A patent/JP5698594B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012182967A (ja) | 2012-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5774904B2 (ja) | 力率改善回路およびその制御回路、それらを用いた電子機器 | |
US9847708B2 (en) | PFC circuit | |
US6946819B2 (en) | Device for the correction of the power factor in power supply units with forced switching operating in transition mode | |
US7279868B2 (en) | Power factor correction circuits | |
JP6447095B2 (ja) | スイッチング電源回路 | |
US7307405B2 (en) | Transition mode operating device for the correction of the power factor in switching power supply units | |
JP5400833B2 (ja) | スイッチング電源回路、半導体装置、led照明装置 | |
JP2006067730A (ja) | 力率改善回路 | |
JP2019054573A (ja) | 力率改善回路及びこれを使用したスイッチング電源装置 | |
CN105827123A (zh) | 电源变换电路及其驱动控制电路 | |
US20160218617A1 (en) | Power supply circuit with pfc function, and automatic gain control circuit therefor and control method thereof | |
US20140063868A1 (en) | Power supply apparatus with power factor correction and pulse width modulation mechanism and method thereof | |
US9673697B2 (en) | AC/DC power conversion methods and apparatus | |
CN110719020B (zh) | 控制电路及控制方法 | |
JP5698594B2 (ja) | 力率改善回路およびその制御回路、それらを用いた電子機器 | |
CN112152440A (zh) | 断续导电模式和连续导电模式的功率因数校正器电路 | |
JP2010233368A (ja) | スイッチング電源 | |
US10734888B1 (en) | Power factor corrector circuit with discontinuous and continuous conduction modes based on desired peak and input currents | |
JP5701326B2 (ja) | 負荷駆動装置 | |
WO2018207880A1 (ja) | リップル注入回路、スイッチング制御回路、発振回路、及びこれらを備えた電子機器 | |
JP2007028864A (ja) | 昇圧チョッパ型力率改善電源装置 | |
JP3472517B2 (ja) | 直流安定化電源装置 | |
JP5495037B2 (ja) | 力率改善回路 | |
JP3045204B2 (ja) | スイッチング電源装置 | |
JPH08331849A (ja) | 整流回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140407 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150130 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150213 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5698594 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |