JP2005218252A - 力率改善回路及び電源装置 - Google Patents

Abstract

【課題】回路を安定に制御でき且つ配線数を減少できる力率改善回路及び電源装置を提供する。
【解決手段】交流電源Ｖａｃに流れる電流又は整流回路Ｂに流れる電流又はスイッチＱ１に流れる電流を検出する電流検出抵抗Ｒｓｈと、出力電圧Ｅｏに比例した制御電圧を生成する制御電圧生成部Ｈと、制御電圧を電源電圧として動作する制御回路１０ａとを備え、制御回路は、制御電圧生成部の制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する出力電圧検出オペアンプ１１と、誤差電圧の値に応じて利得を可変することにより電流検出抵抗で検出された電流に比例した電圧を増幅する可変利得増幅器１５と、可変利得増幅器の出力の値に応じてパルス幅を制御したパルス信号を生成し、該パルス信号をスイッチＱ１に印加して出力電圧を所定電圧に制御するパルス幅変調器１４とを有する。
【選択図】図１

Description

本発明は、簡単で安価な力率改善回路及び電源装置に関し、特にその制御回路を構成する技術に関する。

図２１に従来の力率改善回路の構成図を示す（特許文献１）。図２１に示す力率改善回路において、交流電源Ｖａｃの交流電圧を整流する全波整流回路Ｂの出力両端Ｐ１及びＰ２には、昇圧リアクトルＬ１とＭＯＳＦＥＴ等からなるスイッチＱ１と電流検出抵抗Ｒｓｈからなる直列回路が接続されている。スイッチＱ１の両端（ドレイン−ソース間）には、ダイオードＤｏと平滑コンデンサＣｏとからなる直列回路が接続され、平滑コンデンサＣｏの両端には、負荷Ｒｏが接続されている。ダイオードＤｏと平滑コンデンサＣｏとで整流平滑回路を構成している。スイッチＱ１は、制御回路１０のＰＷＭ制御によりオン／オフするようになっている。

電流検出抵抗Ｒｓｈは、全波整流回路Ｂの負極側出力端Ｐ２とスイッチＱ１の一端及び平滑コンデンサＣｏの一端との間に接続され、全波整流回路Ｂに流れる入力電流を検出する。

制御回路１０は、出力電圧検出オペアンプ１１、乗算器１２、電流検出オペアンプ１３、パルス幅変調器１４を有して構成されている。

出力電圧検出オペアンプ１１は、平滑コンデンサＣｏの電圧と所定の基準電圧Ｖｒｅｆとの誤差を増幅し、誤差電圧を生成して乗算器１２に出力する。乗算器１２は、出力電圧検出オペアンプ１１からの誤差電圧と全波整流回路Ｂの正極側出力端Ｐ１からの全波整流電圧とを乗算して乗算出力電圧を電流検出オペアンプ１３に出力する。

電流検出オペアンプ１３は、電流検出抵抗Ｒｓｈで検出した入力電流に比例した電圧と乗算器１２からの乗算出力電圧との誤差を増幅し、誤差電圧を生成してこの誤差電圧を比較入力信号としてパルス幅変調器１４に出力する。

パルス幅変調器１４は、その内部で発生される三角波信号と電流検出オペアンプ１３からの比較入力信号とを比較する。そして、比較入力信号の値が三角波信号の値以上のときに例えばオンで、比較入力信号の値が三角波信号の値未満のときに例えばオフとなるパルス信号を生成し、該パルス信号をスイッチＱ１のゲートに印加する。

交流電源Ｖａｃの入力電圧（交流電圧）を全波整流回路Ｂで整流した全波整流電圧は、半サイクル毎に正弦波の形をしている。乗算器１２は、全波整流回路Ｂからの半サイクル正弦波電圧を入力し、また、出力電圧検出オペアンプ１１からの誤差電圧を入力し、この２つの電圧を乗算することにより正弦波の大きさを変えて出力する。電流検出オペアンプ１３は、乗算器１２からの半サイクル正弦波電圧と入力電流によって発生した電流検出抵抗Ｒｓｈに比例した電圧とを比較して、入力電流が半サイクルの正弦波になるように制御している。これにより、電流検出抵抗Ｒｓｈに流れる入力電流を半サイクル毎に交流電源Ｖａｃの入力電圧と相似形の正弦波にすることができるので、力率を改善できる。

次に、このように構成された従来の力率改善回路の動作を説明する。まず、スイッチＱ１がオンすると、Ｂ→Ｌ１→Ｑ１→Ｒｓｈ→Ｂに電流が流れる。この電流は、時間の経過とともに直線的に増大していく。

次に、スイッチＱ１は、オン状態からオフ状態に変わるとき、昇圧リアクトルＬ１に誘起された電圧によりスイッチＱ１の電圧が上昇する。また、スイッチＱ１がオフとなるため、スイッチＱ１に流れる電流は零になる。また、Ｌ１→Ｄｏ→Ｃｏで電流が流れて、負荷Ｒｏに電力が供給される。

なお、従来の力率改善回路の関連技術として例えば、特許文献２がある。
特開２０００−３７０７２号（図５） 特開平３−２８４１６８号（第１図）

しかしながら、図２１に示す昇圧型の力率改善回路は、（１）電流検出抵抗Ｒｓｈで電流を検出して、電流検出オペアンプ１３、パルス幅変調器１４を通り、スイッチＱ１をＰＷＭ制御して、電流をコントロールするループ、（２）平滑コンデンサＣｏの出力電圧を検出して出力電圧検出オペアンプ１１、乗算器１２、電流検出オペアンプ１３、パルス幅変調器１４を通ってスイッチＱ１を制御し出力電圧をコントロールするループ、（３）全波整流回路Ｂからの電圧を検出して乗算器１２、パルス幅変調器１４を通ってスイッチＱ１を制御し出力電圧をコントロールするループの３つの負帰還ループを有している。このため、力率改善回路の部品点数が多く、力率改善回路を安定に制御することが困難である。また、力率改善回路の部品点数が多いため、回路の調整が複雑化している。

本発明は、負帰還ループを減らすことにより回路を安定に制御できるとともに、配線数を減らすことができる力率改善回路を提供することにある。また、本発明は、ＩＣ（集積回路）化したときにＩＣの接続ピン数を減らすことができ、汎用の３端子パッケージを使用できる力率改善回路を提供することにある。また、本発明は、力率改善回路を有する電源装置を提供することにある。

本発明は上述した課題を解決するために以下の構成とした。請求項１の発明は、交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、整流平滑回路により直流の出力電圧を得る力率改善回路であって、前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、前記出力電圧に比例した制御電圧を生成する制御電圧生成手段と、前記制御電圧生成手段の制御電圧により動作する制御回路とを備え、前記制御回路は、前記制御電圧生成手段の制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、前記誤差電圧生成手段の誤差電圧の値に応じて利得を可変することにより前記電流検出手段で検出された電流に比例した電圧を増幅する可変利得増幅手段と、前記可変利得増幅手段の出力の値に応じてパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を所定電圧に制御するパルス幅制御手段とを有することを特徴とする。

請求項１の発明によれば、可変利得増幅手段には、電流検出手段により検出された電流に比例した電圧（半サイクルの正弦波電圧）と誤差電圧生成手段からの誤差電圧（直流電圧）とが入力される。可変利得増幅手段は、誤差電圧生成手段の誤差電圧の値に応じて利得を可変することにより、電流検出手段で検出した電流に比例した電圧を増幅する。このため、可変利得増幅手段は、入力と相似形の半サイクルの正弦波の電圧をパルス幅制御手段に出力する。即ち、入力電流波形とパルス幅制御手段の入力電圧波形とが相似形となるので、力率が改善される。

また、誤差電圧生成手段、可変利得増幅手段、パルス幅制御手段の３つの構成部品で制御回路を構成できるので、部品点数を削減でき簡単な構成となり、安価で且つ回路の調整が簡単になる。また、負帰還ループを減らすことができるため、回路を安定に制御できる。また、制御電圧生成手段で生成された制御電圧を制御回路の電源電圧として使用することにより配線数を減らすことができ、回路のＩＣ化も容易になり、安価なＩＣを提供できる。

請求項２の発明は、請求項１記載の力率改善回路において、前記制御回路は、前記電流検出手段で検出された電流のピーク値を検出して該電流のピーク値に比例した電圧を前記可変利得増幅手段に出力するピーク検出手段を有することを特徴とする。

請求項３の発明は、請求項２記載の力率改善回路において、前記ピーク検出手段は、スイッチング素子を有し、該スイッチング素子のオン抵抗により前記電流のピーク値に比例した電圧を出力することを特徴とする。

請求項４の発明は、請求項３記載の力率改善回路において、前記ピーク検出手段は、前記スイッチのオン時に流れる電流をオフ時に保持し、前記入力電流と近似の波形を有する電圧を出力することを特徴とする。

請求項５の発明は、交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、整流平滑回路により直流の出力電圧を得る力率改善回路であって、前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、前記出力電圧に比例した制御電圧を生成する制御電圧生成手段と、前記制御電圧生成手段の制御電圧により動作する制御回路とを備え、前記制御回路は、前記制御電圧生成手段の制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、前記誤差電圧生成手段の誤差電圧と前記電流検出手段で検出された電流に比例した電圧との差を算出する差算出手段と、前記差算出手段で算出された差に略反比例するオフ時間を有するようにパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を所定電圧に制御するパルス幅制御手段とを有することを特徴とする。

請求項６の発明は、請求項２乃至請求項５のいずれか１項記載の力率改善回路において、前記スイッチ、前記電流検出手段及び前記制御回路を３端子パッケージに実装したことを特徴とする。

請求項７の発明は、交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、第１整流平滑回路により直流の出力電圧を得る力率改善回路と、前記力率改善回路からの直流の出力電圧を別の直流の出力電圧に変換して出力するコンバータ回路とを備えた電源装置であって、前記力率改善回路は、制御電圧により動作する第１制御回路を備え、前記第１制御回路は、前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、前記制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、前記誤差電圧生成手段の誤差電圧の値に応じて利得を可変することにより前記電流検出手段で検出された電流に比例した電圧を増幅する可変利得増幅手段と、前記可変利得増幅手段の出力の値に応じてパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を第１所定電圧に制御するパルス幅制御手段と、前記電流検出手段で検出された電流のピーク値を検出して該電流のピーク値に比例した電圧を前記可変利得増幅手段に出力するピーク検出手段とを有し、前記コンバータ回路は、前記第１整流平滑回路にトランスの１次巻線を介して接続された主スイッチと、前記トランスの２次巻線の電圧を整流平滑して前記別の直流の出力電圧を得る第２整流平滑回路と、前記主スイッチをオン／オフ制御することにより前記第２整流平滑回路の出力電圧を第２所定電圧に制御する第２制御回路と、前記トランスの３次巻線の電圧を前記制御電圧として前記第１制御回路に供給する電源供給部とを有することを特徴とする。

請求項８の発明は、交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、第１整流平滑回路により直流の出力電圧を得る力率改善回路と、前記力率改善回路からの直流の出力電圧を別の直流の出力電圧に変換して出力するコンバータ回路とを備えた電源装置であって、前記力率改善回路は、制御電圧により動作する第１制御回路を備え、前記第１制御回路は、前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、前記制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、前記誤差電圧生成手段の誤差電圧と前記電流検出手段で検出された電流に比例した電圧との差を算出する差算出手段と、前記差算出手段で算出された差に略反比例するオフ時間を有するようにパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を第１所定電圧に制御するパルス幅制御手段とを有し、前記コンバータ回路は、前記第１整流平滑回路にトランスの１次巻線を介して接続された主スイッチと、前記トランスの２次巻線の電圧を整流平滑して前記別の直流の出力電圧を得る第２整流平滑回路と、前記主スイッチをオン／オフ制御することにより前記第２整流平滑回路の出力電圧を第２所定電圧に制御する第２制御回路と、前記トランスの３次巻線の電圧を前記制御電圧として前記第１制御回路に供給する電源供給部とを有することを特徴とする。

請求項９の発明は、請求項７又は請求項８記載の電源装置において、前記第１制御回路を３端子パッケージに実装したことを特徴とする。

本発明によれば、力率を改善でき、負帰還ループを減らすことにより回路を安定に制御できるとともに、配線数を減らすことができる力率改善回路を提供できる。また、ＩＣ化したときにＩＣの接続ピン数を減らすことができ、汎用の３端子パッケージを使用できる力率改善回路を提供できる。また、力率改善回路を有する電源装置を提供することができる。

以下、本発明に係る力率改善回路及び力率改善回路を有する電源装置の実施の形態を図面を参照して詳細に説明する。

図１に示す実施例１の力率改善回路は、図２１に示す従来の力率改善回路に対して、制御電圧生成部Ｈを追加するとともに、制御回路１０ａの構成を変更している。なお、図１に示すその他の構成は、図２１に示す構成と同一であるので、同一部分には同一符号を付し、その詳細な説明は省略する。

制御電圧生成部Ｈは、本発明の制御電圧生成手段に対応し、ダイオードＤｏと平滑コンデンサＣｏとからなる整流平滑回路の出力側に接続されている。制御電圧生成部Ｈは、トランジスタＱｄ、抵抗Ｒｄ１及び抵抗Ｒｄ２を有して構成されている。トランジスタＱｄのコレクタは平滑コンデンサＣｏの一方の端子（接地側でない方の端子）に接続され、トランジスタＱｄのエミッタは制御回路１０ａに接続されている。トランジスタＱｄのコレクタと接地間には抵抗Ｒｄ１と抵抗Ｒｄ２との直列回路が接続され、抵抗Ｒｄ１と抵抗Ｒｄ２との接続点は、トランジスタＱｄのベースに接続されている。

トランジスタＱｄは、平滑コンデンサＣｏの両端電圧を抵抗Ｒｄ１と抵抗Ｒｄ２とで分割した電圧、即ち出力電圧に比例した電圧がベースに印加されてオンし、出力電圧に比例した電圧である制御電圧をエミッタを介して制御回路１０ａに供給する。制御電圧生成部Ｈの制御電圧は、制御回路１０ａの内部の各回路の電源電圧として使用されるようになっている。

制御回路１０ａは、出力電圧検出オペアンプ１１、パルス幅変調器１４及び可変利得増幅器１５を有して構成されている。

出力電圧検出オペアンプ１１は、本発明の誤差電圧生成手段に対応し、制御電圧生成部Ｈから制御回路１０ａに供給される制御電圧と所定の基準電圧Ｖｒｅｆとの誤差を増幅し、誤差電圧を生成して可変利得増幅器１５に出力する。

可変利得増幅器１５は、出力電圧検出オペアンプ１１からの誤差電圧の値に応じて利得（ゲイン）を可変することにより、電流検出抵抗Ｒｓｈで検出された入力電流に比例した電圧を増幅して増幅出力を比較入力信号としてパルス幅変調器１４に出力する。可変利得増幅器１５の具体例については、後述する。

パルス幅変調器１４は、図２に示すように、三角波信号を発生する三角波発振器１４１と、この三角波発振器１４１からの三角波信号を非反転入力端子（＋）に入力し、可変利得増幅器１５からの比較入力信号を反転入力端子（−）に入力し、三角波信号の値が比較入力信号の値以上のときに例えばオン（Ｈレベル）で、三角波信号の値が比較入力信号の値未満のときに例えばオフ（Ｌレベル、例えばゼロ）となるパルス信号を生成し、該パルス信号をスイッチＱ１のゲートに印加して平滑コンデンサＣｏの出力電圧を所定電圧に制御するコンパレータ１４２とを有する。

図４（ａ）と図４（ｂ）はパルス幅変調器１４の入出力特性の１例を示す図である。ここで、スイッチＱ１がオンしているデューティーサイクル（スイッチＱ１のスイッチング周期をＴ１とし、スイッチＱ１のオン時間をＴ２とすると、オン時比率Ｔ２／Ｔ１に相当する）をＤとすると、図４（ａ）は入力電圧ＥｓとデューティーサイクルＤが比例関係になっているパルス幅変調器１４の入出力特性であり、Ｅs＝Ｄの関係になる。図４（ｂ）は入力電圧ＥｓとデューティーサイクルＤとがＥs＝１−Ｄの関係になっているパルス幅変調器１４の入出力特性である。

図２に示すパルス幅変調器１４では、入出力波形は、図３の「出力１」のような波形になり、パルス幅変調器１４の入出力特性は図４（ａ）に示すような特性になる。

また、コンパレータ１４２は、比較入力信号の値が三角波信号の値以上のときに例えばオンで、比較入力信号の値が三角波信号の値未満のときに例えばオフとなるパルス信号を生成し、該パルス信号をスイッチＱ１のゲートに印加して平滑コンデンサＣｏの出力電圧を所定電圧に制御しても良い。即ち、図２に示すコンパレータ１４２の入力端子の「＋」と「−」を逆に接続すると、出力電圧は反転し、入出力波形は、図３の「出力２」に示すような波形になり、入出力特性は図４（ｂ）のような特性になる。

次に、実施例１の力率改善回路の動作原理について説明する。ここでは、制御回路１０ａの動作について説明する。

まず、昇圧リアクトルＬ１の電流が連続して流れているものとすると、全波整流回路Ｂの両端電圧である入力電圧Ｅｉと、負荷Ｒｏの両端電圧である出力電圧Ｅｏとの関係は、Ｅｏ／Ｅｉ＝１／（１−Ｄ）となる。

また、パルス幅変調器１４の特性が図３に示すような特性であるとし、パルス幅変調器１４の入力電圧をＥｓとすると、Ｅｓ＝１−Ｄであるので、Ｅｓ＝１−Ｄ＝Ｅｉ／Ｅｏとなる。

出力電圧Ｅｏは、直流でほぼ一定値であり、入力電圧Ｅｉが半サイクルの正弦波であるので、入力電圧Ｅｓが半サイクルの正弦波となる。即ち、入力電圧Ｅｓは、可変利得増幅器１５の増幅出力であり、可変利得増幅器１５の一方の入力端子には電流検出抵抗Ｒｓｈの電圧Ｖｒｓｈが入力されている。このため、電流検出抵抗Ｒｓｈの電圧Ｖｒｓｈも半サイクルの正弦波となる。従って、電流検出抵抗Ｒｓｈに流れる入力電流は、入力電圧Ｅｉと比例して半サイクルの正弦波となるため、力率を改善することができる。

また、可変利得増幅器１５の他方の入力端子には、出力電圧検出オペアンプ１１からの誤差電圧が入力され、可変利得増幅器１５は、出力電圧検出オペアンプ１１からの誤差電圧の値に応じて利得を可変することができる。

もし、何らかの理由により出力電圧Ｅｏが下がった場合には、制御回路１０ａの制御電圧は「Ｅｏ・（Ｒｄ２／（Ｒｄ１＋Ｒｄ２））」となり、出力電圧検出オペアンプ１１は、出力電圧Ｅｏの低下に応じて誤差電圧を低下させる。そして、可変利得増幅器１５は、出力電圧検出オペアンプ１１からの誤差電圧の低下により利得を低下させて比較入力信号を出力し、パルス幅変調器１４は、可変利得増幅器１５からの比較入力信号の低下によりパルス信号の平均のデューティーサイクルＤを大きくする（図３に示す出力１の場合）。このため、スイッチＱ１のオンしている時間の割合が大きくなり、入力電流が増加する。その結果、出力電圧Ｅｏが上昇して、出力電圧Ｅｏが一定に保持される。

次に、力率改善回路の全体の動作を図５の各部の波形を参照しながら説明する。まず、交流電源Ｖａｃの正弦波の入力電圧Ｖｉが入力されると、正弦波の入力電流Ｉｉが流れる。そして、交流電源Ｖａｃの入力電圧Ｖｉが全波整流回路Ｂで整流されて全波整流電圧Ｅｉが出力される。

次に、スイッチＱ１をオンすると、Ｂ→Ｌ１→Ｑ１→Ｒｓｈ→Ｂと電流が流れる。次に、スイッチＱ１は、オン状態からオフ状態に変わるとき、昇圧リアクトルＬ１に誘起された電圧によりスイッチＱ１の電圧が上昇する。また、スイッチＱ１がオフとなるため、スイッチＱ１に流れる電流は零になる。また、Ｌ１→Ｄｏ→Ｃｏで電流が流れて、負荷Ｒｏに電力が供給される。

このようにスイッチＱ１をスイッチング周波数でオン／オフすることにより、電流検出抵抗Ｒｓｈの両端には半サイクルの正弦波電流が流れる。そして、可変利得増幅器１５の一端には、電流検出抵抗Ｒｓｈに流れる電流に比例した電圧（即ち図５の「可変利得増幅器入力２」で示す負の半サイクルの正弦波電圧）が入力される。また、可変利得増幅器１５の他端には、出力電圧検出オペアンプ１１からの誤差電圧（即ち、図５の「可変利得増幅器入力１」で示す正の直流電圧）が入力される。

そして、可変利得増幅器１５は、出力電圧検出オペアンプ１１からの誤差電圧の値に応じて利得を可変することにより、電流検出抵抗Ｒｓｈで検出した入力電流に比例した電圧を増幅する。図５に示すように、「可変利得増幅器出力」は、入力と相似形の半サイクルの正弦波の電圧として出力される。

次に、図５に示す「可変利得増幅器出力」がパルス幅変調器１４に入力されてパルス信号のパルス幅が制御される。このとき、パルス幅変調器１４は、図４（ｂ）に示すような特性を有しているため、スイッチＱ１のデューティーサイクルＤは、図５に示すようになる。図６に、この力率改善回路の実際の入力電圧Ｖｉと入力電流Ｉｉを示した。図６に示す波形では、零電流の付近が正弦波から僅かにずれているが、非常に正弦波に近く、力率、歪率共に良い結果を示した。

（可変利得増幅器の具体例）
図７は可変利得増幅器１５の一例を示す構成図である。図７（ａ）は可変利得増幅器１５の原理を示したもので、抵抗Ｒ１とこの抵抗Ｒ１に直列に接続された利得調整用の可変抵抗ＲＶとからなり、抵抗Ｒ１の一端が接続された入力端子１５１に入力信号が入力され、抵抗Ｒ１と可変抵抗ＲＶとの接続点から出力端子１５２に出力を取り出す。この場合には、利得は１未満である。

図７（ｂ）の例は、図７（ａ）に示すものを具体化したもので、ドレインとソースとゲートとを有しゲートに印加される電圧により抵抗値が変化するＦＥＴＱ２と、ＦＥＴＱ２のドレインに一端が接続された抵抗Ｒ１とを有し、抵抗Ｒ１の他端に接続された入力端子１５１に電流検出抵抗Ｒｓｈで検出された電流に比例した電圧が入力され、ＦＥＴＱ２のゲート端子１５３に出力電圧検出オペアンプ１１の誤差電圧が印加され、抵抗Ｒ１とＦＥＴＱ２のドレインとの接続点から出力端子１５２に出力を取り出す。

このようにＦＥＴＱ２のゲートに入力された電圧の値によりＦＥＴＱ２の抵抗値が変化するので、利得が変化する。

図８は可変利得増幅器の他の一例を示す構成図である。図８（ａ）は可変利得増幅器１５の原理を示したもので、可変抵抗ＲＶとこの可変抵抗ＲＶの一端に反転入力端子（−）が接続されたオペアンプ１５４とからなる。オペアンプ１５４の反転入力端子と出力端子との間には帰還抵抗Ｒ２が接続され、非反転入力端子（＋）は接地されている。可変抵抗ＲＶの一端に接続された入力端子１５１に入力信号が入力され、出力端子１５２から出力を取り出す。このときの利得は、Ｒ２／ＲＶである。

図８（ｂ）は、図８（ａ）に示すものを具体化した例で、ドレインとソースとゲートとを有しゲートに印加される電圧により抵抗値が変化するＦＥＴＱ３と、ＦＥＴＱ３のドレインに反転入力端子が接続され且つ該反転入力端子と出力端子との間に帰還抵抗Ｒ２が接続されたオペアンプ１５４とを有し、ＦＥＴＱ３のソースに接続された入力端子１５１に電流検出抵抗Ｒｓｈで検出された電流に比例した電圧が入力され、ＦＥＴＱ３のゲート端子１５３に出力電圧検出オペアンプ１１からの誤差電圧が印加され、出力端子１５２から出力を取り出す。

このようにＦＥＴＱ３のゲートに入力された電圧の値によりＦＥＴＱ３の抵抗値が変化するので、利得が大きく変化する。

図９は可変利得増幅器１５に用いられるＦＥＴの特性を示す図である。図９には、ＦＥＴのドレイン電圧Ｖｄとドレイン電流Ｉｄとの特性を示し、その特性がゲート−ソース間電圧Ｖｇｓの変化により変化している。即ち、ＦＥＴは、ゲート信号の大きさによりグラフの傾きが変わり抵抗値が変化する。

このように実施例１の力率改善回路によれば、力率を改善できるとともに、制御回路１０ａが出力電圧検出オペアンプ１１、可変利得増幅器１５、パルス幅変調器１４の３つの構成部品を有するのみで、図２１に示す制御回路１０に対して１点だけ部品点数を削減して簡単な構成とすることができ、安価で且つ回路の調整が簡単になる。

また、図２１に示す従来の力率改善回路の全波整流回路Ｂからの電圧を検出して乗算器１２に入力する負帰還ループを１つ減らすことができるため、この負帰還ループに起因する制御回路１０ａの不安定さもなくなり、２つの負帰還ループで力率改善回路を安定に制御できる。

また、制御回路１０ａにおいては、接続ピンＰＮ１〜ＰＮ４が設けられ、接続ピンＰＮ１は、電流検出抵抗Ｒｓｈの一端と可変利得増幅器１５とを接続する。接続ピンＰＮ２は、スイッチＱ１のゲートとパルス幅変調器１４とを接続する。接続ピンＰＮ３は、トランジスタＱｄのエミッタと出力電圧検出オペアンプ１１とを接続する。接続ピンＰＮ４は、基準電圧Ｖｒｅｆの負極（接地）に接続される。実施例１では、制御回路１０ａへの配線数が６本（図２１に示す制御回路１０）から４本に２本少なくなることにより制御回路１０ａのＩＣ化も容易になり、安価なＩＣを提供できる。また、制御回路１０ａをＩＣ化したときはＩＣの接続ピン（ＰＮ１〜ＰＮ４）の数も減らすことができ、安価なＩＣを提供できる。

図１０は実施例２の力率改善回路を示す構成図である。実施例２は、図１に示す実施例１とは入力電流の検出方法が異なり、スイッチＱ１に流れる電流を検出する方法である。以下では、図１に示す構成と同一部分には同一符号を付し、その詳細な説明は省略する。

図１０に示す力率改善回路において、交流電源Ｖａｃの交流電圧を整流する全波整流回路Ｂの出力両端には、昇圧リアクトルＬ１とダイオードＤｏと平滑コンデンサＣｏとからなる直列回路が接続され、平滑コンデンサＣｏの両端には、負荷抵抗Ｒｏが接続されている。また、ダイオードＤｏと平滑コンデンサＣｏとからなる整流平滑回路の出力側には、制御電圧生成部Ｈが設けられている。

制御回路１０ｂは、スイッチＱ１、電流検出抵抗Ｒｓｈ、ピーク検出器１６、出力電圧検出オペアンプ１１、可変利得増幅器１５、パルス幅変調器１４を有して構成されている。ピーク検出器１６は、本発明のピーク検出手段に対応する。

昇圧リアクトルＬ１とダイオードＤｏのアノードとの接続点には接続ピンＰＮ１を介してスイッチＱ１の一端（ドレイン）が接続され、スイッチＱ１の他端（ソース）は電流検出抵抗Ｒｓｈを介して接地されている。

ピーク検出器１６は、電流検出抵抗Ｒｓｈに流れる電流に比例した電圧を入力し、入力した電圧のピーク値を検出してピーク電圧として出力する。図１１はピーク検出器１６の一例を示す回路図である。このピーク検出器１６は、主スイッチＱｐ１、補助スイッチＱｐ２及びＱｐ３、抵抗Ｒｐ１並びにコンデンサＣｐ１から構成されている。

主スイッチＱｐ１は、ゲートに印加される電圧により抵抗値が変化するオン抵抗として機能するＦＥＴから構成されており、そのドレインは電源端子１６４に、ソースは接地端子１６３に、ゲートは電流検出抵抗Ｒｓｈに流れる電流に比例した電圧が入力される入力端子１６１にそれぞれ接続されている。

補助スイッチＱｐ２は、ＦＥＴから構成されており、そのドレインは電源端子１６４に、ソースは抵抗Ｒｐ１を介して接地端子１６３に、ゲートは入力端子１６１にそれぞれ接続されている。補助スイッチＱｐ３は、ＦＥＴから構成されており、そのドレインは出力端子１６２に、ソースは補助スイッチＱｐ２のソースに、ゲートは入力端子１６１にそれぞれ接続されている。補助スイッチＱｐ３のドレインと接地端子１６３との間にはコンデンサＣｐ１が接続されている。

このような構成のピーク検出器１６によれば、スイッチＱ１がオンすることにより、入力端子１６１から電流検出抵抗Ｒｓｈに流れる電流に比例した電圧が入力されると、主スイッチＱｐ１、補助スイッチＱｐ２及びＱｐ３がオンする。このとき、主スイッチＱｐ１の電圧降下に対応する電圧がコンデンサＣｐ１に蓄えられる。その後、スイッチＱ１がオフすることにより、主スイッチＱｐ１がオフすると、補助スイッチＱｐ２及びＱｐ３もオフし、主スイッチＱｐ１のオン時の電圧降下がピーク電圧としてコンデンサＣｐ１に保持される。コンデンサＣｐ１に保持されたピーク電圧が可変利得増幅器１５に入力される。

可変利得増幅器１５は、出力電圧検出オペアンプ１１からの誤差電圧の値に応じて利得を可変することにより、ピーク検出器１６からのピーク電圧を増幅して増幅出力を比較入力信号としてパルス幅変調器１４に出力する。

このように構成された実施例２の力率改善回路によれば、入力電流が交流電源周波数の正弦波になっていても、スイッチＱ１がスイッチング周波数（交流電源周波数より十分に高い周波数）でオン／オフされるので、スイッチＱ１に流れるドレイン電流もオン／オフされているから、ドレイン電流の平均電流は、正弦波にならない。

このため、ピーク検出器１６は、電流検出抵抗Ｒｓｈの電圧のピーク値をスイッチング周波数毎にサンプリングして各ピーク値を結ぶ曲線が正弦波となるピーク電圧を出力する。即ち、ピーク電圧を入力電流とほぼ同じ正弦波にすることができる。そして、ピーク検出器１６からのピーク電圧を可変利得増幅器１５に入力することによって、入力電流を正弦波に制御することができる。

また、制御回路１０ｂは、昇圧リアクトルＬ１とダイオードＤｏのアノードとの接続点とスイッチＱ１のドレインとを接続するための接続ピンＰＮ１、トランジスタＱｄのエミッタと出力電圧検出オペアンプ１１とを接続するための接続ピンＰＮ２、及び基準電圧Ｖｒｅｆの負極とグランドに接続するための接続ピンＰＮ３の３本の接続ピンですみ、３端子での構成が可能になる。また、スイッチＱ１、電流検出抵抗Ｒｓｈ、ピーク検出器１６、出力電圧検出オペアンプ１１、可変利得増幅器１５、パルス幅変調器１４を有する制御回路１０ｂをＩＣ化することで構成がさらに簡単で安価になり、ＴＯ−３等の汎用のパッケージに実装可能になる。これによって、小型で安価なＰＦＣモジュールの製作が可能となる。

図１２に示す実施例３の力率改善回路は、図１に示す実施例１の力率改善回路に対して、制御回路１０ｃの構成のみが異なる。なお、図１２に示すその他の構成は、図１に示す構成と同一であるので、同一部分には同一符号を付し、その詳細な説明は省略する。

制御回路１０ｃは、出力電圧検出オペアンプ１１、電圧電流（Ｖ／Ｉ）変換器１７，１８、減算器１９、コンパレータ２０、発振器（ＯＳＣ）２１、トランジスタＱｓ、コンデンサＣｓを有して構成されている。本発明の差算出手段は、Ｖ／Ｉ変換器１７，１８、減算器１９及びコンデンサＣｓから構成されている。

Ｖ／Ｉ変換器１７は、出力電圧検出オペアンプ１１からの誤差電圧を電流に変換して減算器１９に出力する。Ｖ／Ｉ変換器１８は、電流検出抵抗Ｒｓｈに流れる電流に比例した電圧を電流に変換して減算器１９に出力する。減算器１９は、Ｖ／Ｉ変換器１７からの電流とＶ／Ｉ変換器１８からの電流との差を算出し、その差の電流でコンデンサＣｓを充電する。なお、Ｖ／Ｉ変換器１７、Ｖ／Ｉ変換器１８及び減算器１９の詳細な構成は後述する。

発振器（ＯＳＣ）２１は、所定周期でパルスを発生し、トランジスタＱｓのベースに出力する。これにより、トランジスタＱｓは、所定周期でオンし、コンデンサＣｓに充電された電荷を放電する。その結果、コンデンサＣｓに発生するＣｓ電圧は、三角波となる。

コンパレータ２０は、コンデンサＣｓに保持されている電圧と所定の基準電圧Ｖｓとを比較し、比較結果に応じたパルス幅を有するパルス信号を生成し、スイッチＱ１のゲートに印加する。コンパレータ２０は、具体的には、コンデンサＣｓの電圧が基準電圧Ｖｓより大きいときにオンし、コンデンサＣｓの電圧が基準電圧Ｖｓより小さいときにオフするパルス信号を生成し、スイッチＱ１のゲートに印加する。

次に、このように構成された実施例３の力率改善回路の動作を図１３乃至図１５に示すタイミングチャートを参照しながら説明する。図１３は実施例３の力率改善回路の各部の波形を示す図である。図１４は図１３に示す入力電圧が最大付近（破線Ａで囲った部分）の詳細な波形を示す図である。図１５は図１３に示す入力電圧がゼロの付近（破線Ｂで囲った部分）の詳細な波形を示す図である。

なお、図１３乃至図１５では、入力電圧Ｖｉ、入力電流Ｉｉ、出力電圧検出オペアンプ出力、電流検出抵抗ＲｓｈのＲｓｈ出力、コンデンサＣｓのＣｓ電圧、基準電圧ＶｓのＶｓ電圧、コンパレータ出力を示している。

まず、出力電圧検出オペアンプ１１は、出力電圧Ｅｏに比例した制御電圧と所定の基準電圧Ｖｒｅｆの差を増幅して誤差電圧（直流電圧）を出力電圧検出オペアンプ出力としてＶ／Ｉ変換器１７に出力する。Ｖ／Ｉ変換器１７は、出力電圧検出オペアンプ１１からの出力電圧検出オペアンプ出力を電流に変換する。

また、電流検出抵抗Ｒｓｈに流れる電流に比例した電圧は、Ｒｓｈ出力としてＶ／Ｉ変換器１８に入力される。Ｒｓｈ出力は、Ａ部で零となり、Ｂ部で最大となる。そして、Ｖ／Ｉ変換器１８は、Ｒｓｈ出力を電流に変換する。

減算器１９は、Ｖ／Ｉ変換器１７からの電流とＶ／Ｉ変換器１８からの電流との差を算出し、その差の電流でコンデンサＣｓを充電する。このため、コンデンサＣｓのＣｓ電圧は、Ａ部で零となり、Ｂ部で最大となる。

そして、コンパレータ２０は、コンデンサＣｓのＣｓ電圧とＶｓ電圧とを比較し、その比較結果に応じたパルス幅を有するパルス信号（コンパレータ出力）でスイッチＱ１を動作させる。

出力電圧検出オペアンプ１１の出力は、略直流であるために、入力電流が増大した場合、この差の電流は減少し、コンデンサＣｓの電圧傾斜は緩やかになる。従って、基準電圧Ｖｓに達する時間は長くなり、この時間をスイッチＱ１のオフ時間とすることにより、図１に示した実施例１と同様に、入力電流をほぼ正弦波に整形することができる。

図１３において、入力電流Ｉｉは、入力電圧Ｖｉがゼロの付近では小さく、入力電圧Ｖｉが最大の付近ではピークが制限された波形になる。これは、パルス幅変調器として動作するコンパレータ２０の入力電圧ＥｓがＥｓ＝１−Ｄ＝Ｅｉ／Ｅｏの条件を完全に満たさないことに起因する。つまり、コンデンサＣｓの電流は有限であるため、入力電圧ＥｓがゼロのときにＤ＝１とはならないことに起因する。しかし、入力電流Ｉｉの高調波成分は少ないので、高調波規制値を満足できる。

また、図１４及び図１５から、入力電流の大きさに応じてコンデンサＣｓが充電される速度（三角波の傾斜）が変化し、ＰＷＭ変調がなされていることがわかる。

図１６はＶ／Ｉ変換器１７，１８を示す構成図である。図１６において、入力電圧Ｖｉｎが印加されると、抵抗Ｒｉｎに流れる電流Ｉｉｎと同じ大きさの電流がミラー回路を構成するトランジスタＱｍ１及びＱｍ２の内の出力側のトランジスタＱｍ２のコレクタに流れ、電流Ｉｏｕｔとして取り出される。これにより、入力電圧Ｖｉｎを出力電流Ｉｏｕｔに変換することができる。

図１７は本発明の差算出手段を構成するＶ／Ｉ変換器１７、Ｖ／Ｉ変換器１８及び減算器１９を、図１６に示す回路を使用して構成したものである。

図１７において、出力電圧検出オペアンプ１１からの誤差電圧ＶｉｎＡを電流に変換するＶ／Ｉ変換器１７をＰＮＰトランジスタからなるミラー回路で構成し、電流検出抵抗Ｒｓｈに流れる電流に比例した電圧ＶｉｎＢを電流に変換するＶ／Ｉ変換器１８をＮＰＮトランジスタからなるミラー回路で構成している。また、各ミラー回路の出力側のトランジスタのコレクタ同士を接続し、その接続点にコンデンサＣｓが接続されている。

このような構成によれば、誤差電圧ＶｉｎＡに応じた電流ＩｉａがコンデンサＣｓに流入するように流れるとともに、電圧ＶｉｎＢに応じた電流ＩｉｂがコンデンサＣｓから流出するように流れ、電流Ｉｉａと電流Ｉｉｂとの差の電流Ｉｏｕｔ＝Ｉｉａ−ＩｉｂがコンデンサＣｓに流れ込むことになる。

このように、本発明の差算出手段を構成するＶ／Ｉ変換器１７、Ｖ／Ｉ変換器１８及び減算器１９を２つのミラー回路を用いて構成したので、減算器１９という物理的な素子は不要になり、回路が簡単になる。また、制御回路１０ｃのＩＣ化が容易になる。

以上説明したように、本発明の実施例３に係る力率改善回路によれば、回路が簡単になるとともに、入カ電圧がゼロの付近で入力電流が少なく、入力電圧が最大の付近でも電流が少ないため、損失が少なく、また、スイッチＱ１として小容量のスイッチング素子を使用できるという利点がある。

図１８に示す実施例４の力率改善回路は、図１０に示す実施例２の力率改善回路と同様に、図１２に示す実施例３の制御回路１０ｃにスイッチＱ１と電流検出抵抗Ｒｓｈとを有して制御回路１０ｄを構成し、スイッチＱ１に流れる電流を検出することにより出力電圧Ｅｏを一定に制御したことを特徴とする。

スイッチＱ１のソースは電流検出抵抗Ｒｓｈを介して接地されており、スイッチＱ１のソースと電流検出抵抗Ｒｓｈとの接続点の電圧がＶ／Ｉ変換器１８に出力されるようになっている。実施例４の力率改善回路の動作は、実施例２及び実施例３で既に説明した動作と同じであるので、その説明は省略する。

実施例４の力率改善回路によれば、実施例３の力率改善回路と同様の効果に加え、接続ピンを減少させることができ、３端子で制御回路１０ｄを構成できる。また、スイッチＱ１、電流検出抵抗Ｒｓｈ、Ｖ／Ｉ変換器１７，１８、減算器１９、コンパレータ２０、発振器２１、トランジスタＱｓ、コンデンサＣｓ等を有する制御回路１０ｄをＩＣ化することで、構成がさらに簡単になるとともに安価になり、ＴＯ−３等の汎用のパッケージに実装可能になる。これによって、小型で安価な３端子ＰＦＣモジュールを製作できる。

次に、本発明の実施例５の電源装置について説明する。実施例５の電源装置は、図１９に示すように、力率改善回路５０と、この力率改善回路５０からの直流電圧を別の直流電圧に変換するＤＣ−ＤＣコンバータ等のコンバータ回路６０とからなり、コンバータ回路６０内のトランスＴ１の３次巻線５ｃに発生した電圧を、力率改善回路５０内の制御回路１の電源電圧としたことを特徴とする。

力率改善回路５０において、交流電源Ｖａｃの交流電圧を整流する全波整流回路Ｂの出力両端Ｐ１及びＰ２には、昇圧リアクトルＬ１とダイオードＤ１と平滑コンデンサＣ１とからなる直列回路が接続されている。ダイオードＤ１と平滑コンデンサＣ１は、本発明の第１整流平滑回路に対応する。

力率改善回路５０は、本発明の第１制御回路に対応する制御回路１を有する。制御回路１は、図１０に示す実施例２の制御回路１０ｂ又は図１８に示す実施例４の制御回路１０ｄに対応し、制御回路１の接続ピンＰＮ１は、昇圧リアクトルＬ１の一端とダイオードＤ１のアノードとに接続されている。制御回路１の接続ピンＰＮ２は、コンデンサＣ３の一端と抵抗Ｒの一端とダイオードＤ３のカソードに接続されている。制御回路１の接続ピンＰＮ３は、全波整流回路Ｂの負極側出力端Ｐ２とコンデンサＣ３の他端と平滑コンデンサＣ１の一端とＭＯＳＦＥＴからなる主スイッチＱのソースに接続されている。抵抗Ｒの他端はダイオードＤ１のカソードと平滑コンデンサＣ１の他端とに接続されている。

一方、コンバータ回路６０において、平滑コンデンサＣ１にトランスＴ１の１次巻線５ａ（巻数ｎ１）を介して主スイッチＱが接続されている。主スイッチＱは、制御回路３０のＰＷＭ制御によりオン／オフするようになっている。制御回路３０は、本発明の第２制御回路に対応する。

また、トランスＴ１の１次巻線５ａとトランスＴ１の２次巻線５ｂ（巻数ｎ２）とは互いに逆相電圧が発生するように巻回されており、トランスＴ１の２次巻線５ｂにはダイオードＤ２及びコンデンサＣ２からなる整流平滑回路（本発明の第２整流平滑回路に対応）が接続されている。この整流平滑回路は、トランスＴ１の２次巻線５ｂに誘起された電圧（オン／オフ制御されたパルス電圧）を整流平滑して直流出力を負荷ＲＬに出力する。

制御回路３０は、図示しない演算増幅器及びフォトカプラを有し、演算増幅器は、負荷ＲＬの出力電圧と基準電圧とを比較し、負荷ＲＬの出力電圧が基準電圧以上となったときに、主スイッチＱに印加されるパルスのオン幅を狭くするように制御する。すなわち、負荷ＲＬの出力電圧が基準電圧以上となったときに、主スイッチＱのパルスのオン幅を狭くすることで、出力電圧を一定電圧に制御するようになっている。

また、トランスＴ１の３次巻線５ｃ（巻数ｎ３）には、ダイオードＤ３とコンデンサＣ３とからなる整流平滑回路が接続されている。トランスＴ１の３次巻線５ｃとダイオードＤ３とコンデンサＣ３とで本発明の電源供給部を構成する。

また、トランスＴ１の１次巻線５ａと３次巻線５ｃは同相電圧が発生するようになっている。

次に、コンバータ回路６０の動作を図２０に示すタイミングチャートを参照しながら説明する。なお、図２０では、主スイッチＱの両端間の電圧Ｑｖ、主スイッチＱに流れる電流Ｑｉ、トランスＴ１の１次巻線５ａ（巻数ｎ１）に流れる電流ｎ１ｉ、ダイオードＤ２に流れる電流Ｄ２ｉ、主スイッチＱをオン／オフ制御するＱ制御信号を示している。

まず、時刻ｔ_３１において、Ｑ制御信号により主スイッチＱがオンし、平滑コンデンサＣ１からトランスＴ１の１次巻線５ａを介して主スイッチＱに電流Ｑｉが流れる。この電流は、時刻ｔ_３２まで時間の経過とともに直線的に増大していく。また、１次巻線５ａを流れる電流ｎ１ｉも電流Ｑｉと同様に時刻ｔ_３２まで時間の経過とともに直線的に増大していく。

なお、時刻ｔ_３１から時刻ｔ_３２では、１次巻線５ａの主スイッチＱ側が−側になり、１次巻線５ａと２次巻線５ｂとは逆相になっているので、ダイオードＤ２のアノード側が−側になるため、ダイオードＤ２には電流Ｄ２ｉは流れない。

次に、時刻ｔ_３２において、主スイッチＱは、Ｑ制御信号により、オン状態からオフ状態に変わると、主スイッチＱの電圧は上昇する。また、時刻ｔ_３２〜時刻ｔ_３３では、主スイッチＱ１がオフであるため、電流Ｑｉ及び電流ｎ１ｉはゼロになる。

なお、時刻ｔ_３２から時刻ｔ_３３では、１次巻線５ａの主スイッチＱ側が＋側になり、且つ１次巻線５ａと２次巻線５ｂとは逆相になっているので、ダイオードＤ２のアノード側が＋側になるため、ダイオードＤ２に電流Ｄ２ｉが流れる。

また、主スイッチＱをオンしたときには、トランスＴ１の３次巻線５ｃに下向きの電圧が発生するので、発生した電圧をダイオードＤ３及びコンデンサＣ３とによる整流平滑回路で整流平滑した電圧が制御回路１の電源電圧として、制御回路１の接続ピンＰＮ２に供給される。この整流平滑回路の電圧は、力率改善回路５０の出力電圧に比例した電圧である。従って、整流平滑回路が、実施例２、実施例４における制御電圧生成部Ｈの代用となるので、電源装置を簡単に構成できる。

この場合、コンバータ回路６０のオン／オフ操作によって、同時に力率改善回路５０の制御電源（電源電圧）もオン／オフされるため、特別に力率改善回路５０を操作する必要がない。このため、力率改善回路５０の過電圧時は、力率改善回路５０の出力（コンバータ回路６０の入力）電圧を監視することにより簡単に保護を行うことができる。力率改善回路５０の出力は、トランスＴ１の３次巻線５ｃの電圧に比例するため、この電圧を検出することによっても同様な保護を行うことができる。

本発明は、ＡＣ−ＤＣ変換型の電源回路に適用可能である。

実施例１の力率改善回路を示す構成図である。 実施例１の力率改善回路内の制御回路に設けられたパルス幅変調器を示す構成図である。 パルス幅変調器の入出力波形を示す図である。 パルス幅変調器の入出力特性の一例を示す図である。 実施例１の力率改善回路の各部の波形を示す図である。 実施例１の力率改善回路の入力電圧と入力電流の波形を示す図である。 可変利得増幅器の一例を示す構成図である。 可変利得増幅器の他の一例を示す構成図である。 可変利得増幅器に用いられるＦＥＴの特性を示す図である。 実施例２の力率改善回路を示す構成図である。 実施例２のピーク検出器の構成図である。 実施例３の力率改善回路を示す構成図である。 実施例３の力率改善回路の各部の波形を示す図である。 図１３に示す入力電圧が最大付近（破線Ａで囲った部分）の詳細な波形を示す図である。 図１３に示す入力電圧がゼロの付近（破線Ｂで囲った部分）の詳細な波形を示す図である。 Ｖ／Ｉ変換器を示す構成図である。 差算出手段の具体的な構成を示す構成図である。 実施例４の力率改善回路を示す構成図である。 実施例５の電源装置の構成図である。 実施例５の電源装置内のコンバータ回路の各部における信号のタイミングチャートである。 従来の力率改善回路の構成図である。

符号の説明

Ｖａｃ 交流電源
Ｂ 全波整流回路
１，１０，１０ａ〜１０ｄ，３０ 制御回路
１１ 出力電圧検出オペアンプ（誤差電圧生成手段）
１４ パルス幅変調器（パルス幅制御手段）
１５ 可変利得増幅器（可変利得増幅手段）
１６ ピーク検出器（ピーク検出手段）
１７，１８ Ｖ／Ｉ変換器（差算出手段）
１９ 減算器（差算出手段）
２０，１４２ コンパレータ
２１ 発振器（ＯＳＣ）
５０ 力率改善回路
６０ コンバータ回路
１４１ 三角波発振器
１５１，１６１ 入力端子
１５２，１６２ 出力端子
１５３ ゲート端子
１５４ オペアンプ
１６３ 接地端子
１６４ 電源端子
Ｈ 制御電圧生成部（制御電圧生成手段）
Ｑ，Ｑｐ１ 主スイッチ
Ｑ１ スイッチ
Ｑ２，Ｑ３ ＦＥＴ
Ｑｄ，Ｑｓ，Ｑｍ１，Ｑｍ２ トランジスタ
Ｑｐ２，Ｑｐ３ 補助スイッチ
Ｄｏ，Ｄ１，Ｄ２，Ｄ３ ダイオード
Ｌ１ 昇圧リアクトル
Ｃｏ 平滑コンデンサ
Ｃ１，Ｃ２，Ｃ３，Ｃｐ１，Ｃｓ コンデンサ
Ｒｏ，ＲＬ 負荷
Ｒ１，Ｒ２，Ｒｐ１，Ｒｄ１，Ｒｄ２，Ｒｉｎ，ＲｉＡ，ＲｉＢ 抵抗
Ｒｓｈ 電流検出抵抗（電流検出手段）
ＲＶ 可変抵抗
Ｔ１ トランス
５ａ １次巻線（ｎ１）
５ｂ ２次巻線（ｎ２）
５ｃ ３次巻線（ｎ３）
ＰＮ１〜ＰＮ４ 接続ピン

Claims (9)

1. 交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、整流平滑回路により直流の出力電圧を得る力率改善回路であって、
   前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、
   前記出力電圧に比例した制御電圧を生成する制御電圧生成手段と、
   前記制御電圧生成手段の制御電圧により動作する制御回路とを備え、
   前記制御回路は、
   前記制御電圧生成手段の制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、
   前記誤差電圧生成手段の誤差電圧の値に応じて利得を可変することにより前記電流検出手段で検出された電流に比例した電圧を増幅する可変利得増幅手段と、
   前記可変利得増幅手段の出力の値に応じてパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を所定電圧に制御するパルス幅制御手段と、
   を有することを特徴とする力率改善回路。
2. 前記制御回路は、
   前記電流検出手段で検出された電流のピーク値を検出して該電流のピーク値に比例した電圧を前記可変利得増幅手段に出力するピーク検出手段を有することを特徴とする請求項１記載の力率改善回路。
3. 前記ピーク検出手段は、スイッチング素子を有し、該スイッチング素子のオン抵抗により前記電流のピーク値に比例した電圧を出力することを特徴とする請求項２記載の力率改善回路。
4. 前記ピーク検出手段は、前記スイッチのオン時に流れる電流をオフ時に保持し、前記入力電流と近似の波形を有する電圧を出力することを特徴とする請求項３記載の力率改善回路。
5. 交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、整流平滑回路により直流の出力電圧を得る力率改善回路であって、
   前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、
   前記出力電圧に比例した制御電圧を生成する制御電圧生成手段と、
   前記制御電圧生成手段の制御電圧により動作する制御回路とを備え、
   前記制御回路は、
   前記制御電圧生成手段の制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、
   前記誤差電圧生成手段の誤差電圧と前記電流検出手段で検出された電流に比例した電圧との差を算出する差算出手段と、
   前記差算出手段で算出された差に略反比例するオフ時間を有するようにパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を所定電圧に制御するパルス幅制御手段と、
   を有することを特徴とする力率改善回路。
6. 前記スイッチ、前記電流検出手段及び前記制御回路を３端子パッケージに実装したことを特徴とする請求項２乃至請求項５のいずれか１項記載の力率改善回路。
7. 交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、第１整流平滑回路により直流の出力電圧を得る力率改善回路と、
   前記力率改善回路からの直流の出力電圧を別の直流の出力電圧に変換して出力するコンバータ回路とを備えた電源装置であって、
   前記力率改善回路は、制御電圧により動作する第１制御回路を備え、
   前記第１制御回路は、
   前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、
   前記制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、
   前記誤差電圧生成手段の誤差電圧の値に応じて利得を可変することにより前記電流検出手段で検出された電流に比例した電圧を増幅する可変利得増幅手段と、
   前記可変利得増幅手段の出力の値に応じてパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を第１所定電圧に制御するパルス幅制御手段と、
   前記電流検出手段で検出された電流のピーク値を検出して該電流のピーク値に比例した電圧を前記可変利得増幅手段に出力するピーク検出手段とを有し、
   前記コンバータ回路は、
   前記第１整流平滑回路にトランスの１次巻線を介して接続された主スイッチと、
   前記トランスの２次巻線の電圧を整流平滑して前記別の直流の出力電圧を得る第２整流平滑回路と、
   前記主スイッチをオン／オフ制御することにより前記第２整流平滑回路の出力電圧を第２所定電圧に制御する第２制御回路と、
   前記トランスの３次巻線の電圧を前記制御電圧として前記第１制御回路に供給する電源供給部と、
   を有することを特徴とする電源装置。
8. 交流電源の交流電圧を整流回路で整流した整流電圧を昇圧リアクトルとスイッチとの直列回路に入力して前記スイッチによりオン／オフして前記交流電源の力率を改善するとともに、第１整流平滑回路により直流の出力電圧を得る力率改善回路と、
   前記力率改善回路からの直流の出力電圧を別の直流の出力電圧に変換して出力するコンバータ回路とを備えた電源装置であって、
   前記力率改善回路は、制御電圧により動作する第１制御回路を備え、
   前記第１制御回路は、
   前記交流電源に流れる電流又は前記整流回路に流れる電流又は前記スイッチに流れる電流を検出する電流検出手段と、
   前記制御電圧と所定の基準電圧との誤差を増幅して誤差電圧を生成する誤差電圧生成手段と、
   前記誤差電圧生成手段の誤差電圧と前記電流検出手段で検出された電流に比例した電圧との差を算出する差算出手段と、
   前記差算出手段で算出された差に略反比例するオフ時間を有するようにパルス幅を制御したパルス信号を生成し、該パルス信号を前記スイッチに印加して前記出力電圧を第１所定電圧に制御するパルス幅制御手段とを有し、
   前記コンバータ回路は、
   前記第１整流平滑回路にトランスの１次巻線を介して接続された主スイッチと、
   前記トランスの２次巻線の電圧を整流平滑して前記別の直流の出力電圧を得る第２整流平滑回路と、
   前記主スイッチをオン／オフ制御することにより前記第２整流平滑回路の出力電圧を第２所定電圧に制御する第２制御回路と、
   前記トランスの３次巻線の電圧を前記制御電圧として前記第１制御回路に供給する電源供給部と、
   を有することを特徴とする電源装置。
9. 前記第１制御回路を３端子パッケージに実装したことを特徴とする請求項７又は請求項８記載の電源装置。
   

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