KR20080023132A - 동기 정류형 스위칭　레귤레이터 - Google Patents

동기 정류형 스위칭　레귤레이터 Download PDF

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유우수케 미치시타
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Abstract

본 발명은 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 단축시켜 효율을 향상시킬 수 있는 동기 정류형 스위칭　레귤레이터를 제공한다.
제2 스위칭 소자(M2)와 제3 스위칭 소자(M3)의 접속부(Lx3) 전압에 근거하여 역전류의 발생 징조, 또는 역전류의 발생을 검출한 경우에는, 콤퍼레이터(33)에 의해 제3 스위칭 소자(M3)를 오프시켜 제2 스위칭 소자(M2)와 접지 전압의 접속을 차단하도록 함으로써, 출력 단자(OUT)로부터 접지 전압으로의 역전류를 방지하도록 하였다.
스위칭　레귤레이터, 기준 전압 발생 회로, 오차 증폭 회로, 발진 회로, PWM 콤퍼레이터

Description

동기 정류형 스위칭　레귤레이터{SYNCHRONOUS RECTIFICATION SWITCHING REGULATOR}
본 발명은 동기 정류형의 스위칭　레귤레이터에 관한 것이고, 특히, IC 회로에서 경부하 시의 고효율화를 도모할 수 있는 동기 정류형 스위칭　레귤레이터에 관한 것이다.
도 1은 종래의 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면이다(예컨대, 일본 특허 공개 공보 2004－56982호 참조).
도 1의 스위칭　레귤레이터는 강압형의 동기 정류형 스위칭　레귤레이터로서, 경부하 시에 출력 단자(104)로부터 NMOS 트랜지스터(QN1)를 통하여 접지 전압(GND)으로 전류가 역류한다. 이와 같은 역전류의 발생을 방지하기 위하여, 도 1의 스위칭　레귤레이터에서는 검출 회로(131)를 이용하여 PMOS 트랜지스터(QP1)와 NMOS 트랜지스터(QN1)의 접속부(K) 전압이 접지 전압(GND) 이하로 언더슛(undershoot)한 후, 다시 접지 전압(GND)을 초과하여 상승하는 타이밍을 고속으로 검출하여 신속하게 NMOS 트랜지스터(QN1)를 오프시켜 역전류의 발생을 방지함으 로써, 소비 전력의 절감을 도모하고 있었다.
그러나, 도 1의 스위칭　레귤레이터에서는 검출 회로(131)로 역전류를 검출하면, 출력 드라이버(132)를 통하여 NMOS 트랜지스터(QN1)를 오프시키고 있었다. 이 때문에, 역전류를 검출하고 나서 NMOS 트랜지스터(QN1)를 오프시키기까지 지연 시간이 발생하여 출력 단자(104)로부터 코일(L)을 통하여 역전류가 흐르는 시간이 길어져 효율이 저하한다는 문제가 있었다.
본 발명은 상기와 같은 문제를 해결하기 위하여 이루어진 것으로서, 역전류의 발생을 검출하고 나서 이 역전류를 차단할 때까지의 지연 시간을 단축시킬 수 있어 효율을 향상시킬 수 있는 동기 정류형 스위칭　레귤레이터를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 아래와 같이 구성한다.
즉, 본 발명의 제1 양태에 따른 동기 정류형 스위칭　레귤레이터는 입력 단자에 입력된 입력 전압을 미리　정해진 정전압으로 변환하여 출력 단자에 접속된 부하로 상기 정전압을 출력하는 동기 정류형 스위칭　레귤레이터에　있어서,
제1 스위칭 소자와,
상기 제1 스위칭 소자의 스위칭에 의해 상기 입력 전압에 의한 충전을 수행하는 인덕터와,
상기 인덕터의 방전을 수행하는 동기 정류용의 제2 스위칭 소자와,
상기 출력 단자로부터 출력되는 출력 전압이 상기 정전압으로 되도록 상기 제1 스위칭 소자에 대한 스위칭 제어를 수행하는 동시에, 상기 제2 스위칭 소자에　대하여 상기 제1 스위칭 소자와 상반되는 스위칭 동작을 수행하도록 하는 제어 회로부와,
상기 제2 스위칭 소자에 직렬 접속되는 제3 스위칭 소자를 구비하고, 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속부 전압에서 상기 출력 단자로부터 상기 제2 스위칭 소자의 방향으로 흐르는 역전류의 발생 징조 또는 상기 역전류의 발생을 검출하고, 상기 역전류의 발생 징조 또는 상기 역전류의 발생을 검출하였을 때에는, 상기 제3 스위칭 소자를 차단하여 상기 출력 단자로부터 상기 제2 스위칭 소자의 방향으로 흐르는 역전류를 차단하는 역전류 방지 회로부
를 구비한 것을 특징으로 한다.
또, 상기 역전류 방지 회로부는 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 상기 접속부 전압을 증폭하는 증폭 회로를 추가로 구비하고, 상기 증폭 회로로 증폭된 증폭 전압에서 상기 역전류의 발생 징조 또는 상기 역전류의 발생을 검출하도록 하여도 좋다.
또, 상기 제1 스위칭 소자는 제어 신호에 따라 스위칭하여 상기 입력 전압의 출력 제어를 실행하고, 상기 인덕터는 상기 제1 스위칭 소자의 출력단과 상기 출력 단자의 사이에 접속되며, 상기 제2 스위칭 소자는 상기 제1 스위칭 소자와 일단을 접지 전압으로 하는 상기 제3 스위칭 소자의 사이에 접속되어 강압형의 스위칭　레귤레이터를 형성하고, 상기 역전류 방지 회로부는 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 상기 접속부 전압이 접지 전압 이상으로 되면, 상기 제3 스위칭 소자를 차단하도록 하여도 좋다.
또, 상기 인덕터는 일단이 상기 입력 단자에 접속되고, 상기 제1 스위칭 소자는 상기 인덕터의 타단과 접지 전압의 사이에 접속되며 상기 제2 스위칭 소자는 상기 제1 스위칭 소자와 상기 인덕터의 접속부와, 일단을 상기 출력 단자에 접속한 상기 제3 스위칭 소자의 사이에 접속되어 승압형의 스위칭　레귤레이터를 형성하고, 상기 역전류 방지 회로부는 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 상기 접속부 전압이 상기 출력 단자의 전압 이하로 되면 상기 제3 스위칭 소자를 차단하도록 하여도 좋다.
본 발명의 제1 양태에 따른 동기 정류형 스위칭　레귤레이터에 의하면, 역전류 방지 회로부는 제2 스위칭 소자와 제3 스위칭 소자의 접속부 전압에서 상기 출력 단자로부터 제2 스위칭 소자의 방향으로 흐르는 역전류의 발생 징조 또는 상기 역전류의 발생을 검출하도록 하였다. 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속부 전압은 전압 진폭이 작으므로, 역전류 차단에 요하는 지연 시간을 단축하기 위한 회로를 별도로 마련하지 않고, 역전류 방지 회로부에서 상기 역전류의 발생 징조 또는 역전류 발생을 검출하는 데에 요하는 시간을 단축시킬 수 있다. 따라서, 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 단축할 수 있어 효율을 향상시킬 수 있다.
또, 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속부 전압은 위에서 설명한 바와 같이 전압 진폭이 작다. 이에 증폭 회로를 마련함으로써, 역전류 방지 회로부의 효율 향상 및 확실한 역류 검출이 가능할 정도로 상기 전압을 증폭함으로써, 상기 역전류 방지 회로부의 제어성을 우수하게 할 수 있어 효율 향상 및 확실 한 역류 검출이 가능하게 된다.
또한, 상기 제2 스위칭 소자와 상기 제3 스위칭 소자는 상기 제어 회로부 및 상기 역전류 방지 회로부와 함께, 예컨대 하나의 IC 회로에 집적할 수 있으므로, 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속부 전압은 외부 출력 신호로는 되지 않는다. 따라서, 외부 노이즈의 영향을 받지 않아 상기 역전류 방지 회로부가 오동작할 가능성은 없다.
아래에 본 발명의 실시예인 동기 정류형의 스위칭　레귤레이터에　대하여 도면을 참조하면서 설명한다. 또한, 각 도면에　있어서, 동일한 구성 부분에　대해서는 동일한 부호를 부여한다.
(제1 실시예 )
도 2는 본 발명의 제1 실시예에 따른 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면이다.
도 2에　있어서, 스위칭　레귤레이터(1)는 입력 전압으로서 입력 단자(IN)에 입력된 입력 전압(Vin)을 소정의 정전압으로 변환하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 부하(10)로 출력하는 동기 정류형 스위칭　레귤레이터이다.
스위칭　레귤레이터(1)는 입력 전압(Vin)의 출력 제어를 실행하기 위한 스위칭 동작을 수행하는 PMOS 트랜지스터로 이루어지는 제1 스위칭 소자(M1)와 NMOS 트 랜지스터로 이루어지는 동기 정류용의 제2 스위칭 소자(M2)를 구비한다.
또한, 스위칭　레귤레이터(1)는 기준 전압 발생 회로(2)와, 출력 전압 검출용의 저항(R1, R2)과, 인덕터(L1)와, 평활용의 콘덴서(C1)와, 위상 보상용의 저항(R3) 및 콘덴서(C2, C3)와, 오차 증폭 회로(3)와, 발진 회로(4)와, PWM 콤퍼레이터(5)와, 버퍼(BF1, BF2)와, NMOS 트랜지스터로 이루어지는 제3 스위칭 소자(M3)와, 역전류 검출 회로(6)를 구비한다. 역전류 검출 회로(6)는 콤퍼레이터(11) 및 버퍼(BF3)로 구성된다. 또한, 스위칭　레귤레이터(1)에서는 기준 전압 발생 회로(2), 저항(R1~R3), 오차 증폭 회로(3), 발진 회로(4), PWM 콤퍼레이터(5), 버퍼(BF1, BF2) 및 콘덴서(C2, C3)는 제어 회로부를 이루고, 제3 스위칭 소자(M3) 및 역전류 검출 회로(6)는 역전류 방지 회로부를 이룬다. 또, 스위칭　레귤레이터(1)에　있어서, 인덕터(L1) 및 콘덴서(C1)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋고, 경우에 따라서는, 제1 내지 제3 스위칭 소자(M1~M3) 중 적어도 하나 또는 모두, 인덕터(L1) 및 콘덴서(C1)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋다.
기준 전압 발생 회로(2)는 소정의 기준 전압(Vref)을 생성하여 출력하고, 출력 전압 검출용의 저항(R1, R2)은 출력 전압(Vout)을 분압하여 분압 전압(VFB)을 생성하여 출력한다. 또, 오차 증폭 회로(3)는 입력된 분압 전압(VFB)과 기준 전압(Vref)의 전압 차이를 증폭하여 출력 신호(EAo)를 생성하여 출력한다.
또, 발진 회로(4)는 소정의 삼각파 신호(TW)를 생성하여 출력하고, PWM 콤퍼레이터(5)는 오차 증폭 회로(3)의 출력 신호(EAo)와 상기 삼각파 신호(TW)로부터 PWM 제어를 수행하기 위한 펄스 신호(Spw)를 생성하여 출력한다. 펄스 신호(Spw)는 버퍼(BF1)를 통하여 제1 스위칭 소자(M1)의 게이트에 입력되는 동시에, 버퍼(BF2)를 통하여 제2 스위칭 소자(M2)의 게이트에 입력된다. 역전류 검출 회로(6)는 제2 스위칭 소자(M2)에 역전류가 발생할 징조에 대한 검출을 실행하고, 상기 역전류 발생 징조를 검출하면 제3 스위칭 소자(M3)를 오프시켜 제2 스위칭 소자(M2)와 접지 전압의 접속을 차단하여 역전류의 발생을 방지한다.
입력 단자(IN)와 접지 전압의 사이에는 제1 내지 제3 스위칭 소자(M1~M3)가 직렬로 접속되고, 제1 스위칭 소자(M1)와 제2 스위칭 소자(M2)의 접속부를 Lx1로 한다. 접속부(Lx1)와 출력 단자(OUT)의 사이에는 인덕터(L1)가 접속되고, 출력 단자(OUT)와 접지 전압의 사이에는 저항(R1 및 R2)이 직렬로 접속되는 동시에, 콘덴서(C1)가 접속되며, 저항(R1)과 저항(R2)의 접속부로부터 분압 전압(VFB)이 출력된다. 또, 저항(R1)에는 위상 보상용의 콘덴서(C2)가 병렬로 접속된다. 오차 증폭 회로(3)에　있어서, 반전 입력단에는 분압 전압(VFB)이 입력되고, 비반전 입력단에는 기준 전압(Vref)이 입력되며, 출력단은 PWM 콤퍼레이터(5)의 반전 입력단에 접속된다.
또, 오차 증폭 회로(3)의 출력단과 접지 전압의 사이에는 저항(R3) 및 콘덴서(C3)의 직렬 회로가 접속되고, 이 직렬 회로는 위상 보상 회로를 이룬다. PWM 콤퍼레이터(5)의 비반전 입력단에는 삼각파 신호(TW)가 입력되고, PWM 콤퍼레이터(5)로부터 출력된 펄스 신호(Spw)는 버퍼(BF1)를 통하여 제1 스위칭 소자(M1)의 게이트에 입력되며 또한 버퍼(BF2)를 통하여 제2 스위칭 소자(M2)의 게이트에 입력된 다. 콤퍼레이터(11)의 반전 입력단은 접속부(Lx1)에 접속되고, 콤퍼레이터(11)의 비반전 입력단은 접지 전압에 접속된다. 콤퍼레이터(11)의 출력단은 버퍼(BF3)를 통하여 제3 스위칭 소자(M3)의 게이트에 접속된다.
이와 같은 구성에　있어서, 접속부(Lx1)의 전압이 접지 전압 미만으로, 접속부(Lx1)로부터 접지 전압으로 전류가 흐르는 역전류가 발생할 징조, 또는 가능성이 없는 경우에는, 콤퍼레이터(11)로부터 고레벨의 신호가 출력됨으로써 제3 스위칭 소자(M3)는 온하여 도통 상태로 된다. 이와 같은 상태에　있어서, 스위칭　레귤레이터(1)의 출력 전압(Vout)이 커지면, 오차 증폭 회로(3)의 출력 신호(EAo) 전압이 저하하여 PWM 콤퍼레이터(5)로부터의 펄스 신호(Spw)의 듀티 사이클이 작아진다. 그 결과, 제1 스위칭 소자(M1)가 온하는 시간이 짧아지고, 이에 따라 제2 스위칭 소자(M2)가 온하는 시간이 길어짐으로써 스위칭　레귤레이터(1)의 출력 전압(Vout)이 저하하도록 제어된다.
또, 스위칭　레귤레이터(1)의 출력 전압(Vout)이 작아지면, 오차 증폭 회로(3)의 출력 신호(EAo)의 전압이 상승하여 PWM 콤퍼레이터(5)로부터의 펄스 신호(Spw)의 듀티 사이클이 커진다. 그 결과, 제1 스위칭 소자(M1)가 온하는 시간이 길어지고, 이에 따라 제2 스위칭 소자(M2)가 온하는 시간이 짧아짐으로써 스위칭　레귤레이터(1)의 출력 전압(Vout)이 상승하도록 제어된다. 이와 같은 동작을 반복하여 출력 전압(Vout)을 소정의 전압으로 일정하게 되도록 제어한다.
다음에, 접속부(Lx1)의 전압이 접지 전압으로 되어 역전류가 발생할 징조를 검출한 경우, 또는 접속부(Lx1)의 전압이 접지 전압을 초과하여 역전류의 발생을 검출한 경우에는, 콤퍼레이터(11)로부터 저레벨의 신호가 출력됨으로써 제3 스위칭 소자(M3)는 오프하여 차단 상태로 된다. 이 때, 제2 스위칭 소자(M2)는 온한 상태 그대로이다.
이와 같이, 역전류 검출 회로(6)는 접속부(Lx1)의 전압으로부터 제2 스위칭 소자(M2)에 역전류가 흐르는 징조가 있는지 여부의 검출을 실행하고, 상기 징조를 검출하면 제2 스위칭 소자(M2)에 직렬로 접속된 제3 스위칭 소자(M3)를 오프시켜 제2 스위칭 소자(M2)와 접지 전압의 접속을 차단하도록 하였다. 이 때문에, 제2 스위칭 소자(M2)로 흐르는 역전류의 발생을 확실하게 방지할 수 있다. 또, 제2 스위칭 소자(M2)의 제어 회로계와는 독립한 회로를 사용하여 제2 스위칭 소자(M2)로 흐르는 역전류를 차단하도록 함으로써, 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 단축할 수 있어 효율을 향상시킬 수 있는 동시에, 설계가 용이하여 설계의 효율화를 도모할 수 있다.
다음에, 도 2에서는 전압 모드 제어형의 스위칭　레귤레이터를 예로 하여 설명하였지만, 본 발명은 전류 모드 제어형의 스위칭　레귤레이터에도 적용할 수 있으며, 이 경우, 도 2는 도 3과 같이 된다. 또한, 도 3에서는 도 2와 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 2와의 차이점만 설명한다.
도 3과 도 2의 차이점은 도 2의 발진 회로(4)를 삭제하고, 전류 검출 회로(15), 소정의 구형파를 이루는 클록 신호(CLK)를 생성하여 출력하는 발진 회로(16), 슬로프 보상 회로(17), 가산 회로(18) 및 플립플롭 회로(19)를 추가한 것 이다.
도 3의 스위칭　레귤레이터(1)는 제1 스위칭 소자(M1)와, 동기 정류용의 제2 스위칭 소자(M2)와, 기준 전압 발생 회로(2)와, 출력 전압 검출용의 저항(R1, R2)과, 인덕터(L1)와, 평활용의 콘덴서(C1)와, 위상 보상용의 저항(R3) 및 콘덴서(C2, C3)와, 오차 증폭 회로(3)와, PWM 콤퍼레이터(5)와, 버퍼(BF1, BF2)와, 제3 스위칭 소자(M3)와, 역전류 검출 회로(6)를 구비한다. 나아가, 스위칭　레귤레이터(1)는 전류 검출 회로(15)와 클록 신호(CLK)를 생성하여 출력하는 발진 회로(16)와, 상기 클록 신호(CLK)로부터 소정의 톱니파 신호(Sstw)를 생성하여 출력하는 슬로프 보상 회로(17)와, 가산 회로(18)와, 플립플롭 회로(19)를 구비한다.
또, 전류 검출 회로(15)는 저항(R4)과 제4 스위칭 소자(M4)의 직렬 회로로 구성되고, 제4 스위칭 소자(M4)는 제1 스위칭 소자(M1)와 동일형의 MOS 트랜지스터, 즉, PMOS 트랜지스터로 이루어진다. 또한 도 3에서는 기준 전압 발생 회로(2), 저항(R1~R3), 오차 증폭 회로(3), 발진 회로(16), PWM 콤퍼레이터(5), 버퍼(BF1, BF2), 콘덴서(C2, C3), 전류 검출 회로(15), 슬로프 보상 회로(17), 가산 회로(18) 및 플립플롭 회로(19)가 제어 회로부를 이룬다.
발진 회로(16)로부터 출력된 클록 신호(CLK)는 슬로프 보상 회로(17)와 플립플롭 회로(19)의 세트 입력단(S)에 각각 입력되고, 슬로프 보상 회로(17)는 입력된 클록 신호(CLK)로부터 톱니파 신호(Sstw)를 생성하여 가산 회로(18)에 출력한다. 또, 저항(R4)과 제4 스위칭 소자(M4)의 직렬 회로는 제1 스위칭 소자(M1)와 병렬로 접속된다. 제4 스위칭 소자(M4)의 게이트는 제1 스위칭 소자(M1)의 게이트에 접속 되고, 제4 스위칭 소자(M4)는 제1 스위칭 소자(M1)에 동기하여 온/오프한다. 저항(R4)에는 제1 스위칭 소자(M1)로부터 출력되는 전류에 비례한 전류가 흐르고, 이 전류는 저항(R4)에 의해 전압으로 변환되며, 저항(R4)과 제4 스위칭 소자(M4)의 접속부 전압이 신호(Scu)로서 가산 회로(18)에 출력된다.
가산 회로(18)는 입력된 톱니파 신호(Sstw)와 신호(Scu)를 가산하여 PWM 콤퍼레이터(5)의 비반전 입력단에 출력한다.
PWM 콤퍼레이터(5)는 오차 증폭 회로(3)의 출력 신호(EAo)와 가산 회로(18)로부터 출력된 신호로부터 PWM 제어를 수행하기 위한 펄스 신호(Spw)를 생성하여 플립플롭 회로(19)의 리세트 입력단(R)에 출력한다. 플립플롭 회로(19)의 반전 출력단(QB)은 버퍼(BF1)를 통하여 제1 및 제4 스위칭 소자(M1, M4)의 게이트에 각각 접속되는 동시에, 버퍼(BF2)를 통하여 제2 스위칭 소자(M2)의 게이트에 접속된다.
이와 같은 구성에　있어서, 플립플롭 회로(19)의 세트 입력단(S)에는 클록 신호(CLK)가 입력되고, 플립플롭 회로(19)는 클록 신호(CLK)의 상승 또는 하강으로 세트되어 출력단(QB)을 저레벨로 한다. 플립플롭 회로(19)의 리세트 입력단(R)에는 PWM 콤퍼레이터(5)의 출력단이 접속되고, 플립플롭 회로(19)는 세트된 후, PWM 콤퍼레이터(5)로부터의 펄스 신호(Spw)로 리세트되어 출력단(QB)을 고레벨로 복귀시킨다. 플립플롭 회로(19)의 출력단(QB)으로부터 출력된 신호는 버퍼(BF1)를 통하여 제1 및 제4 스위칭 소자(M1, M4)의 각각의 게이트에 입력되는 동시에, 버퍼(BF2)를 통하여 제2 스위칭 소자(M2)의 게이트에 입력된다. 역전류 검출 회로(6)의 동작은 도 2의 경우와 동일한 양태이므로 그 설명은 생략한다. 이와 같이, 도 3과 같은 전 류 모드 제어형의 스위칭　레귤레이터에서도 도 2의 경우와 동일한 효과를 얻을 수 있다.
또한, 도 2 및 도 3에　있어서, 제3 스위칭 소자(M3)를 제2 스위칭 소자(M2)와 접지 전압의 사이에 접속하였지만, 제3 스위칭 소자(M3)를 접속부(Lx1)와 제2 스위칭 소자(M2)의 사이에 접속하도록 하여도 좋다.
(제2 실시예 )
상기 제1 실시예에서는 강압형의 스위칭　레귤레이터를 예로 하여 설명하였지만, 본 발명은 승압형의 스위칭　레귤레이터에도 적용할 수 있으며, 이와 같이 한 것을 본 발명의 제2 실시예로 한다.
도 4는 본 발명의 제2 실시예에 따른 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면이다. 또한 도 4에서는 도 2와 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 2와의 차이점만 설명한다.
도 4에　있어서, 스위칭　레귤레이터(1A)는 입력 전압(Vin)의 출력 제어를 수행하기 위한 스위칭 동작을 수행하는 NMOS 트랜지스터로 이루어지는 제1 스위칭 소자(M11)와 PMOS 트랜지스터로 이루어지는 동기 정류용의 제2 스위칭 소자(M12)를 구비한다.
또한, 스위칭　레귤레이터(1A)는 기준 전압 발생 회로(2)와, 출력 전압 검출용의 저항(R1, R2)과, 인덕터(L1)와, 평활용의 콘덴서(C1)와, 위상 보상용의 저항(R3) 및 콘덴서(C2, C3)와, 오차 증폭 회로(3)와, 발진 회로(4)와, PWM 콤퍼레이터(5)와, 버퍼(BF1)와, 인버터(INV1)와, PMOS 트랜지스터로 이루어지는 제3 스위칭 소자(M13)와, 역전류 검출 회로(6A)를 구비한다. 또, 역전류 검출 회로(6A)는 콤퍼레이터(11) 및 버퍼(BF3)로 구성된다.
또한, 스위칭　레귤레이터(1A)에서는 기준 전압 발생 회로(2), 저항(R1~R3), 오차 증폭 회로(3), 발진 회로(4), PWM 콤퍼레이터(5), 버퍼(BF1), 인버터(INV1) 및 콘덴서(C2, C3)는 제어 회로부를 이루고, 제3 스위칭 소자(M13) 및 역전류 검출 회로(6A)는 역전류 방지 회로부를 이룬다. 또, 스위칭　레귤레이터(1A)에　있어서, 인덕터(L1) 및 콘덴서(C1)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋고, 경우에 따라서는, 제1 내지 제3 스위칭 소자(M11~M13) 중 적어도 하나 또는 모두, 인덕터(L1) 및 콘덴서(C1)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋다.
버퍼(BF1)는 인버터(INV1)를 통하여 입력된 펄스 신호(Spw)를 제1 및 제2 스위칭 소자(M11, M12)의 각각의 게이트에 출력한다. 역전류 검출 회로(6A)는 제2 스위칭 소자(M12)와 출력 단자(OUT)의 접속을 차단하여 역전류의 발생을 방지한다.
입력 단자(IN)와 접지 전압의 사이에는 인덕터(L1)와 제1 스위칭 소자(M11)가 직렬로 접속되고, 인덕터(L1)와 제1 스위칭 소자(M11)의 접속부를 Lx2로 한다. 접속부(Lx2)와 출력 단자(OUT)의 사이에는 제2 스위칭 소자(M12) 및 제3 스위칭 소자(M13)가 직렬로 접속된다. 콤퍼레이터(11)의 반전 입력단은 접속부(Lx2)에 접속되고, 콤퍼레이터(11)의 비반전 입력단은 출력 단자(OUT)에 접속된다. 콤퍼레이터(11)의 출력단은 버퍼(BF3)를 통하여 제3 스위칭 소자(M13)의 게이트에 접속된다.
이와 같은 구성에　있어서, 접속부(Lx2)의 전압이 출력 전압(Vout)을 초과하여 출력 단자(OUT)로부터 접속부(Lx2)로 전류가 흐르는 역전류가 발생할 징조가 없는 경우에는, 콤퍼레이터(11)로부터 저레벨의 신호가 출력됨으로써 제3 스위칭 소자(M13)는 온하여 도통 상태로 된다. 이와 같은 상태에　있어서, 스위칭　레귤레이터(1A)의 출력 전압(Vout)이 커지면, 오차 증폭 회로(3)의 출력 신호(EAo)의 전압이 저하하고, PWM 콤퍼레이터(5)로부터의 펄스 신호(Spw)의 듀티 사이클이 작아진다. 그 결과, 제1 스위칭 소자(M11)가 온하는 시간이 길어지고, 이에 따라 제2 스위칭 소자(M12)가 온하는 시간이 짧아져 스위칭　레귤레이터(1A)의 출력 전압(Vout)이 저하하도록 제어된다.
또, 스위칭　레귤레이터(1A)의 출력 전압(Vout)이 작아지면, 오차 증폭 회로(3)의 출력 신호(EAo)의 전압이 상승하고, PWM 콤퍼레이터(5)로부터의 펄스 신호(Spw)의 듀티 사이클이 커진다. 그 결과, 제1 스위칭 소자(M11)가 온하는 시간이 짧아지고, 이에 따라 제2 스위칭 소자(M12)가 온하는 시간이 길어져 스위칭　레귤레이터(1A)의 출력 전압(Vout)이 상승하도록 제어된다. 이와 같은 동작을 반복하여 출력 전압(Vout)을 소정의 전압으로 일정하게 되도록 제어한다.
다음에, 접속부(Lx2)의 전압이 출력 전압(Vout)으로 되어 역전류가 발생할 징조를 검출한 경우, 또는 접속부(Lx2)의 전압이 출력 전압(Vout) 미만으로 되어 역전류의 발생을 검출한 경우에는, 콤퍼레이터(11)로부터 고레벨의 신호가 출력됨으로써 제3 스위칭 소자(M13)는 오프하여 차단 상태로 된다. 이 때, 제2 스위칭 소자(M12)는 온한 상태 그대로이다.
이와 같이, 역전류 검출 회로(6A)는 접속부(Lx2)의 전압으로부터 제2 스위칭 소자(M12)에 역전류가 흐르는 징조가 있는지 여부의 검출을 실행하고, 상기 징조를 검출하면 제2 스위칭 소자(M12)에 직렬로 접속된 제3 스위칭 소자(M13)를 오프시켜 제2 스위칭 소자(M12)와 출력 단자(OUT)의 접속을 차단하도록 하였다. 이 때문에, 제2 스위칭 소자(M12)로 흐르는 역전류의 발생을 확실히 방지할 수 있다. 또, 제2 스위칭 소자(M12)의 제어 회로계와는 독립한 회로를 사용하여 제2 스위칭 소자(M12)로 흐르는 역전류를 차단하도록 하므로, 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 단축할 수 있어 효율을 향상시킬 수 있는 동시에, 설계가 용이하여 설계의 효율화를 도모할 수 있다.
다음에, 도 4에서는 전압 모드 제어형의 스위칭　레귤레이터를 예로 하여 설명하였지만, 본 발명은 전류 모드 제어형의 스위칭　레귤레이터에도 적용할 수 있으며, 이 경우, 도 4는 도 5와 같이 된다. 또한 도 5에서는 도 4와 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 4와의 차이점만 설명한다.
도 5와 도 4의 차이점은 도 4의 발진 회로(4)를 삭제하고, 전류 검출 회로(25), 소정의 구형파를 이루는 클록 신호(CLK)를 생성하여 출력하는 발진 회로(26), 슬로프 보상 회로(27), 가산 회로(28) 및 플립플롭 회로(29)를 추가한 것이다.
도 5의 스위칭　레귤레이터(1A)는 제1 스위칭 소자(M11)와, 동기 정류용의 제2 스위칭 소자(M12)와, 기준 전압 발생 회로(2)와, 출력 전압 검출용의 저항(R1, R2)과, 인덕터(L1)와, 평활용의 콘덴서(C1)와, 위상 보상용의 저항(R3) 및 콘덴서(C2, C3)와, 오차 증폭 회로(3)와, PWM 콤퍼레이터(5)와, 버퍼(BF1)와, 인버터(INV1)와, 역전류 검출 회로(6A)를 구비한다. 나아가, 스위칭　레귤레이터(1A)는 전류 검출 회로(25)와, 클록 신호(CLK)를 생성하여 출력하는 발진 회로(26)와, 상기 클록 신호(CLK)로부터 소정의 톱니파 신호(Sstw)를 생성하여 출력하는 슬로프 보상 회로(27)와, 가산 회로(28)와, 플립플롭 회로(29)를 구비한다.
또, 전류 검출 회로(25)는 저항(R14)과, 제4 스위칭 소자(M14)의 직렬 회로로 구성되고, 제4 스위칭 소자(M14)는 제1 스위칭 소자(M11)와 동일형의 MOS 트랜지스터, 즉 NMOS 트랜지스터로 이루어진다. 또한, 도 4에서는 기준 전압 발생 회로(2), 저항(R1~R3), 오차 증폭 회로(3), 발진 회로(26), PWM 콤퍼레이터(5), 버퍼(BF1), 인버터(INV1), 콘덴서(C2, C3), 전류 검출 회로(25), 슬로프 보상 회로(27), 가산 회로(28) 및 플립플롭 회로(29)가 제어 회로부를 이룬다.
발진 회로(26)로부터 출력된 클록 신호(CLK)는 슬로프 보상 회로(27)와 플립플롭 회로(29)의 세트 입력단(S)에 각각 입력되고, 슬로프 보상 회로(27)는 입력된 클록 신호(CLK)로부터 톱니파 신호(Sstw)를 생성하여 가산 회로(28)에 출력한다. 또, 저항(R14)과 제4 스위칭 소자(M14)의 직렬 회로는 제1 스위칭 소자(M11)와 병렬로 접속된다. 제4 스위칭 소자(M14)의 게이트는 제1 스위칭 소자(M11)의 게이트에 접속되고, 제4 스위칭 소자(M14)는 제1 스위칭 소자(M11)에 동기하여 온/오프한다. 저항(R14)에는 제1 스위칭 소자(M11)로 흐르는 전류에 비례한 전류가 흐르고, 이 전류는 저항(R14)에 의해 전압으로 변환되며, 저항(R14)과 제4 스위칭 소 자(M14)의 접속부 전압이 신호(Scu)로서 가산 회로(28)에 출력된다.
가산 회로(28)는 입력된 톱니파 신호(Sstw)와 신호(Scu)를 가산하여 PWM 콤퍼레이터(5)의 비반전 입력단에 출력한다.
PWM 콤퍼레이터(5)는 오차 증폭 회로(3)의 출력 신호(EAo)와 가산 회로(28)로부터 입력된 신호로부터 PWM 제어를 수행하기 위한 펄스 신호(Spw)를 생성하고, 인버터(INV1)를 통하여 플립플롭 회로(29)의 리세트 입력단(R)으로 출력한다. 플립플롭 회로(29)의 출력단(Q)은 버퍼(BF1)를 통하여 제1, 제2 및 제4 스위칭 소자(M11, M12, M14)의 게이트에 각각 접속된다.
이와 같은 구성에　있어서, 플립플롭 회로(29)의 세트 입력단(S)에는 클록 신호(CLK)가 입력되고, 플립플롭 회로(29)는 클록 신호(CLK)의 상승 또는 하강으로 세트되어 출력단(Q)을 고레벨로 한다. 플립플롭 회로(29)의 리세트 입력단(R)에는 인버터(INV1)를 통하여 PWM 콤퍼레이터(5)로부터의 펄스 신호(Spw)가 입력되고, 플립플롭 회로(29)는 세트된 후, PWM 콤퍼레이터(5)로부터의 펄스 신호(Spw)로 리세트되어 출력단(Q)을 저레벨로 복귀시킨다. 플립플롭 회로(29)의 출력단(Q)으로부터 출력된 신호는 버퍼(BF1)를 통하여 제1, 제2 및 제4 스위칭 소자(M11, M12, M14)의 각각의 게이트에 입력된다. 역전류 검출 회로(6A)의 동작은 도 4의 경우와 동일한 양태이므로 그 설명을 생략한다. 이와 같이, 도 5와 같은 전류 모드 제어형의 스위칭　레귤레이터에서도 도 4의 경우와 동일한 효과를 얻을 수 있다.
또한, 도 4 및 도 5에　있어서, 제3 스위칭 소자(M13)를 제2 스위칭 소자(M12)와 출력 단자(OUT)의 사이에 접속하였지만, 제3 스위칭 소자(M13)를 접속 부(Lx2)와 제2 스위칭 소자(M12)의 사이에 접속하도록 하여도 좋다.
(제3 실시예 )
상술한 바와 같이, 상기 제1 실시예에 따른 역전류 검출 회로(6)에서는 제1 스위칭 소자(M1)와 제2 스위칭 소자(M2)의 접속부(Lx1)와 접지 전압을 비교함으로써, 또한, 상기 제2 실시예에 따른 역전류 검출 회로(6A)에서는 인덕터(L1)와 제1 스위칭 소자(M11)의 접속부(Lx2)와 출력 전압(Vout)을 비교함으로써, 각각 역전류의 발생 징조 또는 역전류가 발생한 것을 검출하였다. 이와 같은 구성을 채용함으로써, 상술한 바와 같이, 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 종래에 비하여 단축시킬 수 있다.
그러나, 상기 접속부(Lx1)를 구비하는 스위칭　레귤레이터(1)의 경우, 그 구성 및 상술한 제2 스위칭 소자(M2)와 제1 스위칭 소자(M1)의 스위칭 동작에 기인하여 접속부(Lx1)의 전압은 Vdd 정도의 전압 진폭을 구비하여 전압 진폭이 비교적 크다. 따라서, 스위칭　레귤레이터(1)의 경우, 도 7의 B에 나타낸 바와 같이, 제2 스위칭 소자(M2)의 오프로부터 온으로의 전이 시에, 역전류 검출 회로(6)에 구비되는 콤퍼레이터(11)의 반응 시간이 길어져 역전류 검출 대기 상태로 되는 데에 시간을 요한다. 따라서, 콤퍼레이터(11)의 반응 시간 동안에 역전류가 흐르면, 이 역전류의 발생을 검출할 수 없다는 우려가 있다. 또, 콤퍼레이터(11)의 상기 반응 시간을 단축하기 위한 회로부를 별도로 설치하는 해결 수단도 고려할 수 있지만, 이는 회로 규모의 증가를 초래한다는 문제를 발생시킨다.
또, 상술한 바와 같이, 예컨대 스위칭　레귤레이터(1)에　있어서, 인덕 터(L1) 및 콘덴서(C1)를 제외한 각 회로를 하나의 IC에 집적하는 것이 가능하지만, 접속부(Lx1) 부분은 외부 부착 회로로 된다. 따라서, 접속부(Lx1)로부터의 신호는 외부 노이즈의 영향을 쉽게 받아 역류 검출 회로가 오동작할 가능성이 있다는 우려도 있다.
본 제3 실시예의 스위칭　레귤레이터는 상술한 바와 같은 우려나 문제를 해소하여 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 더 한층 단축할 수 있어 역류 검출 회로의 오동작 가능성을 절감하는 구성을 구비한다. 이 구성에　대하여 아래에 구체적으로 설명한다.
도 6은 제3 실시예에 따른 동기 정류형 스위칭　레귤레이터의 회로예를 나타내고 있다.
상기 스위칭　레귤레이터(30)는 도 2에 나타내는 스위칭　레귤레이터(1)와 대략 동일한 구성을 구비한다. 도 6에　있어서는, 도 2에 나타내는 구성 부분과 동일한 구성 부분에　대해서는 동일한 부호를 부여하고, 그 설명은 생략한다. 따라서, 이하에는 스위칭　레귤레이터(1)와 스위칭　레귤레이터(30)의 차이점에 대해서만 설명한다. 또, 도 6에서는 도 2에 나타내는 기준 전압 발생 회로(2), 오차 증폭 회로(3) 등을 구비하는 상기 제어 회로부는 부호 32를 부여한 블록으로 나타내고 있다.
상기 차이점으로서는 이 제3 실시예의 스위칭　레귤레이터(30)에서는 스위칭　레귤레이터(1)의 역전류 검출 회로(6) 대신에, 콤퍼레이터(33) 및 인버터(INV3)로 구성되는 역전류 검출 회로(31)를 구비하는 것이다. 또한, 콤퍼레이터(33), 인 버터(INV3), 및 제3 스위칭 소자(M3)는 역전류 방지 회로부를 구성한다.
스위칭　레귤레이터(1)에 구비되는 역전류 검출 회로(6)에서는 제1 스위칭 소자(M1)와 제2 스위칭 소자(M2)의 접속부(Lx1)가 콤퍼레이터(11)의 반전 입력단에 접속되지만, 이 제3 실시예의 스위칭　레귤레이터(30)에 구비되는 역전류 검출 회로(31)에서는 제2 스위칭 소자(M2)와 제3 스위칭 소자(M3)의 접속부(Lx3)를 콤퍼레이터(33)의 비반전 입력단에 접속한다. 콤퍼레이터(33)의 반전 입력단은 접지 전압에 접속된다. 또, 콤퍼레이터(33)의 출력단은 인버터(INV3)를 통하여 제3 스위칭 소자(M3)의 게이트에 접속된다.
이와 같이 구성함으로써, 접속부(Lx3)의 전압이 접지 전압 미만으로, 접속부(Lx3)로부터 접지 전압으로 전류가 흐르는 역전류가 발생할 징조, 또는 가능성이 없는 경우에는, 콤퍼레이터(33)로부터 저레벨의 신호가 출력됨으로써 제3 스위칭 소자(M3)는 온하여 도통 상태로 된다.
다음에, 접속부(Lx3)의 전압이 접지 전압으로 되어 역전류가 발생할 징조를 검출한 경우, 또는 접속부(Lx1)의 전압이 접지 전압을 초과하여 역전류의 발생을 검출한 경우에는, 콤퍼레이터(33)로부터 고레벨의 신호가 출력되고 인버터(INV3)에서 반전되어 제3 스위칭 소자(M3)는 오프하여 차단 상태로 된다. 이 때, 제2 스위칭 소자(M2)는 온한 상태 그대로이다.
이와 같이, 역전류 검출 회로(31)에서도 역전류 검출 회로(6)와 마찬가지로, 제2 스위칭 소자(M2)로 역전류가 흐르는 징조가 있는지 여부의 검출을 실행하고, 상기 징조를 검출하면 제2 스위칭 소자(M2)에 직렬로 접속된 제3 스위칭 소자(M3) 를 오프시켜 제2 스위칭 소자(M2)와 접지 전압의 접속을 차단하도록 하였다. 이 때문에, 제2 스위칭 소자(M2)로 흐르는 역전류의 발생을 확실히 방지할 수 있다.
또, 제2 스위칭 소자(M2)의 제어 회로계와는 독립한 회로를 사용하여 제2 스위칭 소자(M2)로 흐르는 역전류를 차단하도록 함으로써, 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 단축할 수 있어 효율을 향상시킬 수 있는 동시에, 설계가 용이하여 설계의 효율화를 도모할 수 있다.
또한, 도 7의 A를 참조하여 역전류 검출 회로(31)의 동작을 설명한다. 제1 스위칭 소자(M1)와 동기하여 스위칭 동작하고 있는 제2 스위칭 소자(M2)의 오프에서 온으로의 전이 시에, 즉 접속부(Lx3)로부터 접지 전압으로 전류가 흐르는 역전류가 발생할 징조, 또는 가능성이 없는 경우에는, 콤퍼레이터(33)는 비반전 입력 신호인 제2 스위칭 소자(M2)와 제3 스위칭 소자(M3)의 접속부(Lx3)의 신호와 반전 입력 신호인 GND 레벨을 비교하고, 그 결과, 콤퍼레이터(33)의 출력이 저레벨로 되어 제3 스위칭 소자(M3)가 온으로 됨으로써, 역전류 검출 회로(31)는 역전류 검출 대기 상태로 된다. 이 경우, 상기 접속부(Lx3)의 전압은 제2 스위칭 소자(M2), 및 제3 스위칭 소자(M3)의 각 온 저항을 가산한 전압 저하 만큼이 아니라, 제3 스위칭 소자(M3)의 온 저항 분에만 관계되므로, 도 7의 A에 나타낸 바와 같이, 상기 접속부(Lx3)의 신호는 도 7의 B에 나타낸 경우에 비하여 GND 이하의 전압 레벨이 작다. 또한 위에서 설명한 바와 같이, 제1 스위칭 소자(M1)와 제2 스위칭 소자(M2)는 상반되는 스위칭 동작을 하고 있고, 동시에, 접속부(Lx3)가 제2 스위칭 소자(M2)와 제3 스위칭 소자(M3)의 접속 부분이므로, 접속부(Lx3)의 전위가 입력 전압의 Vdd 정도까지 상승하지도 않아 접속부(Lx3)의 전압은 도 7의 A에 나타낸 바와 같이, 도 7의 B에 나타낸 경우에 비하여 전압 진폭도 작다.
따라서, 콤퍼레이터(33)는 짧은 반응 시간내에 역전류 검출 대기 상태로 될 수 있다. 이 때문에, 제2 스위칭 소자(M2)가 온하여 바로 역전류가 흐른 경우에도, 역전류 검출 회로(31)는 역전류를 검출할 수 있다.
이와 같이 제3 실시예의 스위칭　레귤레이터(30)는 상술한 제1 실시예 및 제2 실시예에 따른 스위칭　레귤레이터에 비하여 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 더욱 단축할 수 있어 효율을 향상시킬 수 있다.
(제4 실시예 )
도 6에 나타내는 스위칭　레귤레이터(30)는 강압형의 스위칭　레귤레이터를 예로 들어 설명하였지만, 승압형의 스위칭　레귤레이터로서 구성할 수도 있다. 도 8에 본 발명의 제4 실시예로서 승압형의 스위칭　레귤레이터(35)의 회로예를 나타낸다. 또한, 도 8에서는 도 4에 나타내는 스위칭　레귤레이터(1A)와 동일한 구성 부분에　대해서는 동일한 부호를 부여하고, 여기에서는 그 설명을 생략한다. 따라서, 아래에는 도 4에 나타내는 구성과 상이한 점만 설명한다. 또, 도 8에 나타내는 스위칭　레귤레이터(35)에서는 도 4에 나타내는 기준 전압 발생 회로(2), 오차 증폭 회로(3) 등을 구비하는 제어 회로부는 부호 37을 부여한 블록으로 나타내고 있다.
상기 상이점으로서는 이 제4 실시예의 스위칭　레귤레이터(35)에서는 스위칭 　레귤레이터(1A)의 역전류 검출 회로(6A) 대신에,콤퍼레이터(33) 및 인버터(INV3)로 구성되는 역전류 검출 회로(31A)를 구비한 것이다. 또, 콤퍼레이터(33), 인버터(INV3), 및 제3 스위칭 소자(M13)는 역전류 방지 회로부를 구성한다.
상기 스위칭　레귤레이터(1A)에 구비되는 역전류 검출 회로(6A)에서는 제1 스위칭 소자(M11)와 인덕터(L1)의 접속부(Lx2)가 콤퍼레이터(11)의 반전 입력단에 접속되지만, 이 제4 실시예의 스위칭　레귤레이터(35)에 구비되는 역전류 검출 회로(31A)에서는 제2 스위칭 소자(M12)와 제3 스위칭 소자(M13)의 접속부(Lx4)를 콤퍼레이터(33)의 비반전 입력단에 접속한다. 콤퍼레이터(33)의 반전 입력단은 출력 단자(OUT)에 접속된다. 또, 콤퍼레이터(33)의 출력단은 인버터(INV3)를 통하여 제3 스위칭 소자(M13)의 게이트에 접속된다.
이와 같은 구성에　있어서, 접속부(Lx4)의 전압이 출력 전압(Vout)을 초과하여 출력 단자(OUT)로부터 접속부(Lx4)로 전류가 흐르는 역전류가 발생할 징조가 없는 경우에는, 콤퍼레이터(33)로부터 고레벨의 신호가 출력되고 인버터(INV3)에서 반전되어 제3 스위칭 소자(M13)는 온하여 도통 상태로 된다.
한편, 접속부(Lx4)의 전압이 출력 전압(Vout)으로 되어 역전류 검출 회로(31A)가 역전류의 발생 징조를 검출한 경우, 또는 접속부(Lx4)의 전압이 출력 전압(Vout) 미만으로 되어 역전류 검출 회로(31A)가 역전류의 발생을 검출한 경우에는, 콤퍼레이터(33)로부터 저레벨의 신호가 출력됨으로써 제3 스위칭 소자(M13)는 오프하여 차단 상태로 된다. 이 때, 제2 스위칭 소자(M12)는 온한 상태 그대로이다.
이와 같이, 역전류 검출 회로(31A)는 접속부(Lx4)의 전압으로부터 제2 스위칭 소자(M12)에 역전류가 흐르는 징조가 있는지 여부의 검출을 실행하고, 상기 징조를 검출하면 제2 스위칭 소자(M12)에 직렬로 접속된 제3 스위칭 소자(M13)를 오프시켜 제2 스위칭 소자(M12)와 출력 단자(OUT)의 접속을 차단하도록 하였다. 이 때문에, 제2 스위칭 소자(M12)로 흐르는 역전류의 발생을 확실히 방지할 수 있다. 또, 제2 스위칭 소자(M12)의 제어 회로계와는 독립한 회로를 사용하여 제2 스위칭 소자(M12)로 흐르는 역전류를 차단하도록 함으로써, 역전류의 발생을 검출하고 나서 상기 역전류를 차단할 때까지의 지연 시간을 단축할 수 있어 효율을 향상시킬 수 있는 동시에, 설계가 용이하여 설계의 효율화를 도모할 수 있다.
나아가, 이 스위칭　레귤레이터(35)에서는 상술한 스위칭　레귤레이터(30)와 마찬가지로, 제2 스위칭 소자(M12)와 제3 스위칭 소자(M13)의 접속부(Lx4) 전압을 콤퍼레이터(33)의 비반전 입력단에 공급하므로, 접속부(Lx4)의 신호는 출력 전압(Vout) 이하의 전압 레벨이 작아지고 또한 전압 진폭이 작아진다. 따라서, 콤퍼레이터(33)는 짧은 반응 시간내에 역전류 검출 대기 상태로 될 수 있다. 이 때문에, 제2 스위칭 소자(M12)가 온하여 바로 역전류가 흐른 경우에도, 역전류 검출 회로(31A)는 역전류를 검출할 수 있다.
다음에, 상술한 제3 실시예를 예로 들어 그 변형예에　대하여 설명한다.
상술한 제4 실시예에서도 동일 양태이지만, 상술한 제3 실시예를 예로 들면, 콤퍼레이터(33)의 비반전 입력단에는 제2 스위칭 소자(M2)와 제3 스위칭 소자(M3)의 접속부(Lx3) 전압으로서 GND 이하의 전압 레벨이 작고 또한 전압 진폭이 작은 전압이 공급된다. 한편, 일반적으로 콤퍼레이터는 제조 시의 오차에 기인하여 비교 레벨이 불균일하다. 따라서, GND 레벨 이하의 비반전 입력 신호의 전압 진폭이 너무 작은 경우에는, 접속부(Lx3)의 전압 진폭이 큰 경우와 비교하여 원하는 역전류 검출 타이밍의 오차가 커지게 된다. 이 때문에, 원하는 역전류 검출 타이밍보다 역전류를 빠르게 검출한 경우에는, 효율이 저하하고, 반대로, 원하는 역전류 검출 타이밍보다 역전류를 늦게 검출한 경우에는 역전류를 검출할 수 없게 되는 경우가 발생한다.
이에, 이와 같은 문제가 발생하는 것을 방지하기 위하여, 도 9에 나타내는 스위칭　레귤레이터(40)를 구성할 수 있다. 상기 스위칭　레귤레이터(40)는 예컨대, 제3 실시예의 스위칭　레귤레이터(30)에서 접속부(Lx3)와 콤퍼레이터(33)의 비반전 입력단의 사이에 증폭 회로(41)를 마련한다. 또한, 콤퍼레이터(33), 인버터(INV3), 제3 스위칭 소자(M3), 및 증폭 회로(41)는 역전류 방지 회로부를 구성한다. 마찬가지로, 제4 실시예의 스위칭　레귤레이터(35)에서 접속부(Lx4)와 콤퍼레이터(33)의 비반전 입력단의 사이에 증폭 회로(41)를 마련할 수도 있다.
이와 같은 구성을 구비하는 스위칭　레귤레이터(40)에 의하면, 증폭 회로(41)에 의해 GND 레벨 이하의 전압 진폭을 증폭한 신호를 콤퍼레이터(33)의 비반전 입력 신호로서 이용함으로써, 원하는 타이밍으로 역전류 검출을 수행할 수 있어 효율 향상 및 확실한 역류 검출이 가능하다.
또한, 상술한 바와 같이, 제3 실시예 및 제4 실시예의 변형예는 제3 실시예 및 제4 실시예를 개량한 구성을 제공하는 것이므로, 당연히 증폭 회로(41)에 의한 증폭량은 제3 실시예 및 제4 실시예에서 콤퍼레이터(11)의 반전 입력단에 공급되는 전압의 진폭 폭보다 작게 되는 정도이며, 또한 상술한 콤퍼레이터의 제조 오차를 보상하여 효율 향상 및 확실한 역류 검출이 가능토록 하는 정도의 증폭량이다.
본 발명은 동기 정류형의 스위칭　레귤레이터에 적용할 수 있고, 특히, IC 회로에서 경부하 시의 고효율화를 도모할 수 있는 동기 정류형 스위칭　레귤레이터에 적용할 수 있다.
도 1은 종래의 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면.
도 3은 본 발명의 제1 실시예에 따른 동기 정류형 스위칭　레귤레이터의 다른 회로예를 나타낸 도면.
도 4는 본 발명의 제2 실시예에 따른 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면.
도 5는 본 발명의 제2 실시예에 따른 동기 정류형 스위칭　레귤레이터의 다른 회로예를 나타낸 도면.
도 6은 본 발명의 제3 실시예에 따른 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면.
도 7의 A는 상기 제3 실시예에 따른 스위칭　레귤레이터의 콤퍼레이터에 공급되는 전압의 변화를 나타내는 그래프, 도 7의 B는 상기 제1 실시예에 따른 스위칭　레귤레이터의 콤퍼레이터에 공급되는 전압의 변화를 나타내는 그래프.
도 8은 본 발명의 제4 실시예에 따른 동기 정류형 스위칭　레귤레이터의 회로예를 나타낸 도면.
도 9는 상기 제3 실시예의 동기 정류형 스위칭　레귤레이터의 변형예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 1A　 스위칭　레귤레이터
2　 기준 전압 발생 회로
3　 오차 증폭 회로
4, 16, 26 발진 회로
5　 PWM 콤퍼레이터
6, 6A　 역전류 검출 회로
10　 부하
11　 콤퍼레이터
15, 25 전류 검출 회로
17, 27 슬로프 보상 회로
18, 28 가산 회로
19, 29 플립플롭 회로
30, 35, 40 스위칭　레귤레이터
31, 31A　 역전류 검출 회로
32, 37 제어 회로부
33　 콤퍼레이터
R1, R2　 저항
L1　 인덕터
C1　 콘덴서
M1, M11　 제1 스위칭 소자
M2, M12　 제2 스위칭 소자
M3, M13　 제3 스위칭 소자
BF1~BF3　 버퍼
INV1, INV3　 인버터

Claims (4)

  1. 입력 단자에 입력된 입력 전압을 미리　정해진 정전압으로 변환하여 출력 단자에 접속된 부하로 상기 정전압을 출력하는 동기 정류형 스위칭　레귤레이터에　있어서,
    제1 스위칭 소자와，
    상기 제1 스위칭 소자의 스위칭에 의해 상기 입력 전압에 의한 충전을 수행하는 인덕터와，
    상기 인덕터의 방전을 수행하는 동기 정류용의 제2 스위칭 소자와，
    상기 출력 단자로부터 출력되는 출력 전압이 상기 정전압으로 되도록 상기 제1 스위칭 소자에 대한 스위칭 제어를 수행하는 동시에, 상기 제2 스위칭 소자에 대하여 상기 제1 스위칭 소자와 상반되는 스위칭 동작을 수행하도록 하는 제어 회로부와,
    상기 제2 스위칭 소자에 직렬 접속되는 제3 스위칭 소자를 구비하고, 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속부 전압에서 상기 출력 단자로부터 상기 제2 스위칭 소자의 방향으로 흐르는 역전류의 발생 징조 또는 상기 역전류의 발생을 검출하고, 상기 역전류의 발생 징조 또는 상기 역전류의 발생을 검출하였을 때에는, 상기 제3 스위칭 소자를 차단하여 상기 출력 단자로부터 상기 제2 스위칭 소자의 방향으로 흐르는 역전류를 차단하는 역전류 방지 회로부
    를 구비한 것을 특징으로 하는 동기 정류형 스위칭　레귤레이터.
  2. 제1항에 있어서,
    상기 역전류 방지 회로부는 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속부 전압을 증폭하는 증폭 회로를 추가로 구비하고, 상기 증폭 회로로 증폭된 증폭 전압에서 상기 역전류의 발생 징조 또는 상기 역전류의 발생을 검출하는 것을 특징으로 하는 동기 정류형 스위칭　레귤레이터.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 스위칭 소자는 제어 신호에 따라 스위칭하여 상기 입력 전압의 출력 제어를 실행하고, 상기 인덕터는 상기 제1 스위칭 소자의 출력단과 상기 출력 단자의 사이에 접속되며, 상기 제2 스위칭 소자는 상기 제1 스위칭 소자와 일단을 접지 전압으로 하는 상기 제3 스위칭 소자의 사이에 접속되어 강압형의 스위칭　레귤레이터를 형성하고, 상기 역전류 방지 회로부는 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 상기 접속부 전압이 접지 전압 이상으로 되면, 상기 제3 스위칭 소자를 차단하는 것을 특징으로 하는 동기 정류형 스위칭　레귤레이터.
  4. 제1항 또는 제2항에 있어서,
    상기 인덕터는 일단이 상기 입력 단자에 접속되고, 상기 제1 스위칭 소자는 상기 인덕터의 타단과 접지 전압의 사이에 접속되며, 상기 제2 스위칭 소자는 상기 제1 스위칭 소자와 상기 인덕터의 접속부와, 일단을 상기 출력 단자에 접속한 상기 제3 스위칭 소자의 사이에 접속되어 승압형의 스위칭　레귤레이터를 형성하고, 상기 역전류 방지 회로부는 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 상기 접속부 전압이 상기 출력 단자의 전압 이하로 되면, 상기 제3 스위칭 소자를 차단하는 것을 특징으로 하는 동기 정류형 스위칭　레귤레이터.
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