JP4168127B2 - ユニバーサルpecl/lvds出力構成回路 - Google Patents
ユニバーサルpecl/lvds出力構成回路 Download PDFInfo
- Publication number
- JP4168127B2 JP4168127B2 JP2002222962A JP2002222962A JP4168127B2 JP 4168127 B2 JP4168127 B2 JP 4168127B2 JP 2002222962 A JP2002222962 A JP 2002222962A JP 2002222962 A JP2002222962 A JP 2002222962A JP 4168127 B2 JP4168127 B2 JP 4168127B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- current
- pecl
- circuit
- characteristic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の属する技術分野】
本発明は、電子デバイスに関し、特に、PECL(モトローラ・ポジティブECL(Motorola Positive Emitter Coupled Logic))/LVDS(低電圧差動信号伝送(Low Voltage Differential Signaling))方式に用いられる出力構成回路に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
電気通信やネットワークシステムにおいて、送信方式(signaling methods)は、ある装置から他の装置への信号の経路を決めるために用いられてきた。多くの高速送信方式において、PECLおよびLVDSの両方のポイントtoポイント技術が用いられてきた。PECLはモトローラ社(Motorola)が開発した規格であり、出力ノード電圧がVdd−1ボルトおよびVdd−1.6ボルトである。一方、LVDSはELA-644規格であり、出力差動電圧スイング(output differential voltage swing)は、±400mVである。電気通信やネットワークシステム製品の多くの設計者や製作者は、その設計のために、PECLまたはLVDSのいずれかの送信レベルを選択できるフレキシビリティ(flexibility)を所望している。しかしながら、出力ノードの容量が非常に低くなければならないというLVDSの性能の限定により、送信方式を実行する出力ドライバは、たった1つの性質、即ち、PECLまたはLVDSの両方ではなく、いずれかでなければならないという性質に限定される。そうでなければ、両者共にPECL/LVDS仕様で動作しないであろう。
【0003】
PECLおよびLVDSを別個に実行するために2つの出力ドライバを結合する試みがなされてきた。典型的に、これらの2つの出力ドライバは並列に接続され、設計者は、それらのドライバのうちの1つを選択して、特定の設計のためにPECLおよびLVDSのうち1つを実行させることができる。しかしながら、このタイプの回路は、サイズが大きく、コスト高であり、さらにフレキシビリティに欠ける等を含む多くの欠点を有する。
【0004】
従って、設計者がフレキシブルに設計できるように、1つのICデバイス上で2つの異なる送信スキームを実施できる同一回路を用いた出力構成回路が望まれる。
【0005】
【課題を解決するための手段】
本発明は、1つのICデバイス上で2つの異なる信号伝送方式、PECLおよびLVDSを、を実施できる同一回路を用いた出力構成回路を提供する。これによって、設計者はフレキシブルにそれらを設計できる。
【0006】
本発明に係る実施の形態によれば、出力回路は、複数の第1の電流源と、第1の出力ポートとを有する第1の出力ブロック、及び、複数の第2の電流源と、第2の出力ポートとを有する第2の出力ブロックを備える。第1および第2の出力ブロックは、複数の第1及び第2の電流源の少なくともいくつかの電流源を活性にする第1の外部制御信号に応じ、第1の送信方式(例えば、PECL規格)に適合された第1および第2の出力ポートにおいて第1の出力特性をもたらすように構成され得る。2つの出力ブロックもまた、複数の第1及び第2の電流源の少なくともいくつかの電流源を活性にする第2の外部制御信号に応じ、第2の送信方式(例えば、LVDS規格)に適合された第1および第2の出力ポートにおいて第2の出力特性をもたらす。
【0007】
本発明に係る本実施の形態によれば、第1および第2の出力ブロックは、互いにほぼ同一である。各出力ブロックは、選択された外部制御信号に応じて、その出力ポートにおいて複数の所定の電流のうちの選択された1つを供給する切換え可能な電流源を含む。
【0008】
本発明によれば、その同一回路は、1つのICデバイス上の2つのドライバとして用いられ、かつ、動作する。それにより、システム設計者は、2つの別個の送信方式にこの同一回路を用いることができる。従って、設計者は、設計のために1つの出力特性または他の出力特性を選択して用いることができる。
【0009】
本発明の完全な理解にともなう他の目的および達成は、次の記述および添付図面に関する請求項を参照することによって説明され、明確になるであろう。
【0010】
【発明の実施の形態】
本発明は、添付図面に関して、実施例として、より詳細に説明される。尚、添付図面を通して、同一の参照番号は類似または同一の要素または動作を示す。
【0011】
図1は、本発明による実施の形態に従った、PECL出力を実行するように構成されたユニバーサルPECL/LVDS出力構成回路10を示す。図1において、出力構成回路10は、制御論理回路20と標準PECL終端(standard PECL termination)回路30との間に接続されている。出力構成回路10は、第1の出力ブロック12および第2の出力ブロック16を備える。この2つの出力ブロックのそれぞれは、4mA、6mA、10mAまたは20mAを供給することができる切換え可能な電流源を備える。制御論理回路20によって、ユーザは、各送信技術に固有の回路素子を可能(enabling)にすることで、(出力VoutAおよびVoutBを介して)出力構成回路10の送信方式をPECLとLVDSとの間で切り換えることができる。
【0012】
PECL出力を実行するための出力構成回路10を構成する際には、制御論理回路20からの入力信号は、VoutAがVdd‐1ボルトとなるように、出力ブロックのうちの一方、例えば、ブロック12をハイ状態に設定し、並びに、VoutBがVdd‐1.6ボルトとなるように、他方のブロック、例えば、ブロック16をロウ状態に設定する。結果の出力VoutA およびVoutBはPECL電圧レベルに適合する。ブロックがハイ状態である場合には、その入力V10mAPMOS、V6mAPMOSおよびV4mAPMOSは3つの対応する電流源を可能(enable)にするように動作し、それによって、そのブロックは20mAのトータル電流を供給する。ブロックがロウ状態の場合には、入力V6mAPMOSが対応する電流源を可能にするように動作し、それによって、そのブロックは6mAの電流を供給する。各ブロックの回路図は、図3に示され、以下に詳細に記述される。
【0013】
本発明によるこの実施の形態において、PECL出力は、モトローラECL特性を標準PECL終端回路30に近似するCMOSトランジスタを用いて実現される。PECL終端回路30は、それぞれ50オームの抵抗値を有しかつVdd−2ボルトの電圧に接続された2つの抵抗器32および36を含む。抵抗器32および36は、テベニン(Thevenin)等価抵抗器である。切換え可能な電流源を用いてPECL出力を実施することによって、PECL出力は、以下に記述されているように、LVDS構成回路に集積され得る。
【0014】
図2は、本発明による実施の形態に従った、LVDS出力を実施するように構成されたユニバーサルPECL/LVDS出力構成回路10を示している。図2において、出力構成回路10は、制御論理回路20とLVDS終端回路40との間に接続されている。終端回路40は、互いに直列に接続され、それぞれ50オームの抵抗値を有する2つの抵抗器42および46を含む。寄生容量を示すキャパシタ48は抵抗器42および46に並行に接続されている。
【0015】
LVDS出力を実施するための出力構成回路10を構成するときには、制御論理回路20からの入力信号は、複数のブロックのうちの1つのブロック、例えば、ブロック12のV4mAPMOS入力と、他のブロック、例えば、ブロック16のV4mANMOSとを活性にし、それによって、ブロック12が4mAの電流を押し出し、ブロック16が4mAの電流を取り込むようにする。VoutAとVoutBとの間の抵抗器42および46に掛かる結果的な差分電圧は、±400mVである。LVDS規格の最小値は100mVである。
【0016】
図3は、出力ブロック12および16のそれぞれの例示的な回路図を示す。この回路において、NMOS入力(V4mANMOS)およびPMOS入力(V4mAPMOS、V6mAPMOSおよびV10mAPMOS)は、同時には動作しない。もし、NMOS入力のV4mANMOSが動作した場合には、4mAの電流が出力Voutにおいて生ずる。同様に、もし、PMOS入力のV4mAPMOS、V6mAPMOSおよびV10mAPMOSのうちいずれかが個々に動作した場合には、それに対応する電流(即ち、4mA、6mAまたは10mA)が出力Voutにおいて生ずる。PMOS入力のうちのいずれかの組合せが動作した場合には、それに対応する電流の和に等しい電流が出力Voutにおいて生ずる。例えば、3つのPMOS入力の総てが動作した場合には、それに対応する電流の和に等しい電流(即ち、4+6+10)、つまり、20mAが出力Voutにおいて生ずる。
【0017】
図3における回路の詳細な動作を次に記載する。もし、入力V4mANMOSが動作した場合には、400μAの電流(即ち、電流源13により生じた電流の4倍)がトランジスタMP8を通して流れる。この400μAは、トランジスタMP7およびMP8から成るカレントミラーを介して、MP8のゲート幅(即ち、20)とMP7のゲート幅(即ち、5)の比率に基づいて生じる。この電流は、再度、10という因子で乗算され、その結果、4mAの電流がトランジスタMN11、MN13およびMN0〜MN3から成るカレントミラーを介して出力Voutにおいて生ずる。同様に、この4mAは、トランジスタMN13およびMN0〜MN3のゲート幅の和(即ち、10×5)とトランジスタMN11のゲート幅(即ち、5)との比率に基づいて生じる。
【0018】
他方、100μAの電流は、トランジスタMP6を介して流れ、トランジスタMP7およびMP6から成るカレントミラーによって、それらのゲート幅の比率(即ち、5/5)に基づいて生じる。もし、入力V4mAPMOSのみが動作した場合には、200μAの電流がトランジスタMN5を通して流れ、トランジスタMN4およびMN5から成るカレントミラーによって、それらのゲート幅の比率(即ち、10/5)に基づいて生じる。この電流は、因子20によって乗算され、結果として、4mAの電流が出力Voutにおいて生じる。この4mAの電流は、トランジスタMP5およびMP0〜MP4から成るカレントミラーによって、MP5のゲート幅とMP0〜MP4のゲート幅の和との比率(即ち、40×5/10)に基づいて生じる。同様に、もし、入力V6mAPMOSのみが動作した場合には、300μAの電流がトランジスタMN8を介して流れ、トランジスタMN4およびMN8から成るカレントミラーによって、それらのゲート幅の比率(即ち、15/5)に基づいて生じる。この電流は、同様の手法で因子20によって乗算され、結果として、6mAの電流が出力Voutにおいて生じる。同様に、入力V10mAPMOSのみが動作した場合には、1mAの電流は、トランジスタMN9を介して流れ、トランジスタMN4およびMN9から成るカレントミラーによって、それらのゲート幅の比率(即ち、50/5)に基づいて生じる。この電流は、同様の手法で20によって乗算され、結果として、20mAの電流が出力Voutにおいて生じる。もし、総てのPMOS入力が動作した場合には、結果的に、20mAの電流が出力Voutにおいて生じる。
【0019】
従って、本発明によればフレキシビリティがもたらされ、ユーザは、各送信技術に用いられる特定の回路要素を可能(enable)にすることによってPECLとLVDSとの間の切換えをすることができる。
【0020】
本発明を特定の実施の形態に関して記述してきたが、多くの代替、変形およびバリエーションは、上述の記載に照らしてみれば、当業者にとって明白である。例えば、CMOSまたはバイポーラCMOS回路も本発明の実施に用いることができる。従って、請求項の目的および範囲内に含まれるものとして総てのそのような代替、変形およびバリエーションを包含することを意味する。
【図面の簡単な説明】
【図1】本発明による実施の形態に従いPECL出力を実行するように構成されたユニバーサルPECL/LVDS出力構成回路を示す図。
【図2】本発明による実施の形態に従ったLVDSを実行するように構成されたユニバーサルPECL/LVDS出力を示す図。
【図3】図1および図2の各出力ブロックの例示的な回路図。
Claims (10)
- 複数の第1の電流源と、第1の出力ポートとを有する第1の出力ブロックと、
複数の第2の電流源と、第2の出力ポートとを有する第2の出力ブロックとを備え、
前記第1および第2の出力ブロックは、前記複数の第1及び第2の電流源の少なくともいくつかの電流源を活性にする第1の外部制御信号に応じて、第1の送信方式に適合させて、前記第1および第2の出力ポートにおいて第1の出力特性をもたらすように、並びに、前記複数の第1及び第2の電流源の少なくともいくつかの電流源を活性にする第2の外部制御信号に応じて、第2の送信方式に適合させて、前記第1および第2の出力ポートにおいて第2の出力特性をもたらすように構成されている出力回路。 - 前記第1の送信方式はポジティブECL(PECL)規格であり、前記第2の送信方式は低電圧差動信号伝送(LVDS)規格であることを特徴とする請求項1に記載の出力回路。
- 前記第1および第2の出力ブロックは、前記第1の外部制御信号に応じて、前記第1の出力ポートにおいては約20mAの電流を供給し、前記第2の出力ポートにおいては約6mAの電流を供給することによって、前記第1の出力特性をもたらすことを特徴とする請求項2に記載の出力回路。
- 前記第1および第2の出力ブロックは、前記第2の外部制御信号に応じて、前記第1の出力ポートにおいては約4mAの電流を供給し、前記第2の出力ポートにおいても約4mAの電流を供給することによって、前記第2の出力特性をもたらすことを特徴とする請求項2又は3に記載の出力回路。
- 前記第1および第2の出力ブロックは互いにほぼ同一であることを特徴とする請求項1乃至4何れかに記載の出力回路。
- 入力回路と、
前記入力回路に接続された主処理回路と、
前記主処理回路に接続された出力回路であって、
複数の第1の電流源と、第1の出力ポートとを有する第1の出力ブロックと、
複数の第2の電流源と、第2の出力ポートとを有する第2の出力ブロックとを備え、
前記第1および第2の出力ブロックは、前記複数の第1及び第2の電流源の少なくともいくつかの電流源を活性にする第1の外部制御信号に応じて、第1の送信方式に適合させて、前記第1および第2の出力ポートにおいて第1の出力特性をもたらすように、並びに、前記複数の第1及び第2の電流源の少なくともいくつかの電流源を活性にする第2の外部制御信号に応じて、第2の送信方式に適合させて、前記第1および第2の出力ポートにおいて第2の出力特性をもたらすように構成されている出力回路とを備えた通信システム。 - 前記第1の送信方式はポジティブECL(PECL)規格であり、前記第2の送信方式は低電圧差動信号伝送(LVDS)規格であることを特徴とする請求項6に記載の出力回路。
- 前記第1および第2の出力ブロックは、前記第1の外部制御信号に応じて、前記第1の出力ポートにおいては約20mAの電流を供給し、前記第2の出力ポートにおいては約6mAの電流を供給することによって、前記第1の出力特性をもたらすことを特徴とする請求項7に記載の出力回路。
- 前記第1および第2の出力ブロックは、前記第2の外部制御信号に応じて、前記第1の出力ポートにおいては約4mAの電流を供給し、前記第2の出力ポートにおいても約4mAの電流を供給することによって、前記第2の出力特性をもたらすことを特徴とする請求項7又は8に記載の出力回路。
- 前記第1および第2の出力ブロックは互いにほぼ同一であることを特徴とする請求項6乃至9何れかに記載の出力回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/922,420 US6580292B2 (en) | 2001-08-02 | 2001-08-02 | Universal PECL/LVDS output structure |
US922420 | 2001-08-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003152522A JP2003152522A (ja) | 2003-05-23 |
JP4168127B2 true JP4168127B2 (ja) | 2008-10-22 |
Family
ID=25447011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002222962A Expired - Fee Related JP4168127B2 (ja) | 2001-08-02 | 2002-07-31 | ユニバーサルpecl/lvds出力構成回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6580292B2 (ja) |
JP (1) | JP4168127B2 (ja) |
CN (1) | CN1246964C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7132226B2 (ja) | 2017-09-06 | 2022-09-06 | 日本ピラー工業株式会社 | 回路基板及びその製造方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4646556B2 (ja) | 2004-06-25 | 2011-03-09 | 三洋電機株式会社 | ディスプレイ駆動装置 |
US7145359B2 (en) * | 2004-06-28 | 2006-12-05 | Silicon Laboratories Inc. | Multiple signal format output buffer |
CN100406904C (zh) * | 2004-09-27 | 2008-07-30 | 中兴通讯股份有限公司 | 一种低电压差分信号交叉接续测试接口装置 |
JP2006322963A (ja) * | 2005-05-17 | 2006-11-30 | Nec Fielding Ltd | ビデオ信号発生装置 |
US7352207B2 (en) * | 2005-09-30 | 2008-04-01 | Silicon Laboratories Inc. | Output driver with common mode feedback |
JP4798618B2 (ja) * | 2006-05-31 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 出力回路および半導体集積回路装置 |
US7508235B2 (en) * | 2006-06-07 | 2009-03-24 | Silicon Laboratories Inc. | Differential line termination technique |
US8692576B2 (en) * | 2006-09-18 | 2014-04-08 | Linear Technology Corporation | Circuit and methodology for high-speed, low-power level shifting |
US7974589B2 (en) * | 2008-02-13 | 2011-07-05 | Analog Devices, Inc. | High-speed data transmitters |
US7999523B1 (en) | 2008-08-29 | 2011-08-16 | Silicon Laboratories Inc. | Driver with improved power supply rejection |
US20100117703A1 (en) * | 2008-11-13 | 2010-05-13 | Zhipeng Zhu | Multi-mode single-ended cmos input buffer |
US8461880B2 (en) * | 2009-04-02 | 2013-06-11 | Silicon Labs Spectra, Inc. | Buffer with an output swing created using an over-supply voltage |
CN103118237B (zh) * | 2011-11-16 | 2016-03-02 | 华晶科技股份有限公司 | 影像接收装置的接口电路及其数据传输方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2520390B2 (ja) | 1984-11-07 | 1996-07-31 | 日本電気株式会社 | Mosアナログ集積回路 |
JPS639220A (ja) | 1986-06-30 | 1988-01-14 | Nec Corp | バツフア回路 |
JPH06311017A (ja) | 1993-04-22 | 1994-11-04 | Nec Corp | 出力バッファ回路 |
US6005414A (en) * | 1997-06-03 | 1999-12-21 | Linear Technology Corporation | Mixed-mode multi-protocol serial interface driver |
US6472903B1 (en) * | 1999-01-08 | 2002-10-29 | Altera Corporation | Programmable logic device input/output architecture with power bus segmentation for multiple I/O standards |
US6218858B1 (en) * | 1999-01-27 | 2001-04-17 | Xilinx, Inc. | Programmable input/output circuit for FPGA for use in TTL, GTL, GTLP, LVPECL and LVDS circuits |
-
2001
- 2001-08-02 US US09/922,420 patent/US6580292B2/en not_active Expired - Lifetime
-
2002
- 2002-07-31 JP JP2002222962A patent/JP4168127B2/ja not_active Expired - Fee Related
- 2002-08-01 CN CN02131516.7A patent/CN1246964C/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7132226B2 (ja) | 2017-09-06 | 2022-09-06 | 日本ピラー工業株式会社 | 回路基板及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6580292B2 (en) | 2003-06-17 |
US20030025528A1 (en) | 2003-02-06 |
JP2003152522A (ja) | 2003-05-23 |
CN1407725A (zh) | 2003-04-02 |
CN1246964C (zh) | 2006-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4168127B2 (ja) | ユニバーサルpecl/lvds出力構成回路 | |
US6856178B1 (en) | Multi-function input/output driver | |
US5767699A (en) | Fully complementary differential output driver for high speed digital communications | |
US7061478B1 (en) | Multiple-mode CMOS I/O cell | |
EP0717527A2 (en) | CMOS driver/receiver for simultaneous bidirectional transmission | |
CA2077602C (en) | Low voltage swing output mos circuit for driving an ecl circuit | |
EP0539230A2 (en) | High speed, low power high common mode range voltage mode differential driver circuit | |
EP0334545B1 (en) | Single-level multiplexer | |
KR100225594B1 (ko) | 반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스 | |
JP4115752B2 (ja) | 電流切替回路 | |
EP0193459B1 (en) | Ttl tristate output device | |
US6664815B2 (en) | Output driver circuit with current detection | |
US7659775B2 (en) | Output differential stage | |
US20020089319A1 (en) | Current mirror circuit | |
KR20020064666A (ko) | 드라이버회로 및 데이터 통신장치 | |
JP2601223B2 (ja) | 同時双方向入出力バッファ | |
EP0897629B1 (en) | Integrated and switchable line termination | |
EP0438228A2 (en) | Switching of logic data signals | |
US6014045A (en) | Minimal headroom, minimal area multi-terminal current steering circuits | |
EP1137185A1 (en) | Hybrid circuit having a current source controlled by a comparator | |
JP2009097754A (ja) | 空気調和機の通信制御装置 | |
JPH04347922A (ja) | クランプ回路 | |
JP4624416B2 (ja) | 組合せ論理回路 | |
US5434517A (en) | ECL output buffer with a MOS transistor used for tristate enable | |
US6437633B2 (en) | Switching element, stage and system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080220 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080709 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080703 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |