JP2013258482A - 受信回路装置 - Google Patents
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Abstract
【解決手段】バス通信線BP、BMの差動信号の電位が−7Vを上回る場合、スイッチS1、S4がOFF、スイッチS2、S3がONとなり、一対の差動信号をそれぞれ第1設定値の圧縮ゲインで圧縮した低ゲイン第1圧縮信号および低ゲイン第2圧縮信号がコンパレータCP1に入力される。一方、バス通信線BP、BMの差動信号の電位が−7Vを下回る場合、スイッチS1、S4がON、スイッチS2、S3がOFFとなり、一対の差動信号をそれぞれ第1設定値より高い第2設定値の圧縮ゲインで圧縮した高ゲイン第1圧縮信号および高ゲイン第2圧縮信号がコンパレータCP1に入力される。
【選択図】図1
Description
(第1の実施形態)
以下、第1の実施形態について図1および図2を参照しながら説明する。
図1に示す受信回路装置1は、CAN(Controller Area Network)通信に用いられるものであり、一対のバス通信線BP、BM(信号線に相当)を通じて伝送される差動信号を受信する。受信回路装置1は、一対の差動信号の差電圧(差動成分)を予め規定された閾値と比較し、その比較結果に応じた受信信号を出力する。その受信信号は、受信回路装置1の後段に設けられるCPU(図示せず)に与えられる。この場合、受信回路装置1は、差電圧が閾値以下の場合にはレセッシブ(論理レベル‘1’に相当)と判定し、その判定結果を表す受信信号を出力する。また、受信回路装置1は、差電圧が閾値以上の場合にはドミナント(論理レベル‘0’に相当)と判定し、その判定結果を表す受信信号を出力する。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−7VのときにノードN1p(ノードN1m)の電圧が+1Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+12VのときにノードN1p(ノードN1m)の電圧が+4Vになる。
(3)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−12VのときにノードN2p(ノードN2m)の電圧が+1Vになる。
(4)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+17VのときにノードN2p(ノードN2m)の電圧が+4Vになる。
バス通信線BP、BMの差動信号の電位が−7Vを上回る場合、ノードN1pおよびN1mの電圧は、いずれも+1V(=Vr1)を上回る。そのため、コンパレータCP2の出力はLレベルであり、スイッチS1、S4がOFFとなり、スイッチS2、S3がONとなる。つまり、低ゲイン第1圧縮信号および低ゲイン第2圧縮信号がコンパレータCP1に入力される。低ゲイン第1圧縮信号は、第1入力端子P1およびバイアス端子P3の間の電圧(一方の差動信号)を第1設定値の圧縮ゲインで圧縮したものである。また、低ゲイン第2圧縮信号は、第2入力端子P2およびバイアス端子P3の間の電圧(他方の差動信号)を第1設定値の圧縮ゲインで圧縮したものである。
以下、本発明の第2の実施形態について図3および図4を参照して説明する。
図3に示す本実施形態の受信回路装置21は、図1に示した第1の実施形態の受信回路装置1に対し、入力範囲最適化手段6に代えて入力範囲最適化手段22を備えている点が異なる。入力範囲最適化手段22は、入力範囲最適化手段6に対し、コンパレータCP2に代えてコンパレータCP3を備えている点が異なる。そして、この変更に伴い、コンパレータCP3の入力に関連する部分の接続も変更されている。
バス通信線BP、BMの差動信号の電位が+12Vを下回る場合、ノードN1pおよびN1mの電圧は、いずれも+4V(=Vr2)を下回る。そのため、コンパレータCP3の出力はLレベルであり、スイッチS1、S4がOFFとなり、スイッチS2、S3がONとなる。つまり、低ゲイン第1圧縮信号および低ゲイン第2圧縮信号がコンパレータCP1に入力される。一方、バス通信線BP、BMの差動信号の電位が+12Vを上回る場合、ノードN1pおよびN1mの電圧は、いずれも+4V(=Vr2)を上回る。そのため、コンパレータCP3の出力はHレベルであり、スイッチS1、S4がONとなり、スイッチS2、S3がOFFとなる。つまり、高ゲイン第1圧縮信号および高ゲイン第2圧縮信号がコンパレータCP1に入力される。
以下、本発明の第3の実施形態について図5および図6を参照して説明する。
図5に示す本実施形態の受信回路装置31は、図1に示した第1の実施形態の受信回路装置1に対し、入力範囲最適化手段6に代えて入力範囲最適化手段32を備えている点が異なる。入力範囲最適化手段32は、コンパレータCP2に代えてコンパレータCP2’を備えている点と、新たにコンパレータCP3’、インバータ回路33、34およびOR回路35を備えている点とが異なる。
バス通信線BP、BMの差動信号の電位が−7Vを上回り且つ+12Vを下回る場合、ノードN1pおよびN1mの電圧は、いずれも+1V(=Vr1)を上回り且つ+4V(=Vr2)を下回る。そのため、コンパレータCP2’およびCP3’の出力は、いずれもHレベルである。従って、OR回路35の出力がLレベルとなるため、スイッチS1、S4がOFFとなり、スイッチS2、S3がONとなる。つまり、低ゲイン第1圧縮信号および低ゲイン第2圧縮信号がコンパレータCP1に入力される。
以下、本発明の第4の実施形態について図7〜図9を参照して説明する。
図7に示す本実施形態の受信回路装置41は、図1に示した第1の実施形態の受信回路装置1に対し、圧縮回路4に代えて圧縮回路42を備えている点と、入力範囲最適化手段6に代えて入力範囲最適化手段43を備えている点とが異なる。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−5VのときにノードN41p(ノードN41m)の電圧が+1Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+12VのときにノードN41p(ノードN41m)の電圧が+4Vになる。
V(+)=(BP−VCL)・(R43/(R41+R43))+VCL …(1)
V(−)=VTH+(BM−VCL)・(R43/(R41+R43))+VCL…(2)
BP−BM=VTH・((R1+R3)/R3) …(3)
上記(3)式に示すように、本実施形態のコンパレータCP1は、差動信号の差電圧(差動成分)と所定の閾値VTHと比較し、その比較結果に応じた受信信号を出力する。従って、本実施形態の受信回路装置41は、レセッシブ/ドミナントの判定(検出)を行うことができる。
以下、本発明の第5の実施形態について図10〜図12を参照して説明する。
図10に示す本実施形態の受信回路装置51は、図7に示した第4の実施形態の受信回路装置41に対し、入力範囲最適化手段43に代えて入力範囲最適化手段52を備えている点が異なる。入力範囲最適化手段52は、入力範囲最適化手段43に対し、クランプ回路44p、44mに代えてクランプ回路53p、53mを備えている点が異なる。
以下、本発明の第6の実施形態について図13〜図15を参照して説明する。
図13に示す本実施形態の受信回路装置61は、図7に示した第4の実施形態の受信回路装置41に対し、入力範囲最適化手段43が省かれている点と、検出回路5に代えて検出回路62を備えている点とが異なる。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−5Vのときに抵抗R63p、R64pの相互接続ノードN61p(抵抗R63m、R64mの相互接続ノードN61m)の電圧が−2Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−12VのときにノードN61p(ノードN61m)の電圧が−4.8Vになる。
BP1=BP・(R64/(R63+R64)) …(4)
BM1=BM・(R64/(R63+R64)) …(5)
V(+)=BP1+Ip・R65p+Ip・(R63//R64) …(6)
V(−)=BM1+Im・R65m+Im・(R63//R64) …(7)
I・R65p+VTH=I・R65m …(8)
バス通信線BP、BMの差動信号の電位が−5V〜+12Vの範囲である場合、図14に示すように、ノードN1pおよびN1mの電圧は、いずれも+1V〜+4Vの範囲である。そのため、コンパレータCP1が正常に動作し、その出力信号がAND回路63の一方の入力端子に与えられる。また、このとき、図15に示すように、コンパレータCP61の入力(V(+)、V(−))は、+4Vを上回る。そのため、コンパレータCP61が非動作状態となり、その出力信号はHレベルに固定される。従って、AND回路63の出力信号はコンパレータCP1の出力信号と同等になり、その出力信号が差動信号の受信信号として出力端子P4から出力される。
以下、本発明の第6の実施形態について図16〜図18を参照して説明する。
図16に示す本実施形態の受信回路装置71は、図13に示した第7の実施形態の受信回路装置61に対し、検出回路62に代えて検出回路72を備えている点が異なる。検出回路72は、検出回路62に対し、抵抗R63p〜R64mの各抵抗値の設定と、電流源65p、65mの接続位置および機能とが異なる。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+12Vのときに抵抗R63p、R64pのノードN61p(ノードN61m)の電圧が+6Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+17VのときにノードN61p(ノードN61m)の電圧が+9Vになる。
V(+)=BP1−Ip・R65p−Ip・(R63//R64) …(9)
V(−)=BM1−Im・R65m−Im・(R63//R64) …(10)
I・R65p=I・R65m+VTH …(11)
バス通信線BP、BMの差動信号の電位が−5V〜+12Vの範囲である場合、図17に示すように、ノードN1pおよびN1mの電圧は、いずれも+1V〜+4Vの範囲である。そのため、コンパレータCP1が正常に動作し、その出力信号がAND回路63の一方の入力端子に与えられる。また、このとき、図18に示すように、コンパレータCP61の入力(V(+)、V(−))は、+1Vを下回る。そのため、コンパレータCP61が非動作状態となり、その出力信号はHレベルに固定される。従って、AND回路63の出力信号はコンパレータCP1の出力信号と同等になり、その出力信号が差動信号の受信信号として出力端子P4から出力される。
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
入力範囲最適化手段6、22、32(ゲイン設定手段)は、第1圧縮信号および第2圧縮信号の圧縮ゲインを2段階に切り替える構成であったが、その切り替えの段数を3段階以上(多段)にしたり、無段階(リニア)に圧縮ゲインを切り替える構成とすることも可能である。
本発明は、CAN通信に用いられる受信回路装置に限らず、一対の信号線を通じて伝送される差動信号を受信する受信回路装置全般に適用することができる。
Claims (5)
- 一対の信号線を通じて伝送される差動信号を受信する受信回路装置(1、21、31、41、51)であって、
一方の前記差動信号が与えられる第1入力端子(P1)およびバイアス電圧が与えられるバイアス端子(P3)の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号と、他方の前記差動信号が与えられる第2入力端子(P2)および前記バイアス端子(P3)の間の電圧を前記圧縮ゲインで圧縮した第2圧縮信号とを出力する圧縮回路(4、42)と、
前記第1圧縮信号および前記第2圧縮信号を入力して前記差動信号の差電圧を判別するコンパレータ(CP1)を含み、そのコンパレータ(CP1)の出力を前記差動信号の受信信号として出力する検出回路(5)と、
前記差動信号の電位が所定の従来入力範囲外となる場合に前記第1圧縮信号および前記第2圧縮信号の電位が前記コンパレータの同相入力範囲内となるように最適化する入力範囲最適化手段(6、22、32、43、52)と、
を備えていることを特徴とする受信回路装置。 - 前記入力範囲最適化手段(6、22、32)は、
前記差動信号の電位が前記従来入力範囲内である場合にあっては前記圧縮ゲインを第1設定値に設定し、前記差動信号の電位が前記従来入力範囲外である場合にあっては前記圧縮ゲインを前記第1設定値よりも高い第2設定値に設定するゲイン設定手段を備えていることを特徴とする請求項1に記載の受信回路装置。 - 前記入力範囲最適化手段(43)は、
前記差動信号の電位が前記従来入力範囲を下回る場合にあっては前記第1圧縮信号および前記第2圧縮信号の電位を前記コンパレータ(CP1)の同相入力範囲を下回らない値にクランプするクランプ手段(44p、44m)を備えていることを特徴とする請求項1に記載の受信回路装置。 - 前記入力範囲最適化手段(52)は、
前記差動信号の電位が前記従来入力範囲を上回る場合にあっては前記第1圧縮信号および前記第2圧縮信号の電位を前記コンパレータ(CP1)の同相入力範囲を上回らない値にクランプするクランプ手段(53p、53m)を備えていることを特徴とする請求項1に記載の受信回路装置。 - 一対の信号線を通じて伝送される差動信号を受信する受信回路装置(61、71、81、91)であって、
一方の前記差動信号が与えられる第1入力端子(P1)およびバイアス電圧が与えられるバイアス端子(P3)の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号と、他方の前記差動信号が与えられる第2入力端子(P2)および前記バイアス端子(P3)の間の電圧を前記圧縮ゲインで圧縮した第2圧縮信号とを出力する圧縮回路(42)と、
前記第1圧縮信号および前記第2圧縮信号を入力して前記差動信号の差電圧を判別する第1コンパレータ(CP1)および前記差動信号を入力とするとともに入力した信号を所定レベルだけレベルシフトして前記差動信号の差電圧を判別する第2コンパレータ(64)を含み、前記第1コンパレータ(CP1)および前記第2コンパレータ(64)の出力のうちいずれかを前記差動信号の受信信号として出力する検出回路(62、72)と、
を備え、
前記検出回路(62、72)は、
前記差動信号の電位が所定の従来入力範囲内である場合にあっては前記第1コンパレータ(CP1)の出力を前記差動信号の受信信号として出力し、
前記差動信号の電位が前記従来入力範囲外である場合にあっては前記第2コンパレータ(64)の出力を前記差動信号の受信信号として出力することを特徴とする受信回路装置。
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A621 | Written request for application examination |
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