JP5412673B2 - ワード・レコグナイザ回路 - Google Patents
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Description
(1)負荷(12)と;該負荷に結合され、入力データ(D、/D)に応答する第1差動対(14)と;上記負荷に結合され、上記入力データに応答する第2差動対(16)と;上記第1差動対及び上記第2差動対に結合され、第1制御信号(30)及び第2制御信号(32)に応答する第3差動対(18)と;上記第1差動対及び上記第2差動対の両方に結合されたノードを所定状態に引き込むイアス回路(20)と;上記第3差動対及び上記バイアス回路に結合された電流源(22)とを具えたワード・レコグナイザ回路。
(2)上記電流源は、電源ノード(36)と、上記第3差動対及び上記バイアス回路の両方に結合されたノード(34)との間に結合された抵抗器を含む態様1のワード・レコグナイザ回路。
(3)上記バイアス回路は、電圧源(V1)と;上記電流源と上記第1差動対及び上記第2差動対の両方に結合されたノード(N5)との間に結合されたトランジスタ(Q7)とを具え;該トランジスタが上記電圧源の電圧に応答する態様1のワード・レコグナイザ回路。
(4)上記バイアス回路は、電源及び上記トランジスタに結合された抵抗回路網(R5、R6)を更に具える態様3のワード・レコグナイザ回路。
(5)上記電圧源は、上記第1制御信号の第1ロジック・レベル及び上記第1制御信号の第2ロジック・レベルの実質的な間のレベルで上記電圧を発生する態様3のワード・レコグナイザ回路。
(6)上記負荷に結合された可変コンデンサ(D1、D2)を更に具えた態様1のワード・レコグナイザ回路。
(7)上記負荷が第1ノード(N1)及び第2ノード(N3)を含み;上記可変コンデンサが上記第1ノード及び上記第2ノードの間に結合され;上記第1差動対及び上記第2差動対が上記第1ノード及び上記第2ノードに交差結合した態様6のワード・レコグナイザ回路。
(8)上記負荷、上記第1差動対及び上記第2差動対の間に結合されたカスコード・トランジスタ段(82)と;上記負荷及び上記カスコード・トランジスタ段に結合された可変容量とを更に具えた態様1のワード・レコグナイザ回路。
(9)上記第1差動対及び上記第2差動対が共に上記入力データのデータ信号(D)及び相補的データ信号(/D)に応答する態様1のワード・レコグナイザ回路。
(10)ドントケア信号及び所望データ信号に応答して上記第1制御信号及び上記第2制御信号を発生するように構成された制御回路(24)を更に具えた態様1のワード・レコグナイザ回路。
(11)上記制御回路は、上記ドントケア信号の反転及び上記所望データ信号の論理積演算を実行して上記第1制御信号を発生する態様10のワード・レコグナイザ回路。
(12)上記制御回路は、上記ドントケア信号の反転及び上記所望データ信号の反転の論理積演算を実行して上記第2制御信号を発生する態様11のワード・レコグナイザ回路。
(13)第1ノード(N1)及び第2ノード(N2)の間に結合され、データ信号(D)に応答する第1トランジスタ(Q1)と;第3ノード(N3)及び上記第2ノードの間に結合され、反転されたデータ信号(/D)に応答する第2トランジスタ(Q2)と;上記第3ノード及び第4ノード(N4)の間に結合され、上記データ信号に応答する第3トランジスタ(Q3)と;上記第1ノード及び上記第4ノードの間に結合され、上記反転されたデータ信号に応答する第4トランジスタ(Q4)と;上記第2ノード及び第5ノード(N5)の間に結合され、第1制御信号(W)に応答する第5トランジスタ(Q5)と;上記第4ノード及び上記第5ノードの間に結合され、第2制御信号(V)に応答する第6トランジスタ(Q6)と;上記第1ノード、上記第5ノード及び電圧源(V1)の間に結合された第7トランジスタ(Q7)とを具えたワード・レコグナイザ回路。
(14)上記第5、第6及び第7トランジスタの遷移周波数が上記第1〜第4トランジスタの遷移周波数の半分未満である態様13のワード・レコグナイザ回路。
(15)上記第7トランジスタ及び上記第1ノードの間に結合された抵抗器(R4)を更に具えた態様13のワード・レコグナイザ回路。
(16)上記第5ノード及び電源端子(Vee)の間に結合された抵抗器(R3)を更に具えた態様13のワード・レコグナイザ回路。
(17)上記第1ノード及び上記第3ノードの間に結合された可変コンデンサ(D1、D2)を更に具えた態様13のワード・レコグナイザ回路。
(18)複数のデータ信号を取り込む取り込み回路(92)と;各々が上記データ信号の対応する1つと所望データ・ビットと比較すると共に1つのゲート遅延以下の遅延を有する複数のワード・レコグナイザ回路(96)と;該複数のワード・レコグナイザ回路の出力を組合せるロジック回路(98)と;該ロジック回路に応答するトリガ回路(100)とを具えた試験測定機器。
(19)複数の第1制御信号及び複数の第2制御信号を発生する制御回路(94)を更に具え;各ワード・レコグナイザ回路が上記第1制御信号の対応する1つ及び上記第2制御信号の対応する1つに応答し;各ワード・レコグナイザ回路において、上記対応する第1制御信号が上記対応する所望データ・ビット及び対応するドントケア信号の論理的組合せであり、上記対応する第2制御信号が上記対応する所望データ・ビットの反転と上記対応するドントケア信号との論理的組合せである態様18の試験測定機器。
(20)複数のスキュー制御電圧を発生する制御器を更に具え;各ワード・レコグナイザ回路において、上記ワード・レコグナイザ回路の遅延が上記スキュー制御電圧の対応する1つに応じる態様18の試験測定機器。
式2:V=(/P)(/X)
12 負荷
14 第1差動対
16 第2差動対
18 第3差動対
20 バイアス回路
22 電流源
24 制御回路
60 回路
80 ワード・レコグナイザ回路
90 試験測定機器
92 取り込み回路
Claims (2)
- 負荷と、
該負荷に結合され、入力データに応答する第1差動対と、
上記負荷に結合され、上記入力データに応答する第2差動対と、
上記第1差動対及び上記第2差動対に結合され、第1制御信号及び第2制御信号に応答する第3差動対と、
上記第1差動対及び上記第2差動対の両方に結合されたノードを所定状態に引き込むバイアス回路と、
上記第3差動対及び上記バイアス回路に結合された電流源と、
上記負荷の第1及び第2ノードの間に結合された可変コンデンサと
を具えたワード・レコグナイザ回路。 - 第1ノード及び第2ノードの間に結合され、データ信号に応答する第1トランジスタと、
第3ノード及び上記第2ノードの間に結合され、反転されたデータ信号に応答する第2トランジスタと、
上記第3ノード及び第4ノードの間に結合され、上記データ信号に応答する第3トランジスタと、
上記第1ノード及び上記第4ノードの間に結合され、上記反転されたデータ信号に応答する第4トランジスタと、
上記第2ノード及び第5ノードの間に結合され、第1制御信号に応答する第5トランジスタと、
上記第4ノード及び上記第5ノードの間に結合され、第2制御信号に応答する第6トランジスタと、
上記第1ノード、上記第5ノード及び電圧源の間に結合された第7トランジスタと、
上記第5ノード及び電源端子の間に結合された抵抗器と、
上記第1ノード及び上記第3ノードの間に結合された可変コンデンサと
を具えたワード・レコグナイザ回路。
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