JP3197244B2 - 出力回路 - Google Patents
出力回路Info
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- JP3197244B2 JP3197244B2 JP28864997A JP28864997A JP3197244B2 JP 3197244 B2 JP3197244 B2 JP 3197244B2 JP 28864997 A JP28864997 A JP 28864997A JP 28864997 A JP28864997 A JP 28864997A JP 3197244 B2 JP3197244 B2 JP 3197244B2
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- transistors
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Description
【０００１】
【発明の属する技術分野】この発明はアナログＩＣに使
用される出力回路に関し、より詳細には入力端子と出力
端子を共用したアナログＩＣに使用される出力回路に関
するものである。
用される出力回路に関し、より詳細には入力端子と出力
端子を共用したアナログＩＣに使用される出力回路に関
するものである。
【０００２】
【従来の技術】一般に使用されているＩＣは、ＩＣの内
部から外部に対して信号を出力する一方で、ＩＣの外部
からも制御信号を取り込んでいる。この際、ＩＣの内部
と外部との信号の入出力は、何れも端子を介して行われ
ている。
部から外部に対して信号を出力する一方で、ＩＣの外部
からも制御信号を取り込んでいる。この際、ＩＣの内部
と外部との信号の入出力は、何れも端子を介して行われ
ている。
【０００３】図４は従来のアナログＩＣに使用される出
力回路の構成例を示した図であり、図５はその信号波形
を示した図である。図４に於いて、破線部より右側がＩ
Ｃ内部、左側がＩＣ外部を表している。
力回路の構成例を示した図であり、図５はその信号波形
を示した図である。図４に於いて、破線部より右側がＩ
Ｃ内部、左側がＩＣ外部を表している。
【０００４】ＩＣの内部と外部とのインターフェースと
して、入出力が共用化された端子１が設けられている。
そして、この端子１のＩＣ外部側には、入力制御信号ｖ
i を発生する信号源２が抵抗Ｒ１を介して接続されてい
ると共に、後述する出力制御信号ｖo がｖo ′として取
り込まれる図示されない外部回路が接続されている。
して、入出力が共用化された端子１が設けられている。
そして、この端子１のＩＣ外部側には、入力制御信号ｖ
i を発生する信号源２が抵抗Ｒ１を介して接続されてい
ると共に、後述する出力制御信号ｖo がｖo ′として取
り込まれる図示されない外部回路が接続されている。
【０００５】一方、ＩＣ内部側では、端子１には互いに
ベースが接続されたＮＰＮ型トランジスタＱ１のエミッ
タ及びＰＮＰ型トランジスタＱ２のエミッタが接続され
ている。トランジスタＱ１及びＱ２は、出力回路を構成
するもので、トランジスタＱ１のコレクタは電源ライン
に接続される。また、トランジスタＱ２のコレクタは、
ＮＰＮ型トランジスタＱ３のベース及びＮＰＮ型トラン
ジスタＱ４のコレクタ及びに接続される。
ベースが接続されたＮＰＮ型トランジスタＱ１のエミッ
タ及びＰＮＰ型トランジスタＱ２のエミッタが接続され
ている。トランジスタＱ１及びＱ２は、出力回路を構成
するもので、トランジスタＱ１のコレクタは電源ライン
に接続される。また、トランジスタＱ２のコレクタは、
ＮＰＮ型トランジスタＱ３のベース及びＮＰＮ型トラン
ジスタＱ４のコレクタ及びに接続される。
【０００６】トランジスタＱ３は、エミッタが接地さ
れ、コレクタが抵抗Ｒ２を介して電源ラインに接続され
ると共にインバ―タＩ１を介してＤフリップフロップ３
のＤａｔａ入力端子に接続される。Ｄフリップフロップ
３のクロックＣＫの反転入力端子は後述する出力制御信
号ｖo を発生する信号源４に接続され、Ｑ出力端子は図
示されない入力回路に接続される。
れ、コレクタが抵抗Ｒ２を介して電源ラインに接続され
ると共にインバ―タＩ１を介してＤフリップフロップ３
のＤａｔａ入力端子に接続される。Ｄフリップフロップ
３のクロックＣＫの反転入力端子は後述する出力制御信
号ｖo を発生する信号源４に接続され、Ｑ出力端子は図
示されない入力回路に接続される。
【０００７】上記トランジスタＱ４のベースには、カレ
ントミラー回路を構成するＮＰＮ型トランジスタＱ５の
ベースが接続されている。このトランジスタＱ５のコレ
クタは、そのベースに接続されると共に、抵抗Ｒ４を介
して電源ラインに接続される。また、トランジスタＱ４
及びＱ５のエミッタは接地される。
ントミラー回路を構成するＮＰＮ型トランジスタＱ５の
ベースが接続されている。このトランジスタＱ５のコレ
クタは、そのベースに接続されると共に、抵抗Ｒ４を介
して電源ラインに接続される。また、トランジスタＱ４
及びＱ５のエミッタは接地される。
【０００８】上記トランジスタＱ１及びＱ２のベース
は、直列接続された抵抗Ｒ４及びＲ５の接続点に接続さ
れる。ＮＰＮ型トランジスタＱ６は、コレクタが上記抵
抗Ｒ５の他端に接続され、エミッタが接地され、ベース
は抵抗Ｒ６を介して出力制御信号ｖo の信号源４に接続
される。
は、直列接続された抵抗Ｒ４及びＲ５の接続点に接続さ
れる。ＮＰＮ型トランジスタＱ６は、コレクタが上記抵
抗Ｒ５の他端に接続され、エミッタが接地され、ベース
は抵抗Ｒ６を介して出力制御信号ｖo の信号源４に接続
される。
【０００９】このような構成に於いて、出力制御信号ｖ
o は、トランジスタＱ６、抵抗Ｒ４〜Ｒ６を経て、トラ
ンジスタＱ１、Ｑ２に伝達される。ここで、例えば出力
制御信号ｖo と入力制御信号ｖi の極性が異なる場合、
すなわち入力制御信号ｖi がハイレベルでトランジスタ
Ｑ１、Ｑ２のベース電圧がハイレベルの場合は、トラン
ジスタＱ１、Ｑ２ともオフされ、ｖo ′としては、抵抗
Ｒ１を介したｖi が現れ、ハイレベルになる。入力制御
信号ｖi がハイレベルでトランジスタＱ１、Ｑ２のベー
ス電圧がローレベルの場合は、トランジスタＱ２を介し
て、端子１から出力ｖo ′としてローレベルが出力され
る。
o は、トランジスタＱ６、抵抗Ｒ４〜Ｒ６を経て、トラ
ンジスタＱ１、Ｑ２に伝達される。ここで、例えば出力
制御信号ｖo と入力制御信号ｖi の極性が異なる場合、
すなわち入力制御信号ｖi がハイレベルでトランジスタ
Ｑ１、Ｑ２のベース電圧がハイレベルの場合は、トラン
ジスタＱ１、Ｑ２ともオフされ、ｖo ′としては、抵抗
Ｒ１を介したｖi が現れ、ハイレベルになる。入力制御
信号ｖi がハイレベルでトランジスタＱ１、Ｑ２のベー
ス電圧がローレベルの場合は、トランジスタＱ２を介し
て、端子１から出力ｖo ′としてローレベルが出力され
る。
【００１０】また、入力制御信号ｖi がローレベルの場
合でトランジスタＱ１、Ｑ２のベース電圧がハイレベル
の場合は、トランジスタＱ１を介して、端子１から出力
ｖo′としてハイレベルが出力される。入力制御信号ｖi
がローレベルの場合でトランジスタＱ１、Ｑ２のベー
ス電圧がローレベルの場合は、トランジスタＱ１及びＱ
２はオフされて、端子１からはｖi が現れ、ローレベル
になる。
合でトランジスタＱ１、Ｑ２のベース電圧がハイレベル
の場合は、トランジスタＱ１を介して、端子１から出力
ｖo′としてハイレベルが出力される。入力制御信号ｖi
がローレベルの場合でトランジスタＱ１、Ｑ２のベー
ス電圧がローレベルの場合は、トランジスタＱ１及びＱ
２はオフされて、端子１からはｖi が現れ、ローレベル
になる。
【００１１】一方、入力制御信号ｖi は、出力制御信号
ｖo がハイレベルの時、トランジスタＱ２を介してｖ
i ″として取り出すことができるので、出力制御信号ｖ
o をクロックＣＫとして、Ｄフリップフロップ３でサン
プリングすることで、入力制御信号ｖi ′として検出す
ることができる。このように、従来の出力回路では、ト
ランジスタＱ１、Ｑ２が外部の入力制御信号ｖi によっ
てオン／オフが切換えられる。
ｖo がハイレベルの時、トランジスタＱ２を介してｖ
i ″として取り出すことができるので、出力制御信号ｖ
o をクロックＣＫとして、Ｄフリップフロップ３でサン
プリングすることで、入力制御信号ｖi ′として検出す
ることができる。このように、従来の出力回路では、ト
ランジスタＱ１、Ｑ２が外部の入力制御信号ｖi によっ
てオン／オフが切換えられる。
【００１２】
【発明が解決しようとする課題】ところで、このような
構成の出力回路では、以下のような課題を有している。
すなわち、第１に出力制御信号ｖo が入力制御信号ｖi
と異なる極性の場合、トランジスタＱ１、Ｑ２が共にオ
フされるため、端子１のインピーダンスが高くなる。し
たがって、ＩＣ外部からの誘導を受けやすくなってしま
う。
構成の出力回路では、以下のような課題を有している。
すなわち、第１に出力制御信号ｖo が入力制御信号ｖi
と異なる極性の場合、トランジスタＱ１、Ｑ２が共にオ
フされるため、端子１のインピーダンスが高くなる。し
たがって、ＩＣ外部からの誘導を受けやすくなってしま
う。
【００１３】第２に出力制御信号ｖo ′は、入力制御信
号ｖi の極性によりトランジスタＱ１、Ｑ２のオン／オ
フが変わる。そのため、図５に示されるように、トラン
ジスタＱ１、Ｑ２のＶF 相当（ＶFQ1 、ＶFQ2 ）の直流
の段差が生じてしまう。
号ｖi の極性によりトランジスタＱ１、Ｑ２のオン／オ
フが変わる。そのため、図５に示されるように、トラン
ジスタＱ１、Ｑ２のＶF 相当（ＶFQ1 、ＶFQ2 ）の直流
の段差が生じてしまう。
【００１４】第３に、入力制御信号ｖi は、ｖo をクロ
ックとし、サンプリングする必要があるため、ＩＣ内部
に取り込んだ入力制御信号ｖi ′は、入力制御信号ｖi
に対し時間差が生じる。
ックとし、サンプリングする必要があるため、ＩＣ内部
に取り込んだ入力制御信号ｖi ′は、入力制御信号ｖi
に対し時間差が生じる。
【００１５】したがってこの発明は上記実状に鑑みてな
されたものであり、その目的はＩＣ外部からの誘導を受
けにくく、入力信号による出力信号の電圧差を解消し、
入力信号をサンプリングすることなく取り込むことがで
きる、入力端子を共用化した安価な出力回路を提供する
ことである。
されたものであり、その目的はＩＣ外部からの誘導を受
けにくく、入力信号による出力信号の電圧差を解消し、
入力信号をサンプリングすることなく取り込むことがで
きる、入力端子を共用化した安価な出力回路を提供する
ことである。
【００１６】
【課題を解決するための手段】すなわちこの発明は、入
力信号及び出力信号を提供するための端子と、この端子
に接続されて第１のトランジスタ及び第２のトランジス
タから構成されるプッシュプル出力回路と、上記第１及
び第２のトランジスタの電圧を与えるバイアスと出力信
号で該バイアスをシフトする手段と、上記端子に入力信
号を電流入力するための第１の抵抗と、上記第１及び第
２のトランジスタのコレクタ電流を折り返す少なくとも
４つのトランジスタから構成されるカレントミラー回路
と、上記第１及び第２のトランジスタのコレクタ電流の
差を検出して電圧出力する少なくとも１つの出力トラン
ジスタ及び第２の抵抗とを具備し、上記端子より低イン
ピーダンスで上記出力信号を出力すると共に、上記入力
信号を上記端子より内部に取り込むことを特徴とする。
力信号及び出力信号を提供するための端子と、この端子
に接続されて第１のトランジスタ及び第２のトランジス
タから構成されるプッシュプル出力回路と、上記第１及
び第２のトランジスタの電圧を与えるバイアスと出力信
号で該バイアスをシフトする手段と、上記端子に入力信
号を電流入力するための第１の抵抗と、上記第１及び第
２のトランジスタのコレクタ電流を折り返す少なくとも
４つのトランジスタから構成されるカレントミラー回路
と、上記第１及び第２のトランジスタのコレクタ電流の
差を検出して電圧出力する少なくとも１つの出力トラン
ジスタ及び第２の抵抗とを具備し、上記端子より低イン
ピーダンスで上記出力信号を出力すると共に、上記入力
信号を上記端子より内部に取り込むことを特徴とする。
【００１７】この発明の出力回路にあっては、入力信号
及び出力信号を提供するための端子に接続されて、第１
のトランジスタ及び第２のトランジスタから構成される
プッシュプル出力回路が接続される。上記第１及び第２
のトランジスタはバイアスシフト手段によってバイアス
が与えられて出力信号でバイアスシフトされる。一方、
上記端子には入力信号を電流入力するための第１の抵抗
が接続される。また、上記第１及び第２のトランジスタ
のコレクタ電流は、少なくとも４つのトランジスタから
構成されるカレントミラー回路により折り返される。上
記第１及び第２のトランジスタのコレクタ電流の差は、
少なくとも１つの出力トランジスタ及び第２の抵抗によ
って検出されて電圧出力される。そして、上記端子より
低インピーダンスで上記出力信号が出力される一方、上
記入力信号は上記端子より内部に取り込まれる。
及び出力信号を提供するための端子に接続されて、第１
のトランジスタ及び第２のトランジスタから構成される
プッシュプル出力回路が接続される。上記第１及び第２
のトランジスタはバイアスシフト手段によってバイアス
が与えられて出力信号でバイアスシフトされる。一方、
上記端子には入力信号を電流入力するための第１の抵抗
が接続される。また、上記第１及び第２のトランジスタ
のコレクタ電流は、少なくとも４つのトランジスタから
構成されるカレントミラー回路により折り返される。上
記第１及び第２のトランジスタのコレクタ電流の差は、
少なくとも１つの出力トランジスタ及び第２の抵抗によ
って検出されて電圧出力される。そして、上記端子より
低インピーダンスで上記出力信号が出力される一方、上
記入力信号は上記端子より内部に取り込まれる。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明の第１の実施の
形態を示すもので、アナログＩＣに使用される出力回路
の構成を示した回路図である。また、図２は図１の出力
回路の各信号波形を示した図である。
実施の形態を説明する。図１はこの発明の第１の実施の
形態を示すもので、アナログＩＣに使用される出力回路
の構成を示した回路図である。また、図２は図１の出力
回路の各信号波形を示した図である。
【００１９】図１に於いて、破線部より右側がＩＣ内
部、左側がＩＣ外部を表している。ＩＣの内部と外部と
のインターフェースとして、入出力が共用化された端子
１１が設けられている。そして、この端子１１のＩＣ外
部側には、入力制御信号ｖi を発生する信号源１２が抵
抗Ｒ１１を介して接続されていると共に、後述する出力
制御信号ｖo がｖo ′として取り込まれる図示されない
外部回路が接続されている。
部、左側がＩＣ外部を表している。ＩＣの内部と外部と
のインターフェースとして、入出力が共用化された端子
１１が設けられている。そして、この端子１１のＩＣ外
部側には、入力制御信号ｖi を発生する信号源１２が抵
抗Ｒ１１を介して接続されていると共に、後述する出力
制御信号ｖo がｖo ′として取り込まれる図示されない
外部回路が接続されている。
【００２０】一方、ＩＣ内部側では、端子１１にはＮＰ
Ｎ型トランジスタＱ１１及びＰＮＰ型トランジスタＱ１
２のエミッタが接続されている。トランジスタＱ１１及
びＱ１２は、プッシュプル出力回路を構成する。また、
トランジスタＱ１１及びＱ１２は、それぞれがカレント
ミラー回路を構成するＮＰＮ型トランジスタＱ１３及び
ＰＮＰ型トランジスタＱ１４と、それぞれ接続されてい
る。
Ｎ型トランジスタＱ１１及びＰＮＰ型トランジスタＱ１
２のエミッタが接続されている。トランジスタＱ１１及
びＱ１２は、プッシュプル出力回路を構成する。また、
トランジスタＱ１１及びＱ１２は、それぞれがカレント
ミラー回路を構成するＮＰＮ型トランジスタＱ１３及び
ＰＮＰ型トランジスタＱ１４と、それぞれ接続されてい
る。
【００２１】上記トランジスタＱ１１のコレクタは、カ
レントミラー回路を構成するＰＮＰ型トランジスタＱ１
５のベース、及びＱ１６のベースとコレクタに接続され
る。同様に、トランジスタＱ１２のコレクタは、カレン
トミラー回路を構成するＮＰＮ型トランジスタＱ１７の
ベース、及びＱ１８のベースとコレクタに接続される。
トランジスタＱ１５及びＱ１６のエミッタは電源ライン
に接続され、トランジスタＱ１７及びＱ１８のエミッタ
は接地されている。
レントミラー回路を構成するＰＮＰ型トランジスタＱ１
５のベース、及びＱ１６のベースとコレクタに接続され
る。同様に、トランジスタＱ１２のコレクタは、カレン
トミラー回路を構成するＮＰＮ型トランジスタＱ１７の
ベース、及びＱ１８のベースとコレクタに接続される。
トランジスタＱ１５及びＱ１６のエミッタは電源ライン
に接続され、トランジスタＱ１７及びＱ１８のエミッタ
は接地されている。
【００２２】また、上記トランジスタＱ１５のコレクタ
とトランジスタＱ１７のコレクタは、そのエミッタが接
地されたＮＰＮ型トランジスタＱ１９のベースに接続さ
れる。このトランジスタＱ１９のコレクタは、抵抗Ｒ１
２を介して電源ラインに接続されると共に、入力制御信
号ｖi ′を供給すべく図示されない内部回路に接続され
る。
とトランジスタＱ１７のコレクタは、そのエミッタが接
地されたＮＰＮ型トランジスタＱ１９のベースに接続さ
れる。このトランジスタＱ１９のコレクタは、抵抗Ｒ１
２を介して電源ラインに接続されると共に、入力制御信
号ｖi ′を供給すべく図示されない内部回路に接続され
る。
【００２３】上記トランジスタＱ１３のコレクタは、そ
のベースに接続されると共に抵抗Ｒ１３を介して電源ラ
インに接続される。また、トランジスタＱ１４のコレク
タは、そのベースに接続されると共に、抵抗Ｒ１５を介
して接地され、且つ抵抗Ｒ１６を介してＮＰＮ型トラン
ジスタＱ２０のコレクタに接続される。このトランジス
タＱ２０は、そのエミッタが接地され、ベースは抵抗Ｒ
１７を介して出力制御信号ｖo を発生する信号源１３に
接続されている。
のベースに接続されると共に抵抗Ｒ１３を介して電源ラ
インに接続される。また、トランジスタＱ１４のコレク
タは、そのベースに接続されると共に、抵抗Ｒ１５を介
して接地され、且つ抵抗Ｒ１６を介してＮＰＮ型トラン
ジスタＱ２０のコレクタに接続される。このトランジス
タＱ２０は、そのエミッタが接地され、ベースは抵抗Ｒ
１７を介して出力制御信号ｖo を発生する信号源１３に
接続されている。
【００２４】次に、このように構成された出力回路の動
作について説明する。先ず、出力制御信号ｖo は、抵抗
Ｒ１７、トランジスタＱ２０、抵抗Ｒ１６を介し、抵抗
Ｒ１３及びＲ１４、トランジスタＱ１３及びＱ１４で構
成されるバイアス回路と、トランジスタＱ１１及びＱ１
２で構成されるプッシュプル出力回路の動作により、端
子１１より出力制御信号ｖo ′として出力される。
作について説明する。先ず、出力制御信号ｖo は、抵抗
Ｒ１７、トランジスタＱ２０、抵抗Ｒ１６を介し、抵抗
Ｒ１３及びＲ１４、トランジスタＱ１３及びＱ１４で構
成されるバイアス回路と、トランジスタＱ１１及びＱ１
２で構成されるプッシュプル出力回路の動作により、端
子１１より出力制御信号ｖo ′として出力される。
【００２５】この場合は、ＩＣ内部から端子１１に出力
される出力制御信号ｖo ′のインピーダンスは、常にト
ランジスタＱ１及びＱ２がオンしているので低インピー
ダンス状態になる。
される出力制御信号ｖo ′のインピーダンスは、常にト
ランジスタＱ１及びＱ２がオンしているので低インピー
ダンス状態になる。
【００２６】これにより、従来問題となっていた端子１
１が外部からの誘導を受けにくくなり、また、入力制御
信号によって出力段のトランジスタが切り換わることで
生じる電圧差がなくなるという利点がある。
１が外部からの誘導を受けにくくなり、また、入力制御
信号によって出力段のトランジスタが切り換わることで
生じる電圧差がなくなるという利点がある。
【００２７】また、入力制御信号ｖi は、抵抗Ｒ１１を
介して端子１１へ電流変換されて入力され、トランジス
タＱ１１及びＱ１２のコレクタ電流の変化として表され
る。そして、これらトランジスタＱ１１のコレクタ電流
とＱ１２のコレクタ電流の差は、トランジスタＱ１５及
びＱ１６と、トランジスタＱ１７及びＱ１８により構成
されるカレントミラー回路により折り返されて、トラン
ジスタＱ１９のベース電流となって現れる。
介して端子１１へ電流変換されて入力され、トランジス
タＱ１１及びＱ１２のコレクタ電流の変化として表され
る。そして、これらトランジスタＱ１１のコレクタ電流
とＱ１２のコレクタ電流の差は、トランジスタＱ１５及
びＱ１６と、トランジスタＱ１７及びＱ１８により構成
されるカレントミラー回路により折り返されて、トラン
ジスタＱ１９のベース電流となって現れる。
【００２８】したがって、入力制御信号ｖi は、トラン
ジスタＱ１９のコレクタにｖi ′として取り込まれる。
このようにして、第１の実施の形態によれば、出力制御
信号ｖo は、端子１１にｖo ′として低インピーダンス
で出力される一方、入力制御信号ｖi をｖi ′として内
部に取り込むことができる。
ジスタＱ１９のコレクタにｖi ′として取り込まれる。
このようにして、第１の実施の形態によれば、出力制御
信号ｖo は、端子１１にｖo ′として低インピーダンス
で出力される一方、入力制御信号ｖi をｖi ′として内
部に取り込むことができる。
【００２９】したがって、出力端子と入力端子の共有化
を図ることができ、端子を削除できる効果がある。加え
て、従来例で課題となっていた点が以下のように改善さ
れる。すなわち、第１に、出力インピーダンスが常に低
く、端子が外部から誘導を受けにくい。
を図ることができ、端子を削除できる効果がある。加え
て、従来例で課題となっていた点が以下のように改善さ
れる。すなわち、第１に、出力インピーダンスが常に低
く、端子が外部から誘導を受けにくい。
【００３０】第２に、出力制御信号が入力信号の状態に
よりＶF の直流段差を持つことがない。第３に、入力制
御信号をサンプリングすることなく取り込むことがで
き、入力信制御号そのものを取り込むことができる。
よりＶF の直流段差を持つことがない。第３に、入力制
御信号をサンプリングすることなく取り込むことがで
き、入力信制御号そのものを取り込むことができる。
【００３１】次に、この発明の第２の実施の形態を説明
する。図３は、この発明の第２の実施の形態を示すもの
で、アナログＩＣに使用される出力回路の構成を示した
回路図である。
する。図３は、この発明の第２の実施の形態を示すもの
で、アナログＩＣに使用される出力回路の構成を示した
回路図である。
【００３２】図３に於いて、破線部より右側がＩＣ内
部、左側がＩＣ外部を表している。ＩＣの内部と外部と
のインターフェースとして、入出力が共用化された端子
２１が設けられている。そして、この端子２１のＩＣ外
部側には、３値の入力制御信号ｖi を発生する信号源２
２が抵抗Ｒ２１を介して接続されていると共に、後述す
る出力制御信号ｖo がｖo ′として取り込まれる図示さ
れない外部回路が接続されている。
部、左側がＩＣ外部を表している。ＩＣの内部と外部と
のインターフェースとして、入出力が共用化された端子
２１が設けられている。そして、この端子２１のＩＣ外
部側には、３値の入力制御信号ｖi を発生する信号源２
２が抵抗Ｒ２１を介して接続されていると共に、後述す
る出力制御信号ｖo がｖo ′として取り込まれる図示さ
れない外部回路が接続されている。
【００３３】一方、ＩＣ内部側では、端子２１にはＮＰ
Ｎ型トランジスタＱ２１及びＰＮＰ型トランジスタＱ２
２のエミッタが接続されている。トランジスタＱ２１及
びＱ２２は、プッシュプル出力回路を構成する。また、
トランジスタＱ２１及びＱ２２は、その動作電流を定め
るＮＰＮ型トランジスタＱ２３及びＰＮＰ型トランジス
タＱ２４と、それぞれ接続されている。
Ｎ型トランジスタＱ２１及びＰＮＰ型トランジスタＱ２
２のエミッタが接続されている。トランジスタＱ２１及
びＱ２２は、プッシュプル出力回路を構成する。また、
トランジスタＱ２１及びＱ２２は、その動作電流を定め
るＮＰＮ型トランジスタＱ２３及びＰＮＰ型トランジス
タＱ２４と、それぞれ接続されている。
【００３４】上記トランジスタＱ２３及びＱ２４のエミ
ッタは、互いに接続されると共に出力制御信号ｖo を発
生する信号源２３に接続される。また、トランジスタＱ
２３のコレクタは、そのベースに接続されると共に、電
流源Ｉ２１を介して電源ラインに接続される。同様に、
トランジスタＱ２４のコレクタは、そのベースに接続さ
れると共に、電流源Ｉ２２を介して接地される。
ッタは、互いに接続されると共に出力制御信号ｖo を発
生する信号源２３に接続される。また、トランジスタＱ
２３のコレクタは、そのベースに接続されると共に、電
流源Ｉ２１を介して電源ラインに接続される。同様に、
トランジスタＱ２４のコレクタは、そのベースに接続さ
れると共に、電流源Ｉ２２を介して接地される。
【００３５】上記トランジスタＱ２１のコレクタは、カ
レントミラー回路を構成するＰＮＰ型トランジスタＱ２
６のベース、Ｑ２７のベース、及びＱ２５のベースとコ
レクタに接続される。同様に、トランジスタＱ２２のコ
レクタは、カレントミラー回路を構成するＮＰＮ型トラ
ンジスタＱ２９のベース、Ｑ３０のベース、及びＱ２８
のベースとコレクタに接続される。トランジスタＱ２
５、Ｑ２６及びＱ２７のエミッタは電源ラインに接続さ
れ、トランジスタＱ２８、Ｑ２９及びＱ３０のエミッタ
は接地されている。尚、トランジスタＱ２７及びＱ２９
は、ミラー比がトランジスタＱ２５及びＱ２８の２倍に
設定されるものとする。
レントミラー回路を構成するＰＮＰ型トランジスタＱ２
６のベース、Ｑ２７のベース、及びＱ２５のベースとコ
レクタに接続される。同様に、トランジスタＱ２２のコ
レクタは、カレントミラー回路を構成するＮＰＮ型トラ
ンジスタＱ２９のベース、Ｑ３０のベース、及びＱ２８
のベースとコレクタに接続される。トランジスタＱ２
５、Ｑ２６及びＱ２７のエミッタは電源ラインに接続さ
れ、トランジスタＱ２８、Ｑ２９及びＱ３０のエミッタ
は接地されている。尚、トランジスタＱ２７及びＱ２９
は、ミラー比がトランジスタＱ２５及びＱ２８の２倍に
設定されるものとする。
【００３６】上記トランジスタＱ２６のコレクタとトラ
ンジスタＱ２９のコレクタは、そのエミッタが接地され
たＮＰＮ型トランジスタＱ３１のベースに接続される。
同様に、上記トランジスタＱ２７のコレクタとトランジ
スタＱ３０のコレクタは、そのエミッタが接地されたＮ
ＰＮ型トランジスタＱ３２のベースに接続される。そし
て、上記トランジスタＱ３１及びＱ３２のコレクタは、
それぞれ集積注入型論理回路（ＩＩＬ；Ｉｎｔｅｇｒａ
ｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）Ｇ１及びＧ
２のベースに接続されている。
ンジスタＱ２９のコレクタは、そのエミッタが接地され
たＮＰＮ型トランジスタＱ３１のベースに接続される。
同様に、上記トランジスタＱ２７のコレクタとトランジ
スタＱ３０のコレクタは、そのエミッタが接地されたＮ
ＰＮ型トランジスタＱ３２のベースに接続される。そし
て、上記トランジスタＱ３１及びＱ３２のコレクタは、
それぞれ集積注入型論理回路（ＩＩＬ；Ｉｎｔｅｇｒａ
ｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）Ｇ１及びＧ
２のベースに接続されている。
【００３７】ＩＩＬＧ１の出力は、ＩＩＬＧ３に出力さ
れると共に、抵抗Ｒ２４を介してバイアス電源ＶB が接
続された制御入力信号ｖi3′の図示されない内部回路に
供給される。ＩＩＬＧ２の出力は、ＩＩＬＧ４に出力さ
れると共に、上記制御入力信号ｖi3′の内部回路及び抵
抗Ｒ２３を介してバイアス電源ＶB が接続された制御入
力信号ｖi2′の図示されない内部回路に供給される。Ｉ
ＩＬＧ３の出力は、抵抗Ｒ２２を介してバイアス電源Ｖ
B が接続された制御入力信号ｖi1′の内部回路（図示せ
ず）に供給されると共に、制御入力信号ｖi2′の図示さ
れない内部回路に供給される。更に、ＩＩＬＧ４の出力
は、制御入力信号ｖi1′の内部回路（図示せず）に供給
される。
れると共に、抵抗Ｒ２４を介してバイアス電源ＶB が接
続された制御入力信号ｖi3′の図示されない内部回路に
供給される。ＩＩＬＧ２の出力は、ＩＩＬＧ４に出力さ
れると共に、上記制御入力信号ｖi3′の内部回路及び抵
抗Ｒ２３を介してバイアス電源ＶB が接続された制御入
力信号ｖi2′の図示されない内部回路に供給される。Ｉ
ＩＬＧ３の出力は、抵抗Ｒ２２を介してバイアス電源Ｖ
B が接続された制御入力信号ｖi1′の内部回路（図示せ
ず）に供給されると共に、制御入力信号ｖi2′の図示さ
れない内部回路に供給される。更に、ＩＩＬＧ４の出力
は、制御入力信号ｖi1′の内部回路（図示せず）に供給
される。
【００３８】次に、このように構成された出力回路の動
作について説明する。先ず、出力制御信号ｖo は、カレ
ントミラー回路及びプッシュプル回路構成のトランジス
タＱ２１〜Ｑ２４の動作により、端子２１から出力制御
信号ｖo ′として出力される。
作について説明する。先ず、出力制御信号ｖo は、カレ
ントミラー回路及びプッシュプル回路構成のトランジス
タＱ２１〜Ｑ２４の動作により、端子２１から出力制御
信号ｖo ′として出力される。
【００３９】一方、入力制御信号ｖi は、抵抗Ｒ２１を
介して端子２１へ電流変換されて入力され、トランジス
タＱ２１及びＱ２２のコレクタ電流の変化として表され
る。プッシュプル出力トランジスタＱ２１のコレクタ電
流は、カレントミラー回路を構成するトランジスタＱ２
５、Ｑ２６及び２７で折り返される。同様に、トランジ
スタＱ２２のコレクタ電流は、カレントミラー回路を構
成するトランジスタＱ２８、Ｑ２９及びＱ３０で折り返
される。
介して端子２１へ電流変換されて入力され、トランジス
タＱ２１及びＱ２２のコレクタ電流の変化として表され
る。プッシュプル出力トランジスタＱ２１のコレクタ電
流は、カレントミラー回路を構成するトランジスタＱ２
５、Ｑ２６及び２７で折り返される。同様に、トランジ
スタＱ２２のコレクタ電流は、カレントミラー回路を構
成するトランジスタＱ２８、Ｑ２９及びＱ３０で折り返
される。
【００４０】そして、トランジスタＱ３１及びＱ３２を
介して、それぞれのコレクタ出力がＩＩＬＧ１及びＩＩ
ＬＧ２へ入力される。ここで、ＩＩＬＧ１〜Ｇ４によっ
て演算されることにより、入力制御信号ｖi より
ｖi1′、ｖi2′、ｖi3′が得られる。
介して、それぞれのコレクタ出力がＩＩＬＧ１及びＩＩ
ＬＧ２へ入力される。ここで、ＩＩＬＧ１〜Ｇ４によっ
て演算されることにより、入力制御信号ｖi より
ｖi1′、ｖi2′、ｖi3′が得られる。
【００４１】すなわち、ＩＩＬＧ１に入力される信号
は、入力制御信号ｖi がハイレベルまたはミドルレベル
の場合にハイレベルとなり、入力制御信号ｖi がローレ
ベルの場合にローレベルとなる。また、ＩＩＬＧ２に入
力される信号は、入力制御信号ｖi がハイレベルの場合
にのみハイレベルとなり、入力制御信号ｖi がミドルレ
ベルまたはローレベルの場合にローレベルとなる。
は、入力制御信号ｖi がハイレベルまたはミドルレベル
の場合にハイレベルとなり、入力制御信号ｖi がローレ
ベルの場合にローレベルとなる。また、ＩＩＬＧ２に入
力される信号は、入力制御信号ｖi がハイレベルの場合
にのみハイレベルとなり、入力制御信号ｖi がミドルレ
ベルまたはローレベルの場合にローレベルとなる。
【００４２】したがって、図示されない内部回路に取り
込まれる入力制御信号ｖi1′、ｖi2′、ｖi3′は、それ
ぞれ入力制御信号ｖi がハイレベル時、ミドルレベル
時、ローレベル時にハイレベルとなる。
込まれる入力制御信号ｖi1′、ｖi2′、ｖi3′は、それ
ぞれ入力制御信号ｖi がハイレベル時、ミドルレベル
時、ローレベル時にハイレベルとなる。
【００４３】また、上記入力制御信号ｖi は、上述した
ように、３値入力とすることができ、トランジスタＱ２
５〜Ｑ２７及びＱ２８〜Ｑ３０のカレントミラー回路に
オフセットを持たせることで、トランジスタＱ３１は出
力制御信号ｖi がローレベル時のみ動作し、トランジス
タＱ３２は出力制御信号ｖi がハイレベル時のみ動作し
ないようになっている。
ように、３値入力とすることができ、トランジスタＱ２
５〜Ｑ２７及びＱ２８〜Ｑ３０のカレントミラー回路に
オフセットを持たせることで、トランジスタＱ３１は出
力制御信号ｖi がローレベル時のみ動作し、トランジス
タＱ３２は出力制御信号ｖi がハイレベル時のみ動作し
ないようになっている。
【００４４】このように、トランジスタＱ３１、Ｑ３２
の動作の有無をＩＩＬＧ１〜Ｇ４で演算し、ｖi1′、ｖ
i2′、ｖi3′を得ることで、３値の入力制御信号を図示
されない内部回路に取り込むことができる。
の動作の有無をＩＩＬＧ１〜Ｇ４で演算し、ｖi1′、ｖ
i2′、ｖi3′を得ることで、３値の入力制御信号を図示
されない内部回路に取り込むことができる。
【００４５】尚、出力制御信号ｖo は、低インピーダン
スで端子２１にｖo ′として出力されるが、これはアナ
ログ信号でも構わない。更に、この第２の実施の形態で
は３値入力としたが、カレントミラー回路の構成を変形
することによって、４値、或いはそれ以上の値の入力を
内部回路に取り込むことが可能である。
スで端子２１にｖo ′として出力されるが、これはアナ
ログ信号でも構わない。更に、この第２の実施の形態で
は３値入力としたが、カレントミラー回路の構成を変形
することによって、４値、或いはそれ以上の値の入力を
内部回路に取り込むことが可能である。
【００４６】
【発明の効果】以上のように請求項１に記載の発明によ
れば、入出力端子を共用化して出力端子から入力信号を
取り込むことができるので端子を削減でき、出力端子
は、常に低インピーダンスなので外部からの誘導を受け
にくい。また、出力信号に入力信号からの影響はほとん
どなく、電圧段差等を大幅に低減することが可能であ
る。更に、入力信号は内部でサンプリング処理する必要
はない。また、請求項２に記載の発明によれば、入力信
号として３値入力を取り込むことができる。
れば、入出力端子を共用化して出力端子から入力信号を
取り込むことができるので端子を削減でき、出力端子
は、常に低インピーダンスなので外部からの誘導を受け
にくい。また、出力信号に入力信号からの影響はほとん
どなく、電圧段差等を大幅に低減することが可能であ
る。更に、入力信号は内部でサンプリング処理する必要
はない。また、請求項２に記載の発明によれば、入力信
号として３値入力を取り込むことができる。
【図１】この発明の第１の実施の形態を示すもので、ア
ナログＩＣに使用される出力回路の構成を示した回路図
である。
ナログＩＣに使用される出力回路の構成を示した回路図
である。
【図２】図１の出力回路の各信号波形を示した図であ
る。
る。
【図３】この発明の第２の実施の形態を示すもので、ア
ナログＩＣに使用される出力回路の構成を示した回路図
である。
ナログＩＣに使用される出力回路の構成を示した回路図
である。
【図４】従来のアナログＩＣに使用される出力回路の構
成例を示した図である。
成例を示した図である。
【図５】図４の出力回路の各信号波形を示した図であ
る。
る。
１、１１、２１ 端子、 ２、４、１２、１３、２２、２３ 信号源、 Ｇ１〜Ｇ４ ＩＩＬ（集積注入型論理回路）、 Ｉ２１、Ｉ２２ 電流源、 Ｑ１〜Ｑ６、Ｑ１１〜Ｑ３２ トランジスタ、 Ｒ１〜Ｒ６、Ｒ１１〜Ｒ１７、Ｒ２１〜Ｒ２４ 抵抗。
Claims (2)
- 【請求項１】 入力信号及び出力信号を提供するための
端子と、 この端子に接続されて第１のトランジスタ及び第２のト
ランジスタから構成されるプッシュプル出力回路と、 上記第１及び第２のトランジスタの電圧を与えるバイア
スと出力信号で該バイアスをシフトする手段と、 上記端子に入力信号を電流入力するための第１の抵抗
と、 上記第１及び第２のトランジスタのコレクタ電流を折り
返す少なくとも４つのトランジスタから構成されるカレ
ントミラー回路と、 上記第１及び第２のトランジスタのコレクタ電流の差を
検出して電圧出力する少なくとも１つの出力トランジス
タ及び第２の抵抗とを具備し、 上記端子より低インピーダンスで上記出力信号を出力す
ると共に、上記入力信号を上記端子より内部に取り込む
ことを特徴とする出力回路。 - 【請求項２】 上記カレントミラー回路は、上記第１及
び第２のトランジスタに接続された第３及び第４のトラ
ンジスタと、該第３及び第４のトランジスタと同一のミ
ラー比を有する第５及び第６のトランジスタと、上記第
３及び第４のトランジスタとミラー比の異なる少なくと
も２つのトランジスタを有することを特徴とする請求項
１に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28864997A JP3197244B2 (ja) | 1997-10-21 | 1997-10-21 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28864997A JP3197244B2 (ja) | 1997-10-21 | 1997-10-21 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11127068A JPH11127068A (ja) | 1999-05-11 |
| JP3197244B2 true JP3197244B2 (ja) | 2001-08-13 |
Family
ID=17732907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28864997A Expired - Fee Related JP3197244B2 (ja) | 1997-10-21 | 1997-10-21 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197244B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1300938C (zh) * | 2004-01-05 | 2007-02-14 | 东南大学 | 准推挽源极跟随器 |
| EP3562019B1 (en) * | 2018-04-26 | 2021-03-03 | ams AG | Inverter circuit arrangement |
-
1997
- 1997-10-21 JP JP28864997A patent/JP3197244B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11127068A (ja) | 1999-05-11 |
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