JP2541010B2 - サンプルホ―ルド回路 - Google Patents
サンプルホ―ルド回路Info
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- JP2541010B2 JP2541010B2 JP2300078A JP30007890A JP2541010B2 JP 2541010 B2 JP2541010 B2 JP 2541010B2 JP 2300078 A JP2300078 A JP 2300078A JP 30007890 A JP30007890 A JP 30007890A JP 2541010 B2 JP2541010 B2 JP 2541010B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプルホールド回路に関する。
従来のIC化されたサンプルホールド回路は第３図に示
すような構成になっている。サンプルホールド回路入力
端子T1からトランジスタQ31のベースに印加された信号
は、トランジスタQ31と電流源I31によって構成される。
エミッタフォロワを介して、抵抗R31、トランジスタQ3
2,Q33,Q34、電流源I32によって構成されるサンプルホー
ルドスイッチ回路に与えられる。
すような構成になっている。サンプルホールド回路入力
端子T1からトランジスタQ31のベースに印加された信号
は、トランジスタQ31と電流源I31によって構成される。
エミッタフォロワを介して、抵抗R31、トランジスタQ3
2,Q33,Q34、電流源I32によって構成されるサンプルホー
ルドスイッチ回路に与えられる。
サンプリング時には、端子T31をロウレベル、端子T32
をハイレベルとし、トランジスタQ32をオンさせ、ホー
ルド時には端子T31をハイレベル、端子T32をロウレベル
としてトランジスタQ32をカットオフさせている。サン
プリング電圧はホールド用コンデンサＣによって保持さ
れる。
をハイレベルとし、トランジスタQ32をオンさせ、ホー
ルド時には端子T31をハイレベル、端子T32をロウレベル
としてトランジスタQ32をカットオフさせている。サン
プリング電圧はホールド用コンデンサＣによって保持さ
れる。
トランジスタQ12,Q13,Q14,Q15と電流源I3，I4，I5に
よってレベルシフト回路を構成しており、電流源I4の電
流値を電流源I3の半分に選ぶことにより、ホールド用コ
ンデンサＣに印加された電圧が端子T2に現れる。トラン
ジスタQ9,Q10,Q11はトランジスタQ12のベース電流を補
正する回路でトランジスタQ12のベース電流によるホー
ルド用コンデンサＣのチャージ電圧の変化を防いでい
る。
よってレベルシフト回路を構成しており、電流源I4の電
流値を電流源I3の半分に選ぶことにより、ホールド用コ
ンデンサＣに印加された電圧が端子T2に現れる。トラン
ジスタQ9,Q10,Q11はトランジスタQ12のベース電流を補
正する回路でトランジスタQ12のベース電流によるホー
ルド用コンデンサＣのチャージ電圧の変化を防いでい
る。
上述した従来のサンプルホールド回路では、ホールド
用コンデンサＣの駆動にトランジスタQ32と電流源I32か
らなるエミッタフォロワを使用しているため、高速動作
させるためには常に大電流を電流源I32に流しておく必
要がある。すなわち、ホールド時の入力電圧よりサンプ
ル時の入力電圧が高い場合は、クランプ用コンデンサＣ
へのチャージ電流は、トランジスタQ32のベース、エミ
ッタ間電圧の大きさに応じてチャージ電流が流れるた
め、非常に高いドライブ能力を持っているが、ホールド
時の入力電圧よりサンプル時の入力電圧が高い場合は、
トランジスタQ32のベース、エミッタ間電圧が小さくな
りカットオフする方向になるためクランプ用コンデンサ
Ｃからのディスチャージ電流は電流源I32の電流量によ
って決ってしまい、サンプルホールドの立ち下がりの追
従性を確保するために電流源I32には常時大電流を流し
ておく必要がある。このため高速性能を確保するために
は低消費電力化はできなかった。
用コンデンサＣの駆動にトランジスタQ32と電流源I32か
らなるエミッタフォロワを使用しているため、高速動作
させるためには常に大電流を電流源I32に流しておく必
要がある。すなわち、ホールド時の入力電圧よりサンプ
ル時の入力電圧が高い場合は、クランプ用コンデンサＣ
へのチャージ電流は、トランジスタQ32のベース、エミ
ッタ間電圧の大きさに応じてチャージ電流が流れるた
め、非常に高いドライブ能力を持っているが、ホールド
時の入力電圧よりサンプル時の入力電圧が高い場合は、
トランジスタQ32のベース、エミッタ間電圧が小さくな
りカットオフする方向になるためクランプ用コンデンサ
Ｃからのディスチャージ電流は電流源I32の電流量によ
って決ってしまい、サンプルホールドの立ち下がりの追
従性を確保するために電流源I32には常時大電流を流し
ておく必要がある。このため高速性能を確保するために
は低消費電力化はできなかった。
本発明の目的は、高速で低消費電力なサンプルホール
ド回路を提供することにある。
ド回路を提供することにある。
本発明のサンプルホールド回路は、第１の電源と節点
間に接続されベースが負荷を介して前記第１の電源と接
続された一導電形トランジスタと、前記節点と第２の電
源間に接続されベースが入力端子と接続された逆導電形
トランジスタと、前記一導電形トランジスタのベースと
前記逆導電形トランジスタのベースとの間に設けられた
電圧降下手段と、前記節点と前記第２の電源間に設けら
れた容量と、前記節点に入力端が接続されその出力端が
出力端子に接続された電圧フォロワ回路と、前記電圧フ
ォロワ回路の出力端と前記一導電形トランジスタのベー
スとの間に設けられた第１のスイッチ手段と、前記電圧
フォロワ回路の出力端と前記逆導電形トランジスタのベ
ースとの間に設けられた第２のスイッチ手段とを有する
ことを特徴とする。
間に接続されベースが負荷を介して前記第１の電源と接
続された一導電形トランジスタと、前記節点と第２の電
源間に接続されベースが入力端子と接続された逆導電形
トランジスタと、前記一導電形トランジスタのベースと
前記逆導電形トランジスタのベースとの間に設けられた
電圧降下手段と、前記節点と前記第２の電源間に設けら
れた容量と、前記節点に入力端が接続されその出力端が
出力端子に接続された電圧フォロワ回路と、前記電圧フ
ォロワ回路の出力端と前記一導電形トランジスタのベー
スとの間に設けられた第１のスイッチ手段と、前記電圧
フォロワ回路の出力端と前記逆導電形トランジスタのベ
ースとの間に設けられた第２のスイッチ手段とを有する
ことを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明のサンプルホールド回路の一実施例を示す回路
図である。サンプルホールド回路入力端子T1から入力さ
れる入力信号は、トランジスタQ6、抵抗R1,R2、ダイオ
ードD1,D2によって構成されるエミッタ接地アンプの入
力であるトランジスタ６のベースに印加される。トラン
ジスタQ7とトランジスタQ8によってプッシュプル出力回
路を構成し、出力点はホールド用コンデンサＣに接続さ
れている。ホールド用コンデンサＣの電圧をハイインピ
ーダンスで受けるため、トランジスタQ12,Q13,Q14,Q15
によるレベルシフト回路を使用している。
は本発明のサンプルホールド回路の一実施例を示す回路
図である。サンプルホールド回路入力端子T1から入力さ
れる入力信号は、トランジスタQ6、抵抗R1,R2、ダイオ
ードD1,D2によって構成されるエミッタ接地アンプの入
力であるトランジスタ６のベースに印加される。トラン
ジスタQ7とトランジスタQ8によってプッシュプル出力回
路を構成し、出力点はホールド用コンデンサＣに接続さ
れている。ホールド用コンデンサＣの電圧をハイインピ
ーダンスで受けるため、トランジスタQ12,Q13,Q14,Q15
によるレベルシフト回路を使用している。
ここで、電流源I4の電流値を電流源I3の半分の値に設
定することにより、トランジスタQ12のベース電圧と等
しい電圧が端子T2に現れる。トランジスタQ9,Q10,Q11
は、トランジスタQ12のベース電流補正回路である。
定することにより、トランジスタQ12のベース電圧と等
しい電圧が端子T2に現れる。トランジスタQ9,Q10,Q11
は、トランジスタQ12のベース電流補正回路である。
レベルシフト回路中のトランジスタQ13のベースに
は、トランジスタQ1のベースが共通に接続されており、
トランジスタQ1と電流源I1によってエミッタフォロワが
構成され、ホールド用コンデンサＣに発生した電圧と等
しい電圧がトランジスタQ1のエミッタに導かれる。
は、トランジスタQ1のベースが共通に接続されており、
トランジスタQ1と電流源I1によってエミッタフォロワが
構成され、ホールド用コンデンサＣに発生した電圧と等
しい電圧がトランジスタQ1のエミッタに導かれる。
トランジスタQ2とQ3、トランジスタQ4とQ5はそれぞれ
逆極性に接続され、アナログスイッチを構成しており、
電流源I12及びI13をオンすることによりトランジスタQ2
とトランジスタQ4が導通する。逆に電流源I12及びI13を
オフすると、トランジスタQ2とトランジスタQ4は各々カ
ットオフする。
逆極性に接続され、アナログスイッチを構成しており、
電流源I12及びI13をオンすることによりトランジスタQ2
とトランジスタQ4が導通する。逆に電流源I12及びI13を
オフすると、トランジスタQ2とトランジスタQ4は各々カ
ットオフする。
サンプリング時は、電流源I12及びI13をオフにして、
トランジスタQ7,Q8の共通エミッタを出力とするプッシ
ュプル回路を動作させる。ホールド時は、電流源I12及
びI13をオンさせて、トランジスタQ7とトランジスタQ8
のベースをホールド用コンデンサの出力電圧が現れるト
ランジスタQ1のエミッタと等価的にショートし、トラン
ジスタQ7とトランジスタQ8のベース、エミッタ間電圧を
0Vにして、トランジスタQ7とトランジスタQ8からなるプ
ッシュプル出力回路をオフさせる。
トランジスタQ7,Q8の共通エミッタを出力とするプッシ
ュプル回路を動作させる。ホールド時は、電流源I12及
びI13をオンさせて、トランジスタQ7とトランジスタQ8
のベースをホールド用コンデンサの出力電圧が現れるト
ランジスタQ1のエミッタと等価的にショートし、トラン
ジスタQ7とトランジスタQ8のベース、エミッタ間電圧を
0Vにして、トランジスタQ7とトランジスタQ8からなるプ
ッシュプル出力回路をオフさせる。
ホールド時には、トランジスタQ6のコレクタに入力信
号に応じたコレクタ電流が流れているが、その信号電流
成分はトランジスタQ4とトランジスタQ5からなるアナロ
グスイッチがオンしているので、低インピーダンスのト
ランジスタQ1に流れる。よって、ホールド時は、入力信
号によらずサンプルホールド出力の端子T2にホールド電
圧が現れる。
号に応じたコレクタ電流が流れているが、その信号電流
成分はトランジスタQ4とトランジスタQ5からなるアナロ
グスイッチがオンしているので、低インピーダンスのト
ランジスタQ1に流れる。よって、ホールド時は、入力信
号によらずサンプルホールド出力の端子T2にホールド電
圧が現れる。
この回路の特徴として、第１に、ホールド用コンデン
サＣに電圧を与える出力回路にトランジスタQ7,Q8から
なるプッシュプル回路を採用したので、従来例にあった
ようなサンプリング時立ち上がりと立ち下がりで応答特
性が異なるというような問題は起こらず、高速性能が確
保できる。第２に、プッシュプル出力回路を使用するこ
とができるので、トランジスタQ7,Q8からなる出力回路
には大電流を常時流しておく必要がなくなり、低消費電
力化と高速性能が実現できる。更に、トランジスタQ6の
ベースを入力とするエミッタ接地アンプのバイアス電流
もエミッタ接地アンプの周波数特性が必要なだけとれる
ように設定しておけば良いので、低消費電力化が可能で
ある。また、エミッタ接地アンプ形式を採用すれば、抵
抗R1と抵抗R2の比を変えることにより自由にサンプルホ
ールド回路の利得を設定することができる。
サＣに電圧を与える出力回路にトランジスタQ7,Q8から
なるプッシュプル回路を採用したので、従来例にあった
ようなサンプリング時立ち上がりと立ち下がりで応答特
性が異なるというような問題は起こらず、高速性能が確
保できる。第２に、プッシュプル出力回路を使用するこ
とができるので、トランジスタQ7,Q8からなる出力回路
には大電流を常時流しておく必要がなくなり、低消費電
力化と高速性能が実現できる。更に、トランジスタQ6の
ベースを入力とするエミッタ接地アンプのバイアス電流
もエミッタ接地アンプの周波数特性が必要なだけとれる
ように設定しておけば良いので、低消費電力化が可能で
ある。また、エミッタ接地アンプ形式を採用すれば、抵
抗R1と抵抗R2の比を変えることにより自由にサンプルホ
ールド回路の利得を設定することができる。
第２図は、本発明の第２の実施例を示す回路図であ
る。第１図の回路と同じ素子には同じ番号を付してあ
る。第１図の回路に示した第１の実施例ではトランジス
タQ7とトランジスタQ8のベース電圧をトランジスタQ1の
エミッタ電圧と同じにするため、トランジスタQ2とQ4、
トランジスタQ4とQ5からなるアナログスイッチのオン・
オフスピードがあまり早くないが、第２図に示す回路
は、十分な高速使用が可能な回路である。
る。第１図の回路と同じ素子には同じ番号を付してあ
る。第１図の回路に示した第１の実施例ではトランジス
タQ7とトランジスタQ8のベース電圧をトランジスタQ1の
エミッタ電圧と同じにするため、トランジスタQ2とQ4、
トランジスタQ4とQ5からなるアナログスイッチのオン・
オフスピードがあまり早くないが、第２図に示す回路
は、十分な高速使用が可能な回路である。
端子T21にはサンプリング時にロウレベル、ホールド
時にハイレベルの信号を、端子T22には端子T21と逆にサ
ンプリング時にハイレベル、ホールド時にロウレベルの
信号を与える。端子T21，T22に印加されたサンプルホー
ルド切り替え信号は、トランジスタQ21,Q22からなる差
動アンプに入力される。電流源I21，I22のそれぞれの電
流値は電流源I23の電流値の約半分に設定する。
時にハイレベルの信号を、端子T22には端子T21と逆にサ
ンプリング時にハイレベル、ホールド時にロウレベルの
信号を与える。端子T21，T22に印加されたサンプルホー
ルド切り替え信号は、トランジスタQ21,Q22からなる差
動アンプに入力される。電流源I21，I22のそれぞれの電
流値は電流源I23の電流値の約半分に設定する。
サンプリング時は、トランジスタQ22がオンし、ダイ
オードD22とダイオードD23がオンしてトランジスタQ23
とQ24のベース、エミッタ間電圧は0Vになるため、トラ
ンジスタQ23,Q24はオフしてトランジスタQ6のベースを
入力とするエミッタ接地アンプとトランジスタQ7,Q8か
らなるプッシュプル出力回路は動作する。
オードD22とダイオードD23がオンしてトランジスタQ23
とQ24のベース、エミッタ間電圧は0Vになるため、トラ
ンジスタQ23,Q24はオフしてトランジスタQ6のベースを
入力とするエミッタ接地アンプとトランジスタQ7,Q8か
らなるプッシュプル出力回路は動作する。
逆にホールド時は、トランジスタQ21、ダイオードD2
1、D24がオンするので、トランジスタQ23,Q24もオンし
て、トランジスタQ7とQ8のベース電圧がホールド用コン
デンサＣの出力電圧になりトランジスタQ7,Q8からなる
プッシュプル出力回路をオフして出力電圧をホールドす
る。
1、D24がオンするので、トランジスタQ23,Q24もオンし
て、トランジスタQ7とQ8のベース電圧がホールド用コン
デンサＣの出力電圧になりトランジスタQ7,Q8からなる
プッシュプル出力回路をオフして出力電圧をホールドす
る。
この第２の実施例ではサンプルホールド切り替えに差
動アンプとトランジスタQ23とQ24のエミッタフォロワを
使用したので、第１の実施例に比べて高速動作が可能で
ある。
動アンプとトランジスタQ23とQ24のエミッタフォロワを
使用したので、第１の実施例に比べて高速動作が可能で
ある。
以上説明したように本発明は、プッシュプル出力回路
を構成するNPNトランジスタとPNPトランジスタのベース
電圧をホールド時にサンプルホールド出力電圧に設定
し、プッシュプル出力回路をオフする手段を採用するこ
とにより、サンプルホールド回路のホールド用コンデン
サの駆動回路にプッシュプル出力回路を使用することが
可能となり、高速で低消費電力なサンプルホールド回路
を実現できる。
を構成するNPNトランジスタとPNPトランジスタのベース
電圧をホールド時にサンプルホールド出力電圧に設定
し、プッシュプル出力回路をオフする手段を採用するこ
とにより、サンプルホールド回路のホールド用コンデン
サの駆動回路にプッシュプル出力回路を使用することが
可能となり、高速で低消費電力なサンプルホールド回路
を実現できる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 Vi……サンプルホールド入力信号源、VB……サンプルホ
ールド入力信号バイアス電圧、T1……サンプルホールド
回路入力端子、T2……サンプルホールド出力端子、
T21，T22，T31，T32……サンプリング，ホールド切り替
え信号入力端子、Ｃ……ホールド用コンデンサ。
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 Vi……サンプルホールド入力信号源、VB……サンプルホ
ールド入力信号バイアス電圧、T1……サンプルホールド
回路入力端子、T2……サンプルホールド出力端子、
T21，T22，T31，T32……サンプリング，ホールド切り替
え信号入力端子、Ｃ……ホールド用コンデンサ。
Claims (1)
- 【請求項１】第１の電源と節点間に接続されベースが負
荷を介して前記第１の電源と接続された一導電形トラン
ジスタと、前記節点と第２の電源間に接続されベースが
入力端子と接続された逆導電形トランジスタと、前記一
導電形トランジスタのベースと前記逆導電形トランジス
タのベースとの間に設けられた電圧降下手段と、前記節
点と前記第２の電源間に設けられた容量と、前記節点に
入力端が接続されその出力端が出力端子に接続された電
圧フォロワ回路と、前記電圧フォロワ回路の出力端と前
記一導電形トランジスタのベースとの間に設けられた第
１のスイッチ手段と、前記電圧フォロワ回路の出力端と
前記逆導電形トランジスタのベースとの間に設けられた
第２のスイッチ手段とを有することを特徴とするサンプ
ルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300078A JP2541010B2 (ja) | 1990-11-06 | 1990-11-06 | サンプルホ―ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300078A JP2541010B2 (ja) | 1990-11-06 | 1990-11-06 | サンプルホ―ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172700A JPH04172700A (ja) | 1992-06-19 |
| JP2541010B2 true JP2541010B2 (ja) | 1996-10-09 |
Family
ID=17880442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300078A Expired - Lifetime JP2541010B2 (ja) | 1990-11-06 | 1990-11-06 | サンプルホ―ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541010B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222966A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | サンプル・ホールド回路 |
-
1990
- 1990-11-06 JP JP2300078A patent/JP2541010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04172700A (ja) | 1992-06-19 |
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Legal Events
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