JP2541010B2 - サンプルホ―ルド回路 - Google Patents

サンプルホ―ルド回路

Info

Publication number
JP2541010B2
JP2541010B2 JP2300078A JP30007890A JP2541010B2 JP 2541010 B2 JP2541010 B2 JP 2541010B2 JP 2300078 A JP2300078 A JP 2300078A JP 30007890 A JP30007890 A JP 30007890A JP 2541010 B2 JP2541010 B2 JP 2541010B2
Authority
JP
Japan
Prior art keywords
base
transistor
circuit
voltage
hold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2300078A
Other languages
English (en)
Other versions
JPH04172700A (ja
Inventor
正啓 平澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP2300078A priority Critical patent/JP2541010B2/ja
Publication of JPH04172700A publication Critical patent/JPH04172700A/ja
Application granted granted Critical
Publication of JP2541010B2 publication Critical patent/JP2541010B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Electronic Switches (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプルホールド回路に関する。
〔従来の技術〕
従来のIC化されたサンプルホールド回路は第3図に示
すような構成になっている。サンプルホールド回路入力
端子T1からトランジスタQ31のベースに印加された信号
は、トランジスタQ31と電流源I31によって構成される。
エミッタフォロワを介して、抵抗R31、トランジスタQ3
2,Q33,Q34、電流源I32によって構成されるサンプルホー
ルドスイッチ回路に与えられる。
サンプリング時には、端子T31をロウレベル、端子T32
をハイレベルとし、トランジスタQ32をオンさせ、ホー
ルド時には端子T31をハイレベル、端子T32をロウレベル
としてトランジスタQ32をカットオフさせている。サン
プリング電圧はホールド用コンデンサCによって保持さ
れる。
トランジスタQ12,Q13,Q14,Q15と電流源I3,I4,I5
よってレベルシフト回路を構成しており、電流源I4の電
流値を電流源I3の半分に選ぶことにより、ホールド用コ
ンデンサCに印加された電圧が端子T2に現れる。トラン
ジスタQ9,Q10,Q11はトランジスタQ12のベース電流を補
正する回路でトランジスタQ12のベース電流によるホー
ルド用コンデンサCのチャージ電圧の変化を防いでい
る。
〔発明が解決しようとする課題〕
上述した従来のサンプルホールド回路では、ホールド
用コンデンサCの駆動にトランジスタQ32と電流源I32
らなるエミッタフォロワを使用しているため、高速動作
させるためには常に大電流を電流源I32に流しておく必
要がある。すなわち、ホールド時の入力電圧よりサンプ
ル時の入力電圧が高い場合は、クランプ用コンデンサC
へのチャージ電流は、トランジスタQ32のベース、エミ
ッタ間電圧の大きさに応じてチャージ電流が流れるた
め、非常に高いドライブ能力を持っているが、ホールド
時の入力電圧よりサンプル時の入力電圧が高い場合は、
トランジスタQ32のベース、エミッタ間電圧が小さくな
りカットオフする方向になるためクランプ用コンデンサ
Cからのディスチャージ電流は電流源I32の電流量によ
って決ってしまい、サンプルホールドの立ち下がりの追
従性を確保するために電流源I32には常時大電流を流し
ておく必要がある。このため高速性能を確保するために
は低消費電力化はできなかった。
本発明の目的は、高速で低消費電力なサンプルホール
ド回路を提供することにある。
〔課題を解決するための手段〕
本発明のサンプルホールド回路は、第1の電源と節点
間に接続されベースが負荷を介して前記第1の電源と接
続された一導電形トランジスタと、前記節点と第2の電
源間に接続されベースが入力端子と接続された逆導電形
トランジスタと、前記一導電形トランジスタのベースと
前記逆導電形トランジスタのベースとの間に設けられた
電圧降下手段と、前記節点と前記第2の電源間に設けら
れた容量と、前記節点に入力端が接続されその出力端が
出力端子に接続された電圧フォロワ回路と、前記電圧フ
ォロワ回路の出力端と前記一導電形トランジスタのベー
スとの間に設けられた第1のスイッチ手段と、前記電圧
フォロワ回路の出力端と前記逆導電形トランジスタのベ
ースとの間に設けられた第2のスイッチ手段とを有する
ことを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。第1図
は本発明のサンプルホールド回路の一実施例を示す回路
図である。サンプルホールド回路入力端子T1から入力さ
れる入力信号は、トランジスタQ6、抵抗R1,R2、ダイオ
ードD1,D2によって構成されるエミッタ接地アンプの入
力であるトランジスタ6のベースに印加される。トラン
ジスタQ7とトランジスタQ8によってプッシュプル出力回
路を構成し、出力点はホールド用コンデンサCに接続さ
れている。ホールド用コンデンサCの電圧をハイインピ
ーダンスで受けるため、トランジスタQ12,Q13,Q14,Q15
によるレベルシフト回路を使用している。
ここで、電流源I4の電流値を電流源I3の半分の値に設
定することにより、トランジスタQ12のベース電圧と等
しい電圧が端子T2に現れる。トランジスタQ9,Q10,Q11
は、トランジスタQ12のベース電流補正回路である。
レベルシフト回路中のトランジスタQ13のベースに
は、トランジスタQ1のベースが共通に接続されており、
トランジスタQ1と電流源I1によってエミッタフォロワが
構成され、ホールド用コンデンサCに発生した電圧と等
しい電圧がトランジスタQ1のエミッタに導かれる。
トランジスタQ2とQ3、トランジスタQ4とQ5はそれぞれ
逆極性に接続され、アナログスイッチを構成しており、
電流源I12及びI13をオンすることによりトランジスタQ2
とトランジスタQ4が導通する。逆に電流源I12及びI13
オフすると、トランジスタQ2とトランジスタQ4は各々カ
ットオフする。
サンプリング時は、電流源I12及びI13をオフにして、
トランジスタQ7,Q8の共通エミッタを出力とするプッシ
ュプル回路を動作させる。ホールド時は、電流源I12
びI13をオンさせて、トランジスタQ7とトランジスタQ8
のベースをホールド用コンデンサの出力電圧が現れるト
ランジスタQ1のエミッタと等価的にショートし、トラン
ジスタQ7とトランジスタQ8のベース、エミッタ間電圧を
0Vにして、トランジスタQ7とトランジスタQ8からなるプ
ッシュプル出力回路をオフさせる。
ホールド時には、トランジスタQ6のコレクタに入力信
号に応じたコレクタ電流が流れているが、その信号電流
成分はトランジスタQ4とトランジスタQ5からなるアナロ
グスイッチがオンしているので、低インピーダンスのト
ランジスタQ1に流れる。よって、ホールド時は、入力信
号によらずサンプルホールド出力の端子T2にホールド電
圧が現れる。
この回路の特徴として、第1に、ホールド用コンデン
サCに電圧を与える出力回路にトランジスタQ7,Q8から
なるプッシュプル回路を採用したので、従来例にあった
ようなサンプリング時立ち上がりと立ち下がりで応答特
性が異なるというような問題は起こらず、高速性能が確
保できる。第2に、プッシュプル出力回路を使用するこ
とができるので、トランジスタQ7,Q8からなる出力回路
には大電流を常時流しておく必要がなくなり、低消費電
力化と高速性能が実現できる。更に、トランジスタQ6の
ベースを入力とするエミッタ接地アンプのバイアス電流
もエミッタ接地アンプの周波数特性が必要なだけとれる
ように設定しておけば良いので、低消費電力化が可能で
ある。また、エミッタ接地アンプ形式を採用すれば、抵
抗R1と抵抗R2の比を変えることにより自由にサンプルホ
ールド回路の利得を設定することができる。
第2図は、本発明の第2の実施例を示す回路図であ
る。第1図の回路と同じ素子には同じ番号を付してあ
る。第1図の回路に示した第1の実施例ではトランジス
タQ7とトランジスタQ8のベース電圧をトランジスタQ1の
エミッタ電圧と同じにするため、トランジスタQ2とQ4、
トランジスタQ4とQ5からなるアナログスイッチのオン・
オフスピードがあまり早くないが、第2図に示す回路
は、十分な高速使用が可能な回路である。
端子T21にはサンプリング時にロウレベル、ホールド
時にハイレベルの信号を、端子T22には端子T21と逆にサ
ンプリング時にハイレベル、ホールド時にロウレベルの
信号を与える。端子T21,T22に印加されたサンプルホー
ルド切り替え信号は、トランジスタQ21,Q22からなる差
動アンプに入力される。電流源I21,I22のそれぞれの電
流値は電流源I23の電流値の約半分に設定する。
サンプリング時は、トランジスタQ22がオンし、ダイ
オードD22とダイオードD23がオンしてトランジスタQ23
とQ24のベース、エミッタ間電圧は0Vになるため、トラ
ンジスタQ23,Q24はオフしてトランジスタQ6のベースを
入力とするエミッタ接地アンプとトランジスタQ7,Q8か
らなるプッシュプル出力回路は動作する。
逆にホールド時は、トランジスタQ21、ダイオードD2
1、D24がオンするので、トランジスタQ23,Q24もオンし
て、トランジスタQ7とQ8のベース電圧がホールド用コン
デンサCの出力電圧になりトランジスタQ7,Q8からなる
プッシュプル出力回路をオフして出力電圧をホールドす
る。
この第2の実施例ではサンプルホールド切り替えに差
動アンプとトランジスタQ23とQ24のエミッタフォロワを
使用したので、第1の実施例に比べて高速動作が可能で
ある。
〔発明の効果〕
以上説明したように本発明は、プッシュプル出力回路
を構成するNPNトランジスタとPNPトランジスタのベース
電圧をホールド時にサンプルホールド出力電圧に設定
し、プッシュプル出力回路をオフする手段を採用するこ
とにより、サンプルホールド回路のホールド用コンデン
サの駆動回路にプッシュプル出力回路を使用することが
可能となり、高速で低消費電力なサンプルホールド回路
を実現できる。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示す回路図、第2図は
本発明の第2の実施例を示す回路図、第3図は従来例を
示す回路図である。 Vi……サンプルホールド入力信号源、VB……サンプルホ
ールド入力信号バイアス電圧、T1……サンプルホールド
回路入力端子、T2……サンプルホールド出力端子、
T21,T22,T31,T32……サンプリング,ホールド切り替
え信号入力端子、C……ホールド用コンデンサ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】第1の電源と節点間に接続されベースが負
    荷を介して前記第1の電源と接続された一導電形トラン
    ジスタと、前記節点と第2の電源間に接続されベースが
    入力端子と接続された逆導電形トランジスタと、前記一
    導電形トランジスタのベースと前記逆導電形トランジス
    タのベースとの間に設けられた電圧降下手段と、前記節
    点と前記第2の電源間に設けられた容量と、前記節点に
    入力端が接続されその出力端が出力端子に接続された電
    圧フォロワ回路と、前記電圧フォロワ回路の出力端と前
    記一導電形トランジスタのベースとの間に設けられた第
    1のスイッチ手段と、前記電圧フォロワ回路の出力端と
    前記逆導電形トランジスタのベースとの間に設けられた
    第2のスイッチ手段とを有することを特徴とするサンプ
    ルホールド回路。
JP2300078A 1990-11-06 1990-11-06 サンプルホ―ルド回路 Expired - Lifetime JP2541010B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2300078A JP2541010B2 (ja) 1990-11-06 1990-11-06 サンプルホ―ルド回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2300078A JP2541010B2 (ja) 1990-11-06 1990-11-06 サンプルホ―ルド回路

Publications (2)

Publication Number Publication Date
JPH04172700A JPH04172700A (ja) 1992-06-19
JP2541010B2 true JP2541010B2 (ja) 1996-10-09

Family

ID=17880442

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2300078A Expired - Lifetime JP2541010B2 (ja) 1990-11-06 1990-11-06 サンプルホ―ルド回路

Country Status (1)

Country Link
JP (1) JP2541010B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222966A (ja) * 1995-02-14 1996-08-30 Nec Corp サンプル・ホールド回路

Also Published As

Publication number Publication date
JPH04172700A (ja) 1992-06-19

Similar Documents

Publication Publication Date Title
US5327098A (en) Programmable gain amplifier circuitry and method for biasing JFET gain switches thereof
EP0851434B1 (en) Sample hold circuit and semiconductor device having the same
EP0482942A2 (en) A precision tristate output driver circuit having a voltage clamping feature
US4295063A (en) Fast settling digital to analog converter bit switch
US4542305A (en) Impedance buffer with reduced settling time
JP2541010B2 (ja) サンプルホ―ルド回路
US4873457A (en) Integrated sample and hold circuit
US3509364A (en) Video amplifier particularly adapted for integrated circuit fabrication
US5313113A (en) Sample and hold circuit with full signal modulation compensation using bipolar transistors of single conductivity type
US5844433A (en) Sample/hold circuit with current mirror circuits
EP0097902B1 (en) Sampling circuit
JP3063657B2 (ja) サンプルホールド回路
JPH0748313B2 (ja) 広帯域サンプル/ホールド回路
US4284912A (en) Switching circuits for differential amplifiers
US5534802A (en) Sample and hold circuitry in bipolar transistor technology using a bootstrapping technique
JP3197244B2 (ja) 出力回路
JPH0633713Y2 (ja) アナログ・スイッチ回路
US4841171A (en) High speed comparator circuit with single supply voltage
JP2541003B2 (ja) サンプルホ―ルド回路
JPH0346916B2 (ja)
JP2706813B2 (ja) トラックホールドアンプ
JPH0793561B2 (ja) トライステ−ト信号−バイナリ信号変換回路
JPH04334106A (ja) 集積回路化された差動信号回路
JP3073619B2 (ja) サンプルホールド回路
JP2687160B2 (ja) スイッチ回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070725

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080725

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090725

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100725

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100725

Year of fee payment: 14

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100725

Year of fee payment: 14

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 15