JPS6221091Y2 - - Google Patents

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JPS6221091Y2
JPS6221091Y2 JP5227681U JP5227681U JPS6221091Y2 JP S6221091 Y2 JPS6221091 Y2 JP S6221091Y2 JP 5227681 U JP5227681 U JP 5227681U JP 5227681 U JP5227681 U JP 5227681U JP S6221091 Y2 JPS6221091 Y2 JP S6221091Y2
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signal
transistors
differential amplifier
transistor
differential
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【考案の詳細な説明】 本考案は例えばAMステレオ受信機等に用いて
好適なステレオ復調回路に関する。
斯の種ステレオ復調回路としては従来種々のも
のが提案されており、第1図もその一例である。
第1図において、1は中間周波出力信号が印加さ
れる入力端子、2はリミツタ回路、3は位相比較
用の乗算器、4は低域波器、5は電圧制御型発
振器、6は+90゜移相器であつて、これ等3〜6
でPLL回路を構成する。
また7はリミツタ回路2の出力と移相器6の出
力を乗算する乗算器、8は低域波器であつて、
この低域波器8の出力側に歪補正信号cosφが
得られる。一般にモトローラ方式やカーン方式の
AMステレオ法ではモノラル放送との両立性をは
かるため通常の直交変調波に上述のcosφ信号を
挿入しており、ステレオ放送信号復調時にはこの
cosφ信号が歪の原因となるので、低域波器8
の出力側にcosφ信号を取り出して割算器9の一
入力端へ供給し、受信したステレオ信号(1+L
+R)cos(ωt+φ)を入力端子1より45゜移
相器10を経て割算器9の他入力端へ供給して、
中間周波入力信号すなわちステレオ信号(1+L
+R)cos(ωt+φ)を歪補正信号cosφで割算
してこのcosφ信号を除去するようにしている。
そして乗算器11及び12において、割算器9
からの出力信号にPLL回路よりの互いに90゜の位
相差をもつた出力信号(cosωt)により同期検
波を行い、出力端子13及び14に夫々L信号及
びR信号を得ている。
割算器9は代表的には差動増幅器を構成して実
質的に中間周波入力信号が印加されるトランジス
タ9a,9bと、cosφ信号が印加されるトラン
ジスタ9cと、このトランジスタ9cのコレクタ
とトランジスタ9a,9bのベース間に夫々挿入
されたダイオード9d,9eとを有する。そして
トランジスタ9a及び9bのベース間には中間周
波入力信号に比例し、ダイオード9d及び9eを
流れる電流に反比例した電圧が得られ、従つてダ
イオード9d及び9eを流れる電流(ダイオード
のオン抵抗に反比例)をトランジスタ9cのベー
スに印加されるcosφ信号に比例するように制御
することにより、トランジスタ9a及び9bの出
力側にcosφ信号に反比例する差動出力信号、つ
まり中間周波入力信号がcosφ信号で割算されて
結果的に歪補正信号cosφを含まない出力信号が
割算器9の出力側に取り出される。そしてこれ等
の出力信号は単一の差動増幅器で構成される、つ
まりバランス型でない乗算器11及び12に供給
され、PLL回路からのcosωt信号と乗算されて
同期検波される。
ところで上述の如き構成を成す従来回路の場
合、乗算器11及び12に所謂バランス型の乗算
器を使用できないため、同期検波キヤリア成分
cosωtのリークが大きく、歪も多い欠点があ
る。また割算器9と乗算器11及び12とは縦続
接続されているため高い電源電圧が必要である。
このような欠点等を除去するために本発明者に
より第2図に示すような回路が先に提案された。
すなわち第2図において、移相器10(第1図)
の出力側に接続された入力端子21はコンデンサ
を介して差動増幅器22を構成するトランジスタ
23及び24のうちの一方のトランジスタ23の
ベースに接続される。またトランジスタ23及び
24のベースは夫々抵抗器25及び26を介して
接地される。
トランジスタ23及び24のエミツタは夫々抵
抗器27及び28を介して共通接続された後、更
に低域波器8(第1図)の出力側に接続された
入力端子29によりcosφ信号が供給されるトラ
ンジスタ30のコレクタ−エミツタ路及び抵抗器
31を介して接地される。このトランジスタ30
及び上述の差動増幅器22の部分が第1図の割算
器9に対応する割算器を構成する。またトランジ
スタ23及び24のコレクタは夫々逆向きのダイ
オード32及び33を介して正の電源端子+VCC
に接続されると共に差動増幅器34を構成するト
ランジスタ36及び35のベースに夫夫接続され
る。この差動増幅器34によりダイオード32及
び33の非直線特性に基づく歪成分を打ち消すよ
うにしている。
トランジスタ35及び36のコレクタは夫々抵
抗器37及び38を介して正の電源端子+VCC
接続され、トランジスタ35及び36のエミツタ
は共通接続された後定電流源39を介して接地さ
れる。
またトランジスタ23及び24のエミツタ抵抗
を一定の小さな値に保持して歪の増大を防ぐため
に、ダイオード32及び33と夫々並列に定電流
源40及び41が接続され、これらの定電流源4
0及び41を流れる電流は、抵抗器27及び28
の共通接続点と接地間に接続され、差動増幅器2
2にも兼用される定電流源42によつて吸収され
るようになされている。
更に、トランジスタ35及び36のコレクタは
差動増幅器43を構成するトランジスタ44及び
45のベースに夫々接続される。トランジスタ4
4及び45のエミツタは夫々抵抗器46及び47
を介して共通接続された後定電流源48を介して
接地される。トランジスタ44のコレクタは差動
増幅器49を構成するトランジスタ50及び51
のエミツタに接続され、トランジスタ45のコレ
クタは差動増幅器52を構成するトランジスタ5
3及び54のエミツタに接続される。
トランジスタ51及び53のベースは共通接続
されて入力端子55に接続される。この入力端子
55にはPLL回路の発振器5又は移相器6(共に
第1図)の出力信号が供給される。つまり差動増
幅器43,49及び52は第1図の乗算器11又
は12に代るバランス型の乗算器を構成するもの
である。説明の都合上こゝでは一方のチヤンネル
信号用の乗算器のみを示しており、他方のチヤン
ネル信号に対しては同様の構成を並列に設ければ
よい。
またトランジスタ50及び53のコレクタは共
通接続された後抵抗器56を介して正の電源端子
+VCCに接続され、同様にトランジスタ51及び
54のコレクタは共通接続された後抵抗器57を
介して正の電源端子+VCCに接続され、そしてト
ランジスタ51及び54のコレクタの共通接続点
より第1図の出力端子13又は14に対応する出
力端子58が取り出される。勿論この出力端子5
8はトランジスタ50及び53のコレクタの共通
接続点より取り出すようにしてもよい。また59
はトランジスタ50及び54のバイアス用の直流
電源である。
いま、入力端子21より中間周波入力信号Vi
がトランジスタ23のベースに供給されると、こ
のトランジスタ23がオンし、次式で表わされる
ようなコレクタ電流Icが流れる。
Ic=Vi/r+R …(1) 上記(1)式においてreはトランジスタ23のエ
ミツタ抵抗、R1は抵抗器27の抵抗値である。
この時差動増幅器22の出力側すなわちトランジ
スタ23及び24のコレクタ間には次式の如き差
動出力信号Voが得られる。
Vo=Ic・rd1 …(2) 上記(2)式においてrd1はダイオード32の動作
抵抗である。上記(1)及び(2)式より Vo=Vi/r+R・rd1 …(3) となり、更にダイオード32の動作抵抗rd1はそ
の電流をid1とすると、一般にダイオードを流れ
る電流は0.026/id1で表わされるので、上記(3
)式の差 動出力信号Voは Vo=Vi/r+R・0.026/id1…(4
) となる。そしてダイオード32を流れる電流id1
すなわちトランジスタ30を流れる電流が、入力
端子29から供給される信号に比例して増大する
ように制御されると、差動増幅器22の出力側に
は、上記(4)式よりトランジスタ30のバイアス信
号に反比例した差動出力信号すなわち出力端子2
1に印加された信号が入力端子29に印加された
信号で割算された差動出力信号が得られることに
なる。
この差動増幅器22からの出力信号は更に差動
増幅器34で歪成分等を除去されて乗算器を構成
する差動増幅器43の部分へ供給される。そして
こゝで、入力端子55に印加されて来るPLL回路
からのcosωt信号と乗算され、もつて出力端子
58にはL信号又はR信号の一方のチヤンネル信
号が取り出される。
そして上述の第1図の回路では中間周波入力信
号成分が実質的にダイオード9d及び9eの所に
発生し、この入力信号に対するcosφ信号に関連
した同相モード信号成分が実質的にトランジスタ
9a及び9bのベース側に配された抵抗器の所に
発生して結果的にcosφ信号が差動出力信号に混
入する不都合があつたが、第2図の回路では入力
信号成分も同相モード信号成分も共に実質的にダ
イオード32及び33の所に発生するので結果的
に同相モード信号成分は相殺され、もつてcosφ
信号が差動出力信号に混入するすることはない。
またこの第2図の回路でもダイナミツクレンジ
一杯に使用するためにはダイオード32及び33
の電流をカツトオフするまで使用する必要があ
り、この際にトランジスタ23及び24のエミツ
タ抵抗reが大きくなり歪が増大するおそれがあ
るも、この回路では定電流源40,41及び42
を用いてダイオード32及び33を流れる電流を
側路して、トランジスタ23及び24のエミツタ
抵抗を常に一定の小さな値に保持させるようにし
ているので、歪が増大することもなく、差動増幅
器34を構成するトランジスタ35及び36のダ
イナミツクレンジの例えば70〜80%近くまで無歪
で使用することができる。
ところで、第2図の回路の場合、差動増幅器4
3,49及び52で構成される乗算器のダイナミ
ツクレンジが小さく、歪も多いため、同図に示す
ようにトランジスタ44及び45のエミツタ側に
夫々抵抗器46及び47を入れる必要がある。ま
たこの場合でも乗算器のダイナミツクレンジを一
杯に使用しようとすると、歪が増大し、S/N比
や歪率が悪くなる不都合がある。
本考案は斯る点に鑑み、構成簡単にして上述の
欠点を除去するようにしたステレオ復調回路を提
供するものである。
以下本考案の一実施例を第3図に基づいて詳し
く説明する。なお第3図において第2図と対応す
る部分には同一符号を付し、その詳細説明は省略
する。
本実施例では、トランジスタ23のコレクタを
トランジスタ50及び54のベースの共通接続点
に接続すると共にトランジスタ24のコレクタを
トランジスタ51及び53のベースの共通接続点
に接続する。またトランジスタ44のベースは入
力端子55に接続し、トランジスタ45のベース
はバイアス用の直流電源60に接続し、更にトラ
ンジスタ44及び45のエミツタは共通接続した
後定電流源48を介して接地する。つまり本実施
例は、第2図の回路に対して差動増幅器34が除
去されると共に割算器の出力信号及びPLL回路の
出力信号の印加点を異にする。その他の構成は第
2図と同様である。
いま、割算器の出力信号すなわち差動増幅器2
2の差動出力信号が乗算器を構成する差動増幅器
49及び52に供給されると、これらの差動増幅
器49及び52の主電流路に配されている差動増
幅器43に供給されるPLL回路からの出力信号
(cosωt)と乗算され、この直交同期検波により
出力端子58にはL信号又はR信号が取り出され
る。
そして本実施例ではダイオード32及び33の
非直線性により発生した歪成分は、トランジスタ
51,53及び50,54のベース−エミツタ間
で発生した歪成分で相殺される。また割算器より
同相モード信号成分が洩れて来ても差動増幅器4
9及び52で吸収される。従つて本実施例の乗算
器は乗算作用だけでなく、歪成分や同相モード信
号成分も除去するよう作用する。また差動増幅器
49及び52は通常の差動増幅器と全く等価な動
作をするためそのダイナミツクレンジの70〜80%
位までは殆ど無歪動作が可能である。
上述の如く本考案によれば、実質的に回路をダ
イナミツクレンジ一杯に使用できるのでS/N比
等の諸特性が改善される。また第2図の回路で用
いられた差動増幅器34を削除できるため、構成
が簡単となり、それだけ歪成分やノイズ成分が混
入することもなく、低歪率、高S/N比等高性能
を達成できる。更に割算器に乗算器は電源に対し
て並列関係に配されているため、電源電圧を有効
に利用でき、例えば2V位の低電圧動作が可能で
ある。
【図面の簡単な説明】
第1図は従来回路の一例を示す回路図、第2図
は本考案の先行技術に係る回路の一例を示す回路
図、第3図は本考案の一実施例を示す回路図であ
る。 22,43,49及び52は差動増幅器、2
3,24,30,44,45,50,51,53
及び54はトランジスタ、32,33はダイオー
ドである。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第1の差動増幅器を構成し、第1の入力信号が
    印加される第1及び第2のトランジスタと、上記
    第1の差動増幅器の主電流路に配され、上記第1
    の入力信号を除する第2の入力信号が印加される
    第3のトランジスタと、上記第1及び第2のトラ
    ンジスタのコレクタ側に夫々挿入された第1及び
    第2のダイオードと、上記第1及び第2のトラン
    ジスタのコレクタに夫々ベースが接続され、第2
    の差動増幅器を構成する第4及び第5のトランジ
    スタと、該第4及び第5のトランジスタと並列関
    係に配され、第3の差動増幅器を構成する第6及
    び第7のトランジスタと、上記第2及び第3の差
    動増幅器の主電流路に配されて第4の差動増幅器
    を構成し、第3の入力信号が印加される第8及び
    第9のトランジスタとを備え、上記第1及び第4
    の差動増幅器の出力を乗算して第2及び第3の差
    動増幅器の出力側にチヤンネル信号を取り出すよ
    にしたことを特徴とするステレオ復調回路。
JP5227681U 1981-04-10 1981-04-10 Expired JPS6221091Y2 (ja)

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