以下に、この発明の実施の形態を実施例によって、図面に基づき詳細に説明する。但し、図面では、電源供給に係る要素等、回路動作に必要であっても本発明に直接関係のない要素の記述は省略してある。ここに、図3は、本発明の電子回路の第1実施例としてのGm−Cフィルタ回路を例示する構成図である。
図3中、1Fは電子回路1としてのGm−Cフィルタ回路を示しており、後述する設定回路8およびアナライザ9は外部装置となる。ここにおけるGm−Cフィルタ回路1Fは、調整対象となる基本的回路としてのフィルタ回路本体3Fを具えており、そのフィルタ回路本体3Fは、図4に示すフィルタ回路3Aを3組直列に接続した構成とされ、各フィルタ回路3Aは、制御信号が示す値に応じて素子パラメータを変化させる回路素子としてのGmアンプ(利得あるいは伝達コンダクタンスを可変設定し得る増幅器)2A、具体的には2A1〜2A13と、通常の固定容量型コンデンサCとで構成されている。なお、この実施例ではコンデンサCを可変容量型にしていないが、コンデンサCに、制御信号が示す値に応じて素子パラメータを変化させる可変容量型のものを使用すれば、製造時の性能の均一性をさらに高めることができる。
上記Gm−Cフィルタ回路に対する要求仕様の一例を表1に示す。このフィルタ回路は、中心周波数455kHz、バンド幅21kHzのバンドパスフィルタとして機能すべきものであり、その要求仕様中、特に、444.5±1kHzおよび465.5±1kHzにおいて減衰量が−3dBになることが重要である。かかる要求仕様は、中心周波数がわずか1%ずれただけでも満たすことが出来なくなり、非常に厳しいものである。
DSP(Digital Signal Processor)等で構成されるデジタルフィルタ回路では、その出力値はデジタル回路での計算誤りが無い限り入力のデータに対して一意に決まるので、調整を行なう必要はない。しかしながら、本実施例のGm−Cフィルタ回路はアナログフィルタ回路であり、Gmアンプ2Aの性能が製造誤差によって設計仕様より大きくばらつくことから、上記の仕様を満たすためには調整が必要不可欠である。
図4に示すフィルタ回路3A中にはGmアンプ2Aは13個あり、入出力間を短絡したGmアンプは可変負荷抵抗として機能する。Gmアンプ2A1〜2A6は、中心周波数に関係する増幅器、Gmアンプ2A7〜2A12は帯域幅に関係する増幅器、Gmアンプ2A13は通過帯ゲインに関係する増幅器である。よって、調整対象となるフィルタ回路本体3Fは、全体で13×3=39個のGmアンプ2Aから構成されており、この実施例では、これら39個のGmアンプ2Aの伝達コンダクタンスの値を製造後に微調整することにより、フィルタ回路本体3FひいてはGm−Cフィルタ回路1Fの特性が要求仕様を満たすようにする。しかしながらこのフィルタ回路本体3Fは、図2(b)に例示したように、ある一つのGmアンプ2Aの調整が他のGmアンプ2Aの調整結果に影響を及ぼすような回路であるので、通常の方法では調整探索空間が組み合わせ爆発を起こしてしまう。それゆえ、本発明に基づく遺伝的アルゴリズムを用いた後述する調整手法が非常に有効である。
図3中、4はデジタル/アナログ(D/A)変換回路を示しており、これらのD/A変換回路4は各々、保持回路としてのレジスタ5に保持されているデジタル値に対応する大きさの電流を、対応するGmアンプ2Aに制御信号(バイアス電流)として供給する。D/A変換回路4およびレジスタ5は、Gmアンプ2Aとの一対一の対応のため、Gmアンプ2Aの個数と同数設けられる。レジスタ5は、保持しているデジタル値をD/A変換回路4に出力し得るとともに、保持しているデジタル値を設定回路8により変更され得るものである。レジスタ5としては、電源が切断された後でもそのデジタル値を保持し続けることが出来る不揮発性のもの、例えば、EEPROM、FeRAM、ヒューズROM等を使用することが特に望ましいが、内部電池等でバックアップされてそのデジタル値を保持し続けるものでも良い。
さらに、図3中、6はフィルタ処理の対象となる信号を入力する端子、7はフィルタ処理された信号を出力する端子をそれぞれ示す。
図5は、上記Gmアンプ2Aの構成を例示する構成図であり、この例のGmアンプ2Aは、同一の半導体基板上に形成され、ゲート端子に入力した正負信号+INおよび−INを増幅した信号をドレインに出力するMOSFETであるTr1およびTr2と、負荷抵抗用MOSFETであるTr3およびTr4と、制御信号電流に比例するバイアス電流をTr1およびTr2に供給するためのカレントミラー回路をなすTr5およびTr6とから構成されていて、Tr3およびTr4のソース側が電源ラインVDDに接続され、Tr1およびTr3のドレインが+OUTに接続され、同様にTr2およびTr4のドレインが−OUTに接続されており、+OUTおよび−OUTから出力が取り出される。そしてここでは、カレントミラー回路を構成するTr5およびTr6のソースが接地ラインVSSに接続され、Tr1のソースとTr2のソースとTr6のドレインとが接続され、Tr5のゲートとドレインとの接続点に、制御信号電流であるD/A変換器4の出力電流(バイアス電流)が入力される。
図6は、上記D/A変換回路4の構成を例示する構成図であり、この例のD/A変換回路4は、レジスタ5が4ビットのデータを保持するものである場合に対応している。このD/A変換回路4では、レジスタ5に保持されているレジスタ値の各ビットが、図示しないデコーダ回路を介して各スイッチ回路Sw1〜Sw4にそれぞれ対応し、レジスタ値に応じて各スイッチ回路Sw1〜Sw4が作動するように構成されており、その結果発生するバイアス電流が、上記Gmアンプ2Aに制御信号として入力される。
すなわち、図6に示すD/A変換回路4は、それぞれ発生電流の異なる電流を発生する定電流源である、調整信号発生源としてのバイアス電流源Bs1〜Bs5と、それらバイアス電流源Bs1〜Bs5を選択するためのスイッチ回路Sw1〜Sw4とから構成されており、バイアス電流源Bs1は、設計によって値が定まるバイアス基準電流Iref を発生させる。そしてここでは、電源ラインVDDとバイアス電圧ラインVO との間に、バイアス電流源Bs2〜Bs5と各バイアス電流源に対応するスイッチ回路Sw1〜Sw4とが直列に接続された各直列回路が互いに並列に接続されており、これにより、バイアス電流源Bs2〜Bs5の発生電流がバイアス基準電流Iref に加算され、バイアス電流源Bs1〜Bs5の発生電流を基にバイアス電流IBIASが形成されて、そのバイアス電流IBIASがGmアンプ2Aに供給され得るように構成されている。
ここで、バイアス電流源Bs2はバイアス基準電流Iref に比例する1Ir の微小電流を発生し、同様に、バイアス電流源Bs3は上記バイアス電流1Ir の2倍の2Ir の微小電流、バイアス電流源Bs4は上記バイアス電流1Ir の4倍の4Ir の微小電流、バイアス電流源Bs5は上記バイアス電流1Ir の8倍の8Ir の微小電流をそれぞれ発生するように構成されている。そして、これら各バイアス電流源Bs2〜Bs5に対応するスイッチ回路Sw1〜Sw4は、レジスタ5のレジスタ値に基づきオンオフ制御され、レジスタ値の4ビット中のあるビットが“1”であるとき、そのビットに対応するスイッチ回路がオン状態となって対応するバイアス電流源から所定の微小電流が発生する。また、レジスタ値の4ビット中のあるビットが“0”であるとき、そのビットに対応するスイッチがオフ状態となって対応するバイアス電流源からの電流出力が停止される。
従って、ここでは各バイアス電流源Bs2〜Bs5の発生電流がそれぞれ、1Ir 、2Ir 、4Ir 、8Ir に設定されてバイアス基準電流Iref に加算されるようにされていることから、オン状態とするスイッチ回路の組み合わせによって、バイアス基準電流Iref +0Ir から、バイアス基準電流Iref +15Irまでの範囲で、バイアス電流IBIASを調整することができる。
図3中、8は設定回路であり、この設定回路8は、後述する遺伝的アルゴリズムに従って、複数のレジスタ5の保持値として最適な値を探索する。なお、設定回路8は、パーソナルコンピュータあるいはマイクロコンピュータにより構成することが可能であり、また、特開平9−294069号公報に公開されているプログラマブルLSI、あるいは、梶谷らによる論文「GAによるニューラルネットワークの構造学習回路の実現」(日本神経回路学会誌vol.5,No.4、pp.145〜153、1998年)に記載されている回路で構成することもできる。
そして図3中、9はアナライザ、10はテスト信号(検査信号)発生装置であり、テスト信号発生装置10は、フィルタ回路本体3Fひいてはフィルタ回路1Fを調整するためのテスト信号を発生させ、このテスト信号はフィルタ回路本体3Fとアナライザ9とに入力される。アナライザ9は、フィルタ回路本体3Fの出力信号とテスト信号発生装置10からのテスト信号とを入力され、それらの入力信号を分析してテスト信号に対応するフィルタ回路本体3Fの周波数応答値を計算し、その値を設定回路8に引き渡す。なお、アナライザ9とテスト信号発生回路10とは一体に構成することもできる。
次に、上記Gm−Cフィルタ回路1Fの調整のための、本発明の調整方法の第1実施例について説明する。
上記Gm−Cフィルタ回路1Fが製造された後、検査工程で、図3に示すように、設定回路8、アナライザ9およびテスト信号発生回路10がそのフィルタ回路1Fにそれぞれ接続され、テスト信号発生回路10は、フィルタ回路1Fの入力端子6に検査信号を入力し、設定回路8は、図7に示す処理手順に従って、レジスタ5のレジスタ値の設定を行う。
この処理手順では、まずステップS1で、設定回路8が、あらかじめ定められた初期設定値をレジスタ5に書き込んでレジスタ値として保持させ、次のステップS2で、検査信号発生回路10が検査信号を出力して、その検査信号に対し、上記初期設定値で初期設定したフィルタ回路1Fの特性で定まるフィルタ処理をフィルタ回路1Fに行わせ、次のステップS3で、そのフィルタ回路1Fのフィルタ処理出力をアナライザ9が解析してその結果を設定回路8に送り、次のステップS4で、設定回路8が、送られてきた周波数応答値を使用して、フィルタ回路1Fの性能が、所定の仕様、例えば上記表1に示す仕様を満たすような許容範囲にあるか否かを判定する。ここで許容範囲に無い場合には、ステップS5で、設定回路8が、レジスタ5が保持しているレジスタ値を変更し、次のステップS6で、その変更の結果が安定するまで一定時間待機し、次のステップS7で、全ての組み合わせが終了したか否かを判断し、全ての組み合わせが終了していればステップS8で不良品処理を行った後に当該処理を終了するが、全ての組み合わせが終了していなければステップS2へ戻る、という一連の処理が繰り返し実行される。そして上記ステップS4で、フィルタ回路1Fの性能が所定の仕様を満たすものとなったとの判定が得られた場合には、当該処理を終了する。
上述した初期設定値の決め方、および初期設定値からレジスタ値を変更する方法については、いくつかの方法を使用することができ、以下にその例を示す。すなわち、第1の方法は、想定されるレジスタ値の範囲におけるすべての組み合わせについて、適当な順序で順次設定値を切り替えていく方法であり、第2の方法は、乱数的に設定値を発生させる方法である。そして第3の方法は、設計時に得られる伝達トランスコンダクタンス値で初期設定を行ない、その初期設定値から+方向と−方向に設定値を微小変化させる方法である。
調整対象のフィルタ回路本体3F内にGm素子2Aの数が少なく、レジスタ値の組み合わせ爆発を生じない場合は、第1、第2の方法を用いることができる。しかし、本実施例は、Gm素子2Aの数が39個と多いため、組み合わせ爆発の発生が想定される場合であるので、第3の方法を使用する。このとき、遺伝的アルゴリズムと呼ばれる方法を使用する。以下では、遺伝的アルゴリズムを用いた回路の調整方法について説明する。
上記遺伝的アルゴリズムの参考文献としては、例えば、出版社ADDISON-WESLEY PUBLISHING COMPANY, INC. が1989年に出版した、David E. Goldberg 著の「Genetic Algorithms in Search, Optimization, and Machine Learing 」がある。なお、本発明でいう遺伝的アルゴリズムとは、進化的計算手法のことをいい、進化的プログラミング(EP)の手法も含むものである。進化的プログラミングの参考文献としては、例えば、出版社 IEEE Press が1995年に出版した、D.B. Fogel著の「Evolutionary Computation: Toward a New Philosophy of Machine Intelligence 」がある。
フィルタ回路本体3Fの性能は、複数のGm素子2Aの伝達特性をパラメータとする評価関数Fで表すことができる。フィルタ回路本体3Fの性能が所定の仕様を満たすようにすることは、評価関数Fを最適にするパラメータ値を求めることと等価である。本発明者はこの点に着目し、フィルタ回路本体3Fの調整に上記の遺伝的アルゴリズムを適用可能なことを発見した。設定回路8は、この遺伝的アルゴリズムにしたがってレジスタ5のレジスタ値を変更する。
遺伝的アルゴリズムでは、先ず遺伝子を持つ仮想的な生物の集団を設定し、あらかじめ定めた環境に適応している個体が、その適応度の高さに応じて生存し、子孫を残す確率が増えるようにする。そして、遺伝的操作と呼ばれる手順で親の遺伝子を子に継承させる。このような世代交代を実行し、遺伝子および生物集団を進化させることにより、高い適応度を持つ個体が生物集団の大勢を占めるようになる。そしてその際の遺伝的操作としては、実際の生物の生殖においても生じる、遺伝子の交叉、および突然変異等が用いられる。
図8は、かかる遺伝的アルゴリズムの概略手順を示すフローチャートであり、ここでは、初めにステップS11で、個体の染色体を決定する。すなわち、世代交代の際に親の個体から子孫の個体に、どのような内容のデータをどのような形式で伝えるかを定める。図9に染色体を例示する。ここでは、対象とする最適化問題の変数ベクトルxを、M個の記号Ai(i=1,2,・・M)の列で表わすことにし、これをM個の遺伝子座からなる染色体とみなす。各記号Aiは遺伝子であり、これらのとりうる値が対立遺伝子である。図9中、Chは染色体、Gsは遺伝子座を示し、遺伝子座の個数Mは5である。対立遺伝子としては、ある整数の組、ある範囲の実数値、単なる記号の列などを問題に応じて定める。図9の例では、a〜eのアルファベットが対立遺伝子である。このようにして記号化された遺伝子の集合が個体の染色体である。
上記ステップS11では次に、各個体が環境にどの程度適応しているかを表わす適応度の計算方法を決定する。その際、対象とする最適化問題の評価関数の値がより高い変数あるいはより低い変数ほど、それに対応する個体の適応度が高くなるように設計する。またその後に行う世代交代では、適応度の高い個体ほど、生き残る確率あるいは子孫を作る確率が他の適応度の低い個体よりも高くなるようにする。逆に、適応度の低い個体は、環境にうまく適応していない個体とみなして、消滅させる。これは、進化論における自然淘汰の原理を反映したものである。すなわち適応度は、生存の可能性という面から見て各個体がどの程度優れているかを表わす尺度となる。
遺伝的アルゴリズムでは、探索開始時においては、対象とする問題は一般にまったくのブラックボックスであり、どのような個体が望ましいかはまったく不明である。このため通常、初期の生物集団は乱数を用いてランダムに発生させる。従ってここにおける手順でも、ステップS12で処理を開始した後のステップS13では、初期の生物集団は乱数を用いてランダムに発生させる。なお、探索空間に対して何らかの予備知識がある場合は、評価値が高いと思われる部分を中心にして生物集団を発生させるなどの処理を行うこともある。ここで、発生させる個体の総数を、集団の個体数という。
次にステップS14で、生物集団中の各個体の適応度を、先にステップS11で決めた計算方法に基づいて計算する。各個体について適応度が求まったら、次にステップS15で、次の世代の個体の基となる個体を集団から選択淘汰する。しかしながら選択淘汰を行うだけでは、現時点で最も高い適応度を持つ個体が生物集団中に占める割合が高くなるだけで、新しい探索点が生じないことになる。このため、次に述べる交叉と突然変異と呼ばれる操作を行う。
すなわち、次のステップS16では、選択淘汰によって生成された次世代の個体の中から、所定の発生頻度で二つの個体のペアをランダムに選択し、染色体を組み変えて子の染色体を作る(交叉)。ここで、交叉が発生する確率を、交叉率と呼ぶ。交叉によって生成された子孫の個体は、親にあたる個体のそれぞれから形質を継承した個体である。この交叉の処理によって、個体の染色体の多様性が高まり進化が生じる。
交叉処理後は、次のステップS17で、個体の遺伝子を一定の確率で変化させる(突然変異)。ここで、突然変異が発生する確率を突然変異率と呼ぶ。遺伝子の内容が低い確率で書き換えられるという現象は、実際の生物の遺伝子においても見られる現象である。ただし、突然変異率を大きくしすぎると、交叉による親の形質の遺伝の特徴が失われ、探索空間中をランダムに探索することと同様になるので注意を必要とする。
以上の処理によって次世代の集団が決定され、ここでは次に、ステップS18で、生成された次世代の生物集団が探索を終了するための評価基準を満たしているか否かを調べる。この評価基準は、問題に依存するが、代表的なものとして次のようなものがある。
1生物集団中の最大の適応度が、あるしきい値より大きくなった。
2生物集団全体の平均の適応度が、あるしきい値より大きくなった。
3生物集団の適応度の増加率が、あるしきい値以下の世代が一定の期間以上続いた。
4世代交代の回数が、あらかじめ定めた回数に到達した。
上述の如き終了条件(評価基準)の何れかが満たされた場合は、ステップS19へ進んで探索を終了し、その時点での生物集団中で最も適応度の高い個体を、求める最適化問題の解とする。終了条件が満たされない場合は、ステップS14の各個体の適応度の計算の処理に戻って探索を続ける。このような世代交代の繰り返しによって、集団の個体数を一定に保ちつつ、個体の適応度を高めることが出来る。以上が遺伝的アルゴリズムの概略である。
上で述べた遺伝的アルゴリズムの枠組みは、実際のプログラミングの詳細を規定しない緩やかなものとなっており、個々の問題に対する詳細なアルゴリズムを規定するものではない。このため、遺伝的アルゴリズムを本実施例のフィルタ回路の調整に用いるには、以下の項目を回路の調整用に実現する必要がある。
(a) 染色体の表現方法
(b) 個体の評価関数
(c) 選択淘汰方法
(d) 交叉方法
(e) 突然変異方法
(f) 探索終了条件
図10は、本実施例における遺伝的アルゴリズムを用いた設定回路8の処理手順を示すフローチャートである。なお、この図10の処理は、図7のステップS3〜ステップS5の処理を具体的に示すものである。本実施例は、遺伝的アルゴリズムの染色体として、レジスタ5のレジスタ値を直接用いることを大きな特徴としており、これにより、染色体の情報をレジスタ値に変換するための回路や処理等を不要とすることができる。すなわち、本実施例における染色体は、図11に示すように、39個のGmアンプ2Aに対応する39個のレジスタ5のレジスタ値から構成されている。そして各Gmアンプ2Aに対応する各レジスタ5は、4ビットのものとされている。それゆえ、レジスタ長(=染色体長)は、156ビットである。従って、上記実施例のフィルタ回路本体3Fの調整探索空間の大きさは、2^156≒10^47(10の47乗)であり、全探索による調整はいうまでもなく不可能である。
図6に示すD/A変換回路4において本実施例では、1Ir の値を0.013Iref とした。なお、この値は、Gmアンプの性能のバラツキに応じて定める。例えば、図11中のレジスタ値1011では、スイッチ回路Sw4、Sw2およびSw1がONとなって、バイアス電流源Bs1の他、バイアス電流源Bs5、Bs3およびBs2からもバイアス電流が供給され、この結果として、レジスタ値1011に対応するバイアス電流の値は、Iref +8×0.013Iref +2×0.013Iref +0.013Iref =1.143Iref となる。同様に、レジスタ値0101に対応するバイアス電流の値はIref +4×0.013Iref+0.013Iref =1.065Iref となり、レジスタ値0001に対応するバイアス電流の値はIref +0.013Iref =1.013Iref となる。
図10の処理で使用する、遺伝的アルゴリズムの個体の評価関数Fとしては、個体の染色体が表現するレジスタ値でフィルタ回路本体3Fの動作を行わせ、その結果アナライザ9で得られた周波数応答値が理想的な周波数応答値にどのくらい近いかを表す関数を用いる。具体的には、以下の評価関数Fで計算される値を遺伝的アルゴリズムの適応度(fitness)に用いる。
F=Σwi|S(fi)−O(fi)|
fitness=1/(1+F)
上記の評価関数Fは、周波数fiにおける理想的なゲインS(fi)[dB]とアナライザ9で計測されたフィルタ回路本体3FのゲインO(fi)[dB]との差分の絶対値の荷重和になっている。そして上記の適応度の値は、Fの値が小さければ小さいほど、大きな値になり、フィルタ回路本体3Fが理想的な応答を示す場合に、適応度の値は最大値の1.0になる。本実施例では、7種類の周波数の正弦波(440.0、444.5、449.75、455.0、460.25、465.5、470.0(kHz))を検査信号発生回路10で発生させて評価関数Fの値を求めた。また、特に444.5kHzおよび465.5kHzの検査信号に対するゲインに荷重係数5.0で重み付けし、その他の周波数でのゲインの荷重係数は1.0とした。
理想的な周波数応答の値は、ルートナイキスト条件より求めた。上記7種類の正弦波(440.0、444.5、449.75、455.0、460.25、465.5、470.0(kHz))に対する理想応答値S(fi)は、その記載順でそれぞれ、−19.0dB、−3.0dB、0dB、0dB、0dB、−3.0dB、−19.0dBである。従って、例えば、ある染色体が表現するレジスタ値で動作させたフィルタ回路本体3Fの、上記7種類の正弦波に対する周波数応答値がそれぞれ、−23.0dB、−5.0dB、1.0dB、−1.0dB、−2.0dB、−7.0dB、−25.0dBであったとすると、その場合の評価関数Fの値は、
F=|−19.0−(−23.0)|
+ 5.0×|−3.0−(−5.0)|
+ |0.0−1.0|
+ |0.0−(−1.0)|
+ |0.0−(−2.0)|
+ 5.0×|−3.0−(−7.0)|
+ |−19.0−(−25.0)|
= 44.0
となり、適応度の値は、1.0/45.0になる。
なお、回路の性能をより高めるためには、評価関数の計算に、周波数応答値のほかに、群遅延値も用いるとよい。
図10に示す処理で用いるために、先に図7のステップS1で遺伝的アルゴリズムの初期集団として、一様乱数を用いて個体を複数作成する。つまりこの場合には、初期集団の各染色体の各遺伝子の値は確率0.5で1の値を、確率0.5で0の値をとることを意味する。本実施例では、集団の個体数は40とした。但し、回路のばらつきの傾向について何らかの予備知識が存在する場合には、より適応度が高いと思われる個体を初期集団として作成することができる。
次いで、各個体の表現するレジスタ値でフィルタ回路本体3Fを動作させるとともに図7のステップS2で検査信号を発生させ、その後、図7のステップS3に対応する図10のステップS21で、アナライザ9によりフィルタ回路本体3Fのフィルタ処理出力を解析してその結果の周波数応答値を設定回路8に送り、次いで、図7のステップS4に対応する図10のステップS22およびステップS23で、アナライザ9から送られてきた周波数応答値から、設定回路8により上記評価関数を用いて適応度を計算して、フィルタ回路本体3Fの性能が例えば表1に規定するような所定の仕様を満たす許容範囲にあるか否かを判定する。そして許容範囲に無い場合にはその後、設定回路8により、ステップS24の選択淘汰、ステップS25の交叉およびステップS26の突然変異の処理を行って、次世代の個体の集団(解の候補の集団)を作り出す。
しかして、ステップS23での判断でフィルタ回路本体3Fの性能が所定の仕様を満たしたときに、調整処理は終了するが、一定世代数繰り返して調整処理をおこなっても仕様を満たす染色体(レジスタ値)が得られない場合には、調整対象のフィルタ回路本体3Fひいてはフィルタ回路1は不良品と判断され、図7のステップS8で不良品としての処理を行う。なお、本実施例では、繰り返しを打ち切る世代数は50とした。
上記ステップS24の選択淘汰処理においては、図12のフローチャートに示す方法を用いる。この方法は、まずステップS31およびステップS32で、集団中からランダムにふたつの個体A、Bを選び、次いでステップS33〜ステップS35で、そのふたつの個体A、Bのうち、より適応度の値が大きいほうの個体を次世代に生き残らせる個体とする。そして生き残った個体の数が集団の個体数に達するまで、ステップS36からステップS31へ戻ってその操作をくり返す。この方法では、適応度の大きい個体が次の世代の個体として選ばれる可能性が高いが、個体A、Bをランダムに選択しているため適応度が低い個体でも次世代の個体として選ばれる可能性が残されることになる。このようにするのは、適応度が高い個体だけ残すと、生物集団の収束性が高まり、局所的な最適解にとらわれて調整に失敗しやすくなるためである。
上記ステップS25の交叉処理では、図13の説明図に示す方法を用いる。これは染色体をランダムな位置で部分的に入れ替える操作であり、1点交叉と呼ばれる手法である。図13では、Ch1およびCh2が選択淘汰の結果生き残った親A、Bの染色体であり、ここにおける交叉処理では、これらの染色体を、ランダムに選んだ交叉位置CPで切断する。図13の例では、左から3ビット目と4ビット目の間を交叉位置としている。そして、切断した部分的な遺伝子型を入れ替えることによって、遺伝子Ch3およびCh4をそれぞれ持つ子A' 、子B'を生成し、これらをもとの個体A、Bと置き換える。本実施例では、全個体数のうちの交叉を行う個体数の割合である交叉率は0.5とした。
ステップS25での交叉にひき続いて実行する上記ステップS26の突然変異は、各染色体の遺伝子の各ビットを、突然変異率の生起確率で、0を1、あるいは1を0に変更する操作である。図14に突然変異の例を示す。この図では、染色体Ch5の、四角で囲んで示す左から2ビット目と右から3ビット目の遺伝子に突然変異が生じ、それぞれが染色体Ch6において対立遺伝子に変更されている。本実施例では、突然変異率は0.013を用いた。
以下に、図3に示すフィルタ回路1F(具体的にはそのフィルタ回路1F内のフィルタ回路本体3F)に本実施例の遺伝的アルゴリズムを用いた調整方法を適用した場合の実験結果について示す。この実験では、シリコンのLSIチップで回路を作製した。
上記実験の結果、無調整では、作製した20チップ中で要求仕様を満たすものは全く無かったが、それらのチップに対し本実施例の遺伝的アルゴリズムを用いた方法で調整を行ったところ、18チップ(全体の90%)が表1の要求仕様を満たすことができた。調整されたフィルタ回路1の周波数特性の一例を、図15に示す。ここで、破線L1は要求仕様、一点鎖線L2は調整前のチップの特性、実線L3は調整後のチップの特性を示す。調整の結果、要求仕様を満たすようになったことがわかる。また図16に、実験中の世代中の最良個体の評価関数値Fと世代の関係を示す。遺伝的アルゴリズムの世代が進むにつれて、理想的な周波数特性に近づき、評価値が改善されていることがわかる。この実験により、本実施例の調整方法の有効性が確認出来た。
上述したように、本実施例のフィルタ回路1Fでは、フィルタ回路本体3Fの複数の回路素子に、出力状態を変更可能な素子であるGmアンプ2Aを使用し、それらのGmアンプ2Aの出力状態をフィルタ回路本体3F全体の性能が好適となるように探索する。従って、フィルタ回路製造工程におけるプロセスの不均一や、部材の品質の不均一、設計上の誤差等に起因する回路素子の特性の誤差を吸収して、フィルタ回路本体3Fひいてはフィルタ回路1Fを所定の仕様を満たすように調整することができ、このことは、従来技術による場合より少ない設計労力で、従来技術による場合より高機能・高性能が得られることを意味する。
次に、本発明の第1実施例の電子回路の一変形例について説明する。先の実施例では、設定値を保持するレジスタ5およびその設定値をアナログ信号に変換してフィルタ回路本体3Fに与えるD/A変換回路4がフィルタ回路1F内に実装される一方、設定回路8およびアナライザ9は外部装置としてフィルタ回路1Fに脱着可能に接続される。しかしながら本発明では、設定回路8やアナライザ9に相当する回路を設定手段としてフィルタ回路1Fに組み込んでもよい。
このように構成された変形例を図17に示す。ここではフィルタ回路1F内にフィルタ回路本体3Fの他、設定回路8およびアナライザ9に相当する回路が組み込まれている。
すなわち、図17の回路例は、先の実施例のアナライザ9の代わりに比較回路11を使用し、基準の信号(理想の周波数応答値)とフィルタ回路本体3Fの出力とをその比較回路11によって比較するものであり、この例では設定回路8、比較回路11、検査信号発生回路10および、基準信号を発生する基準信号発生回路12がフィルタ回路1F内に組み込まれている。そして、フィルタ回路1Fの入力端子6および出力端子7と、フィルタ回路本体3Fの入力および出力との間には、切換スイッチ13が設置されている。この切換スイッチ13は、図示例のようにフィルタ回路1F内に設けられていても良いが、フィルタ回路1F外に設けられていても良い。ここで、切換スイッチ13を操作すると、フィルタ回路本体3Fの出力が比較回路11に入力されるとともに、設定回路8、比較回路11、検査信号発生回路10および基準信号発生回路12が動作を開始し、設定値の調整を行う。設定が終了したら、切換スイッチ13の操作で、フィルタ回路本体3Fの出力を出力端子7側に切り替える。なお、この例では、最適な解(設定値)が得られない場合に警告表示をする発光素子(LED)14が設けられている。
かかる変形例によれば、製造時のフィルタ回路1Fの調整だけでなく、ユーザがフィルタ回路1Fを組み込んだ製品を購入した後、ユーザ自身がフィルタ回路1Fの調整を随時行うこともできる。これにより、フィルタ回路1Fの部品の特性が劣化した場合や、フィルタ回路1Fが置かれた環境の温度その他が変化した場合等に、フィルタ回路の性能特性に変化が生じても、その変化を補償することができ、ひいては、回路素子等のばらつきによる電子回路の機能・性能の低下を改善することができるというメリットがある。なお、切換スイッチ13は手動に限らず、電源投入時に自動切換するように構成することもできる。
また、この変形例は、設定回路8として先の梶谷らによる論文記載の遺伝的アルゴリズム実行回路等を用いることにより、集積回路化にも適している。
次に、本発明の電子回路の第2実施例としてのバランス型ミクサ回路(イメージリジェクションミクサ回路)の一構成例を示す。
バランス型ミクサ回路は、無線通信装置の主要機能である周波数変換を行うための回路であり、周波数変換される信号(SI)と、周波数変換の基準となる局部発振信号(LO)とを入力して、入力信号(SI)と局部発振信号(LO)との周波数の差あるいは和の周波数信号を出力信号(SO)として出力する。一般に受信の場合には、SIとLOの周波数の差の周波数成分がSOに出力され、SIとLOの周波数の和の周波数成分はSOに全く出力されないことが望まれる。また一般に送信の場合には、SIとLOの周波数の和の周波数成分がSOに出力され、SIとLOの周波数の差の周波数成分はSOに全く出力されないことが望まれる。このように、SIとLOの周波数の和あるいは差の周波数成分のうちSOに全く出力されないことが望まれる周波数成分は、イメージ周波数成分(イメージ信号)と呼ばれる。また、バランス型ミクサ回路は、数100kHzからマイクロ波帯、ミリ波帯までの広い周波数範囲の高周波で用いられている。但し、使用する周波数に応じて回路素子、回路定数を変える必要がある。
実際に製造されるバランス型ミクサ回路では、製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差のために、回路動作が完全ではなくなり、イメージ信号が完全に打ち消されることなくミクサ回路の出力に現れてしまう。
そこで、この第2実施例では、バランス型ミクサ回路を構成する素子のうちの複数の素子の特性を可変にし、イメージ信号の出力が小さくなるように遺伝的アルゴリズムを用いて調整を行う。図18は、この第2実施例のバランス型ミクサ回路の構成を示しており、このバランス型ミクサ回路(以下、「ミクサ回路」と称する)1Mは、第1実施例におけるフィルタ回路本体3Fの代わりに、ミクサ回路本体3Mを用いて構成されている。なお、図3に示すと同様の回路にはそれと同一の符号を付している。
具体的には、図18は、本発明の電子回路を適用したミクサ回路を受信装置に用いる場合の一構成例であり、この実施例においては、設定回路8およびアナライザ9は外部装置となる。ミクサ回路本体3Mにおいて2P1および2P2は、制御信号が示す値に応じて素子パラメータを変化させる回路素子としての、伝達特性を変化させ得る分配・移相回路、2P3は、これも制御信号が示す値に応じて素子パラメータを変化させる回路素子としての、伝達特性を変化させ得る移相・合成回路、そして2M1および2M2は、これも制御信号が示す値に応じて素子パラメータを変化させる回路素子としての、動作点(トランジスタがバイアスされる点)および伝達特性を変化させ得る混合回路である。ここで、移相回路とは、信号の位相を変化させる回路を意味する。
また図18中、4はD/A変換回路であり、このD/A変換回路4は、保持回路としてのレジスタ5に保持されているデジタル値に対応する大きさの電圧を、制御信号として、調整素子である2P1,2P2,2P3,2M1,2M2に供給する。ここで、D/A変換回路4およびレジスタ5は、調整箇所の数だけ設けられる。
図19は、上記D/A変換回路4の一構成例を示す。VC は制御信号電圧の出力であり、またVA ,VB は一定の電圧で、制御信号電圧VC の上限と下限に対応する。抵抗R2の抵抗値は抵抗R1の2倍である。Sw5〜Sw10はレジスタ5の6ビットのビット列(染色体)の値により電気的に切り替えられ、Sw5がそのビット列のMSBに、Sw10がそのビット列のLSBに対応している。ここではレジスタ5の6ビットのデータに応じてSw5〜Sw10が切換えられて、VC の電圧が変化する。
図18中、6a,6bはそれぞれ、ミクサ回路1Mに入力する信号(SI)、局部発振信号(LO)の入力端子である。また7は、ミクサ回路1Mによって混合された出力信号(SO)を出力する端子である。
そして8は設定回路であり、遺伝的アルゴリズムに従って、第1実施例に詳述したと同様の方法で、複数のレジスタ5の保持値として最適な値を探索する。
上記混合回路2M1および2M2は、専ら半導体素子の非線形性を利用した回路であり、かかる混合回路の一構成例を図20に示す。T1およびT2はこの混合回路の入力信号端子、T3は出力信号端子、T4はA/D変換器4からの制御信号電圧を入力する端子である。TrはFETで、その非線形性により、周波数変換を行う混合回路の動作を行う。Cはコンデンサ、Lはコイル、Rは抵抗である。T1およびT2にそれぞれ入力された信号の周波数の和および差の周波数の成分がT3に出力される。ここで、入力信号の周波数の和の成分の場合は出力信号の位相も和となり、入力信号の周波数の差の成分の場合は出力信号の位相も差となる。混合回路2M1および2M2は、同一の回路定数を用いて、同一基板状に形成されることが好ましい。
かかる混合回路2M1および2M2は、制御信号電圧が変化すると、動作点が変化し、混合回路の伝送特性が変化し、信号伝達効率、位相特性が変化する。
上記分配・移相回路2P1の一構成例を図21に示す。T5に入力される信号W1は、ウィルキンソン型ハイブリッド回路Hbで信号W2およびW3に分配される。コンデンサC1およびC2の静電容量が等しいときには、理想的には、信号W2とW3とで互いに、振幅および位相がそれぞれ等しい。ここで、コンデンサC1およびC2の静電容量を変化させれば、T6およびT7に出力される信号W2およびW3の相互の振幅および位相、すなわち伝達特性を変化させることができる。
上記図21に示す分配・移相回路2P1のコンデンサC1,C2の静電容量を変化させてその分配・移相回路2P1の伝達特性を変化させ得る回路の一構成例を図22に示す。図21におけるコンデンサC1およびC2をそれぞれ、コンデンサCと可変容量ダイオードD1,D2の直列回路で置き換えてある。T8,T9には、D/A変換器4からの制御信号電圧が入力され、この制御信号電圧は、抵抗Rを通して可変容量ダイオードD1,D2のカソードに、逆バイアス電圧として印加される。可変容量ダイオードD1,D2は、接合容量が逆バイアス電圧により変化するという性質により、制御信号電圧による静電容量値の変化を実現できる。可変容量ダイオードD1,D2としては、逆バイアス電圧による静電容量値の変化が得られるダイオードを用いることができ、また、バイポーラトランジスタやFETのバイアス電圧による容量変化を利用することもできる。
上記分配・移相回路2P2の一構成例を図23に示す。T10に入力される信号W4は、ウィルキンソン型ハイブリッド回路Hbで信号W5およびW6に分配される。信号W5,W6は、それぞれ、L1,L2,C3から構成される移相回路Sf1と、C4,C5,L3から構成される移相回路Sf2とにより位相が変化する。T11およびT12に出力する信号は、理想的には互いに等振幅で90度の位相差を与えられる。
上記移相・合成回路2P3は、図23に示す分配・移相回路2P2の入力と出力を入れ替えたものである。すなわち、移相・合成回路2P3では、T11およびT12に入力される信号が、それぞれ、L1,L2,C3から構成される移相回路Sf1と、C4,C5,L3から構成される移相回路Sf2とにより位相が変化して、信号W5,W6となる。これらの信号W5,W6は、ウィルキンソン型ハイブリッド回路Hbで合成されてT10に出力される。T11およびT12に入力される信号は、理想的には互いに90度の位相差を与えられて合成され、T10に出力される。
かかる分配・移相回路2P2および移相・合成回路2P3において、C3,C4,C5の静電容量を変化させれば、信号の位相を変化させることができる。上記図23に示す分配・移相回路2P2のコンデンサC3,C4,C5の静電容量を変化させてその分配・移相回路2P2の伝達特性を変化させ得る回路の一構成例を図24に示す。可変容量ダイオードD3,D4,D5の静電容量は、D/A変換器4からT13,T14を通して入力される制御信号電圧により変化する。D3,D4,D5の静電容量変化はC3,C4,C5の静電容量変化と等価である。従って、制御信号電圧に応じて分配・移相回路2P2および移相・合成回路2P3の出力の位相を変化させることができる。但し、同時に出力信号の振幅も変化してしまう。
上記の回路構成によりミクサ回路1M内のミクサ回路本体3Mにおいては、理想的には、2個の同等の混合回路2M1および2M2に、入力信号SIは同じ位相で、局部発振信号LOは90度の位相差で入力され、混合回路2M1および2M2の出力が90度の位相差で合成されて、出力信号SOが出力される。このとき、イメージ信号は、混合回路2M1および2M2の出力が逆位相の状態で合成されて打ち消し合うために、SOには全く現れない。
しかしながら、実際に製造されるミクサ回路1Mでは、製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差のためにミクサ回路本体3Mの回路動作が不完全となり、イメージ信号が完全に打ち消されることなくミクサ回路本体3Mの出力に現れてしまう。
そこでこの実施例のミクサ回路1Mでは、分配・移相回路2P1の可変容量ダイオードD1,D2、分配・移相回路2P2の可変容量ダイオードD3〜D5、移相・合成回路2P3の可変容量ダイオードD3〜D5の静電容量値と、混合回路2M1,2M2の動作点とを調整することにより、希望信号が大きく、かつイメージ信号が小さくなるようにする。
次に、上記ミクサ回路1Mの調整のための、本発明の調整方法の第2実施例について説明する。この実施例の調整方法も、基本的には先の第1実施例の調整方法と同様である。
上記実施例のミクサ回路1Mが製造された後、検査工程で、図18に示すように、設定回路8、アナライザ9およびテスト信号発生装置10がそのミクサ回路1Mにそれぞれ接続され、テスト信号発生装置10は、ミクサ回路1Mの入力端子6aおよび6bにテスト信号を入力する。設定回路8は第1実施例の調整方法の場合と同様の処理手順に従って、分配・移相回路2P1、2P2および移相・合成回路2P3の伝達特性、混合回路2M1、2M2の伝達特性の設定を行う。遺伝的アルゴリズムの評価関数は、希望信号が大きく、イメージ信号が小さいときに良好の調整であると評価する。
染色体、レジスタ値、制御信号電圧値は、第1実施例の方法の場合と同様に一対一で対応している。すなわち、図11に示すと同様に、染色体は、上記実施例のミクサ回路本体3Mの8カ所の調整箇所に対応する8個のレジスタ5のレジスタ値から構成されている。そして各調整箇所に対応する各レジスタ5は、ここでは6ビットのものとされている。それゆえ、レジスタ長(=染色体長)は、48ビットである。従って、上記実施例のミクサ回路本体3Mの調整探索空間の大きさは、2^48≒10^14(10の14乗)であり、全探索による調整はいうまでもなく不可能である。
図19に示すD/A変換回路4において、本実施例では、VA ,VB の値をそれぞれ、2V(ボルト)と4V(ボルト)とした。この値は、調整箇所の回路の特性に応じて定める。例えば、レジスタ値111001に対応する制御信号電圧値は、2+(4−2)×(1/2+1/4 +1/8+1/64)=3.781V(ボルト)となる。
また、遺伝的アルゴリズムの個体の評価関数Fとしては、個体の染色体が表現するレジスタ値でミクサ回路1の動作を行ない、その結果アナライザ9で得られた特性が、理想的なミクサの特性にどのくらい近いかを表す関数を用いる。具体的には、以下の評価関数Fで計算される値を遺伝的アルゴリズムの適応度(fitness)に用いる。
F=Σwi|S(fi)−O(fi)|
fitness=1/(1+F)
上記の評価関数Fは、周波数fiにおけるゲイン[dB]形式で与えられる理想的なミクサ回路1Mの出力S(fi)と、アナライザ9で計測されたミクサ回路本体3Mの出力O(fi)との差分の絶対値の荷重和になっている。そして上記の適応度の値は、Fの値が小さければ小さいほど、大きな値になり、ミクサ回路本体3Mが理想的な応答を示す場合に、適応度の値は最大値の1.0になる。本実施例では、所定の信号SIおよびLOを検査信号発生回路10で発生させ、Fの値を求める。目的出力SOの周波数の出力における荷重係数を1.0とし、イメージ周波数の出力における荷重係数は3.0とする。そして理想的な特性としては、目的出力SOの周波数の出力を所定の仕様の値(例えば0dB)とし、イメージ周波数の出力は−60dBとした。例えば、ある染色体が表現するレジスタ値で動作させたミクサ回路本体3Mの、目的出力SOの周波数の出力およびイメージ周波数の出力が、それぞれ、−3.4dB、−46dBであったとすると、その場合の評価関数Fの値は、F=1.0×|0−(−3.4)|+3.0×|−60−(−46)|=45.4であり、適応度の値は、0.0216となる。
図7のステップS4に対応する処理では、ミクサ回路本体3Mの性能が所定の仕様(例えば、イメージ周波数の出力が−40dB以下)を満たすかどうかが判断され、性能を満たしたときに、調整処理は終了する。その一方、一定世代数繰り返して調整処理をおこなっても、仕様を満たす染色体(レジスタ値)が得られない場合は、調整対象のミクサ回路本体3Mひいてはミクサ回路1Mは不良品と判断され、その場合には不良品としての処理を行う。
本実施例によれば、ミクサ回路1M内のミクサ回路本体3Mの回路素子に、伝達特性が可変である回路素子、すなわち動作点を可変としたFET(電界効果トランジスタ)Trおよび静電容量を可変とした可変容量ダイオードD1〜D5を調整素子2として使用し、調整素子2の伝達特性を回路全体の機能が好適となるように探索するので、ミクサ回路製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、ミクサ回路1Mを所定の仕様を満たすように調整することができる。
なお、本実施例は、ミクサ回路1Mが高周波集積回路で構成される場合に特に好適である。
本実施例に関しては、以下の変形例を実施できる。
(1)調整を行う際にアナライザで測定・解析するミクサ回路1Mの出力信号の測定項目を、目的信号SOとイメージ信号の2種類だけでなく、この他に、漏洩するLO信号、SI信号、高調波歪み成分等の多種類としても良く、このようにすれば、さらに調整精度を向上させることができる。
(2)上記の実施例では、分配・移相回路2P2の調整においてC3,C4,C5を可変としたが、後述の如くしてL1,L2、L3を可変としても良い。
(3)ミクサ回路1Mの内部で、整合の調整が有効である箇所に、伝達特性を可変可能な結合回路を設け、上記第2実施例の方法により、併せてその結合回路を調整すれは、さらに高い特性を得ることができる。
次に、この発明の電子回路の第3実施例としての高周波増幅回路の一構成例を示す。図25は、この第3実施例の高周波増幅回路の構成を示し、図25中、1Hは高周波増幅回路であり、この高周波増幅回路1Hは、第1実施例におけるフィルタ回路本体3Fの代わりに、高周波増幅回路本体3Hを用いて構成されている。なお、図3に示すと同様の回路にはそれと同一の符号を付している。この実施例においては、設定回路8およびアナライザ9は外部装置となる。この高周波増幅回路1H内の高周波増幅回路本体3Hにおいて、2A14〜2A16はバイアス(動作点)の変更により伝達特性を変化させ得る増幅器、C6〜C13は静電容量を変化させ得る可変容量素子であり、各々、図中の点線で示される制御信号によってパラメータが調整される。本実施例では、その調整箇所は11カ所である。そこで本実施例においては、制御信号を発生させるD/A変換器4およびレジスタ5が、11組用いられる。また、P1〜P4は伝送線路であり、6、7はそれぞれ、入力信号端子、出力信号端子である。
増幅器2A14〜2A16は、半導体素子を用いて構成されており、バイアス(動作点)の変更により増幅率、最大出力レベル、ひずみ率、効率、雑音指数、入出力インピーダンス、Sパラメータ(散乱因子)等の伝達特性が変化する。かかる増幅器の具体的な構成方法は周知なので、その詳細な説明は省略し、以下では本実施例に係わる回路の動作説明を行う。
すなわちここでは、可変容量素子C6,C7の調整により、増幅器2A14の入力インピーダンスと、入力端子6の規格のインピーダンスとを整合状態にできる。また可変容量素子C8,C9の調整により、増幅器2A14の出力インピーダンスと増幅器2A15の出力インピーダンスとを整合状態にできる。このほかの可変容量素子、増幅器についても同様である。しかしながら、増幅器の動作点を変えると、上記の整合に関する調整の最適値も変わってしまう。このため、高周波増幅回路本体3Hを特性が所定の仕様を満たすような好適な状態に調整するには、可変容量素子C6からC13までおよび増幅器2A14から2A16までの調整箇所を総合的に調整する必要がある。
上記高周波増幅回路1Hの調整のための、本発明の調整方法の第3実施例について説明する。この実施例の調整方法も、基本的には先の第1実施例の調整方法と同様である。
高周波増幅回路1Hが製造された後、検査工程で、図25に示すように、設定回路8、アナライザ9およびテスト信号発生装置10がその高周波増幅回路1Hにそれぞれ接続され、テスト信号発生装置10は、高周波増幅回路1Hの入力端子6にテスト信号を入力する。アナライザ9は、例えば、雑音指数、ひずみ率、増幅率、最大信号レベルおよび効率を評価関数のための値として設定回路8に与え、設定回路8は、例えば、その雑音指数、ひずみ率、増幅率、最大信号レベルおよび効率の順に特性が重要であるとして重み付けをした評価関数を用いて評価を行う。設定回路8は、図7に示すと同様の処理手順に従って、高周波増幅回路本体3Hの可変容量素子C6〜C13および増幅器2A14〜2A16の調整値の設定を行う。
本実施例の方法によれば、高周波増幅回路1H内の高周波増幅回路本体3Hの複数の回路素子に、伝達特性、容量が可変である回路素子(調整素子)C6〜C13および2A14〜2A16を使用し、それらの調整素子の特性を、回路全体の機能が好適となるように探索するので、高周波増幅回路製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、高周波増幅回路1Hが所定の仕様を満たす機能を有するように調整することができる。また、本実施例は、高周波増幅回路1Hが高周波集積回路で構成される場合に特に好適である。
本実施例においては増幅器を3段としたが、本発明においては、いうまでもなく増幅器の段数を問わない。伝送線路の電気的長さは、増幅する信号の1/8波長から1/4波長の間であると効果的である。また、伝送線路の中間点にさらに可変容量素子を設け、隣接する可変容量素子を結ぶ伝送線路の電気的長さを1/8波長とすると、調整範囲が広くなるので、調整可能な増幅器のインピーダンスを広範なものとすることができる。
本実施例は、高周波増幅回路1Hの広帯域な特性を得るための調整にも有効である。この場合に、多数の入力信号周波数を用いるとさらに調整精度を向上させることができる。
以上の第1〜第3実施例に示すように、本発明は多様な電子回路に適用可能である。すなわち、調整対象の電子回路に複数の調整箇所を設け、該調整箇所を本発明による方法で調整することが可能である。次の第4実施例では、電子回路一般に本発明を適用した場合について述べる。
図26は、本実施例を適用した電子回路の一構成例である。図26中、1は所定の基本的機能を奏する電子回路、3はその電子回路内の、前記所定の基本的機能を奏する基本的回路である。この実施例では、設定回路8およびアナライザ9は外部装置となる。調整対象の基本的回路3において、2は素子の伝達特性を電気的に変化させ得る調整素子であり、該基本的回路3は複数の調整素子2を有している。
本実施例においても、先の第1〜第3実施例の方法と同様にして、調整素子2の伝達特性が調整される。
すなわち、図26中、4はD/A変換回路であり、このD/A変換回路4は、保持回路としてのレジスタ5に保持されているデジタル値に対応する大きさの電圧もしくは電流を、制御信号として調整素子2に供給する。ここにおけるD/A変換回路4およびレジスタ5は、調整素子2の調整箇所の総数と一致した個数だけ設けられる。レジスタ5は、保持したデジタル値をD/A変換回路に出力するとともに、外部装置、この実施例では設定回路8により、保持している値を変更され得る。レジスタ5には、電源が切断された後でもそのデジタル値を保持することが出来る不揮発性のもの、例えば、EEPROM、FeRAM、ヒューズROM等を使用することが望ましい。
図26中、6、7はそれぞれ、電子回路1に入力する信号(入力信号)、および電子回路1から出力する信号(出力信号)のための端子である。
図26中、10はテスト信号(検査信号)発生装置であり、電子回路1内の基本的回路3を調整するためのテスト信号を発生させる。このテスト信号は電子回路1とアナライザ9とに入力される。アナライザ9は、電子回路1の出力信号とテスト信号発生装置10からのテスト信号を入力されて、それらの入力信号を分析し、テスト信号に対応する理想的な場合の出力信号と実際の出力信号との差分値を計算する。その差分値は、設定回路8に引き渡される。アナライザ9とテスト信号発生回路10とは、一体の構成とすることもできる。
基本的回路3は、2端子の回路素子(抵抗、コンデンサー、ダイオード(半導体pn接合ダイオード、ショットキーバリアダイオード、可変容量ダイオード、定電圧ダイオード、発光ダイオード、エサキダイオード、PINダイオード、フォトダイオード等)やコイル、サーミスタ、バリスタ、圧電素子、スピーカ、電球、モータ・発電機、水晶発振子、ジョセフソン接合素子、発光素子、受光素子等)、3端子の回路素子(バイポーラ型トランジスタ(npn型トランジスタ、pnp型トランジスタ、IGBT、サイリスタ素子、トライアック素子等)やユニポーラ型のトランジスタ(電界効果トランジスタ(FET))等、真空管その他)、4端子以上の回路素子(変成器、変圧器、複数の電極を有するトランジスタ、オペアンプ回路、論理ゲート回路素子、真空管、磁気増幅器、半導体集積回路等)および、上記回路素子の複合によって構成される回路素子を主要構成要素とするものである。
本実施例では入出力端子6,7が一個ずつであるが、本発明では、電子回路1の入力信号端子6および出力信号端子7の数は、複数の場合を含む任意の場合で可能であり、例えば、発振器や、定電圧電源回路のように入力信号端子6を有しない場合でも可能である。また、双方向に信号を取り扱う回路の場合でも可能である。なお、この場合には、信号の方向に応じて入力端子6と出力端子7が変わるので、テスト信号発生器10とアナライザ9の接続を切り替えて本発明の調整を実施する。
電子回路1が、図2(b)に例示するような複数の調整素子2を有し、ある調整素子2の調整が他の調整素子2の調整結果に影響を及ぼす回路であって、調整探索空間の組み合わせ爆発を起こす場合に、本発明は特に有効である。
本実施例の電子回路1は、電気信号により調整される調整素子2、D/A変換器4、レジスタ5を有することを大きな特徴としている。
以下に本実施例の電子回路1の動作説明を行う。
調整素子2は、利得可変増幅器、可変コンダクタンス素子、可変容量ダイオード等であり、素子の伝達特性を変化させ得る電子素子であり、D/A変換器4の出力電圧あるいは出力電流の値に対応して素子のパラメータが変化するものである。そしてこの実施例は、かかる調整素子2の数が複数であることを特徴としている。複数の調整素子2は、同一種類の電子素子であるか否かを問わない。また調整素子2が基本的回路3に接続する端子の数は、2以外であってもよい。
調整素子2は、D/A変換器4の出力電圧あるいは出力電流の値に対応して動作点を変化させる能動素子を含む回路であってもよく、調整素子2がGmアンプ(利得可変増幅器)である場合、前述した図5の構成の他、図27に示す構成を用いることができる。ここに、Tr1〜Tr5は、図5におけると同様、MOSFETとされている。
Gmアンプの他の一構成例を図28に示す。図28中、AM1は増幅回路であり、また2F1は帰還回路で、可変抵抗素子または/および可変容量素子により帰還回路の伝達特性を可変としたものである。帰還信号は、増幅回路AM1の入力側で合成される。帰還回路2F1の構成要素の可変抵抗素子や可変容量素子の抵抗値や静電容量値を変化させることにより、入出力(IN,OUT)間の伝達特性(利得、遅延特性)を変更することができる。この他、電子情報通信学会編「モノリシックマイクロ波集積回路」のp.169からp.175に記載の回路で構成することもできる。
調整素子2が利得コンダクタンス素子(電界効果トランジスタ等)である場合には、変化する伝達特性は抵抗値である。図29(a)は、電界効果トランジスタTr7を用いた調整素子の構成例を示す。ゲート電極T15に入力する制御信号の電圧により、T16,T17間の抵抗値が変化する。図29(b)は、バイポーラトランジスタTr8を用いた構成例を示す。ベース電極T18に入力する制御信号の電流により、T19,T20間の抵抗値が変化する。
調整素子2が可変容量ダイオード等(可変容量ダイオードの他、トランジスタのバイアス電圧による容量変化も利用できる)である場合(可変容量回路)、変化する伝達特性は静電容量値である。図30(a)〜(f)は、静電容量値を変化させる調整素子の構成例を示す。Dは可変容量ダイオード、Tr7は電界効果トランジスタ、Tr8はバイポーラトランジスタである。(a),(c)および(e)は静電容量の片側が接地された場合である。T21に入力される制御信号電圧に応じてT22の静電容量が変化する。(b),(d)および(f)は接地されない場合で、T22,T23間の静電容量がT21あるいはT24に入力される制御信号電圧に応じて変化する。T25には、通常はバイアスが印加されるが、制御信号電流を入力することも可能である。
調整素子2でインダクタンスを変化させる場合には、トランジスタ等で構成されるインピーダンスコンバータ回路と前述の可変容量回路とを組み合わせることでその素子を構成可能である。このとき、インピーダンスコンバータ回路によりリアクタンスの符号が反転する。また、可飽和リアクトルを用いて、制御信号電流をバイアス電流とすれば、インダクタンスを変化させることができる。
調整素子2で遅延時間(信号伝達タイミング)を変化させる場合の一構成例を図31に示す。pチャネルFETであるTr9,Tr10および、nチャネルFETであるTr11,Tr12が直列接続した回路であり、Tr10,Tr11はインバータ回路として機能する。このときTr9およびTr12の抵抗値により回路の電流値が変化するので、浮遊容量(寄生容量)と負荷容量を充放電する時間が変化する。図32に、上記インバータ回路への入力信号(入力クロック信号)およびそのインバータ回路からの出力信号(出力クロック信号)の波形を示す。それぞれ、T27に入力する制御信号電圧によりTAの遅延時間、T26に入力する制御信号電圧によりTBの遅延時間が調整できる。クロック信号の立ち上がりあるいは立ち下がりのどちらか一方の遅延調整で済む場合には、Tr9およびTr12の一方を省略可能である。
図26中、8は設定回路であり、この設定回路8は、遺伝的アルゴリズムに従って、第1実施例の説明において詳述したと同様の方法で複数のレジスタ5の保持値として最適な値を探索する。
以下に、図26に示す本実施例の電子回路1に適用される、本発明の第4実施例の調整方法を述べる。電子回路1の性能は、複数の調整素子2の伝達特性をパラメータとする評価関数Fで表すことができる。電子回路1の性能が所定の仕様を満たすようにすることは、評価関数Fを最適にするパラメータ値を求めることと等価である。設定回路8は、この評価関数Fを用い、上記したように遺伝的アルゴリズムに従ってレジスタ5の値を変更する。
電子回路1内の基本的回路3の調整は、第1実施例の場合と同様、図7および図10に示すフローチャートに従って行われる。本実施例は、遺伝的アルゴリズムの染色体として、レジスタ5の値を直接用いることを大きな特徴とする。これにより、染色体の情報をレジスタ値に変換するための回路等が不要になる。ここにおけるD/A変換回路4は、調整素子2の種類に応じて、調整信号電圧あるいは調整信号電流を出力する。
また、本実施例は、遺伝的アルゴリズムの個体の評価関数Fとして、個体の染色体が表現するレジスタ値で電子回路1の動作を行なわせた結果アナライザ9で得られた特性が、理想的な特性にどのくらい近いかを表す関数を用いる。
図7のステップS1では、遺伝的アルゴリズムの初期集団として、一様乱数を用いて個体を複数作成する。つまり、初期集団の各染色体の各遺伝子の値は、確率0.5で1の値を、確率0.5で0の値をとることを意味する。
しかる後、各個体の表現するレジスタ値で電子回路1を動作させ、ステップS3におけるアナライザ9での解析結果を使用して、ステップS4において設定回路8で、上記評価関数により適応度を計算する。その後、順次に、ステップS24で選択淘汰、ステップS25で交叉、ステップS26で突然変異の処理を行ない、次世代の個体の集団(解の候補の集団)を作り出す。
ステップS4では、電子回路1の性能が所定の仕様を満たすかどうかが判断され、所定の仕様を満たしたときに、調整処理は終了する。また、一定世代数繰り返して調整処理をおこなっても、仕様を満たす染色体(レジスタ値)が得られない場合は、調整対象の基本的回路3ひいては電子回路1は不良品と判断され、ステップS8で不良品としての処理を行う。
以上説明したように、本実施例では、電子回路1内の基本的回路3の回路素子に、伝達特性が可変である回路素子、すなわち調整素子2を複数使用し、それらの調整素子2の伝達特性を、回路全体の機能が好適となるように探索する。従って、電子回路製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、電子回路1が所定の仕様を満たす機能を有するように調整することででき、このことは、従来技術による場合より少ない設計労力で、従来技術による場合より高機能・高性能が得られることを意味する。
なお、本実施例の変形例として、先の第1実施例におけると同様に、設定回路8やアナライザ9に相当する回路を電子回路1内に組み込んでもよい。
上述の第1〜第4実施例では、レジスタ5の初期設定値の取り方、および初期設定値からレジスタ値を変更する方法については遺伝的アルゴリズムを用いた。しかしながら、遺伝的アルゴリズムにおける適応度、つまり、レジスタ設定値が理想的な解にどのくらい近いかを表す評価関数Fにおいて、局所的な最適解の個数が少ない場合(おおむね一桁の個数)には、焼きなまし法とよばれるアルゴリズムを遺伝的アルゴリズムの代わりに用いることができる。
焼きなまし法の詳細は、例えば、JOHN WILEY & SONS が1989年に出版した、E. Aarts and J. Korst 著の「Simulated Annealing and Boltzmann Machines」を参照されたい。焼きなまし法は、山登り法の一種であり、温度と呼ばれる制御パラメータによって、局所的な最適解に探索が捕らわれないような工夫を加えたものである。
次に述べる本発明の第5実施例の電子回路およびその調整方法では、図33に示すように、先の第4実施例と同様の回路構成において、設定回路8で、この焼きなまし法にしたがってレジスタ5の値を変更する。本実施例では特に、焼きなまし法における解の候補として、レジスタ5の値を直接用いることを大きな特徴とする。このようにすれば、第1実施例と同様に、解候補の情報をレジスタ値に変換するための回路等を不要とすることができる。ここではまた、解候補が理想的な解にどのくらい近いかを表す評価関数Fを用意する。
すなわち本実施例の方法では、電子回路1を動作させ、図33に示すように、ステップS41におけるアナライザ9での解析結果を使用して、ステップS42において設定回路8で、上記評価関数Fにより解候補の評価関数値を計算する。その後、ステップS44において、この評価関数値が、前ループにおける評価関数値と比較して値が改善されたか否かを判断する。
そして、改善された場合は、その時点でのレジスタ値を次のレジスタ候補値とし、ステップS47へ進んで、そのレジスタ候補値に対し、乱数等によりその候補値の一部を変化させる操作を施す。この操作は遷移と呼ばれ、遺伝的アルゴリズムにおける突然変異の操作に相当する。
ステップS44において、値が改善されなかった場合は、ステップS45で、受容関数と呼ばれる、値域が0以上1以下である後述の関数の値を計算する。この関数値と0〜1の間で発生させた一様乱数の値とを比較して、乱数値の方が小さかった場合は、受容するものとして前述のステップS47へ進む。この場合には、評価関数の改悪方向に、探索が一時的に行われることになる。受容関数値より乱数値の方が大きかった場合は、ステップS46でレジスタ候補値を前ループにおけるレジスタ値に戻した後、ステップS47へ進む。
受容関数は、以下の式で記述される。
exp(−(F(k)−F(k−1))/T(k))
ここに、F(k−1)は前ループにおける評価関数値、F(k)は現ループにおける評価関数値である。また、T(k)は温度と呼ばれるパラメータであり、温度が高いほど受容関数値が1に近づく。つまり、温度が高いほど、探索が評価関数の改悪方向に進むことになる。これは、探索が局所的な最適解に捕われることを避ける目的で行われる。よって、探索の初期の段階では温度を高く設定し、探索が進むにつれて温度を徐々に低くしていくことにより、最終的に真の最適解にたどりつくことが期待される。かかる操作が、焼きなまし、またはアニーリングと呼ばれている。
焼きなまし法は、電子回路1の性能と調整素子2との関係が比較的単純で、電子回路1の評価関数Fが多数の局所最適解をもたない場合には、遺伝的アルゴリズムと比較して効率的な探索を行うことができる。しかしながら、評価関数Fが多数の局所最適解をもつ場合には、温度を非常にゆっくりと下げる必要があり、現実的な時間では所定の仕様を満たす解を発見することができない。その場合には、設定回路8で、遺伝的アルゴリズムを用いる必要がある。
その後はステップS48で、レジスタ候補値をレジスタ値とするようにレジスタ値を変更し、評価関数値が高く満足な解が得られる(電子回路1の特性が所定の仕様を満たす)まで上述の操作を繰り返すことにより、電子回路1の調整を行う。
設定値の取り得る値の組み合わせをすべて探索した場合、あるいは一定回数、または一定時間繰り返して処理をおこなっても最適解が得られない場合は、調整対象の電子回路1は不良品と判断され、不良品としての処理を行う。
上記の焼きなまし法により、電子回路1の評価関数Fが少数の局所最適解しか持たない場合に、回路素子等のばらつきによる電子回路の機能・性能の低下を改善することができる。
図34は、本発明の電子回路の第6実施例としてのアレイ型アナログデジタル(A/D)変換回路の一構成例を示す。図34中、1Cは電子回路としてのアレイ型A/D変換回路を示しており、このA/D変換回路1Cは、調整対象となる基本的回路として、アレイ型A/D変換回路本体3Cおよびサンプリングパルス発生回路3Sを具えている。なお、図34中、図3に示すと同様の部分はそれと同一の符号を付している。
アレイ型A/D変換回路本体3Cは、複数のA/D変換器を並列に動作させることでA/D変換を高速に行うことができるものであり、その一構成例を図35に示す。ここで、AM2はバッファ回路、SH1〜SHnはn個の同等に構成されたサンプルホールド回路、ADC1〜ADCnはn個の同等に構成されたA/D変換器、MP1はマルチプレクサ回路、φ1〜φnはHレベルおよびLレベルの2値を持つサンプリングパルスを示す。
このアレイ型A/D変換回路本体3Cにおいて入力端子6に入力されたアナログ信号は、バッファ回路AM2を経て、n個のサンプルホールド回路SH1〜SHnに並列に入力される。サンプルホールド回路SH1はサンプリングパルスφ1の立ち下がり(HレベルからLレベルへの遷移)の瞬間における入力された信号の値を保持して出力する。サンプルホールド回路SH2はサンプリングパルスφ2の立ち下がりの瞬間における入力信号の値を保持して出力する。サンプルホールド回路SH3〜SHnも各々のサンプリングパルスφ3〜φnに基づいて同様の動作をする。A/D変換器ADC1〜ADCnは、それぞれ入力されたアナログ信号をデジタル信号に変換して出力する。マルチプレクサMP1は、n個の並列の入力信号を1つに合成して出力する。
かかる構成を用いると、一個のA/D変換器ADCで得られる変換速度のn倍の変換速度が得られる。しかしながら、最高の変換精度を得るためには、サンプルホールド回路SH1〜SHnの特性がすべて等しく、かつ、サンプリングパルスφ1〜φnの位相差、すなわち、φ1とφ2の位相差、φ2とφ3の位相差、以下同様にして、φn−1とφnの位相差、φnとφ1の位相差のすべてが等しいことが理想である。
上記のアレイ型A/D変換回路1Cに用いられるサンプリングパルス発生回路3Sの一構成例を図36に示す。なお、ここでは便宜上n=4の場合について説明する。図36中、2A17は遅延特性が可変である差動増幅器、φ1〜φ4は出力されるサンプリングパルス、PLはPLL制御回路、T28は同期信号の入力端子、W7は周波数制御信号で、すべての差動増幅器2A17に制御信号として入力される。
PLL制御回路PLは、分周回路PL1、位相比較回路PL2、ループフィルタ(積分器)PL3からなり、サンプリングパルスφ1〜φ4をT28からの同期信号に同期させるためのものである。分周回路PL1は、サンプリングパルスφ1の周波数を分周する。この分周比は同期信号とサンプリングパルスの周波数の比に等しい。位相比較回路PL2は、サンプリングパルスφ1と同期信号との位相のずれを検出し、差動増幅器2A17によるループ発振器の周波数を制御するための信号を発生する。ループフィルタPL3は、積分処理により、直流電圧成分である安定した周波数制御信号を出力する。
差動増幅器2A17はループ状に接続され、ループ型発振器を構成する。差動増幅器2A17がすべて同じ特性であるときは、φ1〜φ4の位相は、360度/4=90度ずつ異なったものとなる。
アレイ型A/D変換回路本体3Cにおける入力信号のサンプリングのタイミングを所定のタイミングとするためには、サンプリングパルス発生回路3Sの調整を行って、サンプリングパルスφ1〜φn(図示例ではφ1〜φ4)の位相を調整する必要がある。ところで、A/D変換器ADC1〜ADCnの製造誤差等により、サンプリングパルスと実際のサンプリング動作との時間差は一様でない。そのため、サンプリングパルス発生回路3Sの特性をアレイ型A/D変換回路本体3Cの特性に合わせて調整する必要があり、具体的には、個々の差動増幅器2A17における遅延量を調整する。
差動増幅器2A17の一構成例を図37に示す。Tr13およびTr14はMOSFETで、ゲートに入力される信号−INおよび+INを増幅して、ドレインに信号+OUTおよび−OUTを出力する。Tr15およびTr16はMOSFETで、ソースが電源ラインVDDに接続し、ゲートにバイアス電圧VBIAS-Pが接続される。Tr17 はMOSFETで、ソースが電源ラインVSSに接続し、ゲートにバイアス電圧VBIAS-Nが接続され、ドレインよりバイアス電流をTr13およびTr14に出力する。コンデンサCおよび可変容量ダイオードDは、+OUTおよび−OUTの間に直列に接続され、可変容量ダイオードDは、逆バイアス電圧に応じてその静電容量値が変化する。
外部のD/A変換器4からの制御信号電圧W8と、PLL制御回路PLからの周波数制御信号W7とは、抵抗R3および抵抗R4により合成されて、可変容量ダイオードDの逆バイアス電圧を変化させ、その可変容量ダイオードDの静電容量値を変化させる。これにより、+OUTおよび−OUTの信号の遅延量が変化するので、レジスタ5の設定値に応じて差動増幅器2A17での信号遅延量を変化させることができる。
かかるアレイ型A/D変換回路1Cの調整のための、本発明の調整方法の第6実施例について説明する。この実施例の方法も、基本的には先の第1実施例の調整方法と同様である。
アレイ型A/D変換回路1Cひいてはその回路内のアレイ型A/D変換回路本体3Cおよびサンプリングパルス発生回路3Sが製造された後、検査工程で、図34に示すように、設定回路8、アナライザ9およびテスト信号発生装置10が上記の回路3Cおよび3Sに接続され、テスト信号発生装置10は、テスト信号を入力端子6に入力する。テスト信号は、例えば、同期信号に同期したなるべく歪みの少ない正弦波とする。
サンプリングのタイミングが所定のタイミングからずれている場合、出力端子7からの出力はテスト信号から予想される値からずれたものとなる。そこで、設定回路8は、アナライザ9が出力する、出力信号の予想される値に対するデータのずれの大きさを評価関数で用いればよい。例えば出力信号の予想される値が2進標記で1010110100であり、実際の出力信号が1010111001の場合、データのずれの大きさは、次式で表される。
|1010110100−1010111001|=101(二進数)
=5 (十進数)
本実施例の方法では、上記の如きデータのずれの大きさを評価関数に用いることで調整を実行する。設定回路8は、第1実施例の方法の場合と同様の処理手順に従って、差動増幅器2A17の調整値(Dの静電容量値)の設定を行う。
すなわち、本実施例では、容量が可変である回路素子(可変容量ダイオード)Dを使用し、差動増幅器2A17での信号遅延量(回路素子Dの静電容量値)を回路全体の機能が好適となるように探索する。従って、本実施例によれば、アレイ型A/D変換回路本体3Cおよびサンプリングパルス発生回路3Sの製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路素子の特性の誤差を吸収して、アレイ型A/D変換回路本体3Cおよびサンプリングパルス発生回路3Sひいてはアレイ型A/D変換回路1Cが所定の仕様を満たす機能を有するように調整することができる。
上記のように本発明は、直接的な調整対象の回路(サンプリングパルス発生回路1S)を、その回路と共働して基本的回路を構成する他の回路(アレイ型A/D変換回路本体3C)の特性を補償するように調整する場合にも有効である。
図38は、本発明の電子回路の第7実施例としての、データ伝送線路上にバッファを具えた回路(以下、「データ伝送回路」という)の一構成例を示す。ここで、データ伝送線路とは、主にデジタルデータを伝送するための線路をいい、データ伝送線路は、プリント基板配線、コネクタ部分、ケーブル、IC内部の配線等の複合であって複数の部分で構成されることが多い。かかるデータ伝送線路において、線路の特性インピーダンスが複数の部分で異なっていると、特性インピーダンスの変化する箇所で伝送する信号の反射を生じ、信号の波形に歪が生じ、デジタルデータの伝送誤りが生じることがある。そこで、本実施例では、歪を減らすためのコンデンサーを複数附加するとともに、それらのコンデンサーの静電容量値を、歪が最小になるように調整する。なお、図38中、図3に示すと同様の部分はそれと同一の符号にて示す。
図38中、1Tはデータ伝送回路、3Tは基本的回路としての調整対象のデータ伝送回路本体、P5〜P8は伝送線路、AM3,AM4はバッファである。伝送線路P5〜P8はそれぞれ特性インピーダンスが異なっている。データ伝送回路本体3Tにおいて、C14〜C17は静電容量を変化させ得る可変容量素子であり、伝送線路に適宜接続されている。可変容量素子C14〜C17は、図38中点線で示す制御信号によって各々パラメータを調整される。本実施例では、この調整箇所は4カ所である。従って、制御信号を発生させるD/A変換器4およびレジスタ5は、4組用いられている。
また図38中、6,7はそれぞれ、入力信号端子および出力信号端子を示し、設定回路8およびアナライザ9は外部装置となっている。
ここで、バッファAM3は、入力信号端子6からの入力信号を伝送線路に送り出すための送信バッファとして機能し、バッファAM4は、伝送線路からのデータ(信号)を出力信号端子7に出力するための受信バッファとして機能する。可変容量素子C14〜C17は、例えば第2実施例の場合と同様にして構成することができる。
かかるデータ伝送回路本体3Tにおいては、1つの可変容量素子の調整値(静電容量)を変えると、ほかの可変容量素子の最適な調整値も変わってしまう。このため、伝送回路本体3Tを、その特性が所定の仕様(伝送誤りが最小である状態)を満たすような好適な状態に調整しようとすると、調整箇所C14〜C17を総合的に調整する必要がある。
次に、上記データ伝送回路1Tの調整のための、本発明の調整方法の第7実施例について説明する。この実施例の方法も、基本的には先の第1実施例の調整方法と同様であり、この調整方法により、可変容量素子C14〜C17は、伝送線路P5〜P8を伝搬する信号の波形歪みが最小となるように調整される。
上記実施例のデータ伝送回路1Tが製造された後、検査工程で、図38に示すように、設定回路8、アナライザ9およびテスト信号発生装置10がそのデータ伝送回路1Tに接続され、テスト信号発生装置10は、伝送回路1Tの入力端子6にテスト信号を入力する。ここにおける評価関数は、例えば、データ伝送の誤り率を用い、理想的なデータ伝送の誤り率を0として評価する。設定回路8は、第1実施例の調整方法の場合と同様の処理手順に従って、データ伝送回路本体3Tの可変容量素子C14〜C17の調整値の設定を行う。
本実施例では、データ伝送回路1Tの回路素子にその伝達特性、容量が可変である回路素子(調整素子)C14〜C17を使用し、その調整素子の特性を回路全体の機能が好適となるように探索する。従って、本実施例によれば、データ伝送回路1Tの製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、データ伝送回路1Tを、所定の仕様を満たす(データ伝送の誤り率が最小である)ように調整することができる。
本実施例においては、伝送線路の数を4本としたが、本発明においては、いうまでもなく、異なるインピーダンスの伝送線路の数を問わない。なお、互いに隣接する可変容量素子の間隔は、取り扱うデータの最高ビットレート(周波数)に対応する波長の1/4より小さくなるようにすると効果的である。また、可変容量素子C14〜C17の他に、バッファAM3,AM4の特性を調整すると、さらに効果的である。
本発明においては、電子回路を動作させる条件が複数であってその条件毎に電子回路の最適な調整結果が異なる場合に、各調整素子に対しレジスタ5を複数組用意して、条件毎にレジスタ5を切り替える方法も可能である。
また、電子回路の動作特性はその回路の温度により変化する場合があるので、最適な調整結果も温度とともに変わってしまう場合がある。さらに、電子回路の仕様(例えばフィルタ回路の中心周波数)を当初のものから変えた特性が必要になる場合がある。
図39は、条件毎にレジスタ5を切り替える場合の一構成例を示す。ここでは条件の数をkとする。SELは、条件に応じて対応するレジスタ5を切り替える選択器、5−1〜5−kは、k個のレジスタ5である。ここで便宜上5−iにおけるiをレジスタ番号と呼ぶ
かかる構成を用いた場合の調整方法は、例えば次のようにすることができる。電子回路の温度が変化してもその回路の特性が一定となるようにしたい場合、温度とレジスタ番号とを対応させておき、検査工程で、それぞれのレジスタ番号に対応する温度で本発明の方法による調整を行い、調整結果をレジスタ5−1〜5−kに記憶させておく。そして電子回路を使用する際には、選択器SELにより回路の温度を検出して対応するレジスタ番号を選択するようにする。
なお、上記の調整方法において、いくつかのレジスタ番号に対応する温度での調整を省略することも可能であり、その場合には、他の調整されたレジスタ値から補間により推定されるレジスタ値を当該レジスタに記憶させておけばよい。補間の方法としては、直線近似、スプライン関数などを使うことが出来る。
電子回路の特性を複数の仕様条件に対応させて切り替えることも可能である。この場合には、仕様条件とレジスタ番号とを対応させておき、検査工程で、それぞれのレジスタ番号に対応する仕様条件で本発明の方法による調整を行い、調整結果をレジスタ5−1〜5−kに記憶させておく。そして電子回路を使用する際には、選択器SELにより仕様条件に対応するレジスタ番号を選択するようにする。
なお、上記の調整方法においても同様に、いくつかのレジスタ番号に対応する仕様条件での調整を省略することも可能であり、他の調整されたレジスタの値から補間により推定されるレジスタ値を当該レジスタに記憶させておけばよい。
この発明の電子回路における調整素子2は、図40に示すように構成することも可能である。この場合には、D/A変換器4は省略でき、レジスタ5のレジスタ値によって直接、調整素子2のパタメータを設定することができる。
図40は、調整素子2を、異なる特性を持つ素子をスイッチで切り替えて合成する場合の一構成例を示すものであり、図40中、C21〜C25はそれぞれ異なる静電容量値を持つコンデンサ、Sw21〜Sw25はレジスタ5のレジスタ値に対応してオンオフするスイッチである。ここでは、5個のコンデンサの各々とそれに対応するスイッチとが直列に接続され、それらの直列回路が互いに並列に接続されており、コンデンサC21の静電容量値を基準値CUとして、他のコンデンサは2進の重み付けがなされ、コンデンサC22の静電容量値は2CU、コンデンサC23の静電容量値は4CU、コンデンサC24の静電容量値は8CU、コンデンサC25の静電容量値は16CUとされている。
スイッチSw21〜Sw25は、レジスタ5の対応するビットが1であるときはオンの状態となり、該ビットが0であるときはオフの状態となる。この回路の合成静電容量は、レジスタ5のレジスタ値に対応するスイッチSw21〜Sw25のオンオフにより、0CU〜31CUの間で変化させることができる。
この構成例は、調整素子2に対応するレジスタ5が5ビットのものである場合の例であるが、調整素子2は、ビット数に関わらず、ビット数と同じ数のコンデンサとスイッチを用いることで同様に構成することができる。
また、コンデンサの代わりに他の素子、例えば、抵抗器、コイル、Gmアンプ等をスイッチと直列に接続しても同様に構成可能であり、その場合には、それぞれ、抵抗値、インダクタンス値、伝達コンダクタンス値を変化させることができる。
この一方、この発明の電子回路におけるレジスタ5は、図41に示すように構成することも可能である。この場合には、レジスタ5のアナログ制御信号値によって直接、調整素子2のパタメータを設定することができる。すなわち、素子パラメータを制御する制御信号を保持する保持回路によって、制御信号としてアナログ値を保持する構成である。
図41中、Fecは強誘電体を用いた電荷記憶素子であり、この電荷記憶素子Fecは、外部からの電流により、蓄積する電荷を増減することができる。この電荷記憶素子Fecにおいては、蓄積した電荷に応じて電圧が両端に発生する。そしてその蓄積した電荷は、外部から電流を意図的に流さない限り一定に保たれて、長期間(概ね1年〜10年以上)保持される。これにより電荷記憶素子Fecは、一定のアナログ電圧を保持することができる。
また図41中、CSは電荷記憶素子Fecの書き込み制御回路、W9はFecの書き込み電流、Tr18はMOSFETである。Tr18のドレインは電源ラインVDDに、ゲートはFecと書き込み制御回路CSとに、ソースは抵抗Rと書き込み制御回路CSとに、それぞれ接続されている。電荷記憶素子Fecの電圧はTr18のゲートに入力され、ゲートの入力電圧に対応した電圧がTr18のソースに発生し、調整素子への制御信号電圧W10がそこから出力される。
図41中、W11は設定回路8から出力される設定値であり、この設定値W11はD/A変換器DACによりアナログ信号W12に変換されて、書き込み制御回路CSに入力される。電荷記憶素子Fecに設定値を書き込む際には、書き込み制御回路CSにより、制御信号電圧W10の電圧値と設定値のアナログ信号W12の電圧値とが等しくなるように書き込み電流W9を出力して、電荷記憶素子Fecの蓄積電荷の量を調整する。
電荷記憶素子Fecへの書き込み時以外は、常に電荷記憶素子Fecに接続される回路に流れる電流が極めて小さい必要があり、書き込み電流W9の電流値が0となるようにされている。
この構成例によれば、レジスタ5はアナログ値の制御信号を記憶する記憶回路として機能するので、本発明の電子回路1においてD/A変換器4を省略することができ、また、レジスタ5を小型化することもできる。
本発明は、いうまでもなく、電子回路を用いる装置の全体、一部、あるいは複数の部分の何れにもに適応可能であり、電子回路の規模を問わない。
また、本発明の方法による調整は、D/A変換器4が、出力電圧/出力電流の精度が低く、単調性が保証されないものであっても、ほとんど支障がない。それゆえ、本発明で用いるD/A変換器4は、半導体基板上で従来よりも小さい面積で作製することができる。
以上、図示例に基づき説明したが、この発明は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。