CN101841318B

CN101841318B - 多功能字识别器元件

Info

Publication number: CN101841318B
Application number: CN201010005532.6A
Authority: CN
Inventors: J·F·斯图普斯; D·G·克尼林
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 2009-01-16
Filing date: 2010-01-15
Publication date: 2015-06-17
Anticipated expiration: 2030-01-15
Also published as: US20130278291A1; JP2010164562A; JP5412673B2; CN104901658A; CN101841318A; US8531209B2; US9172362B2; EP2211191A3; EP2211191A2; US20100182048A1

Abstract

本发明名称为“多功能字识别器元件”。一种电路包括：负载；耦合到负载并响应输入数据的第一差分对；耦合到负载并响应输入数据的第二差分对；耦合到第一差分对和第二差分对并响应第一控制信号和第二控制信号的第三差分对；配置成将耦合到第一差分对和第二差分对的节点拉到预定状态的偏置电路；以及耦合到第三差分对和偏置电路的电流源。

Description

多功能字识别器元件

技术领域

本公开涉及字识别器元件，具体来说涉及多功能字识别器元件和包括该元件的测试和测量仪器。

背景技术

在测试和测量仪器中，可以使用某个字作为用于触发的条件。例如，可以在被测装置的探测的数据总线上出现特定数字字时生成触发。为了生成此类触发，可以使用数字比较器来检测何时两个数字字匹配。此类电路可以使用分立逻辑门来实现。例如，可以将输入字与触发条件字按位异或非。对于每个结果输出，可以在第二个逻辑门中组合不理会位(do-not-care bit)。可以在逻辑电路中将不理会位修改的结果输出组合在一起，以生成指示输入字中是否出现触发条件字的信号。

但是，上面的实现导致通过字识别器的至少三个门延迟。此外，数据总线、探头和/或字识别器中的逻辑门中的延迟差(偏移(skew))可能在数据总线的多个位基本同时变化时导致字的误识别。

发明内容

一个实施例包括一种电路，其包括：负载；耦合到该负载并响应输入数据的第一差分对(differential pair)；耦合到该负载并响应输入数据的第二差分对；耦合到第一差分对和第二差分对并响应第一控制信号和第二控制信号的第三差分对；配置成拉耦合到第一差分对和第二差分对的节点的偏置电路；以及耦合到第三差分对和偏置电路的电流源。

另一个实施例包括一种测试和测量仪器，其包括：配置成获取多个数据信号的获取电路；多个字识别器元件，每个字识别器元件配置成将所述数据信号的对应一个与期望数据位比较，并且每个字识别器元件具有小于或等于大约一个门延迟的延迟；将字识别器元件的输出组合的逻辑电路；以及响应该逻辑电路的触发电路。

附图说明

图1是根据一个实施例的多功能字识别器元件的框图。

图2是具有可变延迟的图1的多功能字识别器元件的示例的示意图。

图3是图2的多功能字识别器元件的偏置电路的示例的示意图。

图4是根据一个实施例的具有可变延迟的多功能字识别器元件的示意图。

图5是根据一个实施例的具有多功能字识别器的测试和测量仪器的框图。

具体实施方式

图1是根据一个实施例的多功能字识别器元件的框图。字识别器元件10包括负载12、第一差分对14、第二差分对16、第三差分对18、偏置电路20和电流源22。第一差分对14和第二差分对16各自响应输入数据D。在此实施例中，第一差分对14和第二差分对16还响应互补输入数据/D，但是第一差分对14和第二差分对16还能具有备选输入，例如阈值，而非互补输入数据/D。而且，虽然图示了输入数据D和互补输入数据/D的特定连接，但是第一差分对14和第二差分对16可以配置成根据逻辑电平、晶体管类型或诸如此类按期望的来操作。

第一差分对14和第二差分对16耦合到负载。差分对14和16的每个包括差分输出。这些差分输出交叉耦合到负载12。

第三差分对18也具有差分输出。第三差分对18的第一输出26耦合到第一差分对14的公共节点。第二输出28耦合到第二差分对16的公共节点。第三差分对18响应第一控制信号30和第二控制信号32。

在一个实施例中，差分对14、16和18可以由完全相同的晶体管对来形成。在另一个实施例中，正如下文进一步描述的，第一差分对14和第二差分对16可以由较高速的晶体管来形成而第三差分对可以由较低速的晶体管来形成。

差分对14、16和18可以由任何多种不同的晶体管来形成。例如，差分对14、16和18各自能够是差分双极晶体管，以集电级作为输出、基极作为差分输入，而共同耦合的发射极作为公共节点。

负载12可以是任何多种不同的负载。例如，负载可以是一对电阻器、电流发射镜或诸如此类。可以将可用作差分放大器的负载的任何类型的负载能用作负载12。

偏置电路20可以配置成拉耦合到第一差分对14和第二差分对16的节点。该节点可以是第一差分对14和第二差分对16之间公共的节点。正如下文将描述的，该节点可以备选地是负载12的节点。

电流源22耦合到第三差分对18和偏置电路20。电流源22可以采用多种方式来实现。例如，电流源可以是耦合在节点34和电源端36之间的电阻器。在另一个实施例中，电流源22可以是作为电流发射镜的部分的晶体管。无论其何种形式，都可以将来自电流源22的电流引导到偏置电路20或差分对18。

控制电路24可以耦合到第三差分对18。控制电路24配置成生成第一控制信号30和第二控制信号32。控制电路24可以是任何多种不同的电路。例如，控制电路24可包括例如可编程门阵列、处理器、分立逻辑或诸如此类的装置。

在一个实施例中，第一控制信号30可以称为控制信号W。第二控制信号可以称为控制信号V。控制信号W和V由等式(1)和(2)给出：

W＝PX (1)

V＝PX (2)

此处，P是期望数据信号。例如，期望数据信号P可以是在匹配输入数据的情况下能贡献于字的匹配的位。X是不理会信号(do-not-care signal)。因此，控制信号W可以是不理会信号X的相反信号和期望数据信号P的逻辑与，而控制信号V可以是不理会信号X的相反信号和期望数据信号P的相反信号的逻辑与。

在一个实施例中，取决于控制信号W和V，可以将第三差分对18配置成使得流经第三差分对18的电流可以交替地被引导到第一输出26或第二输出28。例如，假定不理会信号X为低，则控制信号W和V分别遵循期望数据信号P以及期望数据信号P的相反信号。结果，可以使用期望数据信号P将流经第三差分对18的电流引导到第一差分对14或第二差分对16。

偏置电路20可配置成使得如果使不理会信号X生效，则来自电流源22的电流被引导到偏置电路20。因此，在不理会条件中，偏置电路20可以配置成将输出节点拉到特定的状态。例如，偏置电路20可以将输出节点拉到指示没有失配的状态，使得当使不理会信号X生效时，字识别器元件10的输出的任何后续使用将不否定匹配。但是，状态不需要是匹配状态。状态可以是使得使用字识别器元件10的输出不影响后续结果的任何状态，而无论是如何组合字识别器元件的输出。

在一个实施例中，偏置电路20不需要直接响应不理会信号X。正如下文进一步描述的，偏置电路20可以配置成通过其到其他电路(例如第三差分对18)的连接来间接响应此类信号。

图2是图1的多功能字识别器元件的一个示例的示意图。该字识别器是电路60，包括第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5、第六晶体管Q6和第七晶体管Q7。第一晶体管Q1耦合于第一节点N1与第二节点N2之间并响应数据信号D。第二晶体管Q2耦合于第三节点N3与第二节点N2之间并响应相反数据信号/D。第三晶体管Q3耦合于第三节点N3与第四节点N4之间并响应数据信号D。第四晶体管Q4耦合于第一节点N1与第四节点N4之间并响应相反数据信号/D。第五晶体管Q5耦合于第二节点N2与第五节点N5之间并响应第一控制信号W。第六晶体管Q6耦合于第四节点N4与第五节点N5之间并响应第二控制信号V。第七晶体管Q7耦合于第一节点N1、第五节点N5和电压源V1之间。

电阻器R1和R2耦合于节点N1和N3以及电源Vcc之间。电阻器R1和R2形成晶体管对Q1和Q2以及晶体管对Q3和Q4形成的差分对的负载。

在一个实施例中，第五、第六和第七晶体管Q5-7的转换频率(transition frequency)(f_t)可以小于第一至第四晶体管Q1-4的f_t。例如，第五、第六和第七晶体管Q5-7的f_t可以小于第一至第四晶体管Q1-4的转换频率的一半。在分立逻辑电路中，开关晶体管必须具有最高f_t以便提供最高速度。因为输入数据D能以高速开关，所以晶体管Q1-4能具有较高的f_t。但是，在操作中，如上所述，此处由控制信号W和V表示的期望数据可能变化远不如输入数据D频繁。因此，晶体管Q5-7能具有较低的f_t。实际上，晶体管Q5-7的f_t可以低于晶体管Q1-4的f_t的1/10。

在一个实施例中，电路60可以包括耦合于第五节点N5和电源端Vee之间的电阻器R3。此处，电阻器R3可以起图1的电流源22的作用。即，可以将经过电阻器R3的电流提供到晶体管Q5和Q6形成的差分对以及提供到形成偏置电路20的部分的晶体管Q7。

在图2中，偏置电路20包括电阻器R4、晶体管Q7和电压源V1。在一个实施例中，电压源V1可选择成具有基本上介于表示控制信号W和V的逻辑电平的电压之间的输出电压。例如，电压源V1可以配置成生成约为控制信号W和V的高逻辑电平和低逻辑电平之间的半程的电压。

因此，当使控制信号W和V之一在高状态中生效时，晶体管Q5和Q6中的对应晶体管将导通，而另一个晶体管将断开。此外，当使控制信号W和V中的任一个在高状态中生效时，该高状态高于电压源V1的电压。因此，晶体管Q7被断开。此外，如果如上所述，使不理会信号X生效，则控制信号W和V会都处于低状态中。因此，晶体管Q7将导通，因为电压源V1的电压将高于控制信号W和V。

应该注意，在本实施例中，当使不理会信号X生效时，输出逻辑电平将不同。例如，当使控制信号W或V生效时，它将高于电压源V1的电压。对应的电流将由于跨R3生成的节点N5上的电压而流动。但是，当电压源V1的较低电平正在导致晶体管Q7导通时，将跨电阻器R3在节点N5上生成更小的电压。因此，经过电阻器R3的电流将更小。因为节点N1处的输出上的电压摆动取决于经过电阻器R3的电流，所以当使不理会信号X生效时和当未使它生效时电压电平将是不同的。

电压电平中的这种差异能在其他字识别器元件的输出之间引入偏移和/或延迟。例如，因更小量的电流，开关会花费更长时间才发生。而且，如上所述，如果晶体管Q7具有更低的f_t，则开关会花费更长时间。结果，转换会在更晚的时间发生。而且，因为信号电平较低，所以任何后续阶段将具有较低的驱动电平，从而潜在地引入进一步延迟。但是，虽然可能引入此类延迟，但是因为它与生效的不理会信号X关联，因此影响可被忽略(如果并非不存在)。

在一个实施例中，电阻器R4耦合于第七晶体管Q7和第一节点N1之间。电阻器R4可选择成提供节点N1与晶体管Q7的加载的一定量的隔离。例如，电阻器R1和R2可以是50欧姆的电阻器，其形成电路60的源阻抗的一部分。电阻器R4可选择成大于50欧姆。因此，可以降低晶体管Q7的任何寄生效应。

在一个实施例中，可以将可变电容耦合于节点N1和N3之间。因此，能将可变延迟引入节点N1与N3的开关时间中。在此实施例中，可变电容可以由耦合到节点N1和N3的二极管D1和D2来形成。可以对二极管D1和D2的公共节点施加偏移控制电压，以使得二极管D1和D2能作为变容二极管来操作。

因此，在一个实施例中，可以在电路60中启用多种功能。首先，可以执行输入数据D与期望数据P的比较。其次，可以使用不理会信号X绕过或忽略该比较。第三，能控制节点N1处的输出的偏移。注意，在此实施例中，在输入数据D与节点N1处的输出之间只有一个开关晶体管对。因此，电路60的延迟基本上将等于单个门延迟。即，以单个门延迟在单个电路60中实现了上述功能。

随着电路变得越来越集成化，更多的功能性被添加到单个集成电路中。但是，将电路60添加到集成电路将引起整体重新设计的额外时间和成本。在一个实施例中，电路60可以利用分立晶体管、电阻器和诸如此类来实现。因此，无需集成电路的重新设计。而且，如上所述，可以实现附加的功能性。

图3是图2的多功能字识别器元件的偏置电路的示例的示意图。偏置电路包括第七晶体管Q7，以及电阻器R5和R6。电阻器R5和R6耦合于电源Vee和第二电源70之间。因此，电阻器R5和R6形成电压源V1的输出。晶体管Q7响应电阻器R5与R6之间的电压。

电阻器R5和R6根据一个实施例进一步强化字识别器元件的潜在简单性。例如，电源VI可以利用两个分立电阻器R5和R6来实现。如上所述，电压源V1的电压可以是基本上固定的电压。因此，无需允许电压根据某一控制信号或其他输入来改变的附加电路。

虽然对电源给出了特定的指定，例如Vcc、Vee或诸如此类，但是可以将电源配置成适于电路的晶体管、逻辑电平或诸如此类。

图4是根据一个实施例的具有可变延迟的多功能字识别器元件的示意图。为了简明，图1的字识别器的一些其他元件已被省略。在此实施例中，由晶体管Q8和Q9形成的串联晶体管级(cascode transistorstage)82耦合于电阻器R1和R2形成的负载与节点N1和N2处的第一差分对和第二差分对之间。可以对晶体管Q8和Q9施加偏移控制电压。因此，晶体管Q8和Q9可以将可变电容引入电阻器R1和R2的负载，并允许控制延迟和/或偏移，如上所述。在此实施例中，节点N6是串联晶体管级82与电阻器R1和R2的负载之间的输出节点。偏置电路耦合到节点N6，以使它能够根据不理会信号X来拉节点N6，如上所述。

图5是根据一个实施例的具有多功能字识别器的测试和测量仪器的框图。测试和测量仪器90包括获取电路92、控制电路94、字识别器元件96、逻辑电路98和触发电路100。

获取电路92配置成获取多个数据信号D。在此实施例中，有N个数据信号。获取电路92可以包括任何多种不同的探头、缓冲器、比较器或诸如此类，其生成适于字识别器的数据信号D。每个字识别器元件96配置成将数据信号D的对应一个与期望数据位进行比较并且具有小于或等于约一个门延迟的延迟。每个期望数据位和对应不理会信号可以由控制信号W和V来表示，如上所述。

控制电路94配置成生成用于字识别器96的控制信号W和V。此处，控制信号W和控制信号V各自有N个。在一个实施例中，控制电路94可以将期望数据位与不理会信号组合以创建如上所述的控制信号W和V。每个字识别器元件96响应控制信号W中的对应一个和控制信号V中的对应一个。

逻辑电路98配置成将字识别器输出102组合以生成识别的字信号104。在一个实施例中，逻辑电路98可以是多输入逻辑门，例如，或非门、与门或诸如此类，以将字识别器输出102组合在一起。

虽然上文描述了用于生成控制信号W和V的逻辑的示例，但是可以将此逻辑反转、可以将字识别器元件96的输出反转或诸如此类。因此，逻辑电路98可以适合地配置成组合从字识别器元件96输出的特定逻辑电平。

触发电路100响应逻辑电路98。例如，触发电路100可以使用识别的字信号104来触发获取。触发电路100可以是能作为测试和测量仪器90的触发系统的部分的任何多种不同电路。

控制电路94还可以配置成生成多个偏移控制电压S。每个字识别器元件96可以具有用于偏移控制电压S之一的对应输入。如上所述，字识别器元件94的延迟能响应对应的偏移控制电压S。

虽然上文这些实施例是作为没有显式不理会信号X来描述的，但是可以施加不理会信号X，例如将其施加到图1的偏置电路20。在一个实施例中，偏置电路20可以配置成使得来自电流源22的电流响应不理会信号X从第三差分对18转移到偏置电路20。例如，不理会信号X可以具有高于控制信号W和V中任何一个的高电平的生效电平。因此，无论它们的状态，不理会输出将从字识别器元件输出。

而且，在这种配置中，控制信号W和V可以是期望数据P和相反的期望数据/P。即，即使使用附加的不理会控制信号X，仍只需一个附加的控制信号，因为控制信号W和V将成为彼此的相反信号。

虽然描述了一些特定实施例，但是将认识到本发明的原理不限于那些实施例。在不背离所附权利要求中陈述的本发明原理的前提下可以进行变化和修改。

Claims

1.一种测试和测量仪器，包括：

获取电路，配置成获取多个数据信号；

多个字识别器元件，每个字识别器元件配置成将所述数据信号的对应一个与期望数据位比较，并且每个字识别器元件具有小于或等于一个门延迟的延迟；

逻辑电路，用于将所述字识别器元件的输出组合起来以生成经识别的字信号；以及

触发电路，其响应于所述经识别的字信号；并且还包括

控制器，配置成生成多个第一控制信号和多个第二控制信号；

其中：

每个字识别器元件响应所述第一控制信号中的对应一个和所述第二控制信号中的对应一个；以及

对于每个字识别器元件，对应的第一控制信号是对应的期望数据位与对应的不理会信号的逻辑组合，而对应的第二控制信号是对应的期望数据位的相反型式与对应的不理会信号的逻辑组合。

2.如权利要求1所述的测试和测量仪器，还包括：

控制器，配置成生成多个偏移控制电压；

其中，对于每个字识别器元件，所述字识别器元件的延迟响应于所述偏移控制电压中对应的一个。