JP2010213108A - 差動伝送回路 - Google Patents
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Abstract
【課題】送信側、受信側のインピ−ダンスをあわせ、ノイズの発生を抑える。
【解決手段】第1の差動出力回路と、第2の差動出力回路と、第3の差動出力回路を備え、第3の差動出力回路の差動出力は、第1の差動出力回路の差動対を駆動する電流パスに挿入され、電流源抵抗として、互いに抵抗値が異なる第1、第2の抵抗のうち一方を選択する第1、第2のトランジスタのオン・オフ信号として供給され、第2の差動出力回路の差動対を駆動する電流パスに挿入され、電流源抵抗として互いに抵抗値が異なる第3、第4の抵抗のうち一方を選択する第3、第4のトランジスタのオン・オフ信号として供給され、第1、第2の差動出力回路の差動出力が第1、第2の差動伝送路に接続され、第1、第2の差動伝送路に差動入力端子が接続された第1、第2の差動入力回路と、第1、第2の差動伝送路の各一つの伝送路に差動入力端子が接続された第3の差動入力回路を備える。
【選択図】図1
【解決手段】第1の差動出力回路と、第2の差動出力回路と、第3の差動出力回路を備え、第3の差動出力回路の差動出力は、第1の差動出力回路の差動対を駆動する電流パスに挿入され、電流源抵抗として、互いに抵抗値が異なる第1、第2の抵抗のうち一方を選択する第1、第2のトランジスタのオン・オフ信号として供給され、第2の差動出力回路の差動対を駆動する電流パスに挿入され、電流源抵抗として互いに抵抗値が異なる第3、第4の抵抗のうち一方を選択する第3、第4のトランジスタのオン・オフ信号として供給され、第1、第2の差動出力回路の差動出力が第1、第2の差動伝送路に接続され、第1、第2の差動伝送路に差動入力端子が接続された第1、第2の差動入力回路と、第1、第2の差動伝送路の各一つの伝送路に差動入力端子が接続された第3の差動入力回路を備える。
【選択図】図1
Description
本発明は、差動伝送回路に関し、特に伝送路に信号重畳を行う差動出力バッファおよび差動入力バッファの技術に関する。
半導体集積回路の高速化に伴って出力端子の信号が、高速に動作すなわち信号の立ち上がり、立ち下がり時間が短くなってきている。一般的に使用されるグランド電位に対して信号を変動させるシングル伝送方式に代わって高速信号の伝送が可能な平衡伝送(以下、「差動伝送」という)方式が使用するようになってきた。平衡伝送路は、互いに逆相の信号すなわち差動電圧を伝送するため伝送路の途中で外部からノイズを受けても伝送路にはコモンモ−ドノイズとして入力端に伝わり、入力端ではコモン電圧が変動するだけで差動電圧に影響はなく、問題なく信号を受け取ることができる。
しかし、伝送経路の違いやインピ−ダンスマッチングミスにより、コモン電圧変動が差動電圧変動に変化する。
従来より、コモン電圧変動を抑えるための各種提案がなされている。
逆に、平衡伝送路に他の信号を重畳し、伝送線路数の削減をする構成も提案されている。伝送路を工夫することで、コモン電圧変動を問題なく伝送する伝送路が示され、伝送路の削減ができることが示されているが、差動出力バッファに他の信号を重畳する際に、信号の反射が発生しノイズの原因になるため、ノイズの発生無く、他の信号を重畳させる技術が必要になる。
図9は、特許文献1(特開2006−100797号公報、図6(b))の構成を示す図である。なお、図9において、各要素に付された参照番号は、特許文献1の図6(b)から変更されている。図10は、図9の回路の動作を示すタイミング図であり、図9の構成を説明するための本願発明者が作成したものである。
特許文献1には、4本必要な伝送路を3本に削減し、信号を重畳する構成が記載されている。シングル信号出力バッファ102と差動信号出力バッファ101の信号を伝送する際に、シングル信号出力バッファ102のグランド電位64を、差動信号出力バッファ101のコモン電圧が発生する混合点81に接続し、シングル信号出力バッファ102の出力端子63を伝送路84−1に接続する。受信側は、2つの抵抗21、22の接続点に接続されている端子60−3にコモン電圧を生成し、差動入力バッファ91の入力端子28−3に入力する。同様に、差動入力バッファ91のもう一方の入力端子27−3はシングル信号出力バッファ102の出力信号63が伝送路84−1を介して入力される。
差動入力バッファ91に入力される信号波形は図8に示すようなものとなり、差動入力バッファ91の入力端子27−3には信号75が、入力端子28−3には信号72が入力される。
差動入力バッファ91は、シングル信号出力バッファ102の出力信号を受信でき、4本必要な伝送線路数を3本に削減できる。
非特許文献1において、信号反射が発生する配線長は「クリティカルレングス」あるいは「電気長」と呼ばれ、信号の立ち上がり時間に信号が進む距離の1/6の長さ以上がこれに相当することが記載されている。
例えば信号の立ち上がり時間が100pSの1/6の時間で信号が進む距離は、式(1)で計算できる。
変化時間×信号伝播速度/√比誘電率/6
100×10−12(秒)×300×109(mm/秒)/√4/6
=2.5mm (ただし、比誘電率は4としている) (1)
=2.5mm (ただし、比誘電率は4としている) (1)
特許文献2には、4本の信号線を用いて3つの差動信号を伝送する場合に、信号線の終端で差動信号が反射してしまうことを防止することが可能な差動信号伝送システムとして、コモン電圧として第3の差動信号の一方の信号を用いて第1の差動信号が伝送される1対の信号線の間に接続された第1の終端抵抗の中点と、コモン電圧として第3の差動信号の他方の信号を用いて第2の差動信号が伝送される1対の信号線の間に接続された第2の終端抵抗の中点とを中点接続部が接続し、第1の終端抵抗の中点と第2の終端抵抗の中点とが第3の差動信号の仮想グランドとなり、第3の差動信号に関連する終端抵抗のインピーダンスと第3の差動信号に関連する信号線のインピーダンスとを調整でき、第3の差動信号の反射を防止できるようにした構成が開示されている。
「シグナルインテグリティと基板設計の基礎」、ザイリンクス&アジレントテクノロジ、第4−21頁、
以下に本発明による関連技術の分析を与える。
式(1)から、図9において、グランド電位64から混合点81までの配線長を2.5mm以内に作りこめば、信号反射61は発生せず問題ないが、プリント基板上で実現する際には難しく、配線長が2.5mmを越え、前記問題が発生することが非特許文献1には記載されている。
図9に示したような構成により、コモン電圧を変動させる場合、下記問題が発生する。
クリティカルレングス以上の配線長を持つ回路構成の場合には、インピ−ダンスマッチングがされている、差動信号出力バッファ101の出力端子65、出力端子66間と伝送路85−1、伝送路85−2に接続される端子57、端子58間は、100Ωに設定されているので問題ないが、混合点81と端子80間のインピ−ダンスは、抵抗67、68と伝送路84−1、85−1、伝送路85−2が複雑に絡み合い、このため、所望の値に作りこむことが非常に難しい。
混合点81と端子80間のインピ−ダンスを、作りこめたとしても非常に高価なものになることから、シングル信号出力バッファ102の出力端子63、グランド電位64間のインピ−ダンスにあわせこむことができずに、混合点81とグランド電位64接続間で信号反射61が起こる。
同様に、インピ−ダンスマッチングができない出力端子63と伝送路84−1の端子80間で信号反射62が発生する。
このため、シングル信号出力バッファ102のグランド電位64と混合点81間に信号反射61が、同様に出力端子63と端子80間に信号反射62が発生し、図8のノイズ74が発生し、差動入力バッファ91にも伝播し誤動作が発生する。
図11は、前記したノイズの一例を示したものであり、本願発明者が作成したものである。図11において、74は、信号反射によるノイズでの波形ある。図11は、図10のノイズ発生部分である時間77〜時間78を拡大したものである。
時間76のときに、信号75と信号72の大小関係が逆転してしまっている。差動入力バッファ91は逆転した信号を受け取り誤動作してしまう。差動出力バッファ91の定電流源用の抵抗を2つ持ち、前記抵抗をトランジスタにより切り替えることでコモン電圧を変動させ、差動出力バッファ92も同様の構成をとり、双方のトランジスタの切り替えを逆にする。
本発明は、上記問題点の少なくとも1つを解決するため、概略以下の構成とされる。
本発明によれば、少なくとも3組の差動信号を2対の差動伝送路で伝送する伝送回路であって、第1、第2の差動伝送路にそれぞれ接続する第1、第2の差動出力バッファの各電流パスに挿入されたトランジスタ対の制御端子に、第3の差動出力バッファの差動出力をそれぞれ接続し、前記第3の差動出力バッファの差動出力により、前記第1、第2の差動出力バッファの駆動能力をアンバランスにする差動伝送回路が提供される。本発明において、前記第1、第2の差動伝送路を差動で受ける第1、第2の差動入力バッファと、前記第1、第2の差動伝送路の一方、又は中点電圧を差動で受ける第3の差動入力バッファとを備えている。
本発明によれば、送信側、受信側の回路構成を簡単にし、インピ−ダンスをあわせこむことでノイズの発生を抑え、誤動作が発生しない。
本発明によれば、送信側は、第1乃至第3の差動出力信号をそれぞれ出力する第1乃至第3の差動出力バッファ(差動出力回路)を備え、第1の差動出力バッファ(差動出力回路)の定電流源用の第1、第2の抵抗を備え、第3の差動出力バッファ(差動出力回路)からの第3の差動出力信号により、前記第1、第2の抵抗の選択をトランジスタにより切り替えることで、コモン電圧を変動させ、第2の差動出力バッファも同様の構成をとり、第1、第2の差動出力バッファのトランジスタの切り替えを逆にする。第1、第2の差動出力バッファの差動出力は第1、第2の差動伝送路にそれぞれ接続される。受信側では、第1、第2の差動伝送路の差動信号(正相、逆相信号)をそれぞれ差動で受ける第1、第2の差動入力バッファ(差動入力回路)と、第1、第2の差動伝送路の正相信号同士、又は逆相信号同士、又は中点電圧同士を差動で受ける第3の差動入力バッファ(差動入力回路)を備える。かかる構成により、送信側、受信側の回路構成を簡素化し、インピ−ダンスを合わせ込むことで、ノイズの発生を抑え、誤動作の発生が回避される。本発明によれば、第3の差動出力バッファ(差動出力回路)の差動出力により、第1、第2の差動出力バッファ(差動出力回路)のドライブの能力(オフセット、ゲイン等)を変調し、受信側の第3の差動入力バッファ(差動入力回路)で第3の差動出力信号を復調する。
本発明は、第1の信号を差動入力し差動で出力する第1の差動出力バッファ(差動出力回路)(1)と、第2の信号を差動入力し差動で出力する第2の差動出力バッファ(差動出力回路)(2)と、第3の信号を差動入力し差動で出力する第3の差動出力バッファ(差動出力回路)(3)とを備えている。第3の差動出力バッファ(差動出力回路)(3)の差動出力(15、16)は、第1の差動出力バッファ(差動出力回路)(1)の第1の差動対(41、42)を駆動する電流パスに挿入され、電流源抵抗として、互いに抵抗値が異なる第1、第2の抵抗(14、13)のうち一方を選択する第1、第2のトランジスタ(11、12)のオン・オフ信号として供給されるとともに、第2の差動出力バッファ(差動出力回路)(2)の第2の差動対(43、44)を駆動する電流パスに挿入され、電流源抵抗として互いに抵抗値が異なる第3、第4の抵抗(9、10)のうち一方を選択する第3、第4のトランジスタ(18、17)のオン・オフ信号として供給される。第1の差動出力バッファ(差動出力回路)(1)の差動出力が第1の差動伝送路(84)に接続され、第2の差動出力バッファ(差動出力回路)(2)の差動出力が第2の差動伝送路(85)に接続される。前記第1の抵抗(14)と前記第4の抵抗(10)は抵抗値が等しく、前記第2の抵抗(13)と前記第3の抵抗(9)は抵抗値が等しい。本発明においては、第3の差動出力バッファ(差動出力回路)(3)の差動出力(15、16)により相補にオン・オフ制御される前記第1、第2のトランジスタ(11、12)で選択され、前記第1の差動対を駆動する抵抗の抵抗値と、前記第3の差動出力バッファ(差動出力回路)の差動出力(15、16)により相補にオン・オフ制御される前記第3、第4のトランジスタ(18、17)で選択され、前記第2の差動対(43、44)を駆動する抵抗の抵抗値とが互いに異なる。
本発明において、第1の差動伝送路(84)の終端抵抗(58)の両端に差動入力端子が接続された第1の差動入力バッファ(差動入力回路)(90)と、第2の差動伝送路(85)の終端抵抗(59)の両端に差動入力端子が接続された第2の差動入力バッファ(差動入力回路)(92)と、第1の差動伝送路(84)と第2の差動伝送路(85)の各正相信号(終端抵抗58、59の一端の正相信号)、又は各逆相信号(終端抵抗58、59の他端の逆相信号)を差動入力する第3の差動入力バッファ(差動入力回路)(91)と、を備えている。あるいは、第3の差動入力バッファ(差動入力回路)(91)は、第1の差動伝送路(84)と第2の差動伝送路(85)の終端抵抗の中点電圧を差動入力する構成としてもよい。以下実施例に即して説明する。
<実施例1>
図1は、本発明の第1実施例の構成を示す図である。図1には、差動出力バッファと伝送路と差動入力バッファの回路構成が示されている。
図1は、本発明の第1実施例の構成を示す図である。図1には、差動出力バッファと伝送路と差動入力バッファの回路構成が示されている。
図9に示した構成では、差動出力バッファ1組、シングル出力バッファ1組を用いて説明しているが、本実施例では、差動出力バッファ1を追加し、差動出力バッファを3組用いた例に即して説明する。
図1を参照すると、差動出力バッファ1は、
ソースが共通接続され、入力端子29、30にゲートが接続され、ドレインがそれぞれ負荷抵抗51、52を介して電源VDDに接続され、差動対を構成するNMOSトランジスタ41、42と、
NMOSトランジスタ41、42の共通ソースとグランド間に並列に接続された、抵抗13とNMOSトランジスタ12の直列回路と、抵抗14とNMOSトランジスタ11の直列回路と、
を備えている。抵抗51とNMOSトランジスタ41のドレインの接続点と、抵抗52とNMOSトランジスタ42のドレインの接続点は差動出力バッファ1の出力33、34として差動の伝送路84に接続される。
ソースが共通接続され、入力端子29、30にゲートが接続され、ドレインがそれぞれ負荷抵抗51、52を介して電源VDDに接続され、差動対を構成するNMOSトランジスタ41、42と、
NMOSトランジスタ41、42の共通ソースとグランド間に並列に接続された、抵抗13とNMOSトランジスタ12の直列回路と、抵抗14とNMOSトランジスタ11の直列回路と、
を備えている。抵抗51とNMOSトランジスタ41のドレインの接続点と、抵抗52とNMOSトランジスタ42のドレインの接続点は差動出力バッファ1の出力33、34として差動の伝送路84に接続される。
NMOSトランジスタ11、12の一方は、そのゲート電圧がHighとされオン状態とされ、他方のNMOSトランジスタのゲート電圧はLowとされ、オフ状態とされ、オン状態のNMOSトランジスタは差動対(41、42)を駆動する定電流源として機能する。
差動出力バッファ2は、
ソースが共通接続され、入力端子31、32にゲートが接続され、ドレインがそれぞれ負荷抵抗53、54を介して電源VDDに接続され差動対を構成するNMOSトランジスタ43、44と、
NMOSトランジスタ43、44の共通ソースとグランド間に並列に接続された、抵抗9とNMOSトランジスタ18の直列回路と、抵抗10とNMOSトランジスタ17の直列回路と、
を備えている。抵抗53とNMOSトランジスタ43のドレインの接続点と、抵抗54とNMOSトランジスタ44のドレインの接続点は、差動出力バッファ2の出力35、36として差動の伝送路85に接続される。
ソースが共通接続され、入力端子31、32にゲートが接続され、ドレインがそれぞれ負荷抵抗53、54を介して電源VDDに接続され差動対を構成するNMOSトランジスタ43、44と、
NMOSトランジスタ43、44の共通ソースとグランド間に並列に接続された、抵抗9とNMOSトランジスタ18の直列回路と、抵抗10とNMOSトランジスタ17の直列回路と、
を備えている。抵抗53とNMOSトランジスタ43のドレインの接続点と、抵抗54とNMOSトランジスタ44のドレインの接続点は、差動出力バッファ2の出力35、36として差動の伝送路85に接続される。
NMOSトランジスタ17、18の一方は、そのゲート電圧がHighとされオン状態とされ、他方のNMOSトランジスタのゲート電圧はLowとされ、オフ状態とされ、オン状態のNMOSトランジスタは差動対(43、44)を駆動する定電流源として機能する。
差動出力バッファ3は、
ソースが共通接続され、抵抗57を介してグランドに接続され、入力端子5、6にゲートが接続され、ドレイがンそれぞれ負荷抵抗55、56を介して電源VDDに接続され差動対を構成するNMOSトランジスタ45、46を備えている。抵抗55とNMOSトランジスタ45のドレインの接続点と、抵抗56とNMOSトランジスタ46のドレインの接続点は差動出力15、16として、差動出力バッファ1のNMOSトランジスタ11、12のゲートにそれぞれ接続され、また差動出力バッファ2のNMOSトランジスタ18、17のゲートにそれぞれ接続されている。
ソースが共通接続され、抵抗57を介してグランドに接続され、入力端子5、6にゲートが接続され、ドレイがンそれぞれ負荷抵抗55、56を介して電源VDDに接続され差動対を構成するNMOSトランジスタ45、46を備えている。抵抗55とNMOSトランジスタ45のドレインの接続点と、抵抗56とNMOSトランジスタ46のドレインの接続点は差動出力15、16として、差動出力バッファ1のNMOSトランジスタ11、12のゲートにそれぞれ接続され、また差動出力バッファ2のNMOSトランジスタ18、17のゲートにそれぞれ接続されている。
差動出力バッファ1の出力33、34に接続する伝送路84は、受信側(伝送路84の終端抵抗58の両端)で、差動入力バッファ90の差動入力端子23、24に接続される。
差動出力バッファ2の出力35、36に接続する伝送路85は、受信側(伝送路84の終端抵抗59の両端)で差動入力バッファ92の差動入力端子25、26に接続される。
入力端子23と25は、差動入力バッファ91の差動入力端子27、28に接続される。
図9の例では、差動出力バッファの出力先に信号を混合するために、抵抗器を使用していたが、本実施例では、図1のように、差動出力バッファ1の定電流源となる抵抗13、抵抗14を、NMOSトランジスタ11、12で切り替えることにより変化させる。
抵抗13、抵抗14の抵抗値を変化させたときに、差動出力バッファ1の出力33、出力34は、図2のように変動する。図2において、横軸は電流源用の抵抗値(Ω)、縦軸は差動出力バッファの出力電圧(V)である。抵抗13を100Ω、抵抗14を300Ωに設定することで、NMOSトランジスタ11がオフのときは、抵抗14が定電流源用の抵抗として接続され、NMOSトランジスタ12がオンのときは、抵抗13が定電流源用の抵抗として接続される。
図2のグラフを参照すると、NMOSトランジスタ11がオンのときは、差動出力バッファ1の出力33、出力34が1.4〜1.6V、NMOSトランジスタ12がオンのときは差動出力バッファ1の出力33、出力34が0.8V〜1.2Vに変動する。
NMOSトランジスタ11、12の切り替えは、差動出力バッファ3の出力15、16をトランジスタ11、12のゲ−トに入力する。
差動出力15と16は相補とされるため、トランジスタ11、12は一方がオンのとき他方はオフとされ、抵抗13、14も排他的(相補的)に選択される。
差動出力バッファ2のNMOSトランジスタ17、18は、差動バッファ3の差動出力15、16との接続を、差動出力バッファ1のNMOSトランジスタ11、12とは逆に接続することで、差動出力バッファ1のNMOSトランジスタ12がオンのときは、差動出力バッファ2のNMOSトランジスタ17がオンになることで、抵抗9、抵抗10を排他的に切り替え、差動出力バッファ1の出力33、出力34が0.8V〜1.2Vのときは、差動出力バッファ2の出力35、出力36は1.4〜1.6Vになり、逆に差動出力バッファ1の出力33、出力34が1.4〜1.6Vのときは、差動出力バッファ2の出力35、出力36が0.8V〜1.2Vになる。
受信側では、伝送路84を介した端子23と伝送路85を介した端子25を差動入力バッファ91に入力することで差動出力バッファ3の信号を差動入力バッファ91で受信できる。
図3は、図1の回路の動作例を示すタイミング図である。図4は、図1の回路の入力端子状態と出力端子電圧を一覧にして示す図である。
時間37は、
入力端子29が1(High)、入力端子30が0(Low)、
入力端子5が0(Low)、入力端子6が1(High)、
入力端子31が0(Low)、入力端子32が1(High)
のときの状態を示している。
入力端子29が1(High)、入力端子30が0(Low)、
入力端子5が0(Low)、入力端子6が1(High)、
入力端子31が0(Low)、入力端子32が1(High)
のときの状態を示している。
このとき、差動出力バッファ1の定電流源抵抗は、端子15が1(High)になっていることから、NMOSトランジスタ11がオンになり、抵抗14の300Ωが選択される。このため、差動出力バッファ1の出力33、出力34は、図2から1.4V〜1.6Vになり、伝送路84を介した端子23の電圧は、伝送路85を介した端子25の電圧(1.2V)よりも高くなり、差動入力バッファ91の出力は1(High)となる。
差動入力バッファ90は端子23が1.4V、端子24が1.6Vのため0(Low)を出力する。
差動入力バッファ92は端子25が1.2V、端子26が0.8Vのため1(High)を出力する。
時間38は、
入力端子29が0(Low)、入力端子30が1(High)、
入力端子5が1(High)、入力端子6が0(Low)、
入力端子31が0(Low)、入力端子32が1(High)
のときの状態を示している。
入力端子29が0(Low)、入力端子30が1(High)、
入力端子5が1(High)、入力端子6が0(Low)、
入力端子31が0(Low)、入力端子32が1(High)
のときの状態を示している。
このとき、差動出力バッファ1の定電流源抵抗は、端子16が1(High)になっていることから、NMOSトランジスタ12がオンになり、抵抗13の100Ωが選択される。このため、差動出力バッファ1の出力33、出力34は、図2から、0.8V〜1.2Vになり、伝送路84を介した端子23の電圧(1.2V)は、伝送路85を介した端子25の電圧(1.6V)よりも低くなり、差動入力バッファ91の出力は0(Low)となる。
差動入力バッファ90は端子23が1.2V、端子24が0.8Vのため1(High)を出力する。
差動入力バッファ92は端子25が1.6V、端子26が1.4Vのため1(High)を出力する。
上述したように、端子23、端子24、端子25、端子26の差動電圧振幅を変動させることにより、従来、6本必要であった伝送線路を、4本に削減でき、差動出力バッファ3の信号を、受信側の差動入力バッファ91が受け取ることができる。
本実施例の構成では、差動出力バッファ1の出力33、34が伝送路84に、差動出力バッファ2の出力35、36が伝送路85に直接接続されることから、従来例で問題になった抵抗67、68が接続されることによる、インピ−ダンスマッチングミスが無く、信号反射61(図9参照)が無く、ノイズ74(図10参照)が発生しない。このため、差動入力バッファ91は差動出力バッファ3の信号を問題なく受信することができる。
また、差動出力バッファ3の出力15、16が差動出力バッファ1、2のトランジスタ11、トランジスタ12、トランジスタ17、トランジスタ18のゲ−トに接続されているが、差動出力バッファ3の出力インピ−ダンスは、所望の値に設計でき、差動出力バッファ3の出力インピ−ダンスに、NMOSトランジスタ11、12のゲ−ト間、NMOSトランジスタ17、18のゲ−ト間を終端することで、信号反射によるノイズの発生は無い。
上記したように、本実施例によれば、差動出力バッファの出力に直接伝送路を接続できるので、図9の抵抗67、68、21、22が不要になり伝送路を接続する回路が簡単になり、受信側の回路規模も少なく、電流出力型の差動信号伝送方式LVDS(Low Voltage Differential Signaling)でも問題なく適用できる。
なお、図1において、差動出力バッファ1において、NMOSトランジスタ11、12は、オン時、差動対(41、42)に駆動電流を供給する電流源トランジスタとして機能するが、スイッチ(パス)トランジスタで構成し、NMOSトランジスタ11、12のソースを共通接続し、共通接続されたソースとグランド間に1つの定電流源を備えた構成としてもよい。差動出力バッファ2についても同様のことがいえる。
<実施例2>
図5は、本発明の第2の実施例の構成を示す図である。図5において、図1と同一要素には同一の参照番号が付されている。なお、図5において信号にも図1と同一の参照番号が付されているが、例えば信号波形が相違する場合、参照番号に“−1”を付してある。図5を参照すると、本実施例においては、定電流源となる抵抗14−1、10−1を200Ωに設定し、端子33、端子34、端子35、端子36の差動電圧振幅を狭くした例である。
図5は、本発明の第2の実施例の構成を示す図である。図5において、図1と同一要素には同一の参照番号が付されている。なお、図5において信号にも図1と同一の参照番号が付されているが、例えば信号波形が相違する場合、参照番号に“−1”を付してある。図5を参照すると、本実施例においては、定電流源となる抵抗14−1、10−1を200Ωに設定し、端子33、端子34、端子35、端子36の差動電圧振幅を狭くした例である。
受信側はコモン電圧変動を検出する抵抗19、20が端子23と端子24の間に、抵抗21、22が端子25と26の間にそれぞれ接続されている。
定電流源となる抵抗13、14−1、9、10−1をNMOSトランジスタ11、12、17、18で切り替える点は、前記実施例と同様であるが、抵抗14−1と抵抗10−1を200Ωにすることで、差動出力電圧は、図5のようになり、図2とは相違する。
NMOSトランジスタ11がオンのときは、抵抗14−1が定電流源用の抵抗として接続され、NMOSトランジスタ12がオンのときは、抵抗13が定電流源用の抵抗として接続される。図5のグラフから、NMOSトランジスタ11がオンのときは、端子47(中点端子)にコモン電圧40が1.3V、NMOSトランジスタ12がオンのときはコモン電圧41が1Vに変動する。
逆に差動出力バッファ1のNMOSトランジスタ12がオンのときは、差動出力バッファ2のNMOトランジスタ17がオンになることで、端子47のコモン電圧41は1Vに、端子48(中点端子)のコモン電圧40は1.3Vになり、逆に端子47のコモン電圧40が1.3Vのときは、端子48のコモン電圧41は1Vになる。
受信側では差動出力バッファ1、2のコモン電圧変動をそれぞれ端子47、端子48で検出し、差動入力バッファ91に入力することで差動出力バッファ3の信号を差動入力バッファ91で受信できる。すなわち、差動入力バッファ91は、伝送路84の正相(非反転)端子と逆相(反転)端子間の抵抗19、20の接続点(伝送路84の終端抵抗の中点)と、伝送路85の正相(非反転)端子と逆相(反転)端子間の抵抗21、22の接続点(伝送路85の終端抵抗の中点)とに差動入力端子が接続されている。
図7は、図6の回路の動作を説明するためのタイミング図である。図8は、入力端子状態と出力端子電圧に関係を表形式にまとめ一覧で示す図である。
図7において、時間37は、入力端子29が1(High)、入力端子30が0(Low)、入力端子5が0(Low)、入力端子6が1(High)、入力端子31が0(Low)、入力端子32が1(High)のときの状態を示し、差動出力バッファ1の定電流源抵抗は端子15が1(High)になっていることから,NMOSトランジスタ11がオンになり,抵抗14−1の200Ωが選択される。このため、差動出力バッファ1のコモン電圧が発生する端子47は、図6のEに示すように1.3Vになり、入力端子27−1は1.3V、端子48は1Vになり、入力端子28−1は1Vになり差動入力バッファ91は1(High)を出力する。
時間38では、差動出力バッファ1の定電流源抵抗は端子16が1(High)になっていることから、NMOSトランジスタ12がオンになり、抵抗13の100Ωが選択されているため、差動出力バッファ1のコモン電圧が発生する端子47の電圧は、図6の4Fに示すように1Vになり、入力端子27−1は1V、端子48の電圧は1.3Vになり、入力端子28−1は1.3Vになり差動入力バッファ91は0(Low)を出力する。
差動入力バッファ90は端子23−1が1.2V、端子24−1が0.8Vのため1(High)を出力する。
差動入力バッファ92は端子25−1が1.5V、端子26が1.2Vのため1(High)を出力する。
定電流源となる抵抗14−1、10−1を200Ωに設定し、端子33、端子34、端子35、端子36の差動電圧振幅を狭くすることで電圧範囲を減らすことができるため伝送路や受信側の入力バッファ能力の性能が低くても正常動作させられる。
以上説明したように、本発明によれば差動出力バッファの出力に直接伝送路が接続される構成としたことにより、信号の反射や劣化の発生を回避し、差動出力バッファ3の信号に、ノイズが乗らず、このため、差動入力バッファ91は正常に動作する。
なお上記実施例では差動出力バッファ、差動入力バッファとして差動対をNMOSトランジスタで構成した例を説明したが、PMOSトランジスタで構成した場合についても、トランジスタの極性を変えるだけで同様にして構成することができる。
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1、2、3 差動出力バッファ(差動出力回路)
5、6、29、30、31、32 入力端子
11、12、17、18、41、42、43、44、45、46 NMOSトランジスタ
9、10、10−1、13、14、14−1 抵抗(定電流源抵抗)
15、16 差動出力端子(端子)
19、20、21、22 抵抗
23、23−1、24、24−1 差動入力端子(端子)
25、25−1、26 差動入力端子(端子)
27、28 差動入力端子(端子)
27−1、27−3 入力端子
28−1、28−3 入力端子
29、29−1 入力端子
33、34 差動出力端子(端子)
35、36 差動出力端子(端子)
40、41 コモン電圧
47、48 中点(端子)
51、52、53、54、55、56 抵抗
57 抵抗
58、59 終端抵抗
60−3 端子
61、62 反射
63 出力端子
64 グランド電位
67、68 抵抗
72、75 信号
74 ノイズ
76、77、78 時間
80 端子
81 混合点
84、84−1、85、85−1、85−2 伝送路
90、91、92 差動入力バッファ(差動入力回路)
101 差動信号出力バッファ(差動出力回路)
102 シングル信号出力バッファ
5、6、29、30、31、32 入力端子
11、12、17、18、41、42、43、44、45、46 NMOSトランジスタ
9、10、10−1、13、14、14−1 抵抗(定電流源抵抗)
15、16 差動出力端子(端子)
19、20、21、22 抵抗
23、23−1、24、24−1 差動入力端子(端子)
25、25−1、26 差動入力端子(端子)
27、28 差動入力端子(端子)
27−1、27−3 入力端子
28−1、28−3 入力端子
29、29−1 入力端子
33、34 差動出力端子(端子)
35、36 差動出力端子(端子)
40、41 コモン電圧
47、48 中点(端子)
51、52、53、54、55、56 抵抗
57 抵抗
58、59 終端抵抗
60−3 端子
61、62 反射
63 出力端子
64 グランド電位
67、68 抵抗
72、75 信号
74 ノイズ
76、77、78 時間
80 端子
81 混合点
84、84−1、85、85−1、85−2 伝送路
90、91、92 差動入力バッファ(差動入力回路)
101 差動信号出力バッファ(差動出力回路)
102 シングル信号出力バッファ
Claims (7)
- 第1の信号を入力し差動で出力する第1の差動出力回路と、
第2の信号を入力し差動で出力する第2の差動出力回路と、
第3の信号を入力し差動で出力する第3の差動出力回路と
を備え、
前記第3の差動出力回路の差動出力信号は、
前記第1の差動出力回路の第1の差動対を駆動する電流パスに挿入される第1、第2のトランジスタを相補にオン・オフ制御することで、前記第1の差動対の前記電流パスに挿入される電流源抵抗として互いに異なる抵抗値の第1、第2の抵抗のうちの一方を選択するとともに、
前記第2の差動出力回路の第2の差動対を駆動する電流パスに挿入される第3、第4のトランジスタを相補にオン・オフ制御することで、前記第2の差動対の前記電流パスに挿入される電流源抵抗として互いに異なる抵抗値の第3、第4の抵抗のうちの一方を選択し、
前記第1の差動出力回路の差動出力は第1の差動伝送路に接続され、
前記第2の差動出力回路の差動出力は第2の差動伝送路に接続される、ことを特徴とする差動伝送回路。 - 前記第1の差動伝送路の正相、逆相信号を差動入力する第1の差動入力回路と、
前記第2の差動伝送路の正相、逆相信号を差動入力する第2の差動入力回路と、
前記第1、第2の差動伝送路の各正相信号同士、又は、前記第1、第2の差動伝送路の各逆相信号同士を差動入力する第3の差動入力回路と、
を備えた、ことを特徴とする請求項1記載の差動伝送回路。 - 前記第1の差動伝送路の正相、逆相信号を差動入力する第1の差動入力回路と、
前記第2の差動伝送路の正相、逆相信号を差動入力する第2の差動入力回路と、
前記第1の差動伝送路のコモン電圧と前記第2の差動伝送路のコモン電圧を差動入力する第3の差動入力回路と、
を備えた、ことを特徴とする請求項1記載の差動伝送回路。 - 前記第1の抵抗の抵抗値と前記第3の抵抗は等しく、
前記第2の抵抗の抵抗値と前記第4の抵抗は等しく、
前記第1の差動出力回路において、前記第1の差動対の電流パスに挿入される前記電流源抵抗が前記第1の抵抗のとき、前記第2の差動出力回路において、前記第2の差動対の電流パスに挿入される前記電流源抵抗は前記第4の抵抗とされ、
前記第1の差動出力回路において、前記第1の差動対の電流パスに挿入される前記電流源抵抗が前記第2の抵抗のとき、前記第2の差動出力回路において、前記第2の差動対の電流パスに挿入される前記電流源抵抗は前記第3の抵抗とされる、ことを特徴とする請求項1乃至3のいずれか1項に記載の差動伝送回路。 - 前記第3の差動出力回路の差動出力信号の正相信号と逆相信号が前記第1、第2のトランジスタの制御端子にそれぞれ入力され、
前記第3の差動出力回路の差動出力信号の逆相信号と正相信号が前記第3、第4のトランジスタの制御端子にそれぞれ入力され、
前記第1の抵抗と前記第1のトランジスタの第1の直列回路と、前記第2の抵抗と前記第2のトランジスタの第2の直列回路とが、前記第1の差動対の電流駆動端子と電源端子間に並列に接続され、
前記第3の抵抗と前記第3のトランジスタの第3の直列回路と、前記第4の抵抗と前記第4のトランジスタの第4の直列回路とが、前記第2の差動対の電流駆動端子と電源端子間に並列に接続され、
前記第3の差動出力回路の差動出力に基づき、前記第1のトランジスタがオンのとき、前記第2、第3のトランジスタはオフし、前記第4のトランジスタはオンし、
前記第3の差動出力回路の差動出力に基づき、前記第1のトランジスタがオフのとき、前記第2、第3のトランジスタはオンし、前記第4のトランジスタはオフする、ことを特徴とする請求項1乃至4のいずれか1項に記載の差動伝送回路。 - 少なくとも3組の差動信号を2対の差動伝送路で伝送する伝送回路であって、
第1、第2の差動伝送路にそれぞれ接続する第1、第2の差動出力バッファの各電流パスに挿入されたトランジスタ対の制御端子に、第3の差動出力バッファの差動出力をそれぞれ接続し、
前記第3の差動出力バッファの差動出力により、前記第1、第2の差動出力バッファの駆動能力をアンバランスにする、ことを特徴とする差動伝送回路。 - 前記第1、第2の差動伝送路をそれぞれ差動で受ける第1、第2の差動入力バッファ回路と、
前記第1、第2の差動伝送路の正相信号同士、又は、逆相信号同士、又は中点電圧同士を差動で受ける第3の差動入力バッファ回路と、
を備えたことを特徴とする請求項6記載の差動伝送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009058592A JP2010213108A (ja) | 2009-03-11 | 2009-03-11 | 差動伝送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009058592A JP2010213108A (ja) | 2009-03-11 | 2009-03-11 | 差動伝送回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010213108A true JP2010213108A (ja) | 2010-09-24 |
Family
ID=42972808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009058592A Withdrawn JP2010213108A (ja) | 2009-03-11 | 2009-03-11 | 差動伝送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010213108A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014120593A (ja) * | 2012-12-17 | 2014-06-30 | Renesas Electronics Corp | 半導体集積回路装置 |
-
2009
- 2009-03-11 JP JP2009058592A patent/JP2010213108A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014120593A (ja) * | 2012-12-17 | 2014-06-30 | Renesas Electronics Corp | 半導体集積回路装置 |
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Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120605 |