JP7148394B2 - 半導体装置 - Google Patents
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Description
図1に実施の形態1にかかる半導体装置1のブロック図を示す。図1に示すように、実施の形態1にかかる半導体装置1は、第1の抵抗(例えば、基準抵抗Rref)及び第2の抵抗(例えば、センサ抵抗Rth)がディスクリート部品として設けられる。そして、半導体装置1は、センサ抵抗Rthから得られる入力電圧に対応するデジタル値を用いて、センサ抵抗Rthの抵抗値に対応する出力データDoを出力する。なお、このセンサ抵抗Rthは、例えば、サーミスタ等の周囲環境に応じて抵抗値が変化する抵抗性部品の抵抗成分を表すものである。また、基準抵抗Rrefは、予め決定された抵抗値を有するものである。
実施の形態2では、実施の形態1にかかる半導体装置1の変形例となる半導体装置2について説明する。なお、実施の形態2の説明において、実施の形態1と同じ構成要素については、実施の形態1と同じ符号を付して説明を省略する。
実施の形態3では、実施の形態2にかかる半導体装置2の変形例となる半導体装置3について説明する。なお、実施の形態3の説明において、実施の形態1、2と同じ構成要素については、実施の形態1、2と同じ符号を付して説明を省略する。
実施の形態4では、実施の形態1にかかるΔΣADC14の変形例となるΔΣADC14aについて説明する。なお、実施の形態4の説明において実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
実施の形態5では、実施の形態1にかかるΔΣADC14の変形例となるΔΣADC14bについて説明する。なお、実施の形態5の説明において実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
実施の形態6では、実施の形態1にかかるΔΣADC14の変形例となるΔΣADC14cについて説明する。実施の形態6では、例えば、ΔΣADC14として、デコーダ27を内蔵していないディスクリート部品のΔΣADCを用いて半導体装置1を構成する例について説明する。なお、実施の形態6の説明において実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
測定対象の抵抗性部品に与える第1の基準電圧と第2の基準電圧の大小関係を周期的に切り替えながら、前記抵抗性部品から得られるアナログ信号をデジタル値により構成される出力データに変換するセンサ制御システムにおいて、前記アナログ信号を前記出力データに変換するアナログデジタル変換回路であって、
前記アナログ信号とフィードバック信号とを加算する加算器と、
前記加算器の出力を平滑化するループフィルタと、
前記ループフィルタの出力信号をデジタル出力値に変換するデジタル変換部と、
前記第1の基準電圧と前記第2の基準電圧を参照し、前記デジタル出力値をアナログ値に変換して前記フィードバック信号を生成するデジタルアナログ変換回路と、
前記第1の基準電圧及び前記第2の基準電圧の大小関係によらず前記デジタル出力値と前記フィードバック信号のアナログ値との対応関係を同一に維持する動作制御回路と、を有するアナログデジタル変換回路。
前記第1の基準電圧として高電位側基準電圧が与えられ、前記第2の基準電圧として低電位側基準電圧が与えられる期間を第1の変換フェイズ、前記第1の基準電圧として前記低電位側基準電圧が与えられ、前記第2の基準電圧として前記高電位側基準電圧が与えられる期間を第2の変換フェイズとした場合、
前記第1の変換フェイズの期間に用いる第1のデコードルールと、前記第2の変換フェイズの期間に用い、前記第1のデコードルールとは互いに反転した関係の出力を行う第2のデコードルールと、を有し、前記デジタル出力値に代えて前記デジタル出力値をデコードすることで得られるフィードバックデジタル値を出力するデコーダを有し、
前記動作制御回路は、前記第1の変換フェイズと前記第2の変換フェイズとの違いに応じて前記デコーダに変換フェイズの種類を示す制御信号を出力する付記1に記載のアナログデジタル変換回路。
前記デジタルアナログ変換回路は、複数のビット値から構成される前記デジタル出力値に基づき前記フィードバック信号を生成する付記1に記載のアナログデジタル変換回路。
前記第1の基準電圧として高電位側基準電圧が与えられ、前記第2の基準電圧として低電位側基準電圧が与えられる期間を第1の変換フェイズ、前記第1の基準電圧として前記低電位側基準電圧が与えられ、前記第2の基準電圧として前記高電位側基準電圧が与えられる期間を第2の変換フェイズとした場合、
前記動作制御回路は、
前記第1の変換フェイズと前記第2の変換フェイズのいずれの期間においても、前記デジタルアナログ変換回路に与える基準電圧の大小関係に電圧値に変化が生じないように、前記第1の基準電圧と前記第2の基準電圧の大小関係に基づき前記第1の基準電圧と前記第2の基準電圧を前記デジタルアナログ変換回路に伝達する経路を切り替える付記1に記載のアナログデジタル変換回路。
前記デジタル出力値に対してフィルタ処理を施すデジタルフィルタと、
前記デジタルフィルタで処理された前記デジタル出力値に基づき前記アナログ信号のアナログ値の大きさに応じたデジタルコードを含む出力データを生成する出力ロジック回路と、
を更に有する付記1に記載のアナログデジタル変換回路。
前記第1の基準電圧として高電位側基準電圧が与えられ、前記第2の基準電圧として低電位側基準電圧が与えられる期間を第1の変換フェイズ、前記第1の基準電圧として前記低電位側基準電圧が与えられ、前記第2の基準電圧として前記高電位側基準電圧が与えられる期間を第2の変換フェイズとした場合、
前記第1の変換フェイズにおいて出力される第1の出力データと、前記第2の変換フェイズにおいて出力される第2の出力データと、の平均値に基づき前記センサ抵抗の抵抗値を算出する演算回路を更に有する付記5に記載のアナログデジタル変換回路。
10 リファレンス電圧生成回路
11 オペアンプ
12 オペアンプ
13 プリバッファ
14、14a~14c ΔΣADC
15 スイッチ制御回路
16 バイパス回路
17 オペアンプ
20、20a~20c ADCコア
21a デジタルフィルタ
21b 出力ロジック回路
21c 通信インタフェース回路
22 MCU
23 システム制御ロジック
23a、23b コンパレータ
24 加算器
25 ループフィルタ
26 アナログデジタル変換回路
27、27a デコーダ
28、28a DAC
29 基準電圧入れ替え回路
30a~30d マルチプレクサ
31 バッファ
32 減算回路
33 バッファ
34 オペアンプ
Rref 基準抵抗
Rth センサ抵抗
R1 入力抵抗
C1、C2、C3 コンデンサ
SW1~SW4 スイッチ
V1 第1の基準電圧
V2 第2の基準電圧
Vp 高電位側基準電圧
Vn 低電位側基準電圧
CHP ΔΣADCチップ
Claims (18)
- 基準抵抗の一端が接続される第1の端子と、
前記基準抵抗の他端が接続される第2の端子と、
前記第2の端子と接続され、かつ、センサ抵抗の一端及び第1のコンデンサの一端が接続される第3の端子と、
前記センサ抵抗の他端及び第2のコンデンサの他端が接続される第4の端子と、
前記第1の端子に第1の基準電圧を出力する第1のバッファと、
前記第4の端子に第2の基準電圧を出力する第2のバッファと、
前記第3の端子を介して入力される入力電圧を増幅してアナログ信号を生成するプリバッファと、
前記第1の基準電圧及び前記第2の基準電圧を参照し、前記アナログ信号をデジタル値に変換して、前記アナログ信号の信号レベルを示すデジタルコードを含む出力データを出力するアナログデジタル変換回路と、を有し、
前記第1の基準電圧は、高電位側基準電圧と低電位側基準電圧との一方に電圧値が時分割で切り替えられ、
前記第2の基準電圧は、高電位側基準電圧と低電位側基準電圧との他方に電圧値が時分割で切り替えられ、
前記アナログデジタル変換回路は、
前記第1の基準電圧として前記高電位側基準電圧が与えられ、前記第2の基準電圧として前記低電位側基準電圧が与えられる第1の変換フェイズで得られる第1の出力データと、
前記第1の基準電圧として前記低電位側基準電圧が与えられ、前記第2の基準電圧として前記高電位側基準電圧が与えられる第2の変換フェイズで得られる第2の出力データと、
を前記出力データとして出力し、
前記第1の出力データと前記第2の出力データは、前記センサ抵抗の抵抗値の算出に用いられる半導体装置。 - 前記第1のバッファの反転端子と出力端子とを接続する帰還配線に挿入される第1のスイッチと、
前記第1のバッファの反転端子と前記第3の端子との間に設けられる第2のスイッチと、
前記第1のスイッチ及び前記第2のスイッチの開閉状態を制御するスイッチ制御回路と、を有し、
前記スイッチ制御回路は、
前記第1の基準電圧及び前記第2の基準電圧として与えられる電圧値が切り替えられたあとの第1のプリチャージ期間に前記第1のスイッチをオフ、前記第2のスイッチをオンとし、
前記第1のプリチャージ期間終了後は、前記第1のスイッチをオン、前記第2のスイッチをオフとする請求項1に記載の半導体装置。 - 第1の基準電圧として高電位側基準電圧と低電位側基準電圧の一方を出力し、第2の基準電圧として前記高電位側基準電圧と前記低電位側基準電圧の他方を出力し、前記第1の基準電圧として出力する電圧及び前記第2の基準電圧として出力する電圧を時分割で切り替えるリファレンス電圧生成回路を有する請求項1に記載の半導体装置。
- 前記第3の端子と前記プリバッファとを接続する入力配線に設けられる入力抵抗と、
第3のコンデンサの一端が接続され、前記第3のコンデンサの他端を前記入力抵抗と前記プリバッファの入力端子とを接続する配線に接続する第5の端子と、
前記入力抵抗を一時的にバイパスする経路を構成するバイパス回路と、を有し、
前記バイパス回路は、
前記入力抵抗に並列に接続される第3のスイッチと、
前記入力抵抗の前記第3の端子側の端子に反転端子が接続され、正転端子が前記入力抵抗の前記プリバッファ側の端子に接続されるオペアンプと、
前記オペアンプの出力端子と、前記オペアンプの正転端子との間に接続される第4のスイッチと、を有し、
前記スイッチ制御回路は、
前記第1のプリチャージ期間に前記第3のスイッチをオフ、前記第4のスイッチをオンとし、
前記第1のプリチャージ期間の直後に設定される第2のプリチャージ期間において、前記第1のスイッチ、前記第3のスイッチをオン、前記第2のスイッチ及び前記第4のスイッチをオフとし、
前記第2のプリチャージ期間終了後は、前記第1のスイッチをオン、前記第2のスイッチ、前記第3のスイッチ及び前記第4のスイッチをオフとする請求項2に記載の半導体装置。 - 前記センサ抵抗は、複数のセンサ抵抗を含み、
前記第3の端子及び前記第4の端子は、前記複数のセンサ抵抗に対応した個数が設けられ、
前記複数のセンサ抵抗の何れか1つを時分割で選択して、選択した前記センサ抵抗から得られる前記入力電圧を前記プリバッファに伝達するマルチプレクサを有する請求項1に記載の半導体装置。 - 前記第1の基準電圧から前記マルチプレクサのオン抵抗に起因して生じる誤差電圧を減算して、第3の基準電圧を生成し、前記第3の基準電圧を前記第1の基準電圧に代えて前記アナログデジタル変換回路に与える減算回路を有する請求項5に記載の半導体装置。
- 前記アナログデジタル変換回路は、
前記アナログ信号とフィードバック信号とを加算する加算器と、
前記加算器の出力を平滑化するループフィルタと、
前記ループフィルタの出力信号をデジタル出力値に変換するデジタル変換部と、
前記デジタル出力値をデコードしてフィードバックデジタル値を出力するデコーダと、
前記第1の基準電圧と前記第2の基準電圧を参照し、前記フィードバックデジタル値をアナログ値に変換して前記フィードバック信号を生成するデジタルアナログ変換回路と、を有し、
前記デコーダは、前記第1の変換フェイズの期間に用いる第1のデコードルールと、前記第2の変換フェイズの期間に用いる第2のデコードルールと、を有し、前記第1のデコードルールと前記第2のデコードルールは、互いに出力結果が反転する関係を有する請求項1に記載に半導体装置。 - 前記デジタルアナログ変換回路は、複数のビット値から構成される前記フィードバックデジタル値に基づき前記フィードバック信号を生成する請求項7に記載の半導体装置。
- 前記第1の基準電圧と前記第2の基準電圧の大小関係に基づき前記デコーダが適用するデコードルールを指定するデコード制御回路を有する請求項7に記載の半導体装置。
- 前記デジタル出力値に対してフィルタ処理を施すデジタルフィルタと、
前記デジタルフィルタで処理された前記デジタル出力値に基づき前記アナログ信号のアナログ値の大きさに応じたデジタルコードを含む出力データを生成する出力ロジック回路と、
を更に有する請求項7に記載の半導体装置。 - 前記第1の変換フェイズにおいて出力される前記第1の出力データと、前記第2の変換フェイズにおいて出力される前記第2の出力データと、の平均値に基づき前記センサ抵抗の抵抗値を算出する演算回路を更に有する請求項10に記載の半導体装置。
- 前記アナログデジタル変換回路は、
前記アナログ信号とフィードバック信号とを加算する加算器と、
前記加算器の出力を平滑化するループフィルタと、
前記ループフィルタの出力信号をデジタル出力値に変換するデジタル変換部と、
前記第1の基準電圧と前記第2の基準電圧を参照し、前記デジタル出力値をアナログ値に変換して前記フィードバック信号を生成するデジタルアナログ変換回路と、
前記第1の変換フェイズと前記第2の変換フェイズのいずれの期間においても、前記デジタルアナログ変換回路に与える基準電圧の大小関係に電圧値に変化が生じないように、前記第1の基準電圧と前記第2の基準電圧の大小関係に基づき前記第1の基準電圧と前記第2の基準電圧を前記デジタルアナログ変換回路に伝達する経路を切り替える基準電圧入れ替え回路と、を有する請求項1に記載の半導体装置。 - 前記デジタル出力値に対してフィルタ処理を施すデジタルフィルタと、
前記デジタルフィルタで処理された前記デジタル出力値に基づき前記アナログ信号のアナログ値の大きさに応じたデジタルコードを含む出力データを生成する出力ロジック回路と、
を更に有する請求項12に記載の半導体装置。 - 前記第1の変換フェイズにおいて出力される前記第1の出力データと、前記第2の変換フェイズにおいて出力される前記第2の出力データと、の平均値に基づき前記センサ抵抗の抵抗値を算出する演算回路を更に有する請求項13に記載の半導体装置。
- 直列に接続される第1の抵抗と第2の抵抗との接続点の電圧が入力されるアナログデジタル変換回路と、
前記アナログデジタル変換回路の出力データから、前記第2の抵抗の抵抗値を算出する演算部と、を有し、
前記アナログデジタル変換回路は、
第1の基準電圧と前記第1の基準電圧よりも低い第2の基準電圧の一方を第1のノードから出力し、前記第1の基準電圧との基準電圧と前記第2の基準電圧の他方を第2のノードから出力し、前記第1のノード及び第2のノードから出力する基準電圧を時分割で切り替えるリファレンス電圧生成回路と、
前記第1のノードの電圧を前記第1の抵抗に出力する第1のバッファと、
前記第2のノードの電圧を前記第2の抵抗に出力する第2のバッファと、を有し、
前記第1の抵抗に前記第1の基準電圧を与え、前記第2の抵抗に前記第2の基準電圧を与える第1の変換フェイズにおいて第1の出力データを出力し、
前記第1の抵抗に前記第2の基準電圧を与え、前記第2の抵抗に前記第1の基準電圧を与える第2の変換フェイズにおいて第2の出力データを出力し、
前記演算部は、前記第1の出力データと前記第2の出力データとの平均値に基づき前記第2の抵抗の抵抗値を算出する半導体装置。 - 前記第1の抵抗と前記第2の抵抗との接続点と、前記アナログデジタル変換回路との間に設けられるプリバッファを更に有する請求項15に記載の半導体装置。
- 直列に接続される第1の抵抗と第2の抵抗との接続点の電圧が入力されるアナログデジタル変換回路と、
前記アナログデジタル変換回路の出力データから、前記第2の抵抗の抵抗値を算出する演算部と、を有し、
前記アナログデジタル変換回路は、
第1の基準電圧入力端子と第2の基準電圧入力端子とに与えられる電圧を参照して動作するデジタルアナログ変換回路と、
前記アナログデジタル変換回路への入力信号と前記デジタルアナログ変換回路との出力信号とを加算する加算器と、
前記加算器の出力信号をデジタル値に変換する比較部と、
前記比較部が出力するデジタル出力値を所定のルールに基づき変換して前記デジタルアナログ変換回路に出力するデコーダと、を有し、
前記アナログデジタル変換回路は、
前記第1の基準電圧入力端子に与えられる第1の基準電圧が前記第1の抵抗に与えられ、前記第2の基準電圧入力端子に与えられ、前記第1の基準電圧よりも低い第2の基準電圧が前記第2の抵抗に与えられる第1の変換フェイズにおいて、前記デコーダが出力する前記デジタル出力値を第1の出力データとして出力し、
前記第1の基準電圧入力端子に与えられる前記第2の基準電圧が前記第1の抵抗に与えられ、前記第2の基準電圧入力端子に与えられる前記第1の基準電圧が前記第2の抵抗に与える第2の変換フェイズにおいて前記デコーダが出力する前記デジタル出力値を第2の出力データとして出力し、
前記演算部は、前記第1の出力データと前記第2の出力データとの平均値に基づき前記第2の抵抗の抵抗値を算出する半導体装置。 - 前記第1のバッファの帰還配線に設けられる第1のスイッチと、
前記第1の抵抗と前記第2の抵抗の接続点から前記アナログデジタル変換回路を接続する入力配線と、前記第1のバッファの反転端子と、の間に設けられる第2のスイッチと、
前記第1のスイッチ及び前記第2のスイッチの開閉状態を制御するスイッチ制御回路と、を有し、
前記スイッチ制御回路は、
前記第1の基準電圧及び前記第2の基準電圧として与えられる電圧値が切り替えられたあとの第1のプリチャージ期間に前記第1のスイッチをオフ、前記第2のスイッチをオンとし、
前記第1のプリチャージ期間終了後は、前記第1のスイッチをオン、前記第2のスイッチをオフとする請求項15に記載の半導体装置。
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