JP2020106468A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、１回の計測に要する時間が長くなる問題があった。【解決手段】一実施の形態によれば、直列接続された基準抵抗Ｒｒｅｆとセンサ抵抗Ｒｔｈとに対して、基準抵抗Ｒｒｅｆの一端に第１の基準電圧Ｖｐｕを与え、センサ抵抗Ｒｔｈの一端に第２の基準電圧Ｖｐｄを与え、基準抵抗Ｒｒｅｆとセンサ抵抗Ｒｔｈとの接続点に生じる入力電圧Ｖｉｎの電圧レベルに対応するデジタル値を有する出力データＤｏを生成するアナログデジタル変換回路１４を有し、第１の基準電圧Ｖｐｕとして高電位側基準電圧が与えられ、第２の基準電圧Ｖｐｄとして低電位側基準電圧が与えられる第１の変換フェイズで得られる第１の出力データと、第１の基準電圧Ｖｐｕとして低電位側基準電圧が与えられ、第２の基準電圧Ｖｐｄとして高電位側基準電圧が与えられる第２の変換フェイズで得られる第２の出力データと、を用いてセンサ抵抗Ｒｔｈの抵抗値を算出する。【選択図】図１

Description

本発明は半導体装置に関し、例えば抵抗値の変化によってセンス対象の変化を検出する抵抗値変化型センサの検出信号をデジタル値に変換して出力する半導体装置に関する。

温度を測定するセンサとしてサーミスタが広く利用されている。このサーミスタは、温度により抵抗値が変化する抵抗性部品の１つである。このようなサーミスタの利用形態の１つが自動車である。自動車では、吸気温度、排気温度、エンジンルーム温度等を測定して、温度に応じた制御が行われる。このような用途では、サーミスタから得られる温度をより精度良く、かつ、短い測定周期で監視することが求められる。

このようなサーミスタの抵抗値を測定する技術の一例が特許文献１に開示されている。特許文献１に開示された測定回路では、プルアップ抵抗に直列に測定対象の抵抗性部品を接続し、プルアップ抵抗の上端に高電位側基準電圧Ｖｐを与え、抵抗性部品の下端に低電位側基準電圧Ｖｎを与える。そして、プルアップ抵抗と抵抗性部品との間に生じる入力電圧を三角波信号を用いてモニタして、抵抗性部品の抵抗値に応じたデューティー比を有するＰＷＭ信号を生成する。このとき、抵抗性部品の抵抗値によって、ＰＷＭ信号のデューティー比が変化するため、このデューティー比をデジタル回路でカウントして、ディーティー比とプルアップ抵抗の抵抗値とに基づき抵抗性部品の抵抗値を算出する。

米国特許第９，１０９，９５９号明細書

特許文献１に記載の技術では、測定時間が、測定分解能、カウンタ周波数、プルアップ抵抗と抵抗性部品の抵抗値との分圧比で決まる。この特許文献１に記載の技術を用いて、１Ω〜１ＭΩの測定レンジを実現しようとすると概算で十数ｍｓｅｃの測定時間が必要となる。また、特許文献１に記載の技術では三角波を生成する為に用いるコモン電圧の調整にＰＩ制御を行う必要があり、このコモン電圧の調整にも時間を要する。このようなことから、特許文献１に記載の技術では、抵抗値の測定に多くの時間を要する問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、直列接続された基準抵抗とセンサ抵抗とに対して、基準抵抗の一端に第１の基準電圧を与え、センサ抵抗の一端に第２の基準電圧を与え、基準抵抗とセンサ抵抗との接続点に生じる入力電圧の電圧レベルに対応するデジタル値を有する出力データを生成するアナログデジタル変換回路を有し、第１の基準電圧として高電位側基準電圧が与えられ、第２の基準電圧として低電位側基準電圧が与えられる第１の変換フェイズで得られる第１の出力データと、第１の基準電圧として低電位側基準電圧が与えられ、第２の基準電圧として高電位側基準電圧が与えられる第２の変換フェイズで得られる第２の出力データと、を用いてセンサ抵抗の抵抗値を算出する。

前記一実施の形態によれば、半導体装置は、センサ抵抗の抵抗値を精度良く、かつ、短時間に取得することができる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかるリファレンス電圧生成回路の一例を示す回路図である。 実施の形態１にかかる半導体装置のΔΣアナログデジタル変換回路のブロック図である。 実施の形態１にかかるデコーダのデコードルールを説明する表及びデコーダの一例を示す回路図である。 実施の形態１にかかる半導体装置の１変換サイクルの動作を説明する図である。 実施の形態１にかかる半導体装置のポジティブ変換フェイズの動作を説明するタイミングチャートである。 実施の形態１にかかる半導体装置のネガティブ変換フェイズの動作を説明するタイミングチャートである。 実施の形態１にかかる半導体装置におけるプリチャージ動作の有無によるプリチャージ時間の違いを説明するグラフである。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかる半導体装置のポジティブ変換フェイズの動作を説明するタイミングチャートである。 実施の形態２にかかる半導体装置のネガティブ変換フェイズの動作を説明するタイミングチャートである。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態４にかかる半導体装置のΔΣアナログデジタル変換回路のブロック図である。 実施の形態４にかかるデコーダの動作ルールを説明する表及びデコーダの一例を示す回路図である。 実施の形態５にかかる半導体装置のΔΣアナログデジタル変換回路のブロック図である。 実施の形態６にかかる半導体装置のΔΣアナログデジタル変換回路のブロック図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

実施の形態１
図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示すように、実施の形態１にかかる半導体装置１は、第１の抵抗（例えば、基準抵抗Ｒｒｅｆ）及び第２の抵抗（例えば、センサ抵抗Ｒｔｈ）がディスクリート部品として設けられる。そして、半導体装置１は、センサ抵抗Ｒｔｈから得られる入力電圧に対応するデジタル値を用いて、センサ抵抗Ｒｔｈの抵抗値に対応する出力データＤｏを出力する。なお、このセンサ抵抗Ｒｔｈは、例えば、サーミスタ等の周囲環境に応じて抵抗値が変化する抵抗性部品の抵抗成分を表すものである。また、基準抵抗Ｒｒｅｆは、予め決定された抵抗値を有するものである。

図１に示すように、実施の形態１にかかる半導体装置１は、リファレンス電圧生成回路１０、第１のバッファ（例えば、オペアンプ１１）、第２のバッファ（例えば、オペアンプ１２）、プリバッファ１３、アナログデジタル変換回路（例えば、ΔΣＡＤＣ１４）、スイッチ制御回路１５を有する。また、半導体装置１は、第１のスイッチ（例えば、スイッチＳＷ１）、第２のスイッチ（例えばスイッチＳＷ２）を有する。

また、実施の形態１にかかる半導体装置１は、第１の端子Ｔｉ１、第２の端子Ｔｉ２、第３の端子Ｔｉ３、第４の端子Ｔｉ４、出力端子Ｔｏを有する。そして、第１の端子Ｔｉ１には、基準抵抗Ｒｒｅｆの一端が接続される。第２の端子Ｔｉ２には、基準抵抗Ｒｒｅｆの他端が接続される。第３の端子Ｔｉ３は、半導体装置１内で第２の端子Ｔｉ２と接続され、かつ、センサ抵抗Ｒｔｈの一端及び第１のコンデンサＣ１の一端が接続される。第４の端子Ｔｉ４は、センサ抵抗Ｒｔｈの他端及び第２のコンデンサＣ２の他端が接続される。ここで、第１のコンデンサＣ１及び第２のコンデンサＣ２は、ＥＭＩ（Electro Magnetic Interference）ノイズ対策のために設けられるコンデンサであり、他端が接地端子に接続される。

なお、実施の形態１で説明する半導体装置１と同じ構成をディスクリート部品で構成することも可能である。この場合、図１において半導体装置１で示される範囲内の構成要素のそれぞれをディスクリート部品とし、ユニバーサル基板、或いは、プリント基板に組み付けることで以下で説明する半導体装置１と同等の機能を実現することができる。

リファレンス電圧生成回路１０は、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２を出力する。また、リファレンス電圧生成回路１０は、第１の基準電圧Ｖ１として高電位側基準電圧Ｖｐと低電位側基準電圧Ｖｎの一方を出力し、第２の基準電圧Ｖ２として高電位側基準電圧Ｖｐと低電位側基準電圧Ｖｎの他方を出力し、第１の基準電圧Ｖ１として出力する電圧及び第２の基準電圧Ｖ２として出力する電圧を時分割で切り替える。

より具体的には、実施の形態１にかかる半導体装置１では、基準抵抗Ｒｒｅｆ及びセンサ抵抗Ｒｔｈに与える基準電圧の大小関係を入れ替えた２つの変換フェイズで生成される２つの出力データＤｏを用いて１つのセンサ抵抗Ｒｔｈの抵抗値を得る。そこで、リファレンス電圧生成回路１０は、第１の変換フェイズにおいては第１の基準電圧Ｖ１として高電位側基準電圧Ｖｐを出力し、第２の基準電圧Ｖ２として低電位側基準電圧Ｖｎを出力する。また、リファレンス電圧生成回路１０は、第２の変換フェイズにおいては、第１の基準電圧Ｖ１として低電位側基準電圧Ｖｎを出力し、第２の基準電圧Ｖ２として高電位側基準電圧Ｖｐを出力する。センサ抵抗Ｒｔｈの算出方法の詳細は後述する。

ここで、図２に実施の形態１にかかるリファレンス電圧生成回路１０の一例を示す回路図を示す。図２に示すように、リファレンス電圧生成回路１０は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、スイッチＳＷ１１、ＳＷ１２を有する。抵抗Ｒ１１の一端には、高電圧電源ＶＨが供給される。抵抗Ｒ１１の他端は、抵抗Ｒ１２の一端が接続される。抵抗Ｒ１１と抵抗Ｒ１２とを接続する接続点に高電位側基準電圧Ｖｐが生じる。抵抗Ｒ１２の他端は、抵抗Ｒ１３の一端に接続される。抵抗Ｒ１２と抵抗Ｒ１３とを接続する接続点に低電位側基準電圧Ｖｎが生じる。抵抗Ｒ１３の他端には低電圧電源ＶＬが供給される。

スイッチＳＷ１１は、入力端子が抵抗Ｒ１１と抵抗Ｒ１２との接続点に接続され、２つの出力端子の一方は第１の基準電圧Ｖ１が出力される出力端子（例えば第１のノード）に設定され、他方は第２の基準電圧Ｖ２が出力される出力端子（例えば第２のノード）に設定される。スイッチＳＷ１２は、入力端子が抵抗Ｒ１２と抵抗Ｒ１３との接続点に接続され、２つの出力端子の一方は第１の基準電圧Ｖ１の出力端子に設定され、他方は第２の基準電圧Ｖ２の出力端子に設定される。そして、スイッチＳＷ１１、ＳＷ１２は、一方が入力される電圧を第１の基準電圧Ｖ１として出力すること選択している期間は、他方は入力される電圧を第２の基準電圧Ｖ２として出力することを選択する。スイッチＳＷ１１、ＳＷ１２は、図示を省略したが、スイッチ制御回路１５により制御される。

なお、図１に示す半導体装置１では、リファレンス電圧生成回路１０は半導体装置内に設けたが、リファレンス電圧生成回路１０は半導体装置１の外部に設けられていても良い。

図１を参照して、実施の形態１にかかる半導体装置１について更に説明する。図１に示すように、オペアンプ１１は、反転端子と出力端子とが帰還配線により接続され、正転端子に第１の基準電圧Ｖ１が入力される。つまり、オペアンプ１１は、第１の基準電圧Ｖ１の電圧を維持して、出力端子から正側基準電圧Ｖｐｕとして出力する第１のバッファとして機能する。オペアンプ１１は、第１の端子Ｔｉ１を介して正側基準電圧Ｖｐｕを基準抵抗Ｒｒｅｆの一端に与える。また、オペアンプ１１の反転端子と出力端子とを接続する帰還配線にはスイッチＳＷ１が挿入される。このスイッチＳＷ１は、スイッチ制御回路１５により開閉状態が制御される。

オペアンプ１２は、反転端子と出力端子とが帰還配線により接続され、正転端子に第２の基準電圧Ｖ２が入力される。つまり、オペアンプ１２は、第２の基準電圧Ｖ２の電圧を維持して、出力端子から負側基準電圧Ｖｐｄとして出力する第２のバッファとして機能する。オペアンプ１２は、第４の端子Ｔｉ４を介して負側基準電圧Ｖｐｄをセンサ抵抗Ｒｔｈの他端に与える。

プリバッファ１３は、反転端子に負側基準電圧Ｖｐｄが入力され、正転端子に入力電圧Ｖｉｎが入力される。そして、プリバッファ１３は、入力電圧Ｖｉｎを増幅してアナログ信号Ａｉｎを生成する。ΔΣＡＤＣ１４は、正側基準電圧Ｖｐｕ及び負側基準電圧Ｖｐｄを参照し、アナログ信号Ａｉｎの信号レベルに応じたデジタル値を有する出力データＤｏを出力する。ここで、ΔΣＡＤＣ１４は、ΔΣ型のアナログデジタル変換回路としたが、アナログ値をデジタル値に変換する他の形式のアナログデジタル変換回路を用いることもできる。ΔΣＡＤＣ１４の詳細については後述する。

スイッチＳＷ２は、オペアンプ１１の反転端子と第３の端子Ｔｉ３との間に設けられる。スイッチ制御回路１５は、決められたシーケンスに応じてスイッチＳＷ１、ＳＷ２の開閉状態を制御するシーケンサである。スイッチ制御回路１５の動作の詳細は後述する。

ここで、ΔΣＡＤＣ１４の詳細について説明する。上記したように、実施の形態１にかかる半導体装置１では、ΔΣＡＤＣ１４に与えられる正側基準電圧Ｖｐｕ及び負側基準電圧Ｖｐｄの大小関係がリファレンス電圧生成回路１０により第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２の電圧値が切り替えられることで切り替えられる。そのため、ΔΣＡＤＣ１４は、この基準電圧の切り替えに寄らず正しく動作するための構成を有する。そこで、図３に実施の形態１にかかる半導体装置のΔΣアナログデジタル変換回路のブロック図を示す。

図３に示すように、ΔΣＡＤＣ１４は、ＡＤＣコア２０、デジタルフィルタ２１ａ、出力ロジック回路２１ｂ、通信インタフェース回路２１ｃ、システム制御ロジック２３を有する。また、ＡＤＣコア２０は、加算器２４、ループフィルタ２５、アナログデジタル変換回路２６、デコーダ２７、ＤＡＣ２８を有する。なお、図３で示したΔΣＡＤＣ１４は、アナログ信号Ａｉｎが互いに反転する関係を有するアナログ信号Ａｉｎｐ、Ａｉｎｎを含む信号として入力される例である。また、図３で示す例では、ＤＡＣ２８は、１ビットの入力値に応じて出力するフィードバック信号のアナログ値を決定する１ビットＤＡＣであるものとする。

図１では、センサ抵抗Ｒｔｈの抵抗値を算出する演算を行う演算部の一例として、半導体装置１の外部に設けられるＭＣＵ（Micro Controller Unit）２２を示した。ＭＣＵ２２は、プログラムを実行可能な演算部を有し、ΔΣＡＤＣ１４が出力する出力データＤｏを内蔵するメモリに格納し、メモリに格納された出力データＤｏを参照してセンサ抵抗Ｒｔｈを算出する。また、出力ロジック回路２１ｂは、さらに上位に位置する上位システムに算出したセンサ抵抗Ｒｔｈの抵抗値を通知する。

加算器２４は、アナログ信号Ａｉｎｐ、Ａｉｎｎと、ＤＡＣ２８が出力するフィードバック信号とを加算してループフィルタ２５に出力する。また、加算器２４は、サンプルホールドスイッチとして、スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４を有する。スイッチＳＷ２１、ＳＷ２２は、出力端子が互いに接続されループフィルタ２５に接続される。また、スイッチＳＷ２１の入力端子にはＤＡＣ２８が出力するフィードバック信号の一方が入力される。スイッチＳＷ２２の入力端子には、アナログ信号Ａｉｎｐが入力される。スイッチＳＷ２３、ＳＷ２４は、出力端子が互いに接続されループフィルタ２５に接続される。また、スイッチＳＷ２３の入力端子にはＤＡＣ２８が出力するフィードバック信号の他方が入力される。スイッチＳＷ２４の入力端子には、アナログ信号Ａｉｎｎが入力される。

ループフィルタ２５は、加算器２４で加算された信号のそれぞれに対して平滑化処理を施してアナログデジタル変換回路２６に伝達する。ループフィルタ２５は、オペアンプＯＰ、コンデンサＣ２１、Ｃ２２、Ｃ２３、Ｃ２４を有する。コンデンサＣ２１の一端は、スイッチＳＷ２１、ＳＷ２２の出力端子に接続される。コンデンサＣ２１の他端は、オペアンプＯＰの正転端子に接続される。コンデンサＣ２２は、オペアンプＯＰの正転端子と出力端子との間に設けられる。コンデンサＣ２３の一端は、スイッチＳＷ２３、ＳＷ２４の出力端子に接続される。コンデンサＣ２３の他端は、オペアンプＯＰの反転端子に接続される。コンデンサＣ２４は、オペアンプＯＰの反転端子と出力端子との間に設けられる。

アナログデジタル変換回路２６は、ループフィルタ２５の出力信号をデジタル出力値Ｄａｄｃに変換する。アナログデジタル変換回路２６はコンパレータＣＯＭＰを有する。このコンパレータＣＯＭＰは、オペアンプＯＰの２つの出力信号の大小関係に応じてデジタル出力値Ｄａｄｃの論理レベルを切り替える。

ここで、ΔΣＡＤＣ１４では、動作制御回路として、システム制御ロジック２３及びデコーダ２７を用いる。ΔΣＡＤＣ１４では、システム制御ロジック２３及びデコーダ２７を用いることで、第１の基準電圧Ｖ１（例えば、正側基準電圧Ｖｐｕ）及び第２の基準電圧Ｖ２（例えば、負側基準電圧Ｖｐｄ）の大小関係によらずデジタル出力値Ｄａｄｃとフィードバック信号のアナログ値との対応関係を同一に維持する。

デコーダ２７は、デジタル出力値をデコードしてフィードバックデジタル値を出力する。このデコーダ２７は、２つのデコードルールを有し、半導体装置１の１変換サイクル中に設定される２つの変換フェイズに応じて、適用するデコードルールを切り替える。２つのデコードルールのうち第１のデコードルールは、正側基準電圧Ｖｐｕとして高電位側基準電圧Ｖｐが出力され、負側基準電圧Ｖｐｄとして低電位側基準電圧Ｖｎが出力される第１の変換フェイズにおいて用いられる。第２のデコードルールは、正側基準電圧Ｖｐｕとして低電位側基準電圧Ｖｎが出力され、負側基準電圧Ｖｐｄとして高電位側基準電圧Ｖｐが出力される第２の変換フェイズにおいて用いられる。また、第１のデコードルールと第２のデコードルールは、互いに出力結果が反転する関係を有する。図３に示す例では、第１の変換フェイズと第２の変換フェイズ切り替わりに応じて制御信号Ｓｓｗの論理レベルを切り替えるシステム制御ロジック２３が設けられる。デコーダ２７は、システム制御ロジック２３が出力する制御信号Ｓｓｗに応じて適用するデコードルールを切り替える。デコーダ２７のデコードルールの詳細は後述する。

ＤＡＣ２８は、正側基準電圧入力端子に正側基準電圧Ｖｐｕが入力され、正側基準電圧入力端子に負側基準電圧Ｖｐｄが入力され、入力された正側基準電圧Ｖｐｕ及び負側基準電圧Ｖｐｄを参照し、フィードバックデジタル値をアナログ値に変換してフィードバック信号を生成する。この正側基準電圧Ｖｐｕ及び負側基準電圧Ｖｐｄは、変換フェイズの切り替わりに応じて電圧値の大小関係が切り替わる。

デジタルフィルタ２１ａは、デジタル出力値Ｄａｄｃに対してフィルタ処理を施す。出力ロジック回路２１ｂは、デジタルフィルタで処理されたデジタル出力値Ｄａｄｃを用いて入力電圧Ｖｉｎの電圧レベルに対応するデジタルコードに変換する。通信インタフェース回路２１ｃは、出力ロジック回路２１ｂが生成したデジタルコードを外部に設けられる出力ロジック回路２１ｂに伝達する。通信インタフェース回路２１ｃは、例えば、ＳＰＩ（Serial Peripheral Interface）通信を行う通信回路である。通信インタフェース回路２１ｃが行う通信の方式は、ＭＣＵ２２が出力データＤｏを受信する際に用いる通信方式に合わせたものであればＳＰＩ通信に限られない。また、ＭＣＵ２２は、半導体装置１の外部に設けられたものに限らず、半導体装置１を構成する半導体基板上に設けられていても良い。

ＭＣＵ２２における合成処理について説明する。実施の形態１にかかる半導体装置１では、第１の基準電圧Ｖ１と第２の基準電圧Ｖ２との電圧値を入れ替えた２つの変換フェイズのそれぞれで出力データＤｏが生成される。そこでＭＣＵ２２では、（１）式及び（２）式に基づきセンサ抵抗Ｒｔｈの抵抗値を算出する。

ここで、（１）式のｄＮ＿ｖ１は、第１の変換フェイズで得られる入力電圧Ｖｉｎに対応する出力データＤｏであり、ｄＮ＿ｖ２は、第２の変換フェイズで得られる入力電圧Ｖｉｎに対応する出力データＤｏであり、ｄＮａｖｅは、これら２つの値の平均値である。（２）式のＡＤＣｒｅｓｏｌｕｔｉｏｎは、ΔΣＡＤＣ１４の分解能であり、Ｒｒｅｆは、基準抵抗Ｒｒｅｆの抵抗値、Ｒｔｈは、センサ抵抗Ｒｔｈの抵抗値である。

実施の形態１にかかる半導体装置１では、このように２つの変換フェイズで得られる出力データＤｏの平均値に基づきセンサ抵抗Ｒｔｈの抵抗値を算出することで、半導体装置１を構成する回路に生じるオフセット電圧等の影響をキャンセルした高精度な抵抗値を得ることができる。

ここで、デコーダ２７のデコードルールについて説明する。そこで、図４に実施の形態１にかかるデコーダ２７のデコードルールを説明する表及びデコーダ２７の一例を示す回路図を示す。

図４に示すように、デコーダ２７は、切り替え制御信号Ｓｓｗの値が０である場合の第１のデコードルールと、切り替え制御信号Ｓｓｗの値が１である場合の第２のデコードルールとを有する。第１のデコードルールでは、アナログデジタル変換回路２６の出力信号Ｄａｄｃとデコーダ２７の出力値が同じ値となる。一方、第２のデコードルールでは、デコーダ２７の出力値がアナログデジタル変換回路２６の出力信号Ｄａｄｃに対して反転した値となる。また、図４に示した表の動作は、例えば排他的論理和回路により実現することができる。

ΔΣＡＤＣ１４では、このようなデコードルールを有するデコーダ２７を用いることで、ＤＡＣ２８に与えられる正側基準電圧Ｖｐｕと負側基準電圧Ｖｐｄとの電圧値が入れ替わった場合においてもΔΣＡＤＣ１４の動作を破綻させないようにする。正側基準電圧Ｖｐｕと負側基準電圧Ｖｐｄとの電圧値が入れ替わった場合、同じデジタル出力値Ｄａｄｃに対するフィードバック信号の値が反転してしまい、本来の伝達関数を維持することができず、ΔΣＡＤＣ１４の動作が破綻する問題が発生する。しかしながら、デコーダ２７を用いることで、正側基準電圧Ｖｐｕと負側基準電圧Ｖｐｄとの電圧値が入れ替わった場合であっても、ΔΣＡＤＣ１４の伝達関数を維持することが出来るため、ΔΣＡＤＣ１４の動作を破綻させずに済む。

続いて、実施の形態１にかかる半導体装置１の動作について説明する。そこで、図５に実施の形態１にかかる半導体装置１の１変換サイクルの動作を説明する図を示す。図５に示すように、実施の形態１にかかる半導体装置１では、１つの測定結果を得る１変換サイクル中に２つの変換フェイズを有する。第１の変換フェイズは、第１の基準電圧Ｖ１（及び正側基準電圧Ｖｐｕ）として高電位側基準電圧Ｖｐが出力され、第２の基準電圧Ｖ２（及び負側基準電圧Ｖｐｄ）として低電位側基準電圧Ｖｎが出力されるポジティブ変換フェイズである。第２の変換フェイズは、第１の基準電圧Ｖ１（及び正側基準電圧Ｖｐｕ）として低電位側基準電圧Ｖｎが出力され、第２の基準電圧Ｖ２（及び負側基準電圧Ｖｐｄ）として高電位側基準電圧Ｖｐが出力されるネガティブ変換フェイズである。

実施の形態１にかかる半導体装置１では、ポジティブ変換フェイズで得られる出力値ｄＮ＿ｖ１とネガティブ変換フェイズで得られる出力値ｄＮ＿ｖ２とを上記した（１）式及び（２）式に適用してセンサ抵抗Ｒｔｈを得る。ここで、実施の形態１にかかる半導体装置１では、ポジティブ変換フェイズ及びネガティブ変換フェイズの開始直後にスイッチＳＷ１、ＳＷ２を操作してプリチャージ動作を行うことで各変換フェイズに要する時間を短縮する。そこで、ポジティブ変換フェイズとネガティブ変換フェイズにおける半導体装置１の動作について説明する。

図６に実施の形態１にかかる半導体装置のポジティブ変換フェイズの動作を説明するタイミングチャートを示す。図６に示すように、ポジティブ変換フェイズでは、まず、タイミングＴ１０からタイミングＴ１１のフェイズ切り替え期間で、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２として出力する基準電圧を設定する。具体的には、ポジティブ変換フェイズでは、第１の基準電圧Ｖ１として高電位側基準電圧Ｖｐを出力し、第２の基準電圧Ｖ２として低電位側基準電圧Ｖｎを出力する。

続いて、半導体装置１は、タイミングＴ１１からタイミングＴ１２の第１のプリチャージ期間において、スイッチＳＷ１をオフ、スイッチＳＷ２をオンとする。これにより、オペアンプ１１は、センサ抵抗Ｒｔｈの第３の端子Ｔｉ３側の電圧を高電位側基準電圧Ｖｐ側に引き上げるように動作する。

続いて、半導体装置１は、タイミングＴ１２からタイミングＴ１３のセトリング期間において、スイッチＳＷ１をオン、スイッチＳＷ２をオフに切り替える。これにより、半導体装置１は、オペアンプ１１により基準抵抗Ｒｒｅｆの一端に高電位側基準電圧Ｖｐを与え、オペアンプ１２によりセンサ抵抗Ｒｔｈの他端に低電位側基準電圧Ｖｎを与えた状態で、入力電圧Ｖｉｎをセンサ抵抗Ｒｔｈの抵抗値に応じた目標電圧Ｖｔｇｔに整定する。

続いて、半導体装置１は、タイミングＴ１３からタイミングＴ１４のアナログデジタル変換処理期間において、スイッチＳＷ１、ＳＷ２の状態をセトリング期間と同じに維持した状態で入力電圧Ｖｉｎに対するアナログデジタル変換処理を行う。

次に、図７に実施の形態１にかかる半導体装置のネガティブ変換フェイズの動作を説明するタイミングチャートを示す。図７に示すように、ネガティブ変換フェイズでは、まず、タイミングＴ２０からタイミングＴ２１のフェイズ切り替え期間で、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２として出力する基準電圧を設定する。具体的には、ネガティブ変換フェイズでは、第１の基準電圧Ｖ１として低電位側基準電圧Ｖｎを出力し、第２の基準電圧Ｖ２として高電位側基準電圧Ｖｐを出力する。

続いて、半導体装置１は、タイミングＴ２１からタイミングＴ２２の第１のプリチャージ期間において、スイッチＳＷ１をオフ、スイッチＳＷ２をオンとする。これにより、オペアンプ１１は、センサ抵抗Ｒｔｈの第３の端子Ｔｉ３側の電圧を低電位側基準電圧Ｖｎ側に引き下げるように動作する。

続いて、半導体装置１は、タイミングＴ２２からタイミングＴ２３のセトリング期間において、スイッチＳＷ１をオン、スイッチＳＷ２をオフに切り替える。これにより、半導体装置１は、オペアンプ１１により基準抵抗Ｒｒｅｆの一端に低電位側基準電圧Ｖｎを与え、オペアンプ１２によりセンサ抵抗Ｒｔｈの他端に高電位側基準電圧Ｖｐを与えた状態で、入力電圧Ｖｉｎをセンサ抵抗Ｒｔｈの抵抗値に応じた目標電圧Ｖｔｇｔに整定する。

続いて、半導体装置１は、タイミングＴ２３からタイミングＴ２４のアナログデジタル変換処理期間において、スイッチＳＷ１、ＳＷ２の状態をセトリング期間と同じに維持した状態で入力電圧Ｖｉｎに対するアナログデジタル変換処理を行う。

ここで、実施の形態１にかかる半導体装置１では、第１のプリチャージ期間において、外付け部品として設けられる第１のコンデンサＣ１及び第２のコンデンサＣ２に対する充電を急速に行うことでプリチャージ時間を短縮する。そこで、第１のプリチャージ期間を設けることによる充電時間の短縮効果を説明する。そこで、図８に実施の形態１にかかる半導体装置におけるプリチャージ動作の有無によるプリチャージ時間の違いを説明するグラフを示す。

図８に示す例では、整定時間（settling time）とセンサ抵抗Ｒｔｈの抵抗値との関係を示す曲線をプリチャージ無しの時と、プリチャージ有りの時と比較するように示した。プリチャージ無しの時の曲線は、第１のプリチャージ期間のようにスイッチＳＷ１をオフし、かつ、スイッチＳＷ２をオンする動作を行わない時のものである。一方。プリチャージ有りの時の曲線は、第１のプリチャージ期間のようにスイッチＳＷ１をオフし、かつ、スイッチＳＷ２をオンする動作を行った時のものである。

図８に示すように、第１のプリチャージ期間の動作を行うことで、例えば、センサ抵抗Ｒｔｈが４０ｋΩの時で約３０％の時間短縮を実現できる。また、センサ抵抗Ｒｔｈが１ＭΩの時で約４０％の時間短縮を実現できる。

上記説明より、実施の形態１にかかる半導体装置１では、測定時間が、入力電圧Ｖｉｎの目標電圧Ｖｔｇｔへの整定に要する時間と、ΔΣＡＤＣ１４の変換速度と、により決定される。つまり、実施の形態１にかかる半導体装置１では、測定分解能、カウンタ周波数、プルアップ抵抗と抵抗性部品の抵抗値との分圧比によらず測定時間が変動しない。ここでΔΣＡＤＣ１４の変換速度は、一般的に、特許文献１に記載のカウンタ方式に比べ大幅に高速な変換速度を実現することができる。また、実施の形態１にかかる半導体装置１では、特許文献１に記載の技術のように三角波を用いないため、三角波の生成する為に用いるコモン電圧の調整にＰＩ制御を行う必要がなく、測定時間をより短くすることができる。

実施の形態１にかかる半導体装置１では、オペアンプ１１の帰還経路にスイッチＳＷ１を設け、かつ、オペアンプ１１の反転端子とセンサ抵抗Ｒｔｈが接続される第３の端子Ｔｉ３との間にスイッチＳＷ２を設ける。そして、変換フェイズの初期に設定される第１のプリチャージ期間において、スイッチＳＷ１をオフ、かつ、スイッチＳＷ２をオンとすることで、センサ抵抗Ｒｔｈに付随して設けられる第１のコンデンサＣ１及び第２のコンデンサＣ２への充電を早め、入力電圧Ｖｉｎが目標電圧Ｖｔｇｔに整定するために要する時間を短縮することができる。また、入力電圧Ｖｉｎが目標電圧Ｖｔｇｔに整定するために要する時間を短縮することで、１変換サイクルの時間を短縮することができる。

実施の形態１にかかる半導体装置１では、センサ抵抗Ｒｔｈに第１のコンデンサＣ１及び第２のコンデンサＣ２を接続し、かつ、ポジティブ変換フェイズとネガティブ変換フェイズで基準電圧の入れ替えを行う。また、センサ抵抗Ｒｔｈは、１Ωから１ＭΩ程度まで大きな変動範囲を有する。ここで、センサ抵抗Ｒｔｈの抵抗値が基準抵抗Ｒｒｅｆの抵抗値よりも十分に大きい場合、第３の端子Ｔｉ３に発生する電圧（例えば、目標電圧Ｖｔｇｔ）は限りなく正側基準電圧Ｖｐｕに近づく。そのため、第３の端子Ｔｉ３の電圧が接地電圧付近の電圧から目標電圧Ｖｔｇｔへと整定する場合（例えば、ポジティブ変換フェイズ）、第１のコンデンサＣ１と基準電圧Ｒｒｅｆとセンサ抵抗Ｒｔｈの合成抵抗の抵抗値とにより決定される時定数と、基準抵抗Ｒｒｅｆとセンサ抵抗Ｒｔｈの分圧電圧として決定される目標電圧Ｖｔｇｔと、に基づき決定される整定時間はセンサ抵抗Ｒｔｈが大きさに比例して長くなる。また、第３の端子Ｔｉ３の電圧が電源電圧付近の電圧から目標電圧Ｖｔｇｔへと整定するネガティブ変換フェイズにおいても、ポジティブ変換フェイズと同様に第３の端子Ｔｉ３の電圧の整定時間は、センサ抵抗Ｒｔｈの大きさに比例して大きくなる。

そして、実施の形態１にかかる半導体装置１では、第１のプリチャージ期間を設け、予め第３の端子Ｔｉ３の電圧を正側基準電圧Ｖｐｕ側にチャージすることで、センサ抵抗Ｒｔｈが高い抵抗値を示す時の第３の端子Ｔｉ３の電圧整定時間を短縮することが可能になる。上記したように、実施の形態１にかかる半導体装置１では、測定すべき入力電圧Ｖｉｎの大きさがポジティブ変換フェイズとネガティブ変換フェイズとで大きく変動するため、第１のプリチャージ期間を設けない場合、入力電圧Ｖｉｎが目標電圧Ｖｔｇｔに整定するために要する時間が長くなる傾向にある。そのため、実施の形態１にかかる半導体装置１のように、第１のプリチャージ期間を設けることによる各変換フェイズの時間短縮を行うことは１変換サイクルに要する時間の短縮に大きく貢献する。

また、実施の形態１にかかる半導体装置１では、第１の基準電圧Ｖ１と第２の基準電圧Ｖ２として与える基準電圧をポジティブ変換フェイズとネガティブ変換フェイズとで入れ替え、ポジティブ変換フェイズとネガティブ変換フェイズで得られた出力データＤｏの平均値に基づきセンサ抵抗Ｒｔｈの抵抗値を得ることで、システムに含まれるオフセット等の誤差をキャンセルすることができる。

また、実施の形態１にかかる半導体装置１では、ΔΣＡＤＣ１４にデコーダ２７を設けることで基準電圧の切り替えに伴うΔΣＡＤＣ１４の動作の破綻を防止する。そして、デコーダ２７は、例えば、アナログスイッチ回路を用いてＤＡＣ２８に与える基準電圧を反転させる構成（例えば、アナログスイッチ構成）よりも回路規模を小さくし、かつ、変換精度を高精度に維持することができる。アナログスイッチ構成では、アナログスイッチ介して基準電圧をＤＡＣ２８に伝達するが、アナログスイッチのオン抵抗に起因する誤差が発生する。また、アナログスイッチ構成では、アナログスイッチによる基準電圧の伝達経路の経路切替時の電圧収束時間の影響を考慮しなければならない問題も発生する。さらに、アナログスイッチ構成では、経路を構成するトランジスタのオン抵抗を低減するために素子サイズを大きくする等の設計上の配慮が必要になる。しかしながら、デコーダ２７は、１つの論理回路（例えば、図４の排他的論理和回路）のみで構成できるためアナログスイッチ構成で発生する問題を全て解決することができる。

また、実施の形態１にかかる半導体装置１では、ΔΣＡＤＣ１４に入力する基準電圧とセンサ抵抗Ｒｔｈに与える基準電圧とを同一の電圧源から供給する。これにより、変換時に生じる誤差を生じさせることなく出力データＤｏの誤差を更に低減させることができる。

つまり、実施の形態１にかかる半導体装置１では、１変換サイクル中にポジティブ変換フェイズとネガティブ変換フェイズとを設け、それぞれの変換フェイズにおいて得られる出力値を平均化することで、高精度かつ広測定レンジでの抵抗値を測定することができる。

実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の変形例となる半導体装置２について説明する。なお、実施の形態２の説明において、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図９に実施の形態２にかかる半導体装置２のブロック図を示した。図９に示すように、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１に入力抵抗Ｒ１、バイパス回路１６、第５の端子Ｔｉ５を追加したものである。また、第５の端子Ｔｉ５には、第３のコンデンサＣ３が接続される。そして、第３のコンデンサＣ３は、第５の端子Ｔｉ５を介してプリバッファ１３の正転端子に接続される。実施の形態２にかかる半導体装置２では、抵抗Ｒ１及び第３のコンデンサＣ３により入力電圧Ｖｉｎが伝達される入力配線のＥＭＩノイズを低減する。

入力抵抗Ｒ１は、第３の端子Ｔｉ３とプリバッファ１３の正転端子とを接続する入力配線に挿入される。バイパス回路１６は、入力抵抗Ｒ１に並列に設けられる。そして、バイパス回路１６は、入力抵抗Ｒ１を一時的にバイパスする経路を構成する。

ここで、バイパス回路１６は、第３のスイッチ（例えば、スイッチＳＷ３、第４のスイッチ（例えば、スイッチＳＷ４）、オペアンプ１７を有する。ここで、スイッチＳＷ３及びスイッチＳＷ４は、スイッチ制御回路１５ａによって開閉状態が制御される。スイッチ制御回路１５ａは、スイッチ制御回路１５にスイッチＳＷ３、ＳＷ４を制御する機能を追加したものである。

スイッチＳＷ３は、入力抵抗に並列に接続される。オペアンプ１７は、入力抵抗Ｒ１の第３の端子Ｔｉ３側の端子に反転端子が接続され、正転端子が入力抵抗Ｒ１のプリバッファ１３側の端子に接続される。スイッチＳＷ４は、オペアンプ１７の出力端子と、オペアンプ１７の正転端子との間に接続される。

ここで、実施の形態２にかかる半導体装置２では、第３のコンデンサＣ３を追加したことでアナログデジタル変換処理が行われる前の期間に設定される入力電圧Ｖｉｎが目標電圧Ｖｔｇｔに整定するために要する時間が長くなることが考えられる。しかしながら、実施の形態２にかかる半導体装置２では、バイパス回路１６を設けることで入力電圧Ｖｉｎが目標電圧Ｖｔｇｔに整定するために要する時間を短縮する。そこで、実施の形態２にかかる半導体装置２の動作について以下で説明する。なお、実施の形態２にかかる半導体装置２においてもポジティブ変換フェイズとネガティブ変換フェイズが設けられるため、以下の説明では、変換フェイズ毎に半導体装置２の動作を説明する。

図１０に実施の形態２にかかる半導体装置のポジティブ変換フェイズの動作を説明するタイミングチャートを示す。図１０に示すように、ポジティブ変換フェイズでは、まず、タイミングＴ３０からタイミングＴ３１のフェイズ切り替え期間で、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２として出力する基準電圧を設定する。具体的には、ポジティブ変換フェイズでは、第１の基準電圧Ｖ１として高電位側基準電圧Ｖｐを出力し、第２の基準電圧Ｖ２として低電位側基準電圧Ｖｎを出力する。

続いて、半導体装置２は、タイミングＴ３１からタイミングＴ３２の第１のプリチャージ期間において、スイッチＳＷ１、ＳＷ３をオフ、スイッチＳＷ２、ＳＷ４をオンとする。これにより、オペアンプ１１は、センサ抵抗Ｒｔｈの第３の端子Ｔｉ３側の電圧（つまり、入力配線の電圧）を低電位側基準電圧Ｖｎ側に引き下げるように動作する。また、実施の形態２では、この第１のプリチャージ期間にオペアンプ１７が第３のコンデンサＣ３への充電を行う。

続いて、半導体装置２は、タイミングＴ３２からタイミングＴ３３の第２のプリチャージ期間において、スイッチＳＷ１、ＳＷ３をオン、スイッチＳＷ２、ＳＷ４をオフに切り替える。これにより、半導体装置２は、オペアンプ１１により基準抵抗Ｒｒｅｆの一端に高電位側基準電圧Ｖｐを与え、オペアンプ１２によりセンサ抵抗Ｒｔｈの他端に低電位側基準電圧Ｖｎを与えた状態で、入力電圧Ｖｉｎをセンサ抵抗Ｒｔｈの抵抗値に応じた目標電圧Ｖｔｇｔとする。また、この第２のプリチャージ期間では、スイッチＳＷ３が入力抵抗Ｒ１をバイパスさせる経路を構成するため、オペアンプ１１による第３のコンデンサＣ３が促進され、入力電圧Ｖｉｎの電圧上昇速度の鈍りが小さくなる。

続いて、半導体装置２は、タイミングＴ３３からタイミングＴ３４のセトリング期間において、スイッチＳＷ１をオン、スイッチＳＷ２、ＳＷ３、ＳＷ４をオフに切り替える。これにより、半導体装置２は、オペアンプ１１により基準抵抗Ｒｒｅｆの一端に高電位側基準電圧Ｖｐを与え、オペアンプ１２によりセンサ抵抗Ｒｔｈの他端に低電位側基準電圧Ｖｎを与えた状態で、入力電圧Ｖｉｎをセンサ抵抗Ｒｔｈの抵抗値に応じた目標電圧Ｖｔｇｔに整定する。また、このセトリング期間では、入力抵抗Ｒ１が有効に機能する。

続いて、半導体装置２は、タイミングＴ３４からタイミングＴ３５のアナログデジタル変換処理期間において、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の状態をセトリング期間と同じに維持した状態で入力電圧Ｖｉｎに対するアナログデジタル変換処理を行う。

次に、図１１に実施の形態２にかかる半導体装置のネガティブ変換フェイズの動作を説明するタイミングチャートを示す。図１１に示すように、ネガティブ変換フェイズでは、まず、タイミングＴ４０からタイミングＴ４１のフェイズ切り替え期間で、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２として出力する基準電圧を設定する。具体的には、ネガティブ変換フェイズでは、第１の基準電圧Ｖ１として低電位側基準電圧Ｖｎを出力し、第２の基準電圧Ｖ２として高電位側基準電圧Ｖｐを出力する。

続いて、半導体装置２は、タイミングＴ４１からタイミングＴ４２の第１のプリチャージ期間において、スイッチＳＷ１、ＳＷ３をオフ、スイッチＳＷ２、ＳＷ４をオンとする。これにより、オペアンプ１１は、センサ抵抗Ｒｔｈの第３の端子Ｔｉ３側の電圧（つまり、入力配線の電圧）を高電位側基準電圧Ｖｐ側に引き下げるように動作する。また、実施の形態２では、この第１のプリチャージ期間にオペアンプ１７が第３のコンデンサＣ３からの放電を行う。

続いて、半導体装置２は、タイミングＴ４２からタイミングＴ４３の第２のプリチャージ期間において、スイッチＳＷ１、ＳＷ３をオン、スイッチＳＷ２、ＳＷ４をオフに切り替える。これにより、半導体装置２は、オペアンプ１１により基準抵抗Ｒｒｅｆの一端に低電位側基準電圧Ｖｎを与え、オペアンプ１２によりセンサ抵抗Ｒｔｈの他端に高電位側基準電圧Ｖｐを与えた状態で、入力電圧Ｖｉｎをセンサ抵抗Ｒｔｈの抵抗値に応じた目標電圧Ｖｔｇｔとする。また、この第２のプリチャージ期間では、スイッチＳＷ３が入力抵抗Ｒ１をバイパスさせる経路を構成するため、オペアンプ１１による第３のコンデンサＣ３が促進され、入力電圧Ｖｉｎの電圧低下速度の鈍りが小さくなる。

続いて、半導体装置２は、タイミングＴ４３からタイミングＴ４４のセトリング期間において、スイッチＳＷ１をオン、スイッチＳＷ２、ＳＷ３、ＳＷ４をオフに切り替える。これにより、半導体装置２は、オペアンプ１１により基準抵抗Ｒｒｅｆの一端に低電位側基準電圧Ｖｎを与え、オペアンプ１２によりセンサ抵抗Ｒｔｈの他端に高電位側基準電圧Ｖｐを与えた状態で、入力電圧Ｖｉｎをセンサ抵抗Ｒｔｈの抵抗値に応じた目標電圧Ｖｔｇｔに整定する。また、このセトリング期間では、入力抵抗Ｒ１が有効に機能する。

続いて、半導体装置２は、タイミングＴ４４からタイミングＴ４５のアナログデジタル変換処理期間において、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の状態をセトリング期間と同じに維持した状態で入力電圧Ｖｉｎに対するアナログデジタル変換処理を行う。

上記説明より、実施の形態２にかかる半導体装置２では、外付け部品として、第３のコンデンサＣ３を設けることで、ＥＭＩノイズへの耐性が向上する。そして、バイパス回路１６を設けることで、第３のコンデンサＣ３を追加したことよる入力電圧Ｖｉｎが目標電圧Ｖｔｇｔに整定するために要する時間の長さの伸びを抑制して、変換サイクル時間を短くする。

実施の形態３
実施の形態３では、実施の形態２にかかる半導体装置２の変形例となる半導体装置３について説明する。なお、実施の形態３の説明において、実施の形態１、２と同じ構成要素については、実施の形態１、２と同じ符号を付して説明を省略する。

図１２に実施の形態３にかかる半導体装置３のブロック図を示す。実施の形態３にかかる半導体装置３は、図１２では図示を省略しているが、センサ抵抗Ｒｔｈに相当する複数の抵抗性部品が外付け部品として接続される。そして、実施の形態３にかかる半導体装置３は、時分割で複数の抵抗性部品の１つを選択し、選択した抵抗性部品の抵抗値を測定する。なお、図１２では、図示を省略しているが半導体装置３は、複数の抵抗性部品に合わせて第３の端子Ｔｉ３及び第４の端子Ｔｉ４を複数組有する。

図１２に示すように、実施の形態３にかかる半導体装置３は、実施の形態２にかかる半導体装置２に対して、マルチプレクサ３０ａ〜３０ｄ、バッファ３１、減算回路３２を追加したものである。マルチプレクサ３０ａ〜３０ｄは、第２の端子Ｔｉ２、オペアンプ１２、プリバッファ１３等の内部回路と外部に設けられる複数の抵抗性部品の何れか一つを接続するか否かを切り替える。

具体的には、マルチプレクサ３０ａは、第２の端子Ｔｉ２と第３の端子Ｔｉ３とを接続する配線上に設けられる。マルチプレクサ３０ｂは、第３の端子Ｔｉ３とプリバッファ１３とを接続する配線上に設けられる。マルチプレクサ３０ｃは、オペアンプ１２の出力端子と第４の端子Ｔｉ４との間に設けられる。マルチプレクサ３０ｄは、オペアンプ１２の反転端子と第４の端子とを接続する帰還配線上に設けられる。

なお、マルチプレクサ３０ａ〜３０ｄによるセンサ抵抗Ｒｔｈの選択は、図６のタイミングＴ１０〜Ｔ１１或いは図１０のタイミングＴ３０〜Ｔ３１の期間に行われる。

バッファ３１は、入力電圧Ｖｉｎを減算回路３２に伝達するバッファ回路である。減算回路３２は、第１の基準電圧Ｖ１（例えば、オペアンプ１１が出力する正側基準電圧Ｖｐｕ）からマルチプレクサ３０ａ〜３０ｄのオン抵抗に起因して生じる誤差電圧を減算して、第３の基準電圧Ｖｘを生成し、第３の基準電圧Ｖｘに代えて正側基準電圧ＶｐｕをΔΣＡＤＣ１４に与える。

ここで、減算回路３２は、バッファ３３、オペアンプ３４、抵抗Ｒ１１〜Ｒ１４を有する。バッファ３３は、第２の端子Ｔｉ２に生じる電圧Ｖｓｗを抵抗Ｒ１１の一端に与える。抵抗Ｒ１１は、他端がオペアンプ３４の反転端子に接続される。抵抗Ｒ１４は、オペアンプ３４の反転端子と出力端子との間に設けられる。抵抗Ｒ１２は、一端にバッファ３１が出力する電圧Ｖｅｍｉが与えられ、他端がオペアンプ３４の正転端子に接続される。抵抗Ｒ１３は、一端にオペアンプ１１が出力する正側基準電圧Ｖｐｕが与えられ、他端がオペアンプ３４の正転端子に接続される。そして、オペアンプ３４は、第３の基準電圧Ｖｘを出力する。

ここで、減算回路３２が出力する第３の基準電圧Ｖｘについて説明する。まず、実施の形態３にかかる半導体装置３の入力電圧Ｖｉｎに相当する電圧Ｖｅｍｉは、マルチプレクサ３０ａ〜３０ｄに起因する誤差電圧をＶｅｒｒｏｒ、第２の端子Ｔｉ２の電圧をＶｓｗとすると、（３）式により表される。

そして、第３の基準電圧は、減算回路３２において（４）式に基づき生成される。

このように、ΔΣＡＤＣ１４に与える基準電圧の一方から誤差電圧Ｖｅｒｒｏｒを減算することで、入力電圧Ｖｉｎに重畳した誤差電圧がΔΣＡＤＣ１４の動作においてキャンセルされ、最終的に出力する出力データＤｏから誤差電圧Ｖｅｒｒｏｒの影響を取り除くことが出来る。

上記説明より、実施の形態３にかかる半導体装置３では、複数の抵抗性部品（例えば、複数のセンサ）からの検出信号を１つの半導体装置でデジタル値に変換することができる。このとき、実施の形態３にかかる半導体装置３では、マルチプレクサ３０ａ〜３０ｄに起因して生じる誤差電圧をバッファ３１及び減算回路３２を用いてキャンセルする。これにより、実施の形態３にかかる半導体装置３では、複数の抵抗性部品の抵抗値を高精度かつ高速に得ることが可能になる。

実施の形態４
実施の形態４では、実施の形態１にかかるΔΣＡＤＣ１４の変形例となるΔΣＡＤＣ１４ａについて説明する。なお、実施の形態４の説明において実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

図１３に実施の形態４にかかる半導体装置のΔΣＡＤＣ１４ａのブロック図を示す。図１３に示すように、ΔΣＡＤＣ１４ａは、図３で示したΔΣＡＤＣ１４のデコーダ２７及びＤＡＣ２８をデコーダ２７ａ及びＤＡＣ２８ａに置き換えたものである。ＤＡＣ２８ａは、多ビット（例えば、２ビット）のフィードバックデジタル値に基づきフィードバック信号を生成するマルチビットＤＡＣである。そこで、デコーダ２７ａは、多ビットのフィードバックデジタル信号のデコード機能を備える。そこで、デコーダ２７ａのデコードルールについて説明する。

図１４に実施の形態４にかかるデコーダ２７ａの動作ルールを説明する表及びデコーダ２７ａの一例を示す回路図を示す。図１４に示すように、デコーダ２７ａにおいても、切り替え制御信号Ｓｓｗの値が０である場合の第１のデコードルールと、切り替え制御信号Ｓｓｗの値が１である場合の第２のデコードルールとを有する。第１のデコードルールでは、アナログデジタル変換回路２６の出力信号Ｄａｄｃとデコーダ２７の出力値が同じ値となる。一方、第２のデコードルールでは、デコーダ２７の出力値がアナログデジタル変換回路２６の出力信号Ｄａｄｃに対して反転した値となる。また、図１４に示した表の動作は、例えば一方の入力端子に切り替え制御信号Ｓｓｗが入力される２つの排他的論理和回路により実現することができる。このとき、デコーダ２７ａでは、一方の排他的論理和回路の他方の入力端子には０ビット目のアナログデジタル変換回路２６の出力値が入力され、他方の排他的論理和回路の他方の入力端子には１ビット目のアナログデジタル変換回路２６の出力値が入力される。

上記説明より、実施の形態４にかかるΔΣＡＤＣ１４ａでは、ＤＡＣ２８ａを用いた場合であっても、デコーダ２７ａを多ビットに対応させることで、基準電圧の切り替えを行う場合であってもΔΣＡＤＣ１４ａの動作を破綻させることなく動作させることができる。

実施の形態５
実施の形態５では、実施の形態１にかかるΔΣＡＤＣ１４の変形例となるΔΣＡＤＣ１４ｂについて説明する。なお、実施の形態５の説明において実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

図１５に実施の形態５にかかる半導体装置のΔΣＡＤＣ１４ｂのブロック図を示す。図１５に示すように、ΔΣＡＤＣ１４ｂでは、システム制御ロジック２３に替えてコンパレータ２３ａを有する。ΔΣＡＤＣ１４ｂでは、動作制御回路として、コンパレータ２３ａ及びデコーダ２７を用いる。コンパレータ２３ａは、第１の基準電圧Ｖ１（例えば、正側基準電圧Ｖｐｕ）と第２の基準電圧Ｖ２（例えば、負側基準電圧Ｖｐｄ）との大小関係に応じて出力する切り替え制御信号Ｓｓｗの論理レベルを切り替える。つまり、コンパレータ２３ａは、システム制御ロジック２３と同じ動作を行うアナログ回路により実現したものである。

実施の形態５にかかるΔΣＡＤＣ１４ｂでは、システム制御ロジック２３は、コンパレータ２３ａのようなアナログ回路であっても実現できることを説明した。また、コンパレータ２３ａを動作制御回路の一部として設けることで、上位のシステムから変換フェイズの切り替わりを示す信号をもらうことなくΔΣＡＤＣ１４ｃの動作を維持することができる。なお、図１５に示したＤＡＣ２８は、１ビットＤＡＣとマルチビットＤＡＣとのいずれであっても構わない。

実施の形態６
実施の形態６では、実施の形態１にかかるΔΣＡＤＣ１４の変形例となるΔΣＡＤＣ１４ｃについて説明する。実施の形態６では、例えば、ΔΣＡＤＣ１４として、デコーダ２７を内蔵していないディスクリート部品のΔΣＡＤＣを用いて半導体装置１を構成する例について説明する。なお、実施の形態６の説明において実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

図１６に実施の形態６にかかる半導体装置のΔΣＡＤＣ１４ｂのブロック図を示す。図１６に示すように、ΔΣＡＤＣ１４ｃでは、ΔΣＡＤＣチップＣＨＰに、基準電圧入れ替え回路２９及びコンパレータ２３ｂが接続される。ΔΣＡＤＣチップＣＨＰには、ΔΣＡＤＣ１４からデコーダ２７及びシステム制御ロジック２３を除く構成が搭載されている。また、ΔΣＡＤＣチップＣＨＰは、端子Ｔｍ１〜Ｔｍ４を介して外部に設けられる他の構成要素と接続される。基準電圧入れ替え回路２９は、動作制御回路であり、コンパレータ２３ｂの出力信号に応じて、正側基準電圧ＶｐｕをΔΣＡＤＣチップＣＨＰ内のＤＡＣ２８の正側基準電圧入力端子（例えば、端子Ｔｍ２）に入力するのか、ＤＡＣ２８の負側基準電圧入力端子（例えば、端子Ｔｍ３）に入力するのか、を切り替える。また、基準電圧入れ替え回路２９は、コンパレータ２３ｂの出力信号に応じて、負側基準電圧ＶｐｄをΔΣＡＤＣチップＣＨＰ内のＤＡＣ２８の正側基準電圧入力端子に入力するのか、ＤＡＣ２８の負側基準電圧入力端子に入力するのか、を切り替える。また、ΔΣＡＤＣ１４ｃでは、システム制御ロジック２３に替えてコンパレータ２３ｂを有する。このコンパレータ２３ｂは、図１５で説明したコンパレータ２３ａと同じものである。

そして、基準電圧入れ替え回路２９は、スイッチＳＷｐｐ、ＳＷｐｎ、ＳＷｎｐ、ＳＷｎｎを有する。スイッチＳＷｐｐは、正側基準電圧ＶｐｕをＤＡＣ２８の正側基準電圧入力端子に入力するか否かを切り替える。スイッチＳＷｐｎは、正側基準電圧ＶｐｕをＤＡＣ２８の負側基準電圧入力端子に入力するか否かを切り替える。スイッチＳＷｎｐは、負側基準電圧ＶｐｄをＤＡＣ２８の正側基準電圧入力端子に入力するか否かを切り替える。スイッチＳＷｎｎは、負側基準電圧ＶｐｄをＤＡＣ２８の負側基準電圧入力端子に入力するか否かを切り替える。

そして、基準電圧入れ替え回路２９は、コンパレータ２３ｂが出力する切り替え制御信号Ｓｓｗがポジティブ変換フェイズを示している場合、スイッチＳＷｐｐ、ＳＷｎｎをオン、スイッチＳＷｐｎ、ＳＷｎｐをオフにする。一方、基準電圧入れ替え回路２９は、コンパレータ２３ｂが出力する切り替え制御信号Ｓｓｗがネガティブ変換フェイズを示している場合、スイッチＳＷｐｐ、ＳＷｎｎをオフ、スイッチＳＷｐｎ、ＳＷｎｐをオンにする。

実施の形態６にかかるΔΣＡＤＣ１４ｃでは、ΔΣＡＤＣ１４として、ディスクリート部品としてデコーダ２７を含まない状態で完成された部品を用いた場合においても外付け部品として基準電圧入れ替え回路２９及びコンパレータ２３ｂを用いることでΔΣＡＤＣ１４ｃの動作を破綻させることなく、半導体装置１を動作させることができることを説明した。なお、コンパレータ２３ｂに代えてシステム制御ロジック２３を用いることもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

（付記１）
測定対象の抵抗性部品に与える第１の基準電圧と第２の基準電圧の大小関係を周期的に切り替えながら、前記抵抗性部品から得られるアナログ信号をデジタル値により構成される出力データに変換するセンサ制御システムにおいて、前記アナログ信号を前記出力データに変換するアナログデジタル変換回路であって、
前記アナログ信号とフィードバック信号とを加算する加算器と、
前記加算器の出力を平滑化するループフィルタと、
前記ループフィルタの出力信号をデジタル出力値に変換するデジタル変換部と、
前記第１の基準電圧と前記第２の基準電圧を参照し、前記デジタル出力値をアナログ値に変換して前記フィードバック信号を生成するデジタルアナログ変換回路と、
前記第１の基準電圧及び前記第２の基準電圧の大小関係によらず前記デジタル出力値と前記フィードバック信号のアナログ値との対応関係を同一に維持する動作制御回路と、を有するアナログデジタル変換回路。

（付記２）
前記第１の基準電圧として高電位側基準電圧が与えられ、前記第２の基準電圧として低電位側基準電圧が与えられる期間を第１の変換フェイズ、前記第１の基準電圧として前記低電位側基準電圧が与えられ、前記第２の基準電圧として前記高電位側基準電圧が与えられる期間を第２の変換フェイズとした場合、
前記第１の変換フェイズの期間に用いる第１のデコードルールと、前記第２の変換フェイズの期間に用い、前記第１のデコードルールとは互いに反転した関係の出力を行う第２のデコードルールと、を有し、前記デジタル出力値に代えて前記デジタル出力値をデコードすることで得られるフィードバックデジタル値を出力するデコーダを有し、
前記動作制御回路は、前記第１の変換フェイズと前記第２の変換フェイズとの違いに応じて前記デコーダに変換フェイズの種類を示す制御信号を出力する付記１に記載のアナログデジタル変換回路。

（付記３）
前記デジタルアナログ変換回路は、複数のビット値から構成される前記デジタル出力値に基づき前記フィードバック信号を生成する付記１に記載のアナログデジタル変換回路。

（付記４）
前記第１の基準電圧として高電位側基準電圧が与えられ、前記第２の基準電圧として低電位側基準電圧が与えられる期間を第１の変換フェイズ、前記第１の基準電圧として前記低電位側基準電圧が与えられ、前記第２の基準電圧として前記高電位側基準電圧が与えられる期間を第２の変換フェイズとした場合、
前記動作制御回路は、
前記第１の変換フェイズと前記第２の変換フェイズのいずれの期間においても、前記デジタルアナログ変換回路に与える基準電圧の大小関係に電圧値に変化が生じないように、前記第１の基準電圧と前記第２の基準電圧の大小関係に基づき前記第１の基準電圧と前記第２の基準電圧を前記デジタルアナログ変換回路に伝達する経路を切り替える付記１に記載のアナログデジタル変換回路。

（付記５）
前記デジタル出力値に対してフィルタ処理を施すデジタルフィルタと、
前記デジタルフィルタで処理された前記デジタル出力値に基づき前記アナログ信号のアナログ値の大きさに応じたデジタルコードを含む出力データを生成する出力ロジック回路と、
を更に有する付記１に記載のアナログデジタル変換回路。

（付記６）
前記第１の基準電圧として高電位側基準電圧が与えられ、前記第２の基準電圧として低電位側基準電圧が与えられる期間を第１の変換フェイズ、前記第１の基準電圧として前記低電位側基準電圧が与えられ、前記第２の基準電圧として前記高電位側基準電圧が与えられる期間を第２の変換フェイズとした場合、
前記第１の変換フェイズにおいて出力される第１の出力データと、前記第２の変換フェイズにおいて出力される第２の出力データと、の平均値に基づき前記センサ抵抗の抵抗値を算出する演算回路を更に有する付記５に記載のアナログデジタル変換回路。

１〜３ 半導体装置
１０ リファレンス電圧生成回路
１１ オペアンプ
１２ オペアンプ
１３ プリバッファ
１４、１４ａ〜１４ｃ ΔΣＡＤＣ
１５ スイッチ制御回路
１６ バイパス回路
１７ オペアンプ
２０、２０ａ〜２０ｃ ＡＤＣコア
２１ａ デジタルフィルタ
２１ｂ 出力ロジック回路
２１ｃ 通信インタフェース回路
２２ ＭＣＵ
２３ システム制御ロジック
２３ａ、２３ｂ コンパレータ
２４ 加算器
２５ ループフィルタ
２６ アナログデジタル変換回路
２７、２７ａ デコーダ
２８、２８ａ ＤＡＣ
２９ 基準電圧入れ替え回路
３０ａ〜３０ｄ マルチプレクサ
３１ バッファ
３２ 減算回路
３３ バッファ
３４ オペアンプ
Ｒｒｅｆ 基準抵抗
Ｒｔｈ センサ抵抗
Ｒ１ 入力抵抗
Ｃ１、Ｃ２、Ｃ３ コンデンサ
ＳＷ１〜ＳＷ４ スイッチ
Ｖ１ 第１の基準電圧
Ｖ２ 第２の基準電圧
Ｖｐ 高電位側基準電圧
Ｖｎ 低電位側基準電圧
ＣＨＰ ΔΣＡＤＣチップ

Claims (19)

1. 基準抵抗の一端が接続される第１の端子と、
   前記基準抵抗の他端が接続される第２の端子と、
   前記第２の端子と接続され、かつ、センサ抵抗の一端及び第１のコンデンサの一端が接続される第３の端子と、
   前記センサ抵抗の他端及び第２のコンデンサの他端が接続される第４の端子と、
   前記第１の端子に第１の基準電圧を出力する第１のバッファと、
   前記第４の端子に第２の基準電圧を出力する第２のバッファと、
   前記第３の端子を介して入力される入力電圧を増幅してアナログ信号を生成するプリバッファと、
   前記第１の基準電圧及び前記第２の基準電圧を参照し、前記アナログ信号をデジタル値に変換して、前記アナログ信号の信号レベルを示すデジタルコードを含む出力データを出力するアナログデジタル変換回路と、を有し、
   前記第１の基準電圧は、高電位側基準電圧と低電位側基準電圧との一方に電圧値が時分割で切り替えられ、
   前記第２の基準電圧は、高電位側基準電圧と低電位側基準電圧との他方に電圧値が時分割で切り替えられ、
   前記アナログデジタル変換回路は、
   前記第１の基準電圧として前記高電位側基準電圧が与えられ、前記第２の基準電圧として前記低電位側基準電圧が与えられる第１の変換フェイズで得られる第１の出力データと、
   前記第１の基準電圧として前記低電位側基準電圧が与えられ、前記第２の基準電圧として前記高電位側基準電圧が与えられる第２の変換フェイズで得られる第２の出力データと、
   を前記出力データとして出力し、
   前記第１の出力データと前記第２の出力データは、前記センサ抵抗の抵抗値の算出に用いられる半導体装置。
2. 前記第１のバッファの反転端子と出力端子とを接続する帰還配線に挿入される第１のスイッチと、
   前記第１のバッファの反転端子と前記第３の端子との間に設けられる第２のスイッチと、
   前記第１のスイッチ及び前記第２のスイッチの開閉状態を制御するスイッチ制御回路と、を有し、
   前記スイッチ制御回路は、
   前記第１の基準電圧及び前記第２の基準電圧として与えられる電圧値が切り替えられたあとの第１のプリチャージ期間に前記第１のスイッチをオフ、前記第２のスイッチをオンとし、
   前記第１のプリチャージ期間終了後は、前記第１のスイッチをオン、前記第２のスイッチをオフとする請求項１に記載の半導体装置。
3. 第１の基準電圧として高電位側基準電圧と低電位側基準電圧の一方を出力し、第２の基準電圧として前記高電位側基準電圧と前記低電位側基準電圧の他方を出力し、前記第１の基準電圧として出力する電圧及び前記第２の基準電圧として出力する電圧を時分割で切り替えるリファレンス電圧生成回路を有する請求項１に記載の半導体装置。
4. 前記第３の端子と前記プリバッファとを接続する入力配線に設けられる入力抵抗と、
   第３のコンデンサの一端が接続され、前記第３のコンデンサの他端を前記入力抵抗と前記プリバッファの入力端子とを接続する配線に接続する第５の端子と、
   前記入力抵抗を一時的にバイパスする経路を構成するバイパス回路と、を有し、
   前記バイパス回路は、
   前記入力抵抗に並列に接続される第３のスイッチと、
   前記入力抵抗の前記第３の端子側の端子に反転端子が接続され、正転端子が前記入力抵抗の前記プリバッファ側の端子に接続されるオペアンプと、
   前記オペアンプの出力端子と、前記オペアンプの正転端子との間に接続される第４のスイッチと、を有し、
   前記スイッチ制御回路は、
   前記第１のプリチャージ期間に前記第３のスイッチをオフ、前記第４のスイッチをオンとし、
   前記第１のプリチャージ期間の直後に設定される第２のプリチャージ期間において、前記第１のスイッチ、前記第３のスイッチをオン、前記第２のスイッチ及び前記第４のスイッチをオフとし、
   前記第２のプリチャージ期間終了後は、前記第１のスイッチをオン、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチをオフとする請求項２に記載の半導体装置。
5. 前記センサ抵抗は、複数のセンサ抵抗を含み、
   前記第３の端子及び前記第４の端子は、前記複数のセンサ抵抗に対応した個数が設けられ、
   前記複数のセンサ抵抗の何れか１つを時分割で選択して、選択した前記センサ抵抗から得られる前記入力電圧を前記プリバッファに伝達するマルチプレクサを有する請求項１に記載の半導体装置。
6. 前記第１の基準電圧から前記マルチプレクサのオン抵抗に起因して生じる誤差電圧を減算して、第３の基準電圧を生成し、前記第３の基準電圧を前記第１の基準電圧に代えて前記アナログデジタル変換回路に与える減算回路を有する請求項５に記載の半導体装置。
7. 前記アナログデジタル変換回路は、
   前記アナログ信号とフィードバック信号とを加算する加算器と、
   前記加算器の出力を平滑化するループフィルタと、
   前記ループフィルタの出力信号をデジタル出力値に変換するデジタル変換部と、
   前記デジタル出力値をデコードしてフィードバックデジタル値を出力するデコーダと、
   前記第１の基準電圧と前記第２の基準電圧を参照し、前記フィードバックデジタル値をアナログ値に変換して前記フィードバック信号を生成するデジタルアナログ変換回路と、を有し、
   前記デコーダは、前記第１の変換フェイズの期間に用いる第１のデコードルールと、前記第２の変換フェイズの期間に用いる第２のデコードルールと、を有し、前記第１のデコードルールと前記第２のデコードルールは、互いに出力結果が反転する関係を有する請求項１に記載に半導体装置。
8. 前記デジタルアナログ変換回路は、複数のビット値から構成される前記フィードバックデジタル値に基づき前記フィードバック信号を生成する請求項７に記載の半導体装置。
9. 前記第１の基準電圧と前記第２の基準電圧の大小関係に基づき前記デコーダが適用するデコードルールを指定するデコード制御回路を有する請求項７に記載の半導体装置。
10. 前記デジタル出力値に対してフィルタ処理を施すデジタルフィルタと、
    前記デジタルフィルタで処理された前記デジタル出力値に基づき前記アナログ信号のアナログ値の大きさに応じたデジタルコードを含む出力データを生成する出力ロジック回路と、
    を更に有する請求項７に記載の半導体装置。
11. 前記第１の変換フェイズにおいて出力される前記第１の出力データと、前記第２の変換フェイズにおいて出力される前記第２の出力データと、の平均値に基づき前記センサ抵抗の抵抗値を算出する演算回路を更に有する請求項１０に記載の半導体装置。
12. 前記アナログデジタル変換回路は、
    前記アナログ信号とフィードバック信号とを加算する加算器と、
    前記加算器の出力を平滑化するループフィルタと、
    前記ループフィルタの出力信号をデジタル出力値に変換するデジタル変換部と、
    前記第１の基準電圧と前記第２の基準電圧を参照し、前記デジタル出力値をアナログ値に変換して前記フィードバック信号を生成するデジタルアナログ変換回路と、
    前記第１の変換フェイズと前記第２の変換フェイズのいずれの期間においても、前記デジタルアナログ変換回路に与える基準電圧の大小関係に電圧値に変化が生じないように、前記第１の基準電圧と前記第２の基準電圧の大小関係に基づき前記第１の基準電圧と前記第２の基準電圧を前記デジタルアナログ変換回路に伝達する経路を切り替える基準電圧入れ替え回路と、を有する請求項１に記載の半導体装置。
13. 前記デジタル出力値に対してフィルタ処理を施すデジタルフィルタと、
    前記デジタルフィルタで処理された前記デジタル出力値に基づき前記アナログ信号のアナログ値の大きさに応じたデジタルコードを含む出力データを生成する出力ロジック回路と、
    を更に有する請求項１２に記載の半導体装置。
14. 前記第１の変換フェイズにおいて出力される前記第１の出力データと、前記第２の変換フェイズにおいて出力される前記第２の出力データと、の平均値に基づき前記センサ抵抗の抵抗値を算出する演算回路を更に有する請求項１３に記載の半導体装置。
15. 直列に接続される第１の抵抗と第２の抵抗との接続点の電圧が入力されるアナログデジタル変換回路と、
    前記アナログデジタル変換回路の出力データから、前記第２の抵抗の抵抗値を算出する演算部と、を有し、
    前記アナログデジタル変換回路は、
    前記第１の抵抗に第１の基準電圧を与え、前記第２の抵抗に前記第１の基準電圧よりも低い第２の基準電圧を与える第１の変換フェイズにおいて第１の出力データを出力し、
    前記第１の抵抗に前記第２の基準電圧を与え、前記第２の抵抗に前記第１の基準電圧を与える第２の変換フェイズにおいて第２の出力データを出力し、
    前記演算部は、前記第１の出力データと前記第２の出力データとの平均値に基づき前記第２の抵抗の抵抗値を算出する半導体装置。
16. 前記第１の抵抗と前記第２の抵抗との接続点と、前記アナログデジタル変換回路との間に設けられるプリバッファを更に有する請求項１５に記載の半導体装置。
17. 前記アナログデジタル変換回路は、
    第１の基準電圧入力端子と第２の基準電圧入力端子とに与えられる電圧を参照して動作するデジタルアナログ変換回路と、
    前記アナログデジタル変換回路への入力信号と前記デジタルアナログ変換回路との出力信号とを加算する加算器と、
    前記加算器の出力信号をデジタル値に変換する比較部と、
    前記比較部が出力するデジタル出力値を所定のルールに基づき変換して前記デジタルアナログ変換回路に出力するデコーダと、を有し、
    前記第１の変換フェイズにおいては、前記第１の基準電圧入力端子に前記第１の基準電圧が与えられ、前記第２の基準電圧入力端子に前記第２の基準電圧が与えられ、前記デコーダは、前記デジタル出力値をそのまま出力し、
    前記第２の変換フェイズにおいては、前記第１の基準電圧入力端子に前記第２の基準電圧が与えられ、前記第２の基準電圧入力端子に前記第１の基準電圧が与えられ、前記デコーダは、前記デジタル出力値を反転して出力する請求項１５に記載の半導体装置。
18. 前記第１の基準電圧と前記第２の基準電圧の一方を第１のノードから出力し、前記第１の基準電圧との基準電圧と前記第２の基準電圧の他方を第２のノードから出力するリファレンス電圧生成回路と、
    前記第１のノードの電圧を前記第１の抵抗に出力する第１のバッファと、
    前記第２のノードの電圧を前記第２の抵抗に出力する第２のバッファと、を有し、
    前記リファレンス電圧生成回路は、前記第１のノード及び第２のノードから出力する基準電圧を時分割で切り替える請求項１５に記載の半導体装置。
19. 前記第１のバッファの帰還配線に設けられる第１のスイッチと、
    前記第１の抵抗と前記第２の抵抗の接続点から前記アナログデジタル変換回路を接続する入力配線と、前記第１のバッファの反転端子と、の間に設けられる第２のスイッチと、
    前記第１のスイッチ及び前記第２のスイッチの開閉状態を制御するスイッチ制御回路と、を有し、
    前記スイッチ制御回路は、
    前記第１の基準電圧及び前記第２の基準電圧として与えられる電圧値が切り替えられたあとの第１のプリチャージ期間に前記第１のスイッチをオフ、前記第２のスイッチをオンとし、
    前記第１のプリチャージ期間終了後は、前記第１のスイッチをオン、前記第２のスイッチをオフとする請求項１８に記載の半導体装置。

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