TWI720285B

TWI720285B - 電壓產生裝置及其校準方法

Info

Publication number: TWI720285B
Application number: TW107104371A
Authority: TW
Inventors: 王偉; 費曉冬
Original assignee: 智原科技股份有限公司
Priority date: 2018-01-16
Filing date: 2018-02-07
Publication date: 2021-03-01
Also published as: CN110045778B; US10268226B1; CN110045778A; TW201933020A

Abstract

一種電壓產生裝置及其校準方法。該電壓產生裝置包括能隙電路、穩壓器電路以及校準電路。能隙電路提供能隙電壓。穩壓器電路依據能隙電壓來對應產生輸出電壓。於校準期間的第一階段，校準電路檢測能隙電壓，並且依照能隙電壓對應設定能隙電路中的至少一個電阻的阻值。於校準期間的第二階段，校準電路檢測輸出電壓，並且依照輸出電壓對應設定穩壓器電路中的至少一個電阻的阻值。

Description

電壓產生裝置及其校準方法

本發明是有關於一種參考電壓電路，且特別是有關於一種電壓產生裝置及其校準方法。

在許多電子電路中，往往需要穩定且精準的參考電壓。能隙（BandGap或energy gap）電路被廣泛應用於電子電路中，以提供參考電壓。

本發明提供一種電壓產生裝置及其校準方法，以提供穩定且精準的輸出電壓。

本發明的實施例提供一種電壓產生裝置。該電壓產生裝置包括能隙電路、穩壓器（regulator）電路以及校準電路。能隙電路包含斬波放大器（Chopper Amplifier）與至少一個能隙電路電阻。能隙電路用以提供能隙電壓。穩壓器電路耦接至能隙電路，以接收能隙電壓。穩壓器電路可以依據能隙電壓來對應產生輸出電壓。穩壓器電路包含至少一個穩壓器電阻。校準電路耦接至能隙電路，以接收能隙電壓。校準電路耦接至穩壓器電路，以接收輸出電壓。於校準期間的第一階段，校準電路檢測能隙電壓，並且依照能隙電壓對應設定該能隙電路電阻中的至少一個電阻的阻值。於校準期間的第二階段，校準電路檢測輸出電壓，並且依照輸出電壓對應設定該穩壓器電阻中的至少一個電阻的阻值。

本發明的實施例還提供一種電壓產生裝置的校準方法。該校準方法包括：由能隙電路提供能隙電壓，其中該能隙電路包含斬波放大器與至少一個能隙電路電阻；於校準期間的第一階段，由校準電路檢測能隙電壓，並且依照能隙電壓對應設定該能隙電路電阻中的至少一個電阻的阻值；由穩壓器電路依據能隙電壓來對應產生輸出電壓，其中穩壓器電路包含至少一個穩壓器電阻；以及於校準期間的第二階段，由校準電路檢測輸出電壓，並且依照輸出電壓對應設定該穩壓器電阻中的至少一個電阻的阻值。

基於上述，本發明諸實施例該電壓產生裝置及其校準方法，其於校準期間先校準能隙電路的電阻，然後才校準穩壓器電路的電阻。該電壓產生裝置採用了具有斬波放大器的能隙電路來提供穩定且精準的能隙電壓，以及採用了穩壓器電路來提供驅動能力。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在本案說明書全文(包括申請專利範圍)中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

爲了提高電壓產生裝置的輸出電壓的精確度，減小溫度漂移，下述諸實施例提供了對調整校準（trimming calibration）方式的改進。在測試期間（校準期間），下述諸實施例該校準方法在兩個階段進行兩次量測與兩次調整（trimming），即可校準製程偏移和偏移量變化（offset variation），節省時間成本。

在一些實施例中，於校準期間的第一階段使用了時脈（Clock）信號，而在校準期間的第二階段與正常操作期間都不使用時脈信號，因此在校準期間的第二階段與正常操作期間中不會有週期性雜訊（noise）疊加在輸出電壓上。

圖1是依照本發明的一實施例所繪示的一種電壓產生裝置100的電路方塊（circuit block）示意圖。電壓產生裝置100包括能隙（band gap或energy gap）電路110、穩壓器（regulator）電路120以及校準電路130。能隙電路110可以提供能隙電壓VBG。能隙電路110包含斬波放大器（Chopper Amplifier）111與至少一個能隙電路電阻。於圖1所示實施例中，該能隙電路電阻包括第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4。第二電阻R2的第一端耦接至第一電阻R1的第一端。第一電阻R1的第二端耦接至斬波放大器111的第一輸入端。第二電阻R2的第二端耦接至斬波放大器111的第二輸入端。第三電阻R3的第一端耦接至第一電阻R1的第二端。第四電阻R4的第一端耦接至斬波放大器111的輸出端。第四電阻R4的第二端耦接至第一電阻R1的第一端與第二電阻R2的第一端。

圖1所示第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4可以是可變電阻。該可變電阻的實施方式可以依照設計需求來決定。舉例來說，第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4可以是習知的可變電阻或是其他可變電阻元件/電路。校準電路130可以輸出阻值調整命令CR1、CR2、CR3與CR4來分別控制/設定第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4的阻值。

依照設計需求，第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4中的一個或多個可以改用定電阻。舉例來說，在其他實施例中，第一電阻R1、第二電阻R2與第四電阻R4可以是可變電阻，而第三電阻R3可以是定電阻。相對應地，阻值調整命令CR3可以被省略。或者，在其他實施例中，第四電阻R4可以是可變電阻，而第一電阻R1、第二電阻R2與第三電阻R3可以是定電阻。相對應地，阻值調整命令CR1、CR2與CR3可以被省略。

於圖1所示實施例中，能隙電路110還包括第一電晶體Q1、第二電晶體Q2以及低通濾波電路112。第一電晶體Q1的第一端（例如射極）耦接至第三電阻R3的第二端。第一電晶體Q1的第二端（例如集極）與控制端（例如基極）耦接至參考電壓GND。第二電晶體Q2的第一端（例如射極）耦接至第二電阻R2的第二端。第二電晶體Q2的第二端（例如集極）與控制端（例如基極）耦接至參考電壓GND。低通濾波電路112的輸入端耦接至斬波放大器111的輸出端。低通濾波電路112的輸出端輸出能隙電壓VBG給穩壓器電路120。

該斬波放大器111的實施方式可以依照設計需求來決定。舉例來說，斬波放大器111可以是習知的斬波放大器或是其他斬波放大元件/電路。於圖1所示實施例中，斬波放大器111包括路由電路111a以及運算放大器111b。路由電路111a具有第一輸入端in1、第二輸入端in2、第一輸出端out1、第二輸出端out2與控制端。路由電路111a的控制端耦接至校準電路130，以接收時脈信號CLK。當時脈信號CLK為第一邏輯準位（例如低邏輯準位）時，路由電路111a的第一輸入端in1電性連接至路由電路111a的第一輸出端out1，以及路由電路111a的第二輸入端in2電性連接至路由電路111a的第二輸出端out2。當時脈信號CLK為第二邏輯準位（例如高邏輯準位）時，路由電路111a的第一輸入端in1電性連接至路由電路111a的第二輸出端out2以及路由電路111a的第二輸入端in2電性連接至路由電路111a的第一輸出端out1。運算放大器111b的第一輸入端耦接至路由電路111a的第一輸出端out1。運算放大器111b的第二輸入端耦接至路由電路111a的第二輸出out2，運算放大器111b的輸出端作為斬波放大器111的輸出端。

該低通濾波電路112的實施方式可以依照設計需求來決定。舉例來說，低通濾波電路112可以是習知的低通濾波電路或是其他低通濾波元件/電路。於圖1所示實施例中，低通濾波電路112包括電阻R7與電容C1。電阻R7的第一端耦接至斬波放大器111的輸出端。電阻R7的第二端輸出能隙電壓VBG給穩壓器電路120。電容C1的第一端耦接至電阻R7的第二端。電容C1的第二端耦接至參考電壓GND。

於圖1所示實施例中，穩壓器電路120耦接至能隙電路110，以接收能隙電壓VBG。藉由使用輸入電壓VIN的電能，穩壓器電路120可以依據能隙電壓VBG來對應產生輸出電壓VOUT。該穩壓器電路120的實施方式可以依照設計需求來決定。舉例來說，穩壓器電路120可以是習知的穩壓器電路或是其他穩壓元件/電路。

穩壓器電路120包含至少一個穩壓器電阻。於圖1所示實施例中，該穩壓器電阻包括電阻R5與電阻R6。電阻R6的第一端耦接至電阻R5的第一端。電阻R6的第二端耦接至參考電壓GND。圖1所示電阻R5與電阻R6可以是可變電阻。該可變電阻的實施方式可以依照設計需求來決定。舉例來說，電阻R5與電阻R6可以是習知的可變電阻或是其他可變電阻元件/電路。校準電路130可以輸出阻值調整命令CR5與CR6來分別控制/設定電阻R5與電阻R6的阻值。

依照設計需求，電阻R5與電阻R6中的一個或多個可以改用定電阻。舉例來說，在其他實施例中，電阻R5可以是可變電阻，而電阻R6可以是定電阻。相對應地，阻值調整命令CR6可以被省略。或者，在其他實施例中，電阻R6可以是可變電阻，而電阻R5可以是定電阻。相對應地，阻值調整命令CR5可以被省略。

穩壓器電路120還包括誤差放大器（error amplifier）121以及功率電晶體（power transistor）122。誤差放大器121的第一輸入端（例如反相輸入端）耦接至能隙電路110的輸出端，以接收能隙電壓VBG。誤差放大器121的第二輸入端（例如非反相輸入端）耦接至電阻R5的第一端與電阻R6的第一端。功率電晶體122的第一端（例如源極）耦接至輸入電壓VIN。功率電晶體122的控制端（例如閘極）耦接至誤差放大器121的輸出端。功率電晶體122的第二端（例如汲極）耦接至電阻R5的第二端。功率電晶體122的第二端的電壓為輸出電壓VOUT。

校準電路130耦接至能隙電路110以接收能隙電壓VBG。校準電路130耦接至穩壓器電路120，以接收輸出電壓VOUT。於校準期間的第一階段，校準電路130檢測能隙電壓VBG，並且依照能隙電壓VBG對應地設定該能隙電路電阻（圖1所示R1、R2、R3與/或R4）中的至少一個電阻的阻值。於校準期間的第二階段，校準電路130檢測輸出電壓VOUT，並且依照輸出電壓VOUT對應地設定該穩壓器電阻（圖1所示R5與/或R6）中的至少一電阻的阻值。

圖2是依照本發明的一實施例所繪示的一種電壓產生裝置的校準方法的流程示意圖。請參照圖1與圖2，於步驟S210中，能隙電路110可以提供能隙電壓VBG給穩壓器電路120。該能隙電路110包含斬波放大器111與至少一個能隙電路電阻（例如圖1所示R1、R2、R3與/或R4）。於校準期間的第一階段（步驟S220），校準電路130可以提供時脈信號CLK給斬波放大器111，同時校準電路130可以檢測能隙電壓VBG。該時脈信號CLK的作用比（duty cycle）可以依照設計需求來決定。舉例來說，時脈信號CLK的作用比可以是50%或是其他比例值。此時，能隙電壓VBG只受制程漂移的影響。

依照能隙電壓VBG，校準電路130可以於校準期間的第一階段（步驟S220）對應設定該能隙電路電阻中的至少一個電阻的阻值。在此以電阻R4作為說明範例。其他電阻R1、R2與/或R3可以參照電阻R4的相關說明來類推。在一些實施例中，多晶矽熔絲（poly fuse）、電子熔絲（efuse）或其他方式可以被利用去控制/設定電阻R4的阻值。在另一些實施例中，由正反器（flip-flop）、中央處理器（Central Processing Unit，CPU）或是微控制器（Microcontroller Unit，MCU）去控制邏輯位元（logic bits），以控制/設定電阻R4的阻值。

於校準期間的第一階段（步驟S220），校準電路130可以檢測能隙電壓VBG而獲得目前檢測值。能隙電壓VBG=

。根據此公式，電阻R4的改變量ΔR4會導致能隙電壓VBG的改變量ΔVBG=

。比較了能隙電壓VBG的理想值（設計目標值）VBGi與此時刻的目前檢測值可以獲得二者的差ΔVBG。依據改變量ΔVBG可以反推電阻R4的阻值的改變量ΔR4。在此將一個ΔR4與一個ΔVBG的對應關係稱之為能隙電壓調整步階（trimming step）。電阻R4的解析度越細，則能隙電壓VBG的調整步階越多，使得能隙電壓VBG的目前檢測值可以越接近理想值（設計目標值）VBGi。在第一階段（步驟S220）完成後，能隙電壓VBG的溫度係數會變好。

在一些實施例中，校準電路130可以配置有查找表（look up table）。校準電路130可以依據能隙電壓VBG的目前檢測值而在該查照表中獲得電阻R4的阻值設定資訊，然後依此阻值設定資訊利用阻值調整命令CR4去控制/設定電阻R4的阻值。在另一些實施例中，校準電路130可以配置有計算電路。校準電路130的該計算電路可以計算能隙電壓VBG的目前檢測值而獲得電阻R4的阻值設定資訊，然後依此阻值設定資訊利用阻值調整命令CR4去控制/設定電阻R4的阻值。

於步驟S230中，穩壓器電路120可以依據能隙電壓VBG來對應產生輸出電壓VOUT。穩壓器電路120包含至少一個穩壓器電阻（例如圖1所示R5與/或R6）。於校準期間的第二階段（步驟S240），校準電路130不提供時脈信號CLK給斬波放大器111，同時校準電路130可以檢測輸出電壓VOUT。所謂「不提供時脈信號CLK」，舉例而言，校準電路130可以將時脈信號CLK的電壓準位保持於高邏輯準位。在另一些實施例中，校準電路130可以於校準期間的第二階段（步驟S240）將時脈信號CLK的電壓準位保持於低邏輯準位。在「不提供時脈信號CLK」的情況下，能隙電壓VBG不再有時脈信號CLK所導致的雜訊，因此輸出電壓VOUT亦不會有時脈信號CLK所導致的雜訊。

於校準期間的第二階段（步驟S240），校準電路130可以檢測輸出電壓VOUT而獲得目前檢測值，並且依照輸出電壓VOUT對應控制/設定該穩壓器電阻（例如圖1所示R5與/或R6）中的至少一個電阻的阻值。在此以電阻R5作為說明範例。其他電阻R6可以參照電阻R5的相關說明來類推。在一些實施例中，多晶矽熔絲（poly fuse）、電子熔絲（efuse）或其他方式可以被利用去控制/設定電阻R5的阻值。在另一些實施例中，由正反器（flip-flop）、中央處理器（Central Processing Unit，CPU）或是微控制器（Microcontroller Unit，MCU）去控制邏輯位元（logic bits），以控制/設定電阻R5的阻值。

於校準期間的第二階段（步驟S240），校準電路130可以檢測輸出電壓VOUT而獲得目前檢測值。輸出電壓VOUT = VBG*(1 + R5/R6) + (1 + R5/R6)*V_OFF2 ，亦即VOUT = VBG*(1 + R5/R6) + (1 + R5/R6)*V_OFF1 + V_OFF2 ，其中V_OFF1 為運算放大器111b的偏移量，而V_OFF2 為誤差放大器121的偏移量。根據此公式，電阻R5的改變量∆R5會導致輸出電壓VOUT的改變量為∆VOUT = (∆R5/R6)*VBG + (∆R5/R6)*V_OFF1 + (∆R5/R6)*V_OFF2 。一般而言，VBG約為1.2 V，而偏移量（offset）約為幾個（或十幾個）mV，所以他們差兩個數量級（order）。因此，上述式子可以簡化為∆VOUT ≈ (∆R5/R6)*VBG。比較了輸出電壓VOUT的理想值（設計目標值）與此時刻的目前檢測值可以獲得二者的差∆VOUT。依據改變量∆VOUT可以反推電阻R5的阻值的改變量∆R5。在此將一個∆R5與一個∆VOUT的對應關係稱之為輸出電壓調整步階。電阻R5的解析度越細，輸出電壓VOUT的調整步階越多，使得輸出電壓VOUT的目前檢測值可以越接近近理想值（設計目標值）。通過第二階段（步驟S240）對電阻R5做調整（trimming），運算放大器111b的偏移量V_OFF1 與誤差放大器121的偏移量V_OFF2 對輸出電壓VOUT精度的影響可以被校正。

以上所有步驟可以操作在常溫下，不需要改變溫度環境。在結束校準期間後，系統可以進入正常操作期間。於正常操作期間，校準電路130不提供時脈信號CLK給斬波放大器111。在「不提供時脈信號CLK」的情況下，輸出電壓VOUT不會有時脈信號CLK所導致的雜訊。

圖3是依照本發明的另一實施例所繪示的一種電壓產生裝置300的電路方塊示意圖。電壓產生裝置300包括能隙電路310、穩壓器電路120以及校準電路130。圖3所示穩壓器電路120以及校準電路130可以參照圖1與圖2的相關說明，故不再贅述。於圖3所示實施例中，能隙電路310包含斬波放大器111與至少一個能隙電路電阻。於圖3所示實施例中，該能隙電路電阻包括第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4。能隙電路110還包括第一電晶體Q1以及第二電晶體Q2。圖3所示能隙電路310、電阻R1～R4、電晶體Q1～Q2以及斬波放大器111可以參照圖1與圖2所示能隙電路110、電阻R1～R4、電晶體Q1～Q2以及斬波放大器111的相關說明，故不再贅述。於圖3所示實施例中，斬波放大器111的輸出端可以作為能隙電路310的輸出端，以提供能隙電壓VBG給穩壓器電路120。

圖4是依照本發明的一實施例明圖1所示校準電路130的電路方塊示意圖。於圖4所示實施例中，校準電路130包括電壓比較器131、計數器132、暫存器（register）133、邏輯控制電路134以及時脈控制電路135。電壓比較器131的第一輸入端（例如非反相輸入端）耦接至能隙電路110的輸出端，以接收能隙電壓VBG。電壓比較器131的第二輸入端（例如反相輸入端）接收參考電壓。該參考電壓可以依照設計需求來決定。舉例來說，該參考電壓可以是能隙電壓VBG的理想值（設計目標值）VBGi。電壓比較器131可以比較能隙電壓VBG與該參考電壓，而電壓比較器131的輸出端輸出比較結果給暫存器133以及時脈控制電路135。

計數器132可以計數時脈CLK，以及輸出計數值給暫存器133。暫存器133內部具有儲存結果，並且將該儲存結果提供給邏輯控制電路134。暫存器133耦接至計數器132，以接收計數值。暫存器133耦接至電壓比較器131，以接收比較結果。當該比較結果為第一邏輯態（例如低邏輯準位）時，表示能隙電壓VBG尚未吻合理想值（設計目標值）VBGi，所以暫存器133以計數器132的計數值來更新該儲存結果。當該比較結果為第二邏輯態（例如高邏輯準位）時，表示能隙電壓VBG已吻合理想值（設計目標值）VBGi，所以暫存器133不更新該儲存結果。

邏輯控制電路134耦接至暫存器133，以接收該儲存結果。邏輯控制電路134可以依照暫存器133的該儲存結果來對應調整阻值調整命令CR4，並將阻值調整命令CR4輸出給該能隙電路電阻中的至少一電阻R4，以設定電阻R4的阻值。

時脈控制電路135的輸入端接收時脈CLK。時脈控制電路135的輸出端耦接至斬波放大器111。時脈控制電路135的控制端耦接至電壓比較器131的輸出端，以接收比較結果。當比較結果為第一邏輯態（例如低邏輯準位）時，表示能隙電壓VBG尚未吻合理想值（設計目標值）VBGi，所以時脈控制電路135將時脈CLK提供給斬波放大器111。當比較結果為第二邏輯態（例如高邏輯準位）時，表示能隙電壓VBG已吻合理想值（設計目標值）VBGi，所以時脈控制電路135不將時脈CLK提供給斬波放大器111。

值得注意的是，在不同的應用情境中，校準電路130的相關功能可以利用一般的編程語言（programming languages，例如C或C++）、硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為軟體、韌體或硬體。可執行該相關功能的編程語言可以被佈置為任何已知的計算機可存取媒體（computer-accessible medias），例如磁帶（magnetic tapes）、半導體（semiconductors）記憶體、磁盤（magnetic disks）或光盤（compact disks，例如CD-ROM或DVD-ROM），或者可通過互聯網（Internet）、有線通信（wired communication）、無線通信（wireless communication）或其它通信介質傳送該編程語言。該編程語言可以被存放在計算機的可存取媒體中，以便於由計算機的處理器來存取/執行該軟體（或韌體）的編程碼（programming codes）。對於硬體實現，一或多個控制器、微控制器、微處理器、特殊應用積體電路（Application-specific integrated circuit, ASIC）、數位訊號處理器（digital signal processor, DSP）、場可程式邏輯閘陣列（Field Programmable Gate Array, FPGA）及/或其他處理單元中的各種邏輯區塊、模組和電路可以被用於實現或執行本文實施例該功能。另外，本發明的裝置和方法可以通過硬體和軟體的組合來實現。

綜上所述，本發明諸實施例該電壓產生裝置及其校準方法，其於校準期間的第一階段先校準能隙電路的電阻，然後才於校準期間的第二階段校準穩壓器電路的電阻。該電壓產生裝置採用了具有斬波放大器的能隙電路來提供穩定且精準的能隙電壓，以及採用了穩壓器電路來提供驅動能力。於校準期間的第二階段與正常操作期間都不提供時脈信號給斬波放大器，因此可以消除斬波放大器的時脈雜訊（開關雜訊）。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧電壓產生裝置110‧‧‧能隙電路111‧‧‧斬波放大器111a‧‧‧路由電路111b‧‧‧運算放大器112‧‧‧低通濾波電路120‧‧‧穩壓器電路121‧‧‧誤差放大器122‧‧‧功率電晶體130‧‧‧校準電路131‧‧‧電壓比較器132‧‧‧計數器133‧‧‧暫存器134‧‧‧邏輯控制電路135‧‧‧時脈控制電路300‧‧‧電壓產生裝置C1‧‧‧電容CLK‧‧‧時脈信號CR1～CR6‧‧‧阻值調整命令GND‧‧‧參考電壓

Q1~Q2:電晶體

R1~R7:電阻

S210~S240:步驟

VBG:能隙電壓

VBGi:理想值(設計目標值)

VIN:輸入電壓

VOUT:輸出電壓

圖1是依照本發明的一實施例所繪示的一種電壓產生裝置的電路方塊（circuit block）示意圖。圖2是依照本發明的一實施例所繪示的一種電壓產生裝置的校準方法的流程示意圖。圖3是依照本發明的另一實施例所繪示的一種電壓產生裝置的電路方塊示意圖。圖4是依照本發明的一實施例明圖1所示校準電路的電路方塊示意圖。

S210~S240‧‧‧步驟

Claims

一種電壓產生裝置，包括：一能隙電路，包含一斬波放大器、至少一能隙電路電阻、一第一電晶體與一第二電晶體，用以提供一能隙電壓；一穩壓器電路，耦接至該能隙電路以接收該能隙電壓，用以依據該能隙電壓來對應產生一輸出電壓，其中該穩壓器電路包含至少一穩壓器電阻；一校準電路，耦接至該能隙電路以接收該能隙電壓，耦接至該穩壓器電路以接收該輸出電壓，其中於一校準期間的一第一階段，該校準電路檢測該能隙電壓並且依照該能隙電壓對應設定該至少一能隙電路電阻中的至少一電阻的阻值；於該校準期間的一第二階段，該校準電路檢測該輸出電壓並且依照該輸出電壓對應設定該至少一穩壓器電阻中的至少一電阻的阻值；其中該至少一穩壓器電阻包括一第一電阻與一第二電阻，該第二電阻的一第一端耦接至該第一電阻的一第一端，該第二電阻的一第二端耦接至一參考電壓，該穩壓器電路還包括：一誤差放大器，具有一第一輸入端耦接至該能隙電路的一輸出端以接收該能隙電壓，其中該誤差放大器的一第二輸入端耦接至該第一電阻的該第一端；以及一功率電晶體，具有一第一端耦接至一輸入電壓，其中該功率電晶體的一控制端耦接至該誤差放大器的一輸出端，該功率電晶體的一第二端耦接至該第一電阻的一第二端，以及該功率電晶體的該第二端輸出該輸出電壓。
如申請專利範圍第1項的該電壓產生裝置，其中該校準電路於該校準期間的該第一階段提供一時脈信號給該斬波放大器，以及於該校準期間的該第二階段與一正常操作期間不提供該時脈信號給該斬波放大器。
如申請專利範圍第2項的該電壓產生裝置，其中該斬波放大器包括：一路由電路，具有一第一輸入端、一第二輸入端、一第一輸出端、一第二輸出端與一控制端，其中該路由電路的該控制端耦接至該校準電路以接收該時脈信號，當該時脈信號為一第一邏輯準位時該路由電路的該第一輸入端電性連接至該路由電路的該第一輸出端以及該路由電路的該第二輸入端電性連接至該路由電路的該第二輸出端，以及當該時脈信號為一第二邏輯準位時該路由電路的該第一輸入端電性連接至該路由電路的該第二輸出端以及該路由電路的該第二輸入端電性連接至該路由電路的該第一輸出端；以及一運算放大器，具有一第一輸入端、一第二輸入端與一輸出端，其中該運算放大器的該第一輸入端耦接至該路由電路的該第一輸出端，該運算放大器的該第二輸入端耦接至該路由電路的該第二輸出端，以及該運算放大器的該輸出端作為該斬波放大器的一輸出端。
如申請專利範圍第1項的該電壓產生裝置，其中該至少一能隙電路電阻包括一第一電阻、一第二電阻、一第三電阻與一第四電阻，該第二電阻的一第一端耦接至該第一電阻的一第一端，該第一電阻的一第二端耦接至該斬波放大器的一第一輸入端，該第二電阻的一第二端耦接至該斬波放大器的一第二輸入端，該第三電阻的一第一端耦接至該第一電阻的該第二端，該第四電阻的一第一端耦接至該斬波放大器的一輸出端，該第四電阻的一第二端耦接至該第一電阻的該第一端，該能隙電路還包括：該第一電晶體，具有一第一端耦接至該第三電阻的一第二端，其中該第一電晶體的一第二端與一控制端耦接至一參考電壓；該第二電晶體，具有一第一端耦接至該第二電阻的該第二端，其中該第二電晶體的一第二端與一控制端耦接至該參考電壓；以及一低通濾波電路，具有一輸入端耦接至該斬波放大器的該輸出端，其中該低通濾波電路的一輸出端輸出該能隙電壓給該穩壓器電路。
如申請專利範圍第4項的該電壓產生裝置，其中該低通濾波電路包括：一電阻，具有一第一端耦接至該斬波放大器的該輸出端，其中該電阻的一第二端輸出該能隙電壓給該穩壓器電路；以及一電容，具有一第一端耦接至該電阻的該第二端，其中該電容的一第二端耦接至該參考電壓。
如申請專利範圍第1項的該電壓產生裝置，其中該斬波放大器的一輸出端作為該能隙電路的一輸出端以提供該能隙電壓給該穩壓器電路，該至少一能隙電路電阻包括一第一電阻、一第二電阻、一第三電阻與一第四電阻，該第二電阻的一第一端耦接至該第一電阻的一第一端，該第一電阻的一第二端耦接至該斬波放大器的一第一輸入端，該第二電阻的一第二端耦接至該斬波放大器的一第二輸入端，該第三電阻的一第一端耦接至該第一電阻的該第二端，該第四電阻的一第一端耦接至該斬波放大器的該輸出端，該第四電阻的一第二端耦接至該第一電阻的該第一端，該能隙電路還包括：該第一電晶體，具有一第一端耦接至該第三電阻的一第二端，其中該第一電晶體的一第二端與一控制端耦接至一參考電壓；以及該第二電晶體，具有一第一端耦接至該第二電阻的該第二端，其中該第二電晶體的一第二端與一控制端耦接至該參考電壓。
如申請專利範圍第1項的該電壓產生裝置，其中該校準電路包括：一電壓比較器，具有一第一輸入端耦接至該能隙電路的一輸出端以接收該能隙電壓，其中該電壓比較器的一第二輸入端接收一參考電壓，以及該電壓比較器的一輸出端輸出一比較結果；一計數器，用以計數一時脈，以及輸出一計數值；一暫存器，耦接至該計數器以接收該計數值，以及耦接至該電壓比較器以接收該比較結果，其中當該比較結果為一第一邏輯態時該暫存器以該計數值更新一儲存結果，以及當該比較結果為一第二邏輯態時該暫存器不更新該儲存結果；以及一邏輯控制電路，耦接至該暫存器以接收該儲存結果，用以依照該儲存結果對應調整一阻值調整命令，並將該阻值調整命令輸出給該至少一能隙電路電阻中的該至少一電阻以設定阻值。
如申請專利範圍第8項該的電壓產生裝置，其中該校準電路還包括：一時脈控制電路，具有一輸入端用以接收該時脈，其中該時脈控制電路的一輸出端耦接至該斬波放大器，該時脈控制電路的一控制端耦接至該電壓比較器的該輸出端以接收該比較結果，當該比較結果為該第一邏輯態時該時脈控制電路將該時脈提供給該斬波放大器，以及當該比較結果為該第二邏輯態時該時脈控制電路不將該時脈提供給該斬波放大器。
一種電壓產生裝置的校準方法，包括：由一能隙電路提供一能隙電壓，其中該能隙電路包含一斬波放大器與至少一能隙電路電阻；於一校準期間的一第一階段，由一校準電路檢測該能隙電壓，並且依照該能隙電壓對應設定該至少一能隙電路電阻中的至少一電阻的阻值；由一穩壓器電路依據該能隙電壓來對應產生一輸出電壓，其中該穩壓器電路包含至少一穩壓器電阻；於該校準期間的一第二階段，由該校準電路檢測該輸出電壓，並且依照該輸出電壓對應設定該至少一穩壓器電阻中的至少一電阻的阻值；於該校準期間的該第一階段，由該校準電路提供一時脈信號給該斬波放大器；以及於該校準期間的該第二階段與一正常操作期間，不提供該時脈信號給該斬波放大器。