JP4602433B2 - 半導体装置およびそれを用いた電源装置 - Google Patents

Description

本発明は、半導体装置技術に関し、特に、電源制御回路を有する半導体装置に適用して有効な技術に関するものである。

出力電圧のバラツキの小さい高精度の電源に関しては、例えば５ビットあるいは６ビットのＶＩＤ（電圧ＩＤ）コードを使って電源制御ＩＣチップに内蔵された可変抵抗の値を切り換え、出力電圧を２５ｍＶキザミで設定できる高精度のスイッチング電源用制御ＩＣが製品化されている。

また、直列接続された２つの分圧抵抗の一方に複数の調整抵抗を並列に並べ、各調整抵抗には直列にスイッチを設けて、デジタル信号で各スイッチのオン、オフを決めることにより出力電圧を調整する電源回路が特許文献１や特許文献２に開示されている。

特開２００７−２２２９８号公報 特開２００３−２９９３４９号公報

しかし、上述の製品に使われている技術では、出力電圧の設定値のキザミは細かいが、基準電圧のバラツキによる出力電圧のズレについては考慮されていなかった。また、分圧抵抗を外付けし、分電圧を制御ＩＣに入力するタイプの電源については、本技術は適用できない。
また、特許文献に開示された技術においても、並列に設けた調整抵抗間の抵抗値のバラツキがあり、高精度の出力電圧を得るには十分ではなかった。
本発明の目的は、基準電圧のバラツキや分圧抵抗のバラツキを補正する高精度の電源を実現する技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、負荷へ所定の電圧を供給する定電圧電源装置に適用される制御用の半導体装置は、基準電圧源の出力電圧を基準参照電圧として第１レジスタの値に対応する基準電圧を出力するデジタル・アナログ変換回路を有し、前記定電圧電源装置の出力電圧に基づいて形成されるフィードバック電圧（Vfb）と前記基準電圧（Vref）とを差動増幅する誤差増幅回路（１１０）の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号（PWM）を発生する。これにより、半導体装置を定電圧電源装置に組み込む前に、前記第１レジスタの設定値に従って半導体装置内部のデジタル・アナログ変換回路の動作特性並びに誤差増幅回路のオフセットをキャンセルすることが可能になる。

また、半導体装置を定電圧電源装置に組み込んだ後は、定電圧電源装置の出力電圧を外付け抵抗分圧回路（Ｒ１，Ｒ２）で分圧してフィードバック電圧を得る場合に、定電圧電源装置の出力電圧を参照電圧として前記フィードバック電圧をデジタル値に変換するアナログ・デジタル変換回路（１６０）を設け、このアナログ・デジタル変換回路の出力に基づいて、抵抗分圧回路の分圧比の誤差の影響を相殺するように前記第１レジスタの値を補正する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

本発明によれば、基準電圧のバラツキや分圧抵抗のバラツキを補正することにより、出力電圧のバラツキを抑えることができ、アナログ回路などを含む負荷に安定な直流電圧を供給することが可能になる。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明に係る半導体装置は、パワー半導体素子を駆動して外部の負荷へ所定の電圧を供給する定電圧電源装置に含まれ、前記パワー半導体素子の動作を制御する。この半導体装置、第１レジスタ（１２２）と、基準電圧源（１２０）の出力電圧を基準参照電圧（Ｖｒｅｆ０）として前記第１レジスタの値に対応する基準電圧（Ｖｒｅｆ）を出力するデジタル・アナログ変換回路（１２１）と、前記定電圧電源装置の出力電圧（Ｖｏｕｔ）に基づいて形成されるフィードバック電圧（Vfb）と前記基準電圧（Vref）とを差動増幅する誤差増幅回路（１１０）と、前記誤差増幅回路の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号（PWM）を発生する信号発生回路（１４０，１４１，１５０）と、を有する。これにより、半導体装置を定電圧電源装置に組み込む前に、前記第１レジスタの設定値に従って基準電圧の誤差、デジタル・アナログ変換回路の誤差、並びに誤差増幅回路のオフセット等をキャンセルすることが可能になる。

〔２〕項１の一つの具体的な形態（実施の形態１，２）は、例えば、前記フィードバック電圧を入力して前記誤差増幅回路（１１０）の一方の入力端子（−）に結合するフィードバック電圧端子（１０２）と、前記誤差増幅回路の一方の入力端子に入力される電圧が目標設定電圧となるよう前記第１レジスタの値を第１補正値（[Vr1]^#）に補正する信号を入力可能な第１の信号入力端子（１０１）とを有する半導体装置（１００、４００）とされる。

〔３〕項２の半導体装置において、前記第１の信号入力端子は、例えば前記レジスタのアドレスと当該レジスタに書き込むデータがシリアル入力するシリアル入力端子である。

〔４〕項２の半導体装置において、例えば前記フィードバック電圧は前記定電圧電源装置の出力電圧（Ｖｏｕｔ）が所定の抵抗分圧比（１／Ａ）で分圧された電圧である。このとき半導体装置は、前記抵抗分圧比を前記定電圧電源装置の目標出力電圧（Ｖｏ）で規格化したデジタル値（[Vo]^#0）を保持する第２レジスタ（１７０）と、前記基準電圧の目標設定電圧を前記基準参照電圧（Ｖｒｅｆ０）で規格化したデジタル値（[0.600]^#）を保持する第３レジスタ（１７１）と、前記定電圧電源装置の出力電圧を入力する出力電圧入力端子（１０３）と、前記出力電圧入力端子に入力された電圧を第１参照電圧とし、外付け分圧抵抗回路（Ｒ１，Ｒ２）により分圧され前記フィードバック電圧端子に入力された電圧信号をデジタル値に変換するアナログ・デジタル変換回路（１６０）と、前記アナログ・デジタル変換回路の出力に基づいて補正値を算出する第１補正演算回路（１８０，１８１，１８２）と、を更に有する。前記第１補正演算回路の演算結果に基づいて前記第１レジスタに第２補正値（[Vr2]^#）を書き込み、前記基準電圧を補正する。これにより、半導体装置を定電圧電源装置に組み込んだ後には、外付けされた抵抗分圧回路の分圧比の誤差の影響を相殺することができ、出力電圧のバラツキを更に低減することができる。

〔５〕項４の半導体装置において、例えば前記第１補正演算回路は、前記アナログ・デジタル変換回路により変換されたデジタル値と前記第２レジスタに保持された値との第１差分を求める第１演算回路（１８１）と、前記第１差分と第２レジスタおよび第３レジスタの値を使って補正値を求める第２演算回路（１８０）と、前記第２演算回路の演算結果を、前記第１レジスタ（ＤＡＣ回路用入力レジスタ１２２）の第１補正値と加算する第３演算回路（１８２）と、から成る。

〔６〕項４の半導体装置は、例えば、前記第１補正演算回路で演算を行いその演算結果を前記第１レジスタに書き込むことによって前記基準電圧を補正する動作モードを有する。この動作モードはパワーオンリセットで自動的に設定され、或いは外部から任意に設定可能にされる。

〔７〕項１の別の一つの具体的な形態（実施の形態３，４）は、前記定電圧電源装置の出力電圧を受ける出力電圧入力端子（５０３）と、前記出力電圧入力端子に入力された出力電圧を分圧して直列接続ノードに前記フィードバック電圧（Ｖｆｂ）を形成する直列接続された第１抵抗（Ｒ３）および第２抵抗（Ｒ４）と、前記第１抵抗と第２抵抗の直列接続ノードに接続されたフィードバック電圧端子（５０２）と、前記誤差増幅回路における前記フィードバック電圧の入力端子（−）と前記出力電圧入力端子との間を接続する第１スイッチ（ＳＷ１）と、前記誤差増幅回路における前記フィードバック電圧の入力端子と前記フィードバック端子との間を接続する第２スイッチ（ＳＷ２）と、前記第２スイッチをオンし、前記第１スイッチをオフした状態で、前記フィードバック端子の電圧が目標設定電圧となるよう前記第１レジスタの値を第３補正値に補正する信号を入力可能な第２の信号入力端子（５０１）と、を更に有する半導体装置（５００，７００）とされる。これにより、定電圧電源装置に組み込まれる前に半導体装置単体で第１抵抗（Ｒ３）および第２抵抗（Ｒ４）で形成される抵抗分圧比の誤差による影響を緩和することができる。

〔８〕項７の半導体装置はさらに、前記目標設定電圧のデジタル値（[Vo/A]^#）を保持する第４レジスタ（５７０）と、前記目標設定電圧に対する誤差電圧（Ｖｏｆ）のデジタル値（[Vof]^#）を保持する第５レジスタ（５７１）と、前記第１抵抗と第２抵抗の結合ノードに得られる抵抗分圧比の誤差を含む誤差係数のデジタル値（[1/(1+ΔR]^#）を保持する第６レジスタ（５７２）と、前記第４、第５４及び第６レジスタの値を使って補正値を求める第４演算回路（５８０）とを有する。前記第４演算回路の演算結果を第４補正値として前記第１レジスタに書き込んで前記基準電圧Ｖｒｅｆを補正する。

〔９〕項８の半導体装置において、前記抵抗分圧比の誤差を含む誤差係数を求めるために前記フィードバック電圧端子の電圧を測定するとき、前記第１レジスタの値を前記第３補正値に補正した後に、前記第２スイッチがオフにされ、前記第１スイッチがオンされる。

〔１０〕項８の半導体装置において、前記目標設定電圧、前記誤差電圧、および前記誤差係数の各デジタル値は、前記基準参照電圧で規格化したデジタル値である。

〔１１〕項１の更に別の一つの具体的な形態（実施の形態４）は、パワーダウン用のデジタル値を保持する第７レジスタ（７１０）と、パワーダウン信号を入力する第３の信号端子（７０５）を有し、前記第３の信号端子に前記パワーダウン信号が入力されるのに応答して、前記デジタル・アナログ変換回路の入力信号が前記第１レジスタの保持値から第７レジスタの保持値に切換えられて、前記誤差増幅回路に入力される基準電圧が所定の値に低下される半導体装置（７００）とされる。これにより、負荷の消費電流が少ない時に負荷に供給する電源電圧を下げるパワーダウンモードを有する場合に、短時間で容易に電源電圧を変更できるから、通常動作モードとパワーダウンモードの切り換えを高速化することができる。

〔１２〕本発明に係る定電圧電源装置は、パワー半導体素子を駆動して外部の負荷へ所定の電圧を供給する装置であって、前記パワー半導体素子の動作を制御する半導体装置を含む。前記半導体装置は、第１レジスタと、基準電圧源の出力電圧を基準参照電圧として前記第１レジスタの値に対応する基準電圧を出力するデジタル・アナログ変換回路と、前記定電圧電源装置の出力電圧に基づいて形成されるフィードバック電圧（Vfb）と前記基準電圧（Vref）とを差動増幅する誤差増幅回路（１１０）と、前記誤差増幅回路の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号（PWM）を発生する信号発生回路（１４０，１４１，１５０）と、を有する。

〔１３〕項１２の定電圧電源装置の一つの具体的な形態（実施の形態１，２）は、例えば、前記フィードバック電圧を入力して前記誤差増幅回路（１１０）の一方の入力端子（−）に結合するフィードバック電圧端子（１０２）と、
前記誤差増幅回路の一方の入力端子に入力される電圧が目標設定電圧となるよう前記第１レジスタの値を第１補正値（[Vr1]^#）に補正する信号を入力可能な第１の信号入力端子（１０１）とを更に有する半導体装置（１００，４００）が適用されている。

〔１４〕項１２の定電圧電源装置の別の一つの具体的な形態（実施に形態３，４）は、例えば、前記定電圧電源装置の出力電圧を受ける出力電圧入力端子（５０３）と、前記出力電圧入力端子に入力された出力電圧を分圧して直列接続ノードに前記フィードバック電圧（Ｖｆｂ）を形成する直列接続された第１抵抗（Ｒ３）および第２抵抗（Ｒ４）と、前記第１抵抗と第２抵抗の直列接続ノードに接続されたフィードバック電圧端子（５０２）と、前記誤差増幅回路における前記フィードバック電圧の入力端子（−）と前記出力電圧入力端子との間を接続する第１スイッチ（ＳＷ１）と、前記誤差増幅回路における前記フィードバック電圧の入力端子と前記フィードバック端子との間を接続する第２スイッチ（ＳＷ２）と、前記第２スイッチをオンし、前記第１スイッチをオフした状態で、前記フィードバック端子の電圧が目標設定電圧となるよう前記第１レジスタの値を第３補正値に補正する信号を入力可能な第２の信号入力端子（５０１）と、前記目標設定電圧のデジタル値（[Vo/A]^#）を保持する第４レジスタ（５７０）と、前記目標設定電圧に対する誤差電圧（Ｖｏｆ）のデジタル値（[Vof]^#）を保持する第５レジスタ（５７１）と、前記第１抵抗と第２抵抗の結合ノードに得られる抵抗分圧比の誤差を含む誤差係数のデジタル値（[1/(1+ΔR]^#）を保持する第５レジスタ（５７２）と、前記第４、第５及び第６レジスタの値を使って補正値を求める第４演算回路（５８０）と、を更に有する半導体装置（５００，７００）が適用される。この定電圧電源装置において、前記抵抗分圧比の誤差を含む誤差係数を求めるために前記フィードバック電圧端子の電圧を測定するとき、前記第１レジスタの値を前記第３補正値に補正した後に、前記第２スイッチがオフにされ、前記第１スイッチがオンされる。そして、前記第４演算回路の演算結果が第４補正値として前記第１レジスタに書き込まれて前記基準電圧（Ｖｒｅｆ）が補正される。

〔１５〕項１２の定電圧電源装置の更に別の一つの具体的な形態（実施の形態４）は、パワーダウン用のデジタル値を保持する第７レジスタと、パワーダウン信号を入力する第３の信号端子を更に有する半導体装置が適用される。前記第３の信号端子に前記パワーダウン信号が入力されるのに応答して、前記デジタル・アナログ変換回路の入力信号が前記第１レジスタの保持値から第７レジスタの保持値に切換えられて、誤差増幅回路に入力される基準電圧が所定の値に低下される。

２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。

《実施の形態１》
図１から図４を用いて本発明の実施の形態１を説明する。図１は本発明の実施の形態１の半導体装置およびそれを用いた電源装置の回路ブロック図、図２は実施の形態１の半導体装置がチップから電源ボードに組み込まれ動作するまでの略工程を示す工程図、図３はＶｏｕｔ自動補正工程の概要を示す説明図、図４は本発明の半導体装置に用いるデジタル・アナログ変換回路（ＤＡＣ回路）の一例を示す回路ブロック図である。

図１において、本発明の実施の形態１の半導体装置を用いた電源装置（スイッチング電源装置）１０は、パルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）制御を行う電源制御ＩＣ１００、ドライバ回路８６０、スイッチング回路８７０、入力コンデンサ（図示せず）、チョークコイル８８０、および出力コンデンサ８８１から成り、負荷回路８９０に一定電圧を供給する。スイッチング回路８７０はパワー半導体素子である制御用のハイサイドパワーＭＯＳＦＥＴ８７１と同期用のローサイドパワーＭＯＳＦＥＴ８７２とから成る。

電源制御ＩＣ１００、ドライバ回路８６０、ハイサイドパワーＭＯＳＦＥＴ８７１、およびローサイドパワーＭＯＳＦＥＴ８７２はいずれも半導体チップであり、各チップは互いに電気的に接続されて１つのパッケージに収められている。また、電源制御ＩＣ１００とドライバ回路８６０が各々別の半導体チップから成る場合もあれば、両者を１チップにまとめて電源制御ＩＣとする場合もある。

電源制御ＩＣ１００は、パワーＭＯＳＦＥＴ８７１や８７２がオン状態になる期間（オン時間）を制御する信号を各パワーＭＯＳＦＥＴのゲートに供給する。この電源制御ＩＣ１００は、本発明の特徴となる半導体回路からなる電源制御回路であり、その特徴は電源の出力電圧のバラツキを補正し高精度な出力を得る方式にある。その詳細は後述する。

ここで、本発明に係る出力電圧のバラツキ補正を適用する前の電源制御ＩＣ８００とそれを用いた電源装置８０の例を示す図１０に基づいて、電源の動作と出力電圧の誤差要因について述べる。

電源制御ＩＣ８００は、誤差増幅回路８１０、基準電圧回路８２０、補償回路８３０、比較回路（コンパレータ回路）８４０、和演算回路８４１、およびフリップフロップ回路８５０から成る。

フリップフロップ回路８５０のセット信号入力（Ｓ）に入るクロック信号がオンパルス（本明細書では“オンパルス”を信号の電圧レベルがローレベルからハイレベルに立ち上がり、所定時間後にローレベルに戻るパルス信号と定義する）になると、その立ち上がりエッジでＰＷＭオンパルスが発生する。そして、発生したＰＷＭオンパルスは以下のように終了する。フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆの差電圧が誤差増幅回路（エラーアンプ）８１０で増幅され、その出力である誤差電圧Ｖｅｒｒはランプ電圧Ｖｒａｍと比較回路（コンパレータ回路）８４０で比較され、その出力信号はフリップフロップ回路８５０のリセット信号入力（Ｒ）に入る。ランプ電圧Ｖｒａｍが誤差電圧Ｖｅｒｒを超えた時点で比較回路８４０の出力信号がハイレベルとなり、フリップフロップ回路８５０がリセットされてＰＷＭオンパルスが終了する。

ＰＷＭ制御を用いた降圧型スイッチング電源の動作を簡単に述べる。負荷回路８９０は一定電流Ｉｏｕｔを消費しているとする。

ＰＷＭオンパルスが発生している間はハイサイドパワーＭＯＳＦＥＴ８７１がオン状態にあり、入力側の直流電源（図示せず）から電流が入力電圧Ｖｉｎ端子を介してチョークコイル８８０に流れ込み、負荷回路８９０に電流を供給する。この時、ローサイドパワーＭＯＳＦＥＴ８７２はオフ状態にある。

ＰＷＭオンパルスが終了するとハイサイドパワーＭＯＳＦＥＴ８７１がオフするが、チョークコイル８８０および出力コンデンサ８８１に蓄積されたエネルギーにより電流が流れ続け、ローサイドパワーＭＯＳＦＥＴ８７２の内蔵ダイオード（図示せず）を介してグランド（ＧＮＤ）端側からＬｘ側へ還流電流が流れる。ハイサイドおよびローサイドパワーＭＯＳＦＥＴ８７１，８７２が共にオフ状態にあるデッドタイム期間を経て、ローサイドパワーＭＯＳＦＥＴ８７２がオンする。そして、還流電流はローサイドパワーＭＯＳＦＥＴ８７２内を流れ続ける。

ＰＷＭオンパルスが再び発生する直前には、再びハイサイドおよびローサイドパワーＭＯＳＦＥＴ８７１，８７２が共にオフ状態となるデッドタイム期間を一旦経て、次のスイッチング周期のＰＷＭオンパルスが発生する。

負荷電流Ｉｏｕｔが一定であれば、負荷回路８９０に現れる出力電圧Ｖｏｕｔは、ＰＷＭオンパルスのオン期間とスイッチング周期の比に入力電圧Ｖｉｎを掛けた値となる。

誤差増幅回路８１０の働きにより、フィードバック電圧Ｖｆｂは、誤差増幅回路８１０の非反転入力（＋側）に入る基準電圧Ｖｒｅｆと理想的には同じになる。したがって、出力電圧Ｖｏｕｔは式（１）で表される。
Ｖｏｕｔ＝Ｖｒｅｆ＊（Ｒ１＋Ｒ２）／Ｒ２……式（１）
しかし実際には、出力電圧にバラツキを与える誤差要因が式（１）には２つ含まれる。その１つが基準電圧Ｖｒｅｆのバラツキであり、チップを実装した際に基準電圧回路を構成する抵抗素子の歪および誤差増幅回路のオフセット電圧によりＶｒｅｆに誤差が生じる。これによる誤差は最大±１％程度である。もう１つは分圧抵抗Ｒ１、Ｒ２によるバラツキで、精度±１％の抵抗を使えば分圧による誤差は最大±２％となる。これらの要因により、図１０の回路では出力電圧の精度を±１％以下にするのは難しかった。

以下においては、図１から図４の説明に戻り、本実施の形態１の電源装置１０を構成する電源制御ＩＣ１００を詳細に説明する。

図１に示した本実施の形態１の電源制御ＩＣ１００は、PWM制御に必要な誤差増幅回路１１０、基準電圧源１２０、補償回路１３０、比較回路１４０、和演算器１４１、及びフリップフロップ回路１５０の他に、高精度の出力電圧を実現するために、デジタル・アナログ変換回路（以下、ＤＡＣ回路）１２１、ＤＡＣ回路用入力レジスタ１２２、アナログ・デジタル変換回路（以下、ＡＤＣ回路）１６０、レジスタ１７０、１７１、演算回路１８０、１８１、１８２、外部調整信号を入力する第１信号端子１０１、フィードバック電圧を入力するＶｆｂ端子１０２、および出力電圧を入力するＶｏ入力端子１０３を備えている。図１において“[ ]#”又は“[ ]#0”が付記された値はデジタル値を意味する。

ここで基準電圧源１２０には、例えばバンドギャップ・リファレンス回路を用いる。バンドギャップ・リファレンス回路は、互いに異なるベース・エミッタ電圧Ｖ_ＢＥを持つバイポーラトランジスタを用い、Ｖ_ＢＥの差分ΔＶ_ＢＥとベース・エミッタ電圧Ｖ_ＢＥが各々正と負の温度係数をもつことを利用して一定電圧となるよう補償する回路である。

図２には電源制御ＩＣ１００がチップから電源ボードに組み込まれ動作するまでの略工程が示され、図３にはＶｏｕｔ自動補正工程の概要が示される。図１乃至図３を用いて、電源制御ＩＣ１００において高精度の出力電圧を実現する仕組みを説明する。

工程２１０でＩＣチップを作製後、工程２２０で抵抗トリミングによりＶｒｅｆ値（例えば０.６００Ｖ）を調整するが、工程２３０のパッケージングで抵抗歪が生じＶｒｅｆに誤差が生じる。そこで、工程２４０、２５０でＶｒｅｆ値の補正をする。工程２４０ではＶｏｕｔの初期設定値を“分圧抵抗比の設定値+１の逆数すなわち分圧比（＝1／Ａ）”に応ずる値に換算し、１０ビットのシリアルデータとして第１信号端子１０１から入力する。分圧抵抗比とはＲ１／Ｒ２を意味し、１／ＡはＶｏｕｔに対するＶｆｂの分圧比に相当する。例えば、Ｖｒｅｆが０.６００ＶでＶｏｕｔの初期設定値が１.８００Ｖの場合はＡ＝３となる。レジスタ１７０には1／Ａのデジタル値として[1／Ａ]^＃0 が保持される。ここで、1／Ａ＝０.６００／Ｖｏであり（Ｖｏは目標出力電圧）、[1／Ａ]^＃0 は０.６００ＶをＶｏで規格化したデジタル値を意味する。レジスタ１２２には[Ｖｒ０]^＃＝[０.６００]^＃ 、すなわち０.６００Ｖを基準電圧源１２０の出力電圧Ｖｒｅｆ０＝１.２５０Ｖで規格化したデジタル値を入力する。例えば１０ビットデータの場合、[０.６００]^＃＝0,111,101,011となる。同様にレジスタ１７１にも[０.６００]^＃ の値が格納される。そして、工程２５０ではＶｆｂ端子１０２の電圧をテスターにて測定し、Ｖｆｂ＝０.６００Ｖとなるよう第１信号端子１０１を介してレジスタ１２２の値を[Ｖｒ１]^＃にして補正する。レジスタ１２２にはデータ[Ｖｒ1]^＃ が保持される。ここで、Ｖｒ１＝Ｖｆｂ１＋Ｖｏｆ＝０.６００Ｖ、Ｖｆｂ１はＶｆｂ端子の電圧を０.６００Ｖに合せた際の基準電圧Ｖｒｅｆの値、Ｖｏｆは誤差増幅回路のオフセット電圧とパッケージング時の抵抗歪による誤差電圧の和である。ＤＡＣ１２１は基準電圧源１２０の出力電圧を基準参照電圧として前記レジスタ１２２に設定されたディジタルデータに応ずるアナログ電圧を出力する。以上により、Ｖｆｂ端子の電圧を０.６００Ｖに補正できる。ここまではＩＣメーカにて行われ、不揮発性メモリからなる各レジスタに入力された値は、電源制御ＩＣ１００の電源を切っても保持される。

工程２６０の電源ボード実装以降はユーザにより行われる。電源ボードに実装後、工程２７０でユーザがＶｏｕｔの設定値をグラフィック・ユーザ・インターフェース（ＧＵＩ）を使って入力すると、ＧＵＩにて“分圧抵抗比の設定値+１の逆数（＝1／Ａ）”に換算された、１０ビットのシリアルデータが第１信号端子１０１から入力される。そして電源を起動すると、工程２８０のＶｏｕｔ自動補正が行われ、外付け分圧抵抗のバラツキによる出力電圧の誤差を補正した後に、通常の動作モード（工程２９０）となる。

工程２８０のＶｏｕｔ自動補正について図３を参照しながら以下に説明する。Ｖｏｕｔ自動補正の初期ステップ２８１では、出力電圧Ｖｏｕｔ＝Ｖｏ＋ΔＶ＝０.６００＊Ａ＊（１＋ΔＲ）がＶｏ入力端子１０３に入力される。ここで、Ｖｏは目標出力電圧、ΔＶは外付け分圧抵抗Ｒ１，Ｒ２のバラツキによる出力電圧の誤差、ΔＲは分圧抵抗比の誤差、Ａは分圧抵抗比の設定値＋１である。ステップ２８２では、ＡＤＣ回路１６０にてＶｏ＋ΔＶを参照電圧として０.６００Ｖがデジタル値[０.６００／（Ｖｏ＋ΔＶ）]^＃＝[1／（Ａ＊（１＋ΔＲ））]^＃0に変換される。要するに、誤差を含む実際のＶｏｕｔに対するＶｆｂ（０.６００Ｖ）の分圧比が求められる。そしてステップ２８３では、演算回路１８１によりＡＤＣ回路１６０の出力値からレジスタ１７０の値が減じられ、[−ΔＲ／（Ａ＊（１＋ΔＲ））]^＃0となる。これは実際の分圧比における誤差成分を意味する。ステップ２８４では、演算回路１８０において、Ｖｏで規格化されたデジタル値[1／Ａ]^＃0と[−ΔＲ／（Ａ＊（１＋ΔＲ））]^＃0をＶｒｅｆ０＝１.２５０Ｖで規格化したデジタル値[1／Ａ]^＃と[−ΔＲ／（Ａ＊（１＋ΔＲ））]^＃に変換した後、[０.６００]^＃／[1／Ａ]^＃＊[−ΔＲ／（Ａ＊（１＋ΔＲ））]^＃を演算し、[０.６００]^＃＊[−ΔＲ／（１＋ΔＲ）]^＃を得る。要するに、実際の分圧比における誤差成分（[−ΔＲ／（Ａ＊（１＋ΔＲ））]^＃）により生じる、目標出力電圧Ｖｏ（[０.６００]^＃／[1／Ａ]^＃＝[０.６００]^＃／[０.６００／Ｖｏ]^＃＝[Ｖｏ]^＃）に対する誤差電圧を得る。ステップ２８５では演算回路１８２を用いて、レジスタ１２２に保持された[Ｖｒ１]^＃に演算回路１８０の出力値を加算して、レジスタ１２２の値を書き換える（レジスタ１２２の補正）。レジスタ１２２の補正値は[Ｖｒ２]^＃となる。[Ｖｒ２]^＃＝[Ｖｒ１]^＃＋[０.６００]^＃＊[−ΔＲ／（１＋ΔＲ）]^＃である。レジスタ１２２を補正すると、誤差増幅回路１１０の非反転入力（＋側）のアナログ値は、Ｖｆｂ１からＶｆｂ２＝Ｖｆｂ１＋０.６００＊（−ΔＲ／（１＋ΔＲ））に変わる（ステップ２８６）。そして、誤差増幅回路１１０の反転入力（−側）のアナログ値は、Ｖｆｂ＝（Ｖｆｂ１＋Ｖｏｆ）＋０.６００＊（−ΔＲ／（１＋ΔＲ））＝０.６００＊（１／（１＋ΔＲ））となる（ステップ２８７）。その結果、補正後の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝０.６００＊（１／（１＋ΔＲ））＊Ａ＊（１＋ΔＲ）＝０.６００＊Ａ（＝Ｖｏ）となり、目標とする出力電圧Ｖｏが得られる（ステップ２８８）。

実際にはＡＤＣ回路１６０やＤＡＣ回路１２１の量子化誤差があるので、出力電圧のバラツキをゼロにはできないが、１０ビットのＡＤＣ回路、ＤＡＣ回路を使えば±１％以下の精度が十分に得られる。

図４に本発明の電源制御ＩＣに用いるＤＡＣ回路１２１の一例を示す。ＤＡＣ回路１２１は、複数の抵抗３１０と複数のスイッチ３２０、デコーダ回路３３０、３３１、およびユニティ・ゲイン・バッファ３４０から成るデコード方式の１０ビット、デジタル・アナログ変換回路である。なお、本発明ではＤＡＣ回路の出力が接続される負荷（この場合、誤差増幅回路）は固定なので、ユニティ・ゲイン・バッファ３４０は無くすことも可能である。

《実施の形態２》
図５を用いて本発明の実施の形態２を説明する。図５は本発明の実施の形態２の半導体装置の回路ブロック図である。実施の形態１と異なる点は、ＡＤＣ回路４１０、レジスタ４１１、演算回路４１２、およびスイッチＳＷ０を有することである。これらの回路は通常動作モード時の温度上昇による出力電圧の変動を防ぐように働く。その動作を以下に述べる。出力電圧の補正（図２の工程２８０）を終了した時点でスイッチＳＷ０をオンして、レジスタ１２２の補正値[Ｖｒ２]^＃と、ＤＡＣ回路１２１の出力値をデジタル値に変換した値[Ｖｆｂ２]^＃とをレジスタ４１１に保持しておく。保持した後はスイッチＳＷ０をオフにする。そして通常動作時に、ＡＤＣ４１０の出力値と補正直後の値[Ｖｆｂ２]^＃の差分を演算し、これに補正直後のレジスタ１２２の値[Ｖｒ２]^＃を加えて、レジスタ１２２の値を書き換える。これにより、温度変化による出力電圧の変動を抑制できる。なお、基準電圧源１２０の出力電圧の温度依存性は元々小さく、温度変化も急激に起きない。このため、ＡＤＣ回路４１０や演算回路４１２の動作周波数は数十ｋHzから百ｋHz程度で済み、これらの回路を追加しても電源ＩＣの消費電力の増分は小さい。

《実施の形態３》
図６乃至図８を用いて本発明の実施の形態３を説明する。図６は本発明の実施の形態３の半導体装置の回路ブロック図、図７は実施の形態３の半導体装置がチップから電源ボードに組み込まれ動作するまでの略工程を示す工程図、図８は出力電圧補正工程の概要を示す説明図である。

実施の形態１と異なる点は、分圧抵抗Ｒ３、Ｒ４を電源制御ＩＣ５００に内蔵し、出力電圧の補正の際に使用するスイッチＳＷ１、ＳＷ２を設けたことである。このため、レジスタの構成、保持データおよび演算回路５８０の演算内容も実施の形態１とは異なり、ＡＤＣ回路１６０は不要である。

図７に電源制御ＩＣ５００がチップから電源ボードに組み込まれ動作するまでの略工程が示され、図８にはＶｏｕｔ自動補正工程の概要が示される。それらを参照して、電源制御ＩＣ５００において高精度の出力電圧を実現する仕組みを説明する。

工程６１０でＩＣチップを作製後、工程６２０で抵抗トリミングによりＶｒｅｆ値（例えば０.６００Ｖ）を調整するが、工程６３０のパッケージングで抵抗の歪が生じＶｒｅｆに誤差が生じる。そこで、工程６４０、６５０でＶｒｅｆ値の補正をする。工程６４０ではＶｏｕｔの初期設定値を１０ビットのシリアルデータとして第２信号端子５０１から入力する。レジスタ５７０にはＶｏ／Ａのデジタル値として[Ｖｏ／Ａ]^＃ が保持される。[Ｖｏ／Ａ]^＃はＶｏ／ＡをＶｒｅｆ０＝１.２５０Ｖで規格化したデジタル値である。ここでは、Ｖｏ＝１.８Ｖ、Ｒ３／Ｒ４の設定値＝２の場合を例にして説明する。Ａ＝（Ｒ３＋Ｒ４）／Ｒ４＝３なので、Ｖｏ／Ａ＝０.６００Ｖである。そして、レジスタ１２２にも[Ｖｒ０]^＃＝[Ｖｏ／Ａ]^＃＝[０.６００]^＃ が入力される。そして、工程６５０で出力電圧の補正データをレジスタに書き込む。

工程６６０の電源ボード実装以降はユーザにより行われる。電源ボードに実装後、工程６７０でユーザがＶｏｕｔの設定値をグラフィック・ユーザ・インターフェース（ＧＵＩ）を使って入力すると、ＧＵＩにて“Ｖｏ／Ａ”に換算された、１０ビットのシリアルデータが第２信号端子５０１から入力される。そして電源を起動すると、工程６８０の自動演算が行われ、出力電圧の誤差を補正した後に、通常の動作モードとなる。

工程６５０の出力電圧補正について以下に説明する。

最初のステップ６５１では、スイッチＳＷ１をオフ、スイッチＳＷ２をオン状態にして、Ｖｆｂ端子５０２の初期電圧Ｖ（０）をテスターにて測定する。そして、Ｖｆｂ＝０.６００Ｖ（＝Ｖ（１））となるよう第２信号端子５０１を介してレジスタ１２２の値を[Ｖｒ１]^＃にして保持する。ここで、Ｖｒ１＝Ｖｆｂ１＋Ｖｏｆ＝０.６００Ｖ、Ｖｆｂ１はＶｆｂ端子の電圧を０.６００Ｖに合せた際の基準電圧Ｖｒｅｆの値、Ｖｏｆは誤差増幅回路のオフセット電圧とパッケージング時の抵抗歪による誤差電圧の和である。Ｖ（１）−Ｖ（０）よりＶｏｆが求まるので、ＶｏｆをＶｒｅｆ０＝１.２５０Ｖで規格化したデジタル値[Ｖｏｆ]^＃としてレジスタ５７１に書き込む。次にステップ６５２では、スイッチＳＷ１をオン、スイッチＳＷ２をオフ状態にして、テスターでＶｆｂ端子５０２の電圧を測り、電圧Ｖ（３）を得る。この電圧Ｖ（３）に含まれる分圧抵抗比の誤差ΔＲに着目すると、Ｖ（３）＝０.６００／（Ａ＊（１＋ΔＲ））なので、これより１／（１＋ΔＲ）を算出してそのデジタル値[１／（１＋ΔＲ）]^＃をレジスタ５７２に書き込む。そしてステップ６５３では、演算回路５８０にて[Ｖｒ２]^＃＝[Ｖｏ／Ａ]^＃＊[１／（１＋ΔＲ）]^＃−[Ｖｏｆ]^＃の演算を行い、その結果をレジスタ１２２に書き込む（レジスタ１２２の補正）。

レジスタ１２２を補正すると、誤差増幅回路１１０の非反転入力（＋側）のアナログ値は、Ｖｆｂ１からＶｆｂ２＝０.６００／（１＋ΔＲ）−Ｖｏｆに変わる（ステップ６５４）。そして、誤差増幅回路１１０の反転入力（−側）のアナログ値は、Ｖｆｂ＝Ｖｆｂ２＋Ｖｏｆ＝０.６００／（１＋ΔＲ）となる（ステップ６５５）。その結果、補正後の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝０.６００＊（１／（１＋ΔＲ））＊Ａ＊（１＋ΔＲ）＝０.６００＊Ａ（＝Ｖｏ）となり、目標とする出力電圧Ｖｏが得られる（ステップ６５６）。

実際にはＡＤＣ回路やＤＡＣ回路の量子化誤差があるので、出力電圧のバラツキをゼロにはできないが、１０ビットのＡＤＣ回路、ＤＡＣ回路を使えば±１％以下の精度が十分に得られる。

《実施の形態４》
図９を用いて本発明の実施の形態４を説明する。図９は本発明の実施の形態４の半導体装置の回路ブロック図である。

実施の形態３と異なる点は、ＤＡＣ回路用第２入力レジスタ７１０とスイッチＳＷ３、ＳＷ４を新たに設けたことである。通常動作時は所定の出力電圧が得られるよう、スイッチＳＷ４をオン、スイッチＳＷ３をオフして、ＤＡＣ回路用入力レジスタ１２２をＤＡＣ回路１２１に接続する。パワーダウンモードではスイッチＳＷ３をオン、スイッチＳＷ４をオフして、パワーダウンモードに対応した低電圧が得られるよう小さな値を書き込んだＤＡＣ回路用第２入力レジスタ７１０をＤＡＣ回路１２１に接続する。この動作モードの切り換えは第３信号端子７０５を介して制御信号を入力して行う。図９では第３信号端子７０５を第２信号端子５０１と個別化した場合を示したが、各端子を共用するように設けても良い。実施の形態４によれば、電源電圧を短時間で容易に変更できるので、通常動作モードとパワーダウンモードの切り換えを高速化できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、図１、図５、図６、および図９において、電源制御ＩＣのフィードバック制御モードとして、電圧モード制御の場合について説明したが、他のフィードバック制御モード、例えば、ピーク電流モード制御や平均電流モード制御でも本発明の有効性は変わらない。

また、図５において温度変化による電圧変動に対する補正方法を述べたが、これは図６の実施の形態３や図９の実施の形態４の電源制御ICにも適用できることは言うまでもない。

また、図９において通常動作とパワーダウンモードの高速切り換えを実現する手法を述べたが、これは図１の実施の形態１や図５の実施の形態２の電源制御ICにも適用できる。

更に、実施の形態１から実施の形態４において、電源制御ＩＣ１００，４００，５００，７００、ドライバ回路８６０、ハイサイドパワーＭＯＳＦＥＴ８７１、およびローサイドパワーＭＯＳＦＥＴ８７２の各チップが１つのパッケージに集積されたものとして説明したが、本発明は実装形態に制約を受けることはなく、各チップを別パッケージに収めた場合でも本発明の有効性は変わることはない。また、電源制御ＩＣとドライバ回路が同一チップに形成されていても良い。

また、図２に代表されるＶｏｕｔ自動補正のステップによる処理は電源起動時又は出力電圧補正モード時とされるから、電源投入時にパワーオンリセット処理の一環として毎回行ってもよいし、或いは上記動作モードが設定されたときだけ行うようにしてもよい。後者の場合はレジスタ１２２に不揮発性レジスタを採用するのがよいが、それに限定されず、揮発性レジスタを採用する場合であっても、電源遮断時或いは当該レジスタに対する補正時に、そのレジスタ値をフラッシュメモリのような不揮発性メモリに内部転送しておいき、転送されたデータをパワーオンリセット処理で当該レジスタに初期設定するようにしてもよい。

本発明の半導体装置は、電源制御回路が半導体装置を含む直流電源装置に適用して有効であり、さらに半導体装置の製造業に広く適用することができる。

図１は本発明の実施の形態１の半導体装置およびそれを用いた電源装置の回路ブロック図である。 図２は実施形態１の半導体装置がチップから電源ボードに組み込まれ動作するまでの略工程を示工程図である。 図３はＶｏｕｔ自動補正工程の概要を示す説明図である。 図４は本発明の半導体装置に用いるデジタル・アナログ変換回路（ＤＡＣ回路）の一例を示す回路ブロック図である。 図５は本発明の実施の形態２の半導体装置の回路ブロック図である。 図６は本発明の実施の形態３の半導体装置の回路ブロック図である。 図７は実施形態３の半導体装置がチップから電源ボードに組み込まれ動作するまでの略工程を示す工程図である。 図８は出力電圧補正工程の概要を示す説明図である。 図９は本発明の実施の形態４の半導体装置の回路ブロック図である。 図１０は本発明に係る出力電圧のバラツキ補正を適用する前の電源制御ＩＣとそれを用いた電源装置の回路ブロック図である。

符号の説明

１０、８０…電源装置
１００、４００、５００、７００、８００…電源制御ＩＣ
１０１〜１０４、４０１〜４０４、５０１〜５０３、７０５…端子
１１０、８１０…誤差増幅回路（エラーアンプ）
１２０…基準電圧源
１２１、３００…デジタル・アナログ変換回路（ＤＡＣ回路）
１２２…ＤＡＣ回路用入力レジスタ
１３０、８３０…補償回路
１４０、８４０…比較回路（コンパレータ）
１４１、８４１…和演算回路
１５０、８５０…フリップフロップ回路
１６０…アナログ・デジタル変換回路（ＡＤＣ回路）
１７０、１７１、５７０、５７１、５７２…レジスタ
１８０、１８１、１８２、５８０…デジタル演算回路
３１０…抵抗、
３２０…ＭＯＳスイッチ
３３０、３３１…デコーダ
３４０…ユニティ・ゲイン・バッファ
５０１〜５０４、７０１〜７０４、８０２、８０４…端子
７１０…ＤＡＣ回路用第２入力レジスタ
８２０…基準電圧回路
８６０…ドライバ回路
８７０…スイッチング回路
８７１…ハイサイドパワーＭＯＳＦＥＴ
８７２…ローサイドパワーＭＯＳＦＥＴ
８８０…チョークコイル
８８１…出力コンデンサ
Ｖｆｂ…フィードバック電圧
Ｒ１、Ｒ２、Ｒ３、Ｒ４…分圧抵抗
ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４…スイッチ

Claims (10)

1. パワー半導体素子を駆動して外部の負荷へ所定の電圧を供給する定電圧電源装置に含まれ、前記パワー半導体素子の動作を制御する半導体装置であって、
   第１レジスタと、
   基準電圧源の出力電圧を基準参照電圧として前記第１レジスタの値に対応する基準電圧を出力するデジタル・アナログ変換回路と、
   前記定電圧電源装置の出力電圧が所定の抵抗分圧比で分圧されて形成されるフィードバック電圧と前記基準電圧とを差動増幅する誤差増幅回路と、
   前記誤差増幅回路の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号を発生する信号発生回路と、
   前記フィードバック電圧を入力して前記誤差増幅回路の一方の入力端子に結合するフィードバック電圧端子と、
   前記誤差増幅回路の一方の入力端子に入力される電圧が目標設定電圧となるよう前記第１レジスタの値を第１補正値に補正する信号を入力可能な第１の信号入力端子と、
   前記抵抗分圧比を前記定電圧電源装置の目標出力電圧で規格化したデジタル値を保持する第２レジスタと、
   前記基準電圧の目標設定電圧を前記基準参照電圧で規格化したデジタル値を保持する第３レジスタと、
   前記定電圧電源装置の出力電圧を入力する出力電圧入力端子と、
   前記出力電圧入力端子に入力された電圧を第１参照電圧とし、外付け分圧抵抗回路により分圧され前記フィードバック電圧端子に入力された電圧信号をデジタル値に変換するアナログ・デジタル変換回路と、
   前記アナログ・デジタル変換回路の出力に基づいて補正値を算出する第１補正演算回路と、を有し、
   前記第１補正演算回路の演算結果に基づいて前記第１レジスタに第２補正値を書き込み、前記基準電圧を補正する、半導体装置。
2. 前記第１補正演算回路は、前記アナログ・デジタル変換回路により変換されたデジタル値と、前記第１レジスタに保持された値との第１差分を求める第１演算回路と、
   前記第１差分と第２レジスタおよび第３レジスタの値を使って補正値を求める第２演算回路と、
   前記第２演算回路の演算結果を、前記ＤＡＣ回路用入力レジスタの第１補正値と加算する第３演算回路と、から成る、請求項１記載の半導体装置。
3. 前記第１補正演算回路で演算を行いその演算結果を前記第１レジスタに書き込むことによって前記基準電圧を補正する動作モードを有する、請求項１記載の半導体装置。
4. パワー半導体素子を駆動して外部の負荷へ所定の電圧を供給する定電圧電源装置に含まれ、前記パワー半導体素子の動作を制御する半導体装置であって、
   第１レジスタと、
   基準電圧源の出力電圧を基準参照電圧として前記第１レジスタの値に対応する基準電圧を出力するデジタル・アナログ変換回路と、
   前記定電圧電源装置の出力電圧に基づいて形成されるフィードバック電圧と前記基準電圧とを差動増幅する誤差増幅回路と、
   前記誤差増幅回路の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号を発生する信号発生回路と、
   前記定電圧電源装置の出力電圧を受ける出力電圧入力端子と、
   前記出力電圧入力端子に入力された出力電圧を分圧して直列接続ノードに前記フィードバック電圧を形成する直列接続された第１抵抗Ｒ３および第２抵抗Ｒ４と、
   前記第１抵抗と第２抵抗の直列接続ノードに接続されたフィードバック電圧端子と、
   前記誤差増幅回路における前記フィードバック電圧の入力端子と前記出力電圧入力端子との間を接続する第１スイッチと、
   前記誤差増幅回路における前記フィードバック電圧の入力端子と前記フィードバック端子との間を接続する第２スイッチと、
   前記第２スイッチをオンし、前記第１スイッチをオフした状態で、前記フィードバック端子の電圧が目標設定電圧となるよう前記第１レジスタの値を第３補正値に補正する信号を入力可能な第２の信号入力端子と、を有する半導体装置。
5. 前記目標設定電圧のデジタル値を保持する第４レジスタと、
   前記目標設定電圧に対する誤差電圧のデジタル値を保持する第５レジスタと、
   前記第１抵抗と第２抵抗の結合ノードに得られる抵抗分圧比の誤差を含む誤差係数のデジタル値を保持する第６レジスタと、
   前記第４、第５及び第６レジスタの値を使って補正値を求める第４演算回路と、を更に有し、
   前記第４演算回路の演算結果を第４補正値として前記第１レジスタに書き込んで前記基準電圧を補正する、請求項４記載の半導体装置。
6. 前記抵抗分圧比の誤差を含む誤差係数を求めるために前記フィードバック電圧端子の電圧を測定するとき、前記第１レジスタの値を前記第３補正値に補正した後に、前記第２スイッチがオフにされ、前記第１スイッチがオンされる、請求項５記載の半導体装置。
7. 前記目標設定電圧、前記誤差電圧、および前記誤差係数の各デジタル値は、前記基準参照電圧で規格化したデジタル値である、請求項５記載の半導体装置。
8. パワー半導体素子を駆動して外部の負荷へ所定の電圧を供給する定電圧電源装置に含まれ、前記パワー半導体素子の動作を制御する半導体装置であって、
   第１レジスタと、
   基準電圧源の出力電圧を基準参照電圧として前記第１レジスタの値に対応する基準電圧を出力するデジタル・アナログ変換回路と、
   前記定電圧電源装置の出力電圧に基づいて形成されるフィードバック電圧と前記基準電圧とを差動増幅する誤差増幅回路と、
   前記誤差増幅回路の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号を発生する信号発生回路と、
   パワーダウン用のデジタル値を保持する第７レジスタと、
   パワーダウン信号を入力する第３の信号端子とを有し、
   前記第３の信号端子に前記パワーダウン信号が入力されるのに応答して、前記デジタル・アナログ変換回路の入力信号が前記第１レジスタの保持値から第７レジスタの保持値に切換えられて、前記誤差増幅回路に入力される基準電圧が所定の値に低下される、半導体装置。
9. パワー半導体素子を駆動して外部の負荷へ所定の電圧を供給する定電圧電源装置であって、前記パワー半導体素子の動作を制御する半導体装置を含み、
   前記半導体装置は、第１レジスタと、
   基準電圧源の出力電圧を基準参照電圧として前記第１レジスタの値に対応する基準電圧を出力するデジタル・アナログ変換回路と、
   前記定電圧電源装置の出力電圧に基づいて形成されるフィードバック電圧と前記基準電圧とを差動増幅する誤差増幅回路と、
   前記誤差増幅回路の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号（PWM）を発生する信号発生回路と、
   前記定電圧電源装置の出力電圧を受ける出力電圧入力端子と、
   前記出力電圧入力端子に入力された出力電圧を分圧して直列接続ノードに前記フィードバック電圧を形成する直列接続された第１抵抗および第２抵抗と、
   前記第１抵抗と第２抵抗の直列接続ノードに接続されたフィードバック電圧端子と、
   前記誤差増幅回路における前記フィードバック電圧の入力端子と前記出力電圧入力端子との間を接続する第１スイッチと、
   前記誤差増幅回路における前記フィードバック電圧の入力端子と前記フィードバック端子との間を接続する第２スイッチと、
   前記第２スイッチをオンし、前記第１スイッチをオフした状態で、前記フィードバック端子の電圧が目標設定電圧となるよう前記第１レジスタの値を第３補正値に補正する信号を入力可能な第２の信号入力端子と、
   前記目標設定電圧のデジタル値を保持する第４レジスタと、
   前記目標設定電圧に対する誤差電圧のデジタル値を保持する第５レジスタと、
   前記第１抵抗と第２抵抗の結合ノードに得られる抵抗分圧比の誤差を含む誤差係数のデジタル値を保持する第６レジスタと、
   前記第４、第５及び第６レジスタの値を使って補正値を求める第４演算回路と、を有し、
   前記抵抗分圧比の誤差を含む誤差係数を求めるために前記フィードバック電圧端子の電圧を測定するとき、前記第１レジスタの値を前記第３補正値に補正した後に、前記第２スイッチがオフにされ、前記第１スイッチがオンされ、
   前記第４演算回路の演算結果が第４補正値として前記第１レジスタに書き込まれて前記基準電圧が補正される、定電圧電源装置。
10. パワー半導体素子を駆動して外部の負荷へ所定の電圧を供給する定電圧電源装置であって、前記パワー半導体素子の動作を制御する半導体装置を含み、
    前記半導体装置は、第１レジスタと、
    基準電圧源の出力電圧を基準参照電圧として前記第１レジスタの値に対応する基準電圧を出力するデジタル・アナログ変換回路と、
    前記定電圧電源装置の出力電圧に基づいて形成されるフィードバック電圧と前記基準電圧とを差動増幅する誤差増幅回路と、
    前記誤差増幅回路の出力電圧に基づいて前記パワー半導体素子を駆動するための制御信号（PWM）を発生する信号発生回路と、
    パワーダウン用のデジタル値を保持する第７レジスタと、
    パワーダウン信号を入力する第３の信号端子と、を有し、
    前記第３の信号端子に前記パワーダウン信号が入力されるのに応答して、前記デジタル・アナログ変換回路の入力信号が前記第１レジスタの保持値から第７レジスタの保持値に切換えられて、誤差増幅回路に入力される基準電圧が所定の値に低下される、定電圧電源装置。

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