JP5750067B2 - 制御装置及びデジタル制御電源並びに制御方法 - Google Patents

Description

本発明は、電源の出力に対してデジタル制御を行う技術に関する。

電源の制御回路をデジタル化することにより柔軟かつ効率の良い制御を図ることができるため、近年、電源の制御の分野におけるデジタル化が急激に進んでいる。

デジタル制御の電源（以下、「デジタル制御電源」という）は、電源の出力（電圧または電流）をＡ／Ｄ変換器でデジタルコードに変換して、設定された目標値と比較する。そして、比較の結果に応じてＰＷＭ制御（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｅ Ｍｏｄｕｌａｔｉｏｎ）を行うことにより、出力の安定化を図る。

必然ながら、Ａ／Ｄ変換器のＡ／Ｄ変換の精度は、デジタル制御電源の制御精度に影響を与える。

特許文献１には、Ａ／Ｄ変換器の変換精度を向上させるための技術が開示されている。図２６を参照して説明する。

図２６は、特許文献１における図１であり、該文献に開示された技術を適用したアナログデータ変換回路を示す。図示のように、該アナログデータ変換回路は、入力端子１、入力増幅器２、Ａ／Ｄ変換器３、メモリ４、Ｄ／Ａ変換器５、出力増幅器６、出力端子７、変換制御回路８、増幅制御回路９を有し、増幅制御回路９は、最大値抽出部９１、最小値抽出部９２、ＣＰＵ９５、Ｄ／Ａ変換器９６、Ｄ／Ａ変換器９７を備える。

入力端子１へ入力された入力アナログ信号は、入力増幅器２により増幅され、Ａ/Ｄ変換器３によりＡ/Ｄ変換されて入力デジタル信号となり、メモリ４に記憶される。入力増幅器２は、増幅率が可変の増幅器であって、Ｄ/Ａ変換器９６に接続されており、Ｄ/Ａ変換器９６から入力されるアナログ電圧を制御電圧として、その増幅率が変化する。

Ａ/Ｄ変換器３は、基準電圧(リファレンストップ電圧ＲＴ及びリファレンスボトム電圧ＲＢ)と入力アナログ信号とを比較してＡ/Ｄ変換を行う８ビットのＡ/Ｄ変換器であって、それ自体従来のＡ/Ｄ変換器と同様のものである。

メモリ４に記憶されたデジタル信号は、図示しない回路により所要のデジタル処理をなされた後、再びメモリ４に記憶される。

増幅制御回路９は、メモリ４に記憶される入力デジタル信号を読み出す。読み出された入力デジタル信号の１サイクル中の値は、最大値抽出部９１で相互に比較され、最大値が抽出されてＣＰＵ９５へ与えられる。同様に、１サイクル中の値は、最小値抽出部９２で相互に比較され、最小値が抽出されてＣＰＵ９５へ与えられる。従ってＣＰＵ９５へは１サイクル中の最大値と最小値とが交互に与えられる。

ＣＰＵ９５は、与えられる最大値又は最小値の値に応じて、入力増幅器２の増幅率αを増加又は減少させるよう制御するデータｎを出力する。即ち、ＣＰＵ９５は最大値が「２５４」より小さい場合又は最小値が「１」より大きい場合は入力増幅器２の増幅率αを上げるよう制御するデータを、最大値が「２５５」に等しい場合又は最小値が「０」に等しい場合は入力増幅器２の増幅率αを下げるよう制御するデータをＤ/Ａ変換器９６へ与え、最大値が「２５４」に等しい場合又は最小値が「１」に等しい場合は入力増幅器２の増幅率αを変化させないでそのままとするべくＤ/Ａ変換器９６へ与えるデータを変化させず、そのデータｎをメモリ４へ記憶させる。

つまり、該アナログデータ変換回路は、Ａ／Ｄ変換器３によるＡ／Ｄ変換の結果となるデジタルコードの１サイクル中の最大値と最小値に基づいて入力端子１からの入力アナログ信号の範囲を推定して入力増幅器２の増幅率を調整することにより、Ａ／Ｄ変換器３へ入力される信号の範囲が常にＡ／Ｄ変換器３のＡ／Ｄ変換可能な範囲（以下Ａ／Ｄ変換レンジという）に合致するようにできるとされている。

特開平０７−１３１３５０号公報

特許文献１に開示された技術では、入力デジタル信号の「１サイクル」の意味が不明である。通常、「１サイクル」が、Ａ／Ｄ変換器の２つの連続するサンプリングタイミング間の期間を意味するため、１サイクルにつき１つのデジタル信号しか得られず、１サイクルにおいて最大値と最小値は、該１つのデジタル信号そのものである。

そのため、特許文献１における所謂「１サイクル」が、複数のデジタル信号が得られる所定長の期間であると推測する。

この推測の元で、特許文献１に開示された技術を、電源のデジタル制御に適用することを考える。なお、Ａ／Ｄ変換器としては、特許文献１に例示した８ビットのＡ／Ｄ変換器であるとする。

この場合、例えば、電源の出力電圧を増幅してＡ／Ｄ変換器に入力する際に、Ａ／Ｄ変換器により得られた所定長の期間の複数のデジタルコードの最大値が「２５４」より小さく、最小値が「１」より大きい範囲内にある場合には増幅器の増幅率を上げ、該最大値が「２５５」に等しい場合または該最小値が「０」に等しい場合には増幅器の増幅率を下げ、それ以外の場合には増幅器の増幅率を現在値に維持するようにする制御することができる。

こうすることにより、Ａ／Ｄ変換器へ入力する信号（出力電圧を増幅して得た信号）が、常にＡ／Ｄ変換器のＡ／Ｄ変換レンジに合致させることができる。すなわち、各所定の期間において、Ａ／Ｄ変換器へ入力する信号の最大値と最小値は、Ａ／Ｄ変換器のＡ／Ｄ変換レンジの上限と下限に夫々一致する。

しかし、この技術では、デジタル電源の出力電圧が不安定になってしまう恐れがある。１つの理由は、上記所定の期間が短い場合には、増幅率が頻繁に変化し、Ａ／Ｄ変換器のビット精度も頻繁に変化するためである。

もう１つの理由は、ノイズ耐性の低下である。これについて、図２７を参照して説明する。

図２７において、縦軸と横軸が電圧と時間を夫々示す。図２７における曲線は、立上り期間から安定期間までのデジタル制御電源の出力電圧の変化態様の例を示す。なお、この出力電圧は、平滑化されたものである。また、縦破線は、Ａ／Ｄ変換器のサンプリングタイミングを示しており、サンプリング間隔がＴである。また、時間０において、デジタル制御電源がパワーオンし、０〜タイミングｔ１は、デジタル制御電源の出力電圧の立上り期間であり、タイミングｔ１より後は、デジタル制御電源の安定期間である。安定期間において、出力電圧は、ＶＡ１とＶＡ２間の範囲内で変動するとする。なお、出力電圧の目標となる目標電圧ＶＡＲは、この範囲内に含まれている。

図２７に示すように、ノイズＤ１、ノイズＤ２、ノイズＤ３、ノイズＤ４は、いずれも特定のサンプリングタイミングで瞬間的に発生するノイズであり、次のサンプリングタイミングでは、出力電圧は、ノイズが発生しないときの電圧に戻っている。

特許文献１の技術は、所定長の期間内におけるデジタルコードの最大値と最小値に基づいて増幅率を制御する。該期間においてノイズが瞬間的に発生したときに、ノイズの電圧に対応するデジタルコードがその期間内における最大値または最小値になるため、ノイズの電圧に基づいて次の期間の増幅率が調整される。これでは、増幅率の制御ひいては出力電圧の制御も正しくできない。その結果、出力電圧が不安定になってしまう。

本発明の１つの態様は、電源の出力に対してデジタル制御を行う制御装置である。該制御装置は、互いに異なる複数の増幅率に夫々対応する複数のモード信号のうちの１つを選択するモード制御部と、前記モード制御部により選択された前記モード信号に対応する増幅率で前記電源の出力を増幅して増幅出力を得る増幅器と、前記増幅出力をＡ／Ｄ変換して第１のデジタル値を得るＡ／Ｄ変換器と、前記第１のデジタル値を、前記電源の出力を所定のビット精度で表すデジタル値である第２のデジタル値に変換し、該第２のデジタル値と、前記所定のビット精度で表される前記電源の目標出力のデジタル値である目標値との差分を求めると共に、該差分に応じて前記電源の出力を制御する出力制御部と、を有する。

前記モード制御部は、前記差分を指標値として、該指標値と、前記複数のモード信号毎に設定された差分絶対値範囲とに基づいて、前記モード信号を選択する。前記差分絶対値範囲は、前記複数のモード信号毎に設定された前記差分の絶対値の範囲であり、前記モード信号に対応する増幅率が小さいほど該モード信号に対して設定された前記差分絶対値範囲に含まれる前記差分の絶対値が大きい。

前記モード制御部は、前記指標値の絶対値が現在の前記モード信号に対して設定された前記差分絶対値範囲の下限以下になった頻度である第１の頻度と、前記指標値の絶対値が現在の前記モード信号に対して設定された前記差分絶対値範囲の上限を超えた頻度である第２の頻度とを測定する。そして、前記第１の頻度が第１の閾値未満であり、かつ、前記第２の頻度が第２の閾値未満であるときに、現在の前記モード信号を維持する。また、前記第１の頻度が前記第１の閾値以上になったときに、現在の前記モード信号に対応する増幅率より１つ大きい増幅率に対応する前記モード信号を選択する。また、前記第２の頻度が前記第２の閾値以上になったときに、現在の前記モード信号に対応する増幅率より１つ小さい増幅率に対応する前記モード信号を選択する。

なお、前記モード制御部は、前記差分の代わりに、前記第１のデジタル値または前記第２のデジタル値を前記指標値として用いるようにしてもよい。この場合、前記モード制御部は、前記複数のモード信号毎に設定された、前記差分絶対値範囲に対応する前記第１のデジタル値の範囲または前記第２のデジタル値の範囲となるデジタル値範囲と、前記指標値とに基づいて、前記第１の頻度と前記第２の頻度の測定及び前記モード信号の選択を行う。

なお、上記「頻度」とは、例えば、連続する複数個の指標値に対象の指標値が含まれる個数を意味する。例えば、指標値として差分が用いられた場合に、第１の頻度は、上記複数個の指標値のうちに含まれた、絶対値が、現在の前記モード信号に対して設定された前記差分絶対値範囲の下限以下になった指標値の個数である。また、第２の頻度は、上記複数個の指標値のうちに含まれた、絶対値が、現在の前記モード信号に対して設定された前記差分絶対値範囲の上限を超えた指標値の個数である。

また、Ａ／Ｄ変換器のサンプリングタイミングと、Ａ／Ｄ変換器が出力する第１のデジタル値と、出力制御部が出力する第２のデジタル値及び差分とが１対１に対応しているため、上記「連続する複数個の指標値に対象の指標値が含まれる個数」は、「所定回数の連続する複数のサンプリングタイミングに対応する所定長の期間において、対象の指標値が現れた個数」と同様の意味である。

なお、上記態様の制御装置を含むデジタル制御電源、または上記態様の制御装置を方法やシステムなどに置き換えて表現したものも、本発明の態様としては有効である。

本発明にかかる技術によれば、デジタル制御電源のノイズ耐性を高めると共に、出力電圧が不安定になることを回避する。

本発明の原理を説明するためのデジタル制御電源を示す図である（その１）。 図１に示すデジタル制御電源における増幅器の一例を示す図である。 平滑化電圧と第２のデジタル値の関係の例を示す図である。 平滑化電圧と差分の関係を説明するための図である。 差分絶対値範囲とモード信号の関係を説明するための図である。 第１のモードにおける増幅器の入出力特性の例を示す図である。 第１のデジタル値と増幅電圧の関係の例を示す図である。 第１のモードにおける第１のデジタル値と平滑化電圧の関係の例を示す図である。 第１のモードにおける第２のデジタル値と平滑化電圧の関係の例を示す図である。 第２のモードにおける増幅器の入出力特性の例を示す図である。 第２のモードにおける第１のデジタル値と平滑化電圧の関係の例を示す図である。 第２のモードにおける第２のデジタル値と平滑化電圧の関係の例を示す図である。 図１に示すデジタル制御電源による処理の一例を説明するための図である。 第２のデジタル値と差分絶対値範囲間の関係を説明するための図である。 本発明の原理を説明するためのデジタル制御電源を示す図である（その２）。 第１のデジタル値と差分絶対値範囲間の関係を説明するための図である。 本発明の原理を説明するためのデジタル制御電源を示す図である（その３）。 本発明の第１の実施の形態にかかるデジタル制御電源を示す図である。 図１８に示すデジタル制御電源の処理を示すフローチャートである。 図１９におけるモード決定処理を示すフローチャートである。 本発明の第２の実施の形態のデジタル制御電源における各モード信号を説明するための図である。 本発明の第２の実施の形態のデジタル制御電源におけるモード決定処理を示すフローチャートである。 本発明の第２の実施の形態にかかるデジタル制御電源による制御の一例を説明するための図である。 本発明の第３の実施の形態にかかるデジタル制御電源におけるモード決定処理を示すフローチャートである。 本発明の第４の実施の形態にかかるデジタル制御電源を示す図である。 特許文献１における図１である。 特許文献１に開示された技術を電源のデジタル制御に適用した場合の問題点を説明するための図である。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

本発明の具体的な実施の形態の前に、まず、図１に示すデジタル制御電源１００Ａを参照して、本発明にかかる技術の原理を説明する。

図１に示すデジタル制御電源１００Ａは、パワー回路１１０、平滑化回路１１２、増幅器１２０、Ａ／Ｄ変換器１３０、モード制御部１４０Ａ、出力制御部１７０を有する。

パワー回路１１０は、電圧Ｖを出力する。平滑化回路１１２は、電圧Ｖを平滑化して、平滑化された電圧（以下「平滑化電圧Ｖ０」という）を得る。この平滑化電圧Ｖ０は、図示しない負荷装置に供給され、デジタル制御電源１００Ａの出力電圧に該当する。

デジタル制御電源１００Ａは、電圧Ｖの制御を介してデジタル制御電源１００Ａの出力電圧すなわち平滑化電圧Ｖ０を制御するものであり、制御装置を構成する。

増幅器１２０は、モード制御部１４０Ａにより制御され、Ａ／Ｄ変換器１３０のＡ／Ｄ変換レンジに合致するように平滑化電圧Ｖ０に対して増幅処理を行って電圧Ｖ１を得るものである。この電圧Ｖ１を、以下「増幅電圧」ともいう。

増幅器１２０は、例えば反転増幅器であり、図２を参照してその一例を説明する。図示の増幅器１２０は、抵抗Ｒ１と抵抗Ｒ２を備え、式（１）に示す増幅処理を行う。

Ｖ１＝−Ｗ×Ｖ０＋Ｐ×ＶＫ
＝−（Ｒ２／Ｒ１）×Ｖ０＋（１＋Ｒ２／Ｒ１）×ＶＫ （１）

式（１）において、Ｗは増幅率であり、ＶＫは、基準電圧である。また、式（１）から分かるように、パラメータＰは、「（１＋Ｗ）」であるため、増幅率Ｗに応じて決まる値である。

モード信号ＭＯＤの詳細については後述するが、モード制御部１４０Ａは、複数の異なるモード信号ＭＯＤから１つ選択して増幅器１２０に供する。増幅率Ｗと基準電圧ＶＫは、上記複数のモード信号ＭＯＤ毎に設定されている。

出力制御部１７０は、変換部１７２、比較部１７４、制御実行部１７６を備える。変換部１７２は、モード制御部１４０Ａが出力したモード信号ＭＯＤに基づいて、第１のデジタル値Ｓ１を、第２のデジタル値Ｓ２に変換する。比較部１７４は、第２のデジタル値Ｓ２と、予め設定された目標値ＳＲとを比較し、比較の結果となる差分ＤＦを得る。制御実行部１７６は、比較部１７４からの差分ＤＦに基づいて、差分ＤＦの絶対値が小さくなるように電圧Ｖを制御する。

目標値ＳＲは、所定のビット精度でデジタル制御電源１００Ａの目標となる出力電圧（以下「目標電圧ＶＡＲ」という）を表すデジタル値である。「ビット精度」とは、１ビットにより表すアナログ値の範囲である。例えば、平滑化電圧Ｖ０の範囲が０ｖ〜５ｖであり、平滑化電圧Ｖ０を６ビットで表す場合に、ビット精度は、「５／６３（ｖ／ｂｉｔ）」となる。

Ａ／Ｄ変換器１３０が得た第１のデジタル値Ｓ１を目標値ＳＲと比較するために、該第１のデジタル値Ｓ１を、平滑化電圧Ｖ０を目標電圧ＶＡＲのビット精度で表わすデジタル値すなわち第２のデジタル値Ｓ２に変換する必要がある。

図３は、平滑化電圧Ｖ０の範囲が０ｖ〜５ｖであり、目標電圧ＶＡＲのビット精度が「５／６３（ｖ／ｂｉｔ）」である場合における平滑化電圧Ｖ０と第２のデジタル値Ｓ２の関係を示す。

変換部１７２は、第１のデジタル値Ｓ１に対して、図３に示す変換を実現するためのものであり、下記の式（２）に従って、第１のデジタル値Ｓ１を第２のデジタル値Ｓ２に変換する。
Ｓ２＝Ｙ×Ｓ１＋ＯＦＳ （２）
但し，ＯＦＳ：オフセット

式（２）において、係数Ｙと０ＦＳは、モード信号ＭＯＤが示す増幅率Ｗと基準電圧ＶＫに応じて決まる。

モード制御部１４０Ａは、現在のシーケンスにおける差分ＤＦを指標値として、差分ＤＦに基づいて、次のシーケンスにおける増幅回路１２０の基準電圧ＶＫと増幅率を示すモード信号ＭＯＤを決定して増幅器１２０と出力制御部１７０に出力する。

モード制御部１４０Ａは、複数のモード信号ＭＯＤのうちの１つを選択して増幅器１２０と出力制御部１７０に出力するものである。各モード信号ＭＯＤは、基準電圧ＶＫと増幅率Ｗを示す。

また、上記複数のモード信号ＭＯＤ毎に、差分ＤＦの絶対値の範囲（以下差分絶対値範囲という）が設定されており、大きい増幅率Ｗに対応するモード信号ＭＯＤほど、該モード信号ＭＯＤに対して設定された差分絶対値範囲に含まれる差分の絶対値が小さい。

モード制御部１４０Ａは、モード信号ＭＯＤの選択に際して、第１の頻度と第２の頻度を測定する。

第１の頻度は、差分ＤＦの絶対値が、現在のモード信号ＭＯＤに対して設定された差分絶対値範囲の下限以下になった頻度である。第２の頻度は、差分ＤＦの絶対値が、現在のモード信号ＭＯＤに対して設定された差分絶対値範囲の上限を超えた頻度である。

そして、モード制御部１４０Ａは、第１の頻度が、該第１の頻度に対して設けられた閾値（第１の閾値）未満であり、かつ、第２の頻度が、該第２の頻度に対して設けられた閾値（第２の閾値）未満であるときに、現在のモード信号ＭＯＤを維持する。

一方、第１の頻度が第１の閾値以上になったときに、モード制御部１４０Ａは、次シーケンスのモード信号ＭＯＤとして、現在のモード信号ＭＯＤに対応する増幅率より１つ大きい増幅率に対応するモード信号ＭＯＤを選択する。

また、第２の頻度が第２の閾値以上になったときに、モード制御部１４０Ａは、現在のモード信号ＭＯＤに対応する増幅率より１つ小さい増幅率に対応するモード信号ＭＯＤを選択する。

ここで、モード信号ＭＯＤが２つ（第１のモード信号と第２のモード信号）ある場合を例にしてデジタル制御電源１００Ａをより詳細に説明する。第１のモード信号ＭＯＤと第２のモード信号ＭＯＤのときのデジタル制御電源１００Ａのモードを夫々第１のモードと第２のモードという。なお、Ａ／Ｄ変換器１３０のビット数とＡ／Ｄ変換レンジが夫々３ビットと０〜２ｖであるとする。また、例として、第１の閾値と第２の閾値は、同様であり、「５個のうちに３個」であるとする。

図４は、平滑化電圧Ｖ０と差分ＤＦの絶対値｜ＤＦ｜の関係を説明するためのものであり、縦軸と横軸が平滑化電圧Ｖ０と時間を夫々示す。また、デジタル制御電源１００Ａは、時間０でパワーオンし、立上り期間（０〜ｔ１）を経て安定期間（ｔ１〜）に入る。安定期間における平滑化電圧Ｖ０の変動範囲は、ＶＡ１からＶＡ２までであり、目標電圧ＶＡＲは、ＶＡ１とＶＡ２の中間値である。デジタル制御電源１００Ａの出力し得る最大の平滑化電圧Ｖ０がＶＡ３である。これらのパラメータは、デジタル制御電源１００Ａの設計時に知り得るものである。

平滑化電圧Ｖ０がＶＡ１とＶＡ２のいずれかであるときに、差分ＤＦの絶対値がＤＦ１であるとする。そのため、平滑化電圧Ｖ０がＶＡ１以上ＶＡ２以下であるときに、差分ＤＦの絶対値は、ＤＦ１以下である。一方、平滑化電圧Ｖ０がＶＡ１より小さいときと、ＶＡ２より大きいときには、差分ＤＦの絶対値は、ＤＦ１より大きくなる。

図５は、差分絶対値範囲とモード信号ＭＯＤとの関係を説明するためのものである。
２つのモード信号ＭＯＤのうちの第１のモード信号ＭＯＤに対して設定された差分絶対値範囲は、「ＤＦ１より大きい」であり、第２のモード信号ＭＯＤに対して設定された差分絶対値範囲は、「ＤＦ１以下」である。また、第１のモード信号ＭＯＤに対応する増幅率Ｗ１は、第２のモード信号ＭＯＤに対応する増幅率Ｗ２より小さい。

第１のモード信号ＭＯＤは、０ｖ〜ＶＡ３（５ｖ）の範囲内になり得る平滑化電圧Ｖ０をＡ／Ｄ変換器１３０のＡ／Ｄ変換レンジ（０ｖ〜２ｖ）に変換するための増幅器１２０の増幅率Ｗと基準電圧ＶＫを示すものである。図６は、この場合における増幅器１２０の入出力特性を示す。

図６に示す入出力特性を実現するために、第１のモード信号ＭＯＤが示す増幅率Ｗ（Ｒ２／Ｒ１）、基準電圧ＶＫは、夫々、「２／５」と、「１０／７」ｖとなる。

また、この場合におけるＡ／Ｄ変換器１３０の入出力特性は、図７に示すようになる。
図７から分かるように、第１のモードにおいて、Ａ／Ｄ変換器１３０の入力に対するＡ／Ｄ変換器１３０のビット精度は、「０．２５ｖ／ｃｏｄｅ」になる。

図８は、図６と図７から得られる、第１のモードにおける第１のデジタル値Ｓ１と平滑化電圧Ｖ０の関係を示す図である。図８から分かるように、第１のモードにおいて、平滑化電圧Ｖ０に対するＡ／Ｄ変換器１３０のビット精度は、「０．６２５ｖ／ｃｏｄｅ」になる。

図６〜図８から、図９に示す、第１のモードにおける第２のデジタル値Ｓ２と平滑化電圧Ｖ０の関係を得ることができる。

第２のモード信号ＭＯＤは、ＶＡ１〜ＶＡ２の範囲内になり得る平滑化電圧Ｖ０をＡ／Ｄ変換器１３０のＡ／Ｄ変換レンジ（０ｖ〜２ｖ）に変換するための増幅器１２０の増幅率Ｗと基準電圧ＶＫを示すものである。図１０は、デジタル制御電源１００Ａの目標電圧ＶＡＲが「１．２５ｖ」であるとした場合に第２のモードにおける増幅器１２０の入出力特性の例を示す。なお、ＶＡ１〜ＶＡ２の範囲は、第１のモードにおける第１のデジタル値Ｓ１の１コードの範囲（０．６２５ｖ）に相当するとしている。すなわち、ＶＡ１とＶＡ２は、夫々０．９３７５ｖと１．５６２５ｖとなる。

図１０に示す入出力特性を実現するために、第２のモード信号ＭＯＤが示す増幅率Ｗ（Ｒ２／Ｒ１）、基準電圧ＶＫは、夫々、「１６／５」と、「２５／２１」ｖとなる。

なお、この場合におけるＡ／Ｄ変換器１３０の入出力特性は、第１のモードのときと変わらず、図７に示すようになっている。すなわち、第２のモードにおいても、Ａ／Ｄ変換器１３０の入力に対するＡ／Ｄ変換器１３０のビット精度は、「０．２５ｖ／ｃｏｄｅ」である。

図１１は、図１０と図７から得られる、第２のモードにおける第１のデジタル値Ｓ１と平滑化電圧Ｖ０の関係を示す図である。図１１から分かるように、第２のモードにおいて、平滑化電圧Ｖ０に対するＡ／Ｄ変換器１３０のビット精度は、「７８．１２５ｍｖ／ｃｏｄｅ」になる。

また、第２のモードにおいて、第２のデジタル値Ｓ２と平滑化電圧Ｖ０の関係は、図１２に示すようになる。

図１３を参照して、デジタル制御電源１００Ａによる処理の一例を説明する。図１３は、図２７と同様に、縦軸と横軸が平滑化電圧Ｖ０と時間を夫々示す。各ノイズは、図２７に示したのと同様である。

デジタル制御電源１００Ａのパワーオン時に、モード制御部１４０Ａは、第１のモード信号ＭＯＤを出力する。そのため、増幅器１２０は、図６に示す入出力特性で平滑化電圧Ｖ０を増幅して増幅電圧Ｖ１を得る。前述の説明で分かるように、このとき、０〜ＶＡ３の範囲内の平滑化電圧Ｖ０を増幅して得た増幅電圧Ｖ１の範囲は、Ａ／Ｄ変換器１３０のＡ／Ｄ変換レンジと一致する。

出力制御部１７０は、Ａ／Ｄ変換器１３０が増幅電圧Ｖ１をＡ／Ｄ変換して得た第１のデジタル値Ｓ１を第２のデジタル値Ｓ２に変換すると共に、目標値ＳＲと比較して差分ＤＦを得る。そして、比較の結果に応じて、差分ＤＦの絶対値が小さくなる方向に電圧Ｖを制御する。

並行して、モード制御部１４０Ａは、第１の頻度を測定する。具体的には、連続する５個の差分ＤＦのうちに、差分絶対値範囲の下限となる差分ＤＦ１以下になった差分ＤＦの個数Ｍを測定する。そして、個数Ｍが３未満である場合にはモード信号ＭＯＤを第１のモード信号ＭＯＤに維持し、個数Ｍが３以上になった場合には、モード信号ＭＯＤを第２のモード信号ＭＯＤに変更する。

なお、第１のモード信号ＭＯＤに対して設定された差分絶対値範囲が「ＤＦ１より大きい」であり、上限がないため、モード制御部１４０Ａは、第１のモードのときに、第２の頻度の測定をしない。

立上り期間において、ノイズＤ１が発生した場合に、該サンプリングタイミングにおける平滑化電圧Ｖ０が平滑電圧ＶＡ１を超えたため、差分ＤＦの絶対値もＤＦ１より小さくなる。ここで、モード制御部１４０Ａは、個数Ｍとして「１」をカウントする。

しかし、次のサンプリングタイミングでは、平滑化電圧Ｖ０が平滑電圧ＶＡ１より小さくなり、差分ＤＦの絶対値もＤＦ１より大きくなるため、モード制御部１４０Ａは、個数Ｍを「０」にリセットする。その結果、モード信号ＭＯＤは第１のモード信号ＭＯＤに維持され、第１のモードから第２のモードへの移行が生じない。
立上り期間に発生したノイズＤ２のときも同様である。

平滑化電圧Ｖ０の立上りが続き、タイミングｔ１で平滑化電圧ＶＡ１に到達する。モード制御部１４０Ａは、タイミングｔ１で個数Ｍとして「１」をカウントし、その後も連続するサンプリングタイミング毎にカウントアップしたため、個数Ｍが「３」になったときに、モード信号ＭＯＤを、第１のモード信号ＭＯＤから第２のモード信号ＭＯＤに変更する。

そのため、増幅器１２０は、図１０に示す入出力特性で平滑化電圧Ｖ０を増幅する。前述の説明で分かるように、このとき、ＶＡ１〜ＶＡ２の範囲内の平滑化電圧Ｖ０を増幅して得た増幅電圧Ｖ１の範囲は、Ａ／Ｄ変換器１３０のＡ／Ｄ変換レンジと一致する。

第１のモードから第２のモードへの移行に伴い、出力制御部１７０は、第１のデジタル値Ｓ１を第２のデジタル値Ｓ２に変換する際のパラメータを変更する。パラメータが異なる点を除き、出力制御部１７０が第１のモードのときと同様の処理を行う。

並行して、モード制御部１４０Ａは、第２の頻度を測定する。具体的には、連続する５個の差分ＤＦのうちに、差分絶対値範囲の上限となる差分ＤＦ１を超えた差分ＤＦの個数Ｎを測定する。そして、個数Ｎが３未満である場合にはモード信号ＭＯＤを第２のモード信号ＭＯＤに維持し、個数Ｎとが３以上になった場合には、モード信号ＭＯＤを第１のモード信号ＭＯＤに変更する。

なお、第２のモード信号ＭＯＤに対して設定された差分絶対値範囲が「ＤＦ１以下」であり、下限がないため、モード制御部１４０Ａは、第２のモードのときに、第１の頻度の測定をしない。

ノイズＤ３が発生した際に、平滑化電圧Ｖ０が電圧ＶＡ１より小さくなり、差分ＤＦの絶対値もＤＦ１より大きくなるため、モード制御部１４０Ａは、個数Ｎとし「１」をカウントする。しかし、次のサンプリングタイミングでは、平滑化電圧Ｖ０が平滑電圧ＶＡ１より大きくなり、差分ＤＦの絶対値もＤＦ１より小さくなるため、モード制御部１４０Ａは、個数Ｍを「０」にリセットする。その結果、モード信号ＭＯＤは第２のモード信号ＭＯＤに維持され、第２のモードから第１のモードへの移行が発生しない。

同様に、ノイズＤ４が発生した際には、モード制御部１４０Ａは、個数Ｎとして「１」をカウントする。しかし、次のサンプリングタイミングでは、モード制御部１４０Ａは個数Ｍを０にリセットする。このときも、モード信号ＭＯＤは第２のモード信号ＭＯＤに維持され、第２のモードから第１のモードへの移行が発生しない。

このように、デジタル制御電源１００Ａによれば、瞬間的にノイズが発生してもモード信号ＭＯＤの変更が生じないため、ノイズ耐性が高いデジタル制御電源実現することができる。

また、デジタル制御電源の異なる期間（立上り期間や安定期間）の電圧Ｖの大きさに応じて増幅率と基準電圧を段階的に分けるようにしているので、増幅率乃至ビット精度の頻繁の変化を避けることができ、出力電圧を安定させることができる。

また、デジタル制御電源１００Ａのパワーオン直後に、増幅率が最小である第１のモードで制御を行うため、平滑化電圧Ｖ０の収束が早いという利点がある。

デジタル制御電源１００Ａにおいて、モード制御部１４０Ａは、差分ＤＦを指標値にして、差分ＤＦの絶対値が小さいほど大きい増幅率に対応するモード信号ＭＯＤを選択するようにしている。この指標値として、差分ＤＦの代わりに、第１のデジタル値Ｓ１または第２のデジタル値Ｓ２を用いてもよい。

図１４は、差分ＤＦと第２のデジタル値Ｓ２の関係の例を示す図である。図１４において、縦軸はデジタル値を示し、横軸は平滑化電圧Ｖ０を示す。また、点線と実線は、差分ＤＦの絶対値｜ＤＦ｜、第２のデジタル値Ｓ２を夫々示す。

図示のように、差分ＤＦの絶対値の範囲（差分絶対値範囲）は、第２のデジタル値Ｓ２の範囲と対応関係にある。「ＤＦ１より大きい」という差分絶対値範囲は、「ＳＡ１より小さい」及び「ＳＡ２より大きい」という第２のデジタル値Ｓ２の範囲に対応する。同様に、「ＤＦ１以下」という差分絶対値範囲は、「ＳＡ１以上、ＳＡ２以下」という第２のデジタル値Ｓ２の範囲に対応する。

図１５は、第２のデジタル値Ｓ２を指標値としてモード信号ＭＯＤを選択するデジタル制御電源１００Ｂを示す。デジタル制御電源１００Ｂにおいて、モード制御部１４０Ｂを除いた他の機能ブロックは、デジタル制御電源１００Ａにおける相対応する機能ブロックと同様である。

モード制御部１４０Ｂは、差分ＤＦの代わりに第２のデジタル値Ｓ２が入力され、第２のデジタル値Ｓ２を指標値としてモード信号ＭＯＤを選択する点を除き、デジタル制御電源１００Ａにおけるモード制御部１４０Ａと同様である。

具体的には、モード制御部１４０Ｂは、デジタル制御電源１００Ｂのパワーオン時に、第１のモード信号ＭＯＤを出力する。このとき、デジタル制御電源１００Ｂは、第１のモードにある。

第１のモード時に、モード制御部１４０Ｂは、第１の頻度を測定する。具体的には、連続する５個の第２のデジタル値Ｓ２のうちに、図１４に示すＳＡ１以上、ＳＡ２以下になった第２のデジタル値Ｓ２の個数Ｍを測定する。そして、個数Ｍが３未満である場合にはモード信号ＭＯＤを第１のモード信号ＭＯＤに維持し、個数Ｍが３以上になった場合には、モード信号ＭＯＤを第２のモード信号ＭＯＤに変更する。

第２のモード、すなわちモード信号ＭＯＤが第２のモード信号ＭＯＤであるときに、モード制御部１４０Ｂは、第２の頻度を測定する。具体的には、連続する５個の第２のデジタル値Ｓ２のうちに、ＳＡ１より小さくなった第２のデジタル値Ｓ２の個数Ｎ１と、ＳＡ２より大きくなった第２のデジタル値Ｓ２の個数Ｎ２を測定する。そして、個数Ｎ１と個数Ｎ２のいずれも３未満である場合にはモード信号ＭＯＤを第２のモード信号ＭＯＤに維持し、個数Ｎ１と個数Ｎ２のいずれか一方が３以上になった場合には、モード信号ＭＯＤを第１のモード信号ＭＯＤに変更する。

デジタル制御電源１００Ｂにおいて、モード制御部１４０Ｂは第２のデジタル値Ｓ２に基づいてモード信号ＭＯＤを選択しているが、実質的には、モード制御部１４０Ａと同様に、差分ＤＦに基づいてモード信号ＭＯＤを選択しているので、デジタル制御電源１００Ａが得られる全ての効果を得ることができる。

また、第２のモード時において、絶対値がＤＦ１を超えた差分ＤＦの個数に該当する第２の頻度の測定に際して、ＳＡ１より小さくなった第２のデジタル値Ｓ２の個数Ｎ１と、ＳＡ２より大きくなった第２のデジタル値Ｓ２の個数Ｎ２を分けて測定するため、外部要因などにより平滑化電圧Ｖ０が大きく上下する場合においても、ノイズ耐性をより高めることができる。

図１６は、差分ＤＦと第１のデジタル値Ｓ１の関係の例を示す図である。図１６において、縦軸はデジタル値を示し、横軸は平滑化電圧Ｖ０を示す。また、点線と実線は、差分ＤＦの絶対値｜ＤＦ｜、第１のデジタル値Ｓ１を夫々示す。なお、Ｓｍｉｎは、Ａ／Ｄ変換器１３０の最小コードであり、Ｓｍａｘは、Ａ／Ｄ変換器１３０の最大コードである。

図示のように、差分絶対値範囲は、第１のデジタル値Ｓ１の範囲と対応関係にある。「ＤＦ１より大きい」という差分絶対値範囲は、第１のモードにおいては「ＳＡ４より大きい」及び「ＳＡ３より小さい」という第１のデジタル値Ｓ１の範囲に対応し、第２のモードにおいては「最小コードＳｍｉｎと等しい」及び「最大コードＳｍａｘと等しい」という第１のデジタル値Ｓ１の範囲に対応する。同様に、「ＤＦ１以下」という差分絶対値範囲は、第１のモードにおいては「ＳＡ４以下、ＳＡ３以上」という第１のデジタル値Ｓ１の範囲に対応し、第２のモードにおいては「最小コードＳｍｉｎより大きく、最大コードＳｍａｘより小さい」という第１のデジタル値Ｓ１の範囲に対応する。

図１７は、第１のデジタル値Ｓ１を指標値としてモード信号ＭＯＤを選択するデジタル制御電源１００Ｃを示す。デジタル制御電源１００Ｃにおいて、モード制御部１４０Ｃを除いた他の機能ブロックは、デジタル制御電源１００Ａにおける相対応する機能ブロックと同様である。

モード制御部１４０Ｃは、差分ＤＦの代わりに第１のデジタル値Ｓ１が入力され、第１のデジタル値Ｓ１を指標値としてモード信号ＭＯＤを選択する点を除き、デジタル制御電源１００Ａにおけるモード制御部１４０Ａと同様である。

具体的には、モード制御部１４０Ｃは、デジタル制御電源１００Ｃのパワーオン時に、第１のモード信号ＭＯＤを出力する。このとき、デジタル制御電源１００Ｃは、第１のモードにある。

第１のモード時に、モード制御部１４０Ｃは、第１の頻度を測定する。具体的には、連続する５個の第１のデジタル値Ｓ１のうちに、図１６に示すＳＡ４以下、ＳＡ３以上になった第１のデジタル値Ｓ１の個数Ｍを測定する。そして、個数Ｍが３未満である場合にはモード信号ＭＯＤを第１のモード信号ＭＯＤに維持し、個数Ｍが３以上になった場合には、モード信号ＭＯＤを第２のモード信号ＭＯＤに変更する。

第２のモード、すなわちモード信号ＭＯＤが第２のモード信号ＭＯＤであるときに、モード制御部１４０Ｃは、第２の頻度を測定する。具体的には、連続する５個の第１のデジタル値Ｓ１のうちに、Ａ／Ｄ変換器１３０の最小コードＳｍｉｎになった第１のデジタル値Ｓ１の個数Ｎ１と、Ａ／Ｄ変換器１３０の最大コードＳｍａｘになった第１のデジタル値Ｓ１の個数Ｎ２を測定する。そして、個数Ｎ１と個数Ｎ２のいずれも３未満である場合にはモード信号ＭＯＤを第２のモード信号ＭＯＤに維持し、個数Ｎ１と個数Ｎ２のいずれか一方が３以上になった場合には、モード信号ＭＯＤを第１のモード信号ＭＯＤに変更する。

デジタル制御電源１００Ｃにおいて、モード制御部１４０Ｃは第１のデジタル値Ｓ１に基づいてモード信号ＭＯＤを選択しているが、実質的には、モード制御部１４０Ａと同様に、差分ＤＦに基づいてモード信号ＭＯＤを選択しているので、デジタル制御電源１００Ａが得られる全ての効果を得ることができる。

また、第２のモード時において、絶対値がＤＦ１を超えた差分ＤＦの個数に該当する第２の頻度の測定に際して、最小コードＳｍｉｎになった第１のデジタル値Ｓ１の個数Ｎ１と、最大コードＳｍａｘになった第１のデジタル値Ｓ１の個数Ｎ２を分けて測定するため、第２のデジタル値Ｓ２を指標値としたときと同様に、外部要因などにより平滑化電圧Ｖ０が大きく上下する場合においても、ノイズ耐性をより高めることができる。

デジタル制御電源１００Ａ、デジタル制御電源１００Ｂ、デジタル制御電源１００Ｃは、同様の原理に基づいたものであるが、平滑化電圧Ｖ０の変化に応じて適切なモード信号ＭＯＤを決定する速さの視点から、第１のデジタル値Ｓ１を指標値にしてモード信号ＭＯＤを選択するデジタル制御電源１００Ｃのほうが最も好ましい。

以上に説明した原理を踏まえて、本発明の具体的な実施の形態を説明する。なお、以下において、例として、モード信号ＭＯＤの選択の指標値として、第１のデジタル値Ｓ１が用いられる。

＜第１の実施の形態＞
図１８は、本発明の第１の実施の形態にかかるデジタル制御電源２００を示す。デジタル制御電源２００は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）２１０、ＡＲＣ２２０、Ａ／Ｄ変換器２３０、モード制御部２４０、出力制御部２７０を備える。

ＭＯＳＦＥＴ２１０は、スイッチング素子であり、デジタル制御電源１００Ａ〜１００Ｃにおけるパワー回路１１０に該当する。ＭＯＳＦＥＴ２１０は、図示しないＤＣ電源と接続され、スイッチングにより電圧Ｖを得る。

インダクタ２１４とコンデンサ２１６は、ＬＣフィルタを形成しており、デジタル制御電源１００Ａ〜１００Ｃにおける平滑化回路１１２に該当する。

ＡＲＣ回路２２０（ＡＲＣ：Ａｕｔｏ Ｒａｎｇｅ Ｃｏｎｔｒｏｌ）は、例えばデジタル制御電源１００Ａ〜１００Ｃにおける増幅器１２０であり、反転増幅機能と基準電圧調整機能を有する。

Ａ／Ｄ変換器２３０は、デジタル制御電源１００Ａ〜１００ＣにおけるＡ／Ｄ変換器１３０に該当し、そのビット数が、例として、３ビットであるとする。

モード制御部２４０は、デジタル制御電源１００Ｃにおけるモード制御部１４０Ｃに該当し、モード信号保持部２４２、指標値保持部２４４、モード制御実行部２４６を備える。

モード信号保持部２４２は、モード制御実行部２４６からモード信号ＭＯＤが入力され、該モード信号ＭＯＤを保持する。その後、モード制御実行部２４６から別のモード信号ＭＯＤ（モード信号保持部２４２が保持して出力しているモード信号ＭＯＤと区別するために、「ＭＯＤＡ」と表記する）が入力されるまで、保持したモード信号ＭＯＤをＡＲＣ回路２２０と出力制御部２７０に出力し続ける。モード信号保持部２４２は、例えば、ＦＦ（フリップフロップ）である。

指標値保持部２４４は、Ａ／Ｄ変換器２３０からの第１のデジタル値Ｓ１が入力され、連続して入力されたＫ個（Ｋ：２以上の整数）の第１のデジタル値Ｓ１を更新しながら保持する。すなわち、指標値保持部２４４は、常に最新のＫ個の第１のデジタル値Ｓ１を保持している。ここで、例として、上記Ｋが５であり、指標値保持部２４４がシフトレジスタであるとする。また、シフトレジスタ１４４により保持中の５個の第１のデジタル値Ｓ１を、夫々、先に入力される順からＳ１Ａ１〜Ｓ１Ａ５で表記する。

モード制御実行部２４６は、第１のモード信号ＭＯＤと第２のモード信号ＭＯＤのうちのいずれか１つをモード信号ＭＯＤに決定する決定処理を行う。具体的には、シフトレジスタ２４４により保持中のモード信号ＭＯＤを維持すると決定した場合にシフトレジスタ２４４にモード信号ＭＯＤＡの出力をせず、シフトレジスタ２４４により保持中のモード信号ＭＯＤを変更すると決定した場合に、決定されたモード信号をモード信号ＭＯＤＡとしてシフトレジスタ２４４に出力する。なお、ここでいう第１のモード信号と第２のモード信号は、デジタル制御電源１００Ａ〜１００Ｃを説明する際に述べた第１のモード信号と第２のモード信号と同様であり、モード制御実行部２４６によるモード信号ＭＯＤの決定処理は、デジタル制御電源１００Ｃにおけるモード制御部１４０Ｃの相対応する処理と同様である。

ＡＲＣ２２０は、モード信号ＭＯＤに応じて、前述した式（１）に従って平滑化電圧Ｖ０増幅して増幅電圧Ｖ１を得る。

出力制御部２７０は、ＣＰＵ２７２、加算器２７４、目標値設定部２７６、電源制御回路２８０、ＰＷＭ発生器２８２、ドライバ２８４を備える。

ＣＰＵ２７２は、デジタル制御電源１００Ａ〜１００Ｃにおける出力制御部１７０の変換部１７２に該当し、前述した式（２）に従って、第１のデジタル値Ｓ１を第２のデジタル値Ｓ２に変換する。

目標値設定部２７６は、平滑化電圧Ｖ０の目標電圧ＶＡＲに対応する目標値ＳＲを加算器２７４に供する。

加算器２７４は、デジタル制御電源１００Ａ〜１００Ｃにおける比較部１７４に対応し、第２のデジタル値Ｓ２と、目標値設定部２７６からの目標値ＳＲの差分ＤＦを得て電源制御回路２８０に出力する。

電源制御回路２８０、ＰＷＭ発生器２８２、ドライバ２８４は、デジタル制御電源１００Ａ〜１００Ｃにおける制御実行部１７６に対応し、通常のデジタル制御電源における相対応の機能ブロックと同様の動作をする。電源制御回路２８０は、差分ＤＦに基づいて、例えばＰＩＤ制御（ＰＩＤ：Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ Ｄｅｒｉｖａｔｉｖｅ）などのデジタル演算により、ＰＷＭ発生器２８２が発生させるＰＷＭ信号のデューティの値を算出してＰＷＭ発生器２８２に出力する。ＰＷＭ発生器２８２は、電源制御回路２８０からのデューティの値をＰＷＭ波形に変換して、ドライバ２８４に出力する。ドライバ２８４は、ＰＷＭ発生器２８２からのＰＷＭ波形に応じて、ＭＯＳＦＥＴ２１０をドライブする信号を生成してＭＯＳＦＥＴ２１０に出力する。

図１９は、デジタル制御電源２００の処理を示すフローチャートである。パワーオン時に、デジタル制御電源２００全体の初期化が行われる（Ｓ１００）。目標値設定部２７６により目標値ＳＲが設定され（Ｓ１０２）、モード制御部２４０から、第１のモード信号ＭＯＤがＡＲＣ２２０とＣＰＵ２７２に出力される（Ｓ１０４）。

インダクタ２１４とコンデンサ２１６により電圧Ｖが平滑化され、平滑化電圧Ｖ０は、ＡＲＣ２２０に入力される（Ｓ１０６）。

平滑化電圧Ｖ０は、ＡＲＣ２２０により、現在のモード信号ＭＯＤが示す基準電圧ＶＫと増幅率Ｗに従って増幅され、Ａ／Ｄ変換器２３０に入力される（Ｓ１１０）。

ＡＲＣ２２０が得た増幅電圧Ｖ１は、Ａ／Ｄ変換器２３０により第１のデジタル値Ｓ１に変換され（Ｓ１１２）、そして、出力制御部２７０によるステップＳ１２０〜Ｓ１２８の処理と、モード制御部２４０によるステップＳ１４０〜Ｓ１８２の処理が行われる。

出力制御部２７０において、第１のデジタル値Ｓ１は、ＣＰＵ２７２により第２のデジタル値Ｓ２に変換される（Ｓ１２０）。加算器２７４により、第２のデジタル値Ｓ２と目標値ＳＲの差分ＤＦが得られる（Ｓ１２２）。差分ＤＦに基づいて、電源制御回路２８０によりＰＷＭ発生器２８２のデューティが算出され（Ｓ１２４）、ＰＷＭ発生器２８２により、電源制御回路２８０が算出したデューティに応じたＰＷＭ信号が生成される（Ｓ１２６）。そして、ドライバ２８４により、ＰＷＭ信号に基づいたドライブ信号が生成され、該ドライブ信号によりＭＯＳＦＥＴ２１０が制御され、電圧Ｖが制御される（Ｓ１２８）。

モード制御部２４０において、モード信号ＭＯＤを現在のモードから変更するか否かの決定がなされ（Ｓ１４０）、変更すると決定された場合には、ＡＲＣ２２０とＣＰＵ２７２に出力するモード信号ＭＯＤが変更される一方（Ｓ１８０：Ｙｅｓ、Ｓ１８２）、変更しないと決定された場合には、ＡＲＣ２２０とＣＰＵ２７２に出力するモード信号ＭＯＤが現在のモード信号ＭＯＤに維持される（Ｓ１８０：Ｎｏ）。

図２０は、図１９のステップＳ１４０におけるモード決定処理の詳細を示す。モード制御部２４０において、Ａ／Ｄ変換器２３０からの第１のデジタル値Ｓ１は、シフトレジスタ２４４に保持される（Ｓ１４２）。

現在のモード信号ＭＯＤが第１のモード信号ＭＯＤであるときに、モード制御実行部２４６により、シフトレジスタ２４４に保持されている５個の第１のデジタル値Ｓ１に対して第１の頻度の測定が行われる（Ｓ１４４：Ｙｅｓ、Ｓ１５０）。測定した第１の頻度が閾値（例えば３個）未満であるときに、現在のモード信号ＭＯＤすなわち第１のモード信号ＭＯＤの維持が決定される（Ｓ１５２：Ｎｏ、Ｓ１５４）一方、第１の頻度が閾値以上であるときに、次シーケンスのモード信号ＭＯＤについて、第１のモード信号ＭＯＤから第２のモード信号ＭＯＤへの変更が決定される（Ｓ１５２：Ｙｅｓ、Ｓ１５６）。

現在のモード信号ＭＯＤが第２のモード信号ＭＯＤであるときに、モード制御実行部２４６により、シフトレジスタ２４４に保持されている５個の第１のデジタル値Ｓ１に対して第２の頻度の測定が行われる（Ｓ１４４：Ｎｏ、Ｓ１６０）。第２の頻度が閾値（例えば３個）未満であるときに、現在のモード信号ＭＯＤすなわち第２のモード信号ＭＯＤの維持が決定される（Ｓ１６４：Ｎｏ、Ｓ１５４）一方、第２の頻度が閾値以上であるとき（Ｓ１６４：Ｙｅｓ）、次シーケンスのモード信号ＭＯＤについて、第２のモード信号ＭＯＤから第１のモード信号ＭＯＤへの変更が決定される（Ｓ１６６）。

デジタル制御電源２００は、図１７に示すデジタル制御電源１００Ｃを具現化したものであり、デジタル制御電源１００Ｃのときに説明した全ての効果を得ることができる。

＜第２の実施の形態＞
本発明の第２の実施の形態も、デジタル制御電源である。このデジタル制御電源は、３つのモードを有する点を除き、デジタル制御電源２００と同様である。図示の重複を避けるため、ここで、デジタル制御電源２００の機能ブロックを利用して本第２の実施の形態のデジタル制御電源を説明する。なお、特に説明が無い点に関して、本第２の実施の形態のデジタル制御電源は、デジタル制御電源２００と同様である。

本第２の実施の形態において、モード制御部２４０は、第１、第１Ａ、第２の３つのモード信号ＭＯＤのうちの１つを出力する。第１のモード信号と第２のモード信号ＭＯＤは、前述した第１のモード信号ＭＯＤと第２のモード信号ＭＯＤと夫々同様である。これらの３つのモード信号に関して、図２１を参照して説明する。

第１Ａのモード信号ＭＯＤは、それにより示される増幅率Ｗ１Ｂが、第１のモード信号ＭＯＤが示す増幅率Ｗ１と、第２のモード信号ＭＯＤが示す増幅率Ｗ２の間である。ここで、第１Ａのモード信号ＭＯＤのときに、平滑化電圧Ｖ０の調整範囲はＶＢ１〜ＶＢ２（調整範囲ＲＡという）であるとする。すなわち、第１Ａのモードのときに、ＡＲＣ回路２２０は、ＶＢ１〜ＶＢ２の範囲の平滑化電圧Ｖ０を、Ａ／Ｄ変換器２３０のＡ／Ｄ変換レンジ例えば２ｖ〜０ｖに変換する。

図２２は、本第２の実施の形態において、モード制御部２４０が行うモード決定処理Ｓ２００を示すフローチャートである。図２２に示すフローチャートは、図２０のフローチャートに対応し、図１９におけるステップＳ１４０の代わりに行われる処理を示す。

図２２に示すように、モード制御部２４０において、Ａ／Ｄ変換器２３０からの第１のデジタル値Ｓ１は、シフトレジスタ２４４に保持される（Ｓ２１０）。

現在のモード信号ＭＯＤが第１のモード信号ＭＯＤであるときに、モード制御実行部２４６により、シフトレジスタ２４４に保持されている５個の第１のデジタル値Ｓ１に対して第１の頻度の測定が行われる（Ｓ２１２：Ｙｅｓ、Ｓ２２０）。第１の頻度が閾値未満であるときに、現在のモード信号ＭＯＤすなわち第１のモード信号ＭＯＤの維持が決定される（Ｓ２２２：Ｎｏ、Ｓ２２４）。一方、第１の頻度が閾値以上であるときに、次シーケンスのモード信号ＭＯＤについて、第１のモード信号ＭＯＤから第１Ａのモード信号ＭＯＤへの変更が決定される（Ｓ２２２：Ｙｅｓ、Ｓ２２６）。

現在のモード信号ＭＯＤが第１Ａのモード信号ＭＯＤであるときに（Ｓ２１２：Ｎｏ、Ｓ２３０：Ｙｅｓ）、モード制御実行部２４６により、シフトレジスタ２４４に保持されている５個の第１のデジタル値Ｓ１に対して、第１の頻度と第２の頻度の測定が行われる（Ｓ２３２）。

そして、第１の頻度と第２の頻度のいずれも閾値未満であるときに、現在のモード信号ＭＯＤすなわち第１Ａのモード信号ＭＯＤの維持が決定される（Ｓ２４０：Ｎｏ、Ｓ２４２：Ｎｏ、Ｓ２２４）。一方、第１の頻度が閾値以上であるとき、第２のモード信号ＭＯＤへの変更が決定され（Ｓ２４０：Ｙｅｓ、Ｓ２４６）、第２の頻度が閾値以上であるとき、第１のモード信号ＭＯＤへの変更が決定される（Ｓ２４０：Ｎｏ、Ｓ２４２：Ｙｅｓ、Ｓ２４４）。

また、第２のモード信号ＭＯＤの場合に（Ｓ２３０：Ｎｏ）、第２の頻度の測定が行われる（Ｓ２５０）。そして、第２の頻度が閾値未満であるときに、現在のモード信号ＭＯＤすなわち第２のモード信号ＭＯＤの維持が決定される（Ｓ２５２：Ｎｏ、Ｓ２２４）。一方、第２の頻度が閾値以上であるときに（Ｓ２５２：Ｙｅｓ）、第２のモード信号ＭＯＤから第１Ａのモード信号ＭＯＤへの変更が決定される（Ｓ２５４）。

図２３は、本発明の第２の実施の形態のデジタル制御電源による処理の一例を示す。パワーオン時の時間０からタイミングｔ０までの期間、タイミングｔ０からタイミングｔ１までの期間、タイミングｔ１以降の期間を夫々Ａ期間、Ｂ期間、Ｃ期間とする。Ａ期間において、第１のモード信号ＭＯＤが適用され、Ｂ期間において、第１Ａのモード信号ＭＯＤが適用され、Ｃ期間において、第２のモード信号ＭＯＤが適用される。Ａ期間、Ｂ期間、Ｃ期間の順に、Ａ／Ｄ変換器２３０によるＡ／Ｄ変換のビット精度が高くなる。

すなわち、本第２の実施の形態において、立上り期間において、制御モードがさらに第１のモードと第１Ａのモードの２つに分けられるため、立上り期間におけるＡ／Ｄ変換器の量子化ノイズが低減される効果を得ることができる。そのため、出力制御部２７０における演算誤差が低下して平滑化出力Ｖ０の安定性の向上を一層図ることができる。

勿論、本第２の実施の形態のデジタル制御電源は、第１の実施の形態のデジタル制御電源２００の全ての効果を得ることができる。

＜第３の実施の形態＞
本発明の第３の実施の形態も、デジタル制御電源である。このデジタル制御電源は、第１の頻度と第２の頻度の測定に際して、シフトレジスタ２４４に保持された５個の第１のデジタル値Ｓ１に対してＬＰＦ（ローパスフィルタ）を適用する点を除き、図１８に示すデジタル制御電源２００と同様である。図示の重複を避けるため、ここで、デジタル制御電源２００の機能ブロックを利用して本第３の実施の形態のデジタル制御電源を説明する。なお、特に説明が無い点に関して、本第３の実施の形態のデジタル制御電源は、デジタル制御電源２００と同様である。

図２４は、本第３の実施の形態のデジタル制御電源におけるモード決定処理を示すフローチャートである。図２４に示すフローチャートは、図２０のフローチャートに対応し、図１９におけるステップＳ１４０の代わりに行われる処理を示す。

図２４に示すように、本実施の形態において、モード決定処理Ｓ３００では、シフトレジスタ２４４に保持された５個の第１のデジタル値Ｓ１に対して、ＬＰＦを適用して（Ｓ３１０）から第１の頻度または第２の頻度を測定する。このＬＰＦは、第１のデジタル値Ｓ１に対して必要な範囲の帯域制限をかけ、信号成分のみを抽出するためのものであり、例えば周期的に発生するノイズを減衰させることができる。このようにしてモードを決定する結果、出力制御部２７０におけるデューティ値の演算誤差を減らし、精度の高いＰＷＭ波形を得ることができる。
＜第４の実施の形態＞
図２５は、本発明の第４の実施の形態にかかるデジタル制御電源３００を示す。デジタル制御電源３００は、図１８に示すデジタル制御電源２００と比べ、モード制御部３４０がデジタル制御電源２００のモード制御部２４０と異なる点を除き、他の各機能ブロックは、デジタル制御電源２００の相対応するものと同様である。また、モード制御部３４０に関しても、動作制御部３５０をさらに備える点を除き、モード制御部２４０と同様である。ここで、動作制御部３５０のみを説明する。

動作制御部３５０は、シフトレジスタ２４４とモード制御実行部２４６の起動と停止を行うものであり、基準コード出力部３５２と比較部３５４を有する。

基準コード出力部３５２は、各モード信号ＭＯＤに対して設定された、第１の頻度と第２の頻度を測定するための第１のデジタル値Ｓ１の基準コードを記憶しており、現在のモード信号ＭＯＤに対応する各基準コードを比較部３５４に出力する。例えば、第１のモード信号ＭＯＤのときに、図１６に示すＳＡ４とＳＡ３を比較部３５４に出力し、第２のモード信号ＭＯＤのときに、図１６に示すＳｍｉｎとＳｍａｘを比較部３５４に出力する。

比較部３５４は、Ａ／Ｄ変換器２３０からの第１のデジタル値Ｓ１が入力され、該第１のデジタル値Ｓ１と、基準コード出力部３５２から供された各基準コードとの比較を行う。

動作制御部３５０は、比較部３５４による比較の結果に基づいて、シフトレジスタ２４４とモード制御実行部２４６を制御する。具体的には、第１のモードにおいて、第１のデジタル値Ｓ１がＳＡ４とＳＡ３の範囲内になったときに、シフトレジスタ２４４とモード制御実行部２４６を起動する。また、第２のモードにおいて、第１のデジタル値Ｓ１がＳｍｉｎまたはＳｍａｘになったときに、シフトレジスタ２４４とモード制御実行部２４６を起動する。そして、シフトレジスタ２４４に５個の第１のデジタル値Ｓ１が保持され、モード制御実行部２４６によるモード決定処理がなされた後に、シフトレジスタ２４４とモード制御実行部２４６の動作を停止する。

本実施の形態のデジタル制御電源３００において、シフトレジスタ２４４とモード制御実行部２４６は、必要なときにのみ動作するように制御されるため、シフトレジスタ２４４とモード制御実行部２４６の消費電力を削減できる。動作制御部３５０は、処理が簡単であり、消費電力もモード制御部２４０より少ないため、その結果、デジタル制御電源３００全体の消費電力を削減できる。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、上記において、デジタル制御電源の出力電圧を制御するように説明したが、本発明にかかる技術は、デジタル制御電源の出力電流の制御に適用しても、勿論よい。

また、上記各実施の形態において、第１の頻度と第２の頻度に対して同一の閾値が設定されているが、第１の頻度と第２の頻度に対して、異なる閾値を設定するようにしてもよい。

また、上記において、Ａ／Ｄ変換器１３０とＡ／Ｄ変換器２３０について、例として３ビットのＡ／Ｄ変換器で説明したが、これらのＡ／Ｄ変換器のビット数は、３に限られることが無い。また、Ａ／Ｄ変換器のビット数に関わらず、Ａ／Ｄ変換器のビット精度以上の精度で平滑化出力電圧を制御できる。

１ 入力端子 ２ 入力増幅器
３ Ａ／Ｄ変換器 ４ メモリ
５ Ｄ／Ａ変換器 ６ 出力増幅器
７ 出力端子 ８ 変換制御回路
９ 増幅制御回路 ９１ 最大値抽出部
９２ 最小値抽出部 ９５ ＣＰＵ
９６ Ｄ／Ａ変換器 ９７ Ｄ／Ａ変換器
１００Ａ デジタル制御電源 １００Ｂ デジタル制御電源
１００Ｃ デジタル制御電源 １１０ パワー回路
１１２ 平滑化回路 １２０ 増幅器
１３０ Ａ／Ｄ変換器 １４０Ａ モード制御部
１４０Ｂ モード制御部 １４０Ｃ モード制御部
１７０ 出力制御部 １７２ 変換部
１７４ 比較部 １７６ 制御実行部
２００ デジタル制御電源 ２１０ ＭＯＳＦＥＴ
２１４ インダクタ ２１６ コンデンサ
２２０ ＡＲＣ ２３０ Ａ／Ｄ変換器
２４０ モード制御部 ２４２ モード信号保持部
２４４ シフトレジスタ（指標値保持部）
２４６ モード制御実行部 ２７０ 出力制御部
２７２ ＣＰＵ ２７４ 加算器
２７６ 目標値設定部 ２８０ 電源制御回路
２８２ ＰＷＭ発生器 ２８４ ドライバ
３００ デジタル制御電源 ３４０ モード制御部
３５０ 動作制御部 ３５２ 基準コード出力部
３５４ 比較部 ＤＦ 差分
ＭＯＤ モード信号 Ｓ１ 第１のデジタル値
Ｓ２ 第２のデジタル値 ＯＦＳ オフセット
ＳＲ 目標値 Ｖ 電圧
Ｖ０ 平滑化電圧（出力電圧） Ｖ１ 増幅電圧
ＶＡＲ 目標電圧 ＶＫ 基準電圧
Ｗ 増幅率

Claims (6)

1. 電源の出力に対してデジタル制御を行う制御装置であって、
   互いに異なる複数の増幅率に夫々対応する複数のモード信号のうちの１つを選択するモード制御部と、
   前記モード制御部が選択した前記モード信号に対応する増幅率で前記電源の出力を増幅して増幅出力を得る増幅器と、
   前記増幅出力をＡ／Ｄ変換して第１のデジタル値を得るＡ／Ｄ変換器と、
   前記第１のデジタル値を、前記電源の出力を所定のビット精度で表すデジタル値である第２のデジタル値に変換し、該第２のデジタル値と、前記所定のビット精度で表される前記電源の目標出力のデジタル値である目標値との差分を求めると共に、該差分に応じて前記電源の出力を制御する出力制御部とを有し、
   前記モード制御部は、
   前記差分を指標値として、
   前記複数のモード信号毎に設定された前記差分の絶対値の範囲となる差分絶対値範囲であって、前記モード信号に対応する増幅率が小さいほど該モード信号に対して設定された前記差分絶対値範囲に含まれる前記差分の絶対値が大きくなる前記差分絶対値範囲と、前記指標値とに基づいて前記モード信号を選択するものであり、
   前記指標値の絶対値が現在の前記モード信号に対して設定された前記差分絶対値範囲の下限以下になった頻度である第１の頻度と、前記指標値の絶対値が現在の前記モード信号に対して設定された前記差分絶対値範囲の上限を超えた頻度である第２の頻度とを測定し、
   前記第１の頻度が第１の閾値未満であり、かつ、前記第２の頻度が第２の閾値未満であるときに、現在の前記モード信号を維持し、
   前記第１の頻度が前記第１の閾値以上になったときに、現在の前記モード信号に対応する増幅率より１つ大きい増幅率に対応する前記モード信号を選択し、
   前記第２の頻度が前記第２の閾値以上になったときに、現在の前記モード信号に対応する増幅率より１つ小さい増幅率に対応する前記モード信号を選択することを特徴とする制御装置。
2. 前記モード制御部は、
   前記モード信号を保持して前記増幅器と前記出力制御部に出力し続けるモード信号保持部と、
   前記指標値が入力され、連続して入力されたＫ個（Ｋ：２以上の整数）の前記指標値を更新しながら保持する指標値保持部と、
   前記指標値保持部に保持されている前記Ｋ個の指標値に基づいて、前記第１の頻度と前記第２の頻度の測定を行うと共に、前記モード信号保持部に保持されている前記モード信号を変更するか否かを決定するモード制御実行部とを有することを特徴とする請求項１に記載の制御装置。
3. 前記指標値保持部は、シフトレジスタであることを特徴とする請求項２に記載の制御装置。
4. 前記モード制御実行部は、前記指標値保持部に保持された前記Ｋ個の指標値に対して、ローパスフィルタリング処理を施してから前記第１の頻度と前記第２の頻度の測定を行うことを特徴とする請求項２または３に記載の制御装置。
5. 前記モード制御部は、前記指標値保持部と前記モード制御実行部を制御する動作制御部をさらに有し、
   該動作制御部は、
   前記指標値が、現在の前記モード信号に対応する前記差分絶対値範囲または前記デジタル値範囲以内であるか否かを判定し、
   判定の結果に応じて前記指標値保持部と前記モード制御実行部を起動するか否かを決定し、
   前記指標値保持部と前記モード制御実行部を起動した場合には、前記モード制御実行部により前記モード信号を変更するか否かを決定した後に前記指標値保持部と前記モード制御実行部の動作を停止することを特徴とする請求項２から４のいずれか１項に記載の制御装置。
6. 電源の出力に対してデジタル制御を行う制御方法において、
   前記電源の出力に対して増幅処理をして増幅出力を得、
   前記増幅出力をＡ／Ｄ変換して第１のデジタル値を得、
   前記第１のデジタル値を、前記電源の出力を所定のビット精度で表すデジタル値である第２のデジタル値に変換し、該第２のデジタル値と、前記所定のビット精度で表される前記電源の目標出力のデジタル値である目標値との差分を求めると共に、該差分に応じて前記電源の出力を制御し、
   前記差分を指標値として、互いに異なる複数の増幅率に夫々対応する複数のモード信号毎に設定された前記差分の絶対値の範囲となる差分絶対値範囲であって、前記モード信号に対応する増幅率が小さいほど該モード信号に対して設定された前記差分絶対値範囲に含まれる前記差分の絶対値が大きくなる前記差分絶対値範囲と、前記指標値とに基づいて前記モード信号を選択することにより前記増幅処理の増幅率を制御するモード制御処理を行い、
   前記モード制御処理は、
   前記指標値の絶対値が現在の前記モード信号に対して設定された前記差分絶対値範囲の下限以下になった頻度である第１の頻度と、前記指標値の絶対値が現在の前記モード信号に対して設定された前記差分絶対値範囲の上限を超えた頻度である第２の頻度とを測定し、
   前記第１の頻度が第１の閾値未満であり、かつ、前記第２の頻度が第２の閾値未満であるときに、現在の前記モード信号を維持し、
   前記第１の頻度が前記第１の閾値以上になったときに、現在の前記モード信号に対応する増幅率より１つ大きい増幅率に対応する前記モード信号を選択し、
   前記第２の頻度が前記第２の閾値以上になったときに、現在の前記モード信号に対応する増幅率より１つ小さい増幅率に対応する前記モード信号を選択することを特徴とする制御方法。

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