KR20120033959A - 디지털 아날로그 변환 회로 및 표시 드라이버 - Google Patents

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Abstract

CMOS화하는 스위치수를 억제하고, CMOS화하지 않는 스위치의 게이트 폭 증가를 억제하고, 면적 증가를 억제 가능하게 하여, 넓은 선택 전압 범위를 갖는 디코더를 구비한 디지털 아날로그 변환기, 데이터 드라이버, 표시 장치를 제공하는 것을 과제로 한다. 이를 위해, 참조 전압 집합체는 제1, 제2 참조 전압군을 포함하고, 상기 제1 참조 전압군의 일부가, 상기 제2 참조 전압군의 일부 또는 모든 전압을 포함하고, 디코더는, m 비트의 디지털 신호의 상위측 (m-n) 비트(단, n은 2 이상, 또한 (m-1) 이하의 플러스 정수)의 신호를 공통으로 입력하는 제1 내지 제2 서브 디코더부와, 상기 m 비트의 디지털 신호의 하위측 n 비트의 신호를 공통으로 입력하는 제3 내지 제4 서브 디코더부와, 상기 제1 및 제2 서브 디코더부의 제1 내지 제Q(단, Q는 2 이상의 소정의 플러스 정수)의 출력 노드에 공통에 접속되고, 상기 제3 내지 제4 서브 디코더부의 제1 내지 제Q 입력 노드에 공통에 접속되는 제1 내지 제Q 노드와, 상기 제3 및 제4 서브 디코더부의 제1 내지 제P(단, P는 2 이상의 소정의 플러스 정수)의 출력 노드에 공통에 접속되는 제1 내지 제P 노드를 구비하고, 상기 제1, 제2 서브 디코더부는, 상기 제1, 제2 참조 전압군으로부터 서로 다른 Q개의 참조 전압을 선택하여 상기 제1 내지 제Q 노드에 전달하고, 상기 제3, 제4 서브 디코더부는, 상기 제1 내지 제Q 노드에 전달된 상기 Q개의 참조 전압으로부터 상기 제1 및 제2 전압을 선택하고, 상기 제1 내지 제P 노드에 전달하고, 상기 제1 및 제3 서브 디코더부는 제1 도전형의 트랜지스터로 이루어지고, 상기 제2 및 제4 서브 디코더부는 제2 도전형의 트랜지스터로 이루어지고, 증폭 회로는 상기 제1 내지 제P 노드에 각각 접속된 제1 내지 제P 입력을 구비하고, 상기 제1 내지 제P 노드에 전달되어 상기 제1 내지 제P 입력에서 받은 전압을, 미리 정해진 가중치로 평균하고, 상기 가중 평균한 전압, 상기 m 비트의 디지털 신호에 대응한 아날로그 신호로서 출력 단자로부터 출력한다.

Description

디지털 아날로그 변환 회로 및 표시 드라이버{DIGITAL TO ANALOG CONVERTER CIRCUIT AND DISPLAY DRIVER}
본 발명은, 디지털 아날로그 변환 회로와 데이터 드라이버 및 그것을 이용한 표시 장치에 관한 것이다.
최근, 표시 장치는, 박형, 경량, 저소비 전력을 특징으로 하는 액정 표시 장치(LCD)가 폭 넓게 보급되어, 휴대 전화기(모바일 폰, 셀룰러 폰)나 PDA(퍼스널 디지털 어시스턴스), 다기능 휴대 정보 단말기, 노트 PC 등의 모바일 기기의 표시부에 많이 이용되어 왔다. 그러나, 최근에는 액정 표시 장치의 대화면화나 동화상 대응의 기술도 높아져, 모바일 용도뿐만 아니라 거치형의 대화면 표시 장치나 대화면 액정 텔레비전도 실현 가능하게 되고 있다. 이들의 액정 표시 장치로서는, 고정세 표시가 가능한 액티브 매트릭스 구동 방식의 액정 표시 장치가 이용되고 있다. 또한 박형 표시 디바이스로서 유기 발광 다이오드(Organic light-emitting diode:OLED)를 이용한 액티브 매트릭스 구동 방식의 표시 장치도 개발되고 있다.
도 16을 참조하여, 액티브 매트릭스 구동 방식의 박형 표시 장치(액정 표시 장치 및 유기 발광 다이오드 표시 장치)의 전형적인 구성에 대해서 개략 설명해 둔다. 도 16의 (a)는, 박형 표시 장치의 주요부 구성을 도시하는 블록도이다. 도 16의 (b)는 액정 표시 장치의 표시 패널의 단위 화소의 주요부 구성을 도시하는 도면이다. 도 16의 (c)는, 유기 발광 다이오드 표시 장치의 표시 패널의 단위 화소의 주요부 구성을 도시하는 도면이다. 도 16의 (b)와 도 16의 (c)에 있어서, 단위 화소는 모식적인 등가 회로로 도시되어 있다.
도 16의 (a)를 참조하면, 액티브 매트릭스 구동 방식의 박형 표시 장치는, 그 전형적인 구성으로서, 전원 회로(940), 표시 컨트롤러(950), 표시 패널(960), 게이트 드라이버(970), 데이터 드라이버(980)를 포함한다. 표시 패널(960)은, 화소 스위치(964)와 표시 소자(963)를 포함하는 단위 화소가 매트릭스 형상으로 배치된다(예를 들면 컬러 SXGA 패널의 경우, 1280×3 화소열×1024 화소행). 표시 패널(960)에는, 각 단위 화소에 게이트 드라이버(970)로부터 출력되는 주사 신호를 보내는 주사선(961)과, 데이터 드라이버(980)로부터 출력되는 계조 전압 신호를 보내는 데이터선(962)이 격자 형상으로 배선된다. 게이트 드라이버(970) 및 데이터 드라이버(980)는, 표시 컨트롤러(950)에 의해서 제어되고, 각각 필요한 클럭 CLK, 제어 신호 등이 표시 컨트롤러(950)로부터 공급된다. 영상 데이터는 데이터 드라이버(980)에 공급된다. 현재, 영상 데이터는 디지털 데이터가 주류로 되고 있다. 전원 회로(940)는, 게이트 드라이버(970), 데이터 드라이버(980)에 필요한 전원을 공급한다. 표시 패널(960)은 반도체 기판을 구비하고 있다. 대화면 표시 장치 등의 표시 패널(960)로서는, 절연성 기판 상에 박막 트랜지스터(화소 스위치 등)를 형성한 반도체 기판이 널리 사용되고 있다.
도 16의 (a)의 표시 장치에 있어서, 화소 스위치(964)의 온ㆍ오프를 주사 신호에 의해 제어하고, 화소 스위치(964)가 온(전기적으로 도통 상태)으로 될 때에, 영상 데이터에 대응한 계조 전압 신호가 표시 소자(963)에 인가되고, 그 계조 전압 신호에 따라서 표시 소자(963)의 휘도가 변화됨으로써 화상이 표시된다. 1 화면분의 데이터의 재기입은, 1 프레임 기간(60㎐ 구동시는 통상, 약 0.017초)에서 행해지고, 각 주사선(961)에서 1 화소행마다(라인마다), 순차적으로, 선택(TFT(964)가 온)되고, 선택 기간 내에, 각 데이터선(962)으로부터 계조 전압 신호가 화소 스위치(964)를 통하여 표시 소자(963)에 공급된다. 또한, 주사선에 의해 복수의 화소행이 동시에 선택되는 경우나, 60㎐ 이상의 프레임 주파수에서 구동되는 경우도 있다.
액정 표시 장치의 경우, 도 16의 (a) 및 도 16의 (b)를 참조하면, 표시 패널(960)은, 단위 화소로서 화소 스위치(964)와 투명한 화소 전극(973)을 매트릭스 형상으로 배치한 반도체 기판과, 면 전체에 1개의 투명한 전극(974)을 형성한 대향 기판과, 이들 2매의 기판을 대향시켜 사이에 액정을 봉입한 구조를 갖는다. 단위 화소를 구성하는 표시 소자(963)는, 화소 전극(973), 대향 기판 전극(974), 액정 용량(971) 및 보조 용량(972)을 구비하고 있다. 또한 표시 패널의 배면에 광원으로서 백라이트를 구비하고 있다.
주사선(961)으로부터의 주사 신호에 의해 화소 스위치(964)가 온(도통)으로 될 때에, 데이터선(962)으로부터의 계조 전압 신호가 화소 전극(973)에 인가되고, 각 화소 전극(973)과 대향 기판 전극(974)과의 사이의 전위차에 의해 액정을 투과하는 백라이트의 투과율이 변화되고, 화소 스위치(964)가 오프(비도통)로 된 후도, 그 전위차를 액정 용량(971) 및 보조 용량(972)에서 일정 기간 유지함으로써 표시가 행해진다. 또한, 액정 표시 장치의 구동에서는 액정의 열화를 방지하기 위해, 대향 기판 전극(974)의 커먼 전압에 대하여 화소마다 통상 1 프레임 주기로 전압 극성(플러스 또는 마이너스)을 절환하는 구동(반전 구동)이 행해진다. 대표적인 구동으로서, 인접 화소간에서 다른 전압 극성으로 되는 도트 반전 구동이나 인접 데이터선간에서 다른 전압 극성으로 되는 컬럼 반전 구동이 있다. 도트 반전 구동에서는, 1 선택 기간(1 데이터 기간)마다 다른 전압 극성의 계조 전압 신호가 데이터선(962)에 출력된다. 컬럼 반전 구동에서는, 1 선택 기간(1 데이터 기간)마다 동일한 전압 극성의 계조 전압 신호가 데이터선(962)에 출력된다.
유기 발광 다이오드 표시 장치의 경우, 도 16의 (a) 및 도 16의 (c)를 참조하면, 표시 패널(960)은, 단위 화소로서, 화소 스위치(964), 및, 2개의 박막 전극층에 끼워진 유기막으로 이루어지는 유기 발광 다이오드(982), 유기 발광 다이오드(982)에 공급하는 전류를 제어하는 박막 트랜지스터(TFT)(981)를 매트릭스 형상으로 배치한 반도체 기판을 갖는다. TFT(981)와 유기 발광 다이오드(982)는, 다른 전원 전압이 공급되는 전원 단자(984, 985)와의 사이에 직렬 형태로 접속되어 있고, TFT(981)의 제어 단자 전압을 유지하는 보조 용량(983)을 더 구비한다. 또한, 1 화소에 대응한 표시 소자(963)는, TFT(981), 유기 발광 다이오드(982), 전원 단자(984, 985) 및 보조 용량(983)을 포함한다.
주사선(961)으로부터의 주사 신호에 의해 화소 스위치(964)가 온(전기적으로 도통)으로 될 때에, 데이터선(962)으로부터의 계조 전압 신호가 TFT(981)의 제어 단자에 인가되고, 그 계조 전압 신호에 대응한 전류가, TFT(981)를 통하여 유기 발광 다이오드(982)에 공급되고, 전류에 따른 휘도로 유기 발광 다이오드(982)가 발광함으로써 표시가 행해진다. 화소 스위치(964)가 오프(전기적으로 비도통)로 된 후도, TFT(981)의 제어 단자에 인가된 그 계조 전압 신호를 보조 용량(983)에서 일정 기간 유지함으로써 발광이 유지된다. 도 16에는, 화소 스위치(964), TFT(981)는 Nch형 트랜지스터의 예가 도시되어 있지만, Pch형 트랜지스터로 구성하는 것도 가능하다. 또한 유기 EL 소자는 전원 단자(984)측에 접속되는 구성도 가능하다. 또한, 유기 발광 다이오드 표시 장치의 구동에서는, 액정 표시 장치와 같은 반전 구동은 필요 없으며, 1 선택 기간(1 데이터 기간)마다 화소에 대응한 계조 전압 신호가 출력된다.
유기 발광 다이오드 표시 장치는, 상기 데이터선(962)으로부터의 계조 전압 신호에 대응하여 표시를 행하는 구성과는 별도로, 데이터 드라이버로부터 출력된 계조 전류 신호를 받아서 표시를 행하는 구성도 있지만, 본 명세서에서는, 데이터 드라이버로부터 출력된 계조 전압 신호를 받아서 표시를 행하는 구성에 한정된다.
도 16의 (a)에 있어서, 게이트 드라이버(970)는, 적어도 2치의 주사 신호를 공급하면 되는 것에 대해, 데이터 드라이버(980)는, 각 데이터선(962)을 계조수에 따른 다치(多値) 레벨의 계조 전압 신호로 구동하는 것이 필요하게 된다. 이를 위해, 데이터 드라이버(980)는, 영상 데이터를 계조 전압 신호로 변환하는 디코더와, 그 계조 전압 신호를 데이터선(962)에 증폭 회로 출력하는 증폭 회로를 포함하는 디지털 아날로그 변환 회로(DAC)를 구비하고 있다.
액정 표시 장치나 유기 발광 다이오드 표시 장치의 박형 표시 장치를 갖는 하이엔드 용도의 모바일 기기, 노트 PC, 모니터, TV 등에 있어서, 고화질화(다색화)가 진행되고 있어, 영상 디지털 데이터의 다비트화의 수요도 높아지고 있다. 다비트 DAC의 면적은 디코더 구성에 의존한다.
또한, 액정 표시 장치에서는, 액정 구동 전압의 저전원 전압화의 요구가 있다. 한편, 유기 발광 다이오드 표시 장치에서는, 액정 구동과 같은 극성 반전은 필요 없으며, 전원 전압에 대하여 다이내믹 레인지(구동 전압 범위)가 넓다. 이들을 실현하기 위해서는, 액정 표시 장치 및 유기 발광 다이오드 표시 장치 모두, 데이터 드라이버(980)에 있어서, 디지털 아날로그 변환 회로의 디코더의 스위치로서, Pch 트랜지스터 스위치(Pch-SW)와 Nch 트랜지스터 스위치(Nch-SW)를 조합한 구성(Pch-SW와 Nch-SW의 드레인ㆍ소스간에 흐르는 전류의 방향이 동일 방향이 되도록, 병렬 접속하고, 각각의 게이트에 상보의 제어 신호를 입력하고, 공통으로 온, 오프가 제어되는 CMOS 스위치)이 필요하다.
그러나, 예를 들면 Pch형 또는 Nch형의 스위치를 모두 CMOS 스위치 구성으로 하면, 디코더 면적이 증가하고, 데이터 드라이버의 코스트가 증대한다.
또한, 본 발명의 관련 기술로서, 데이터 드라이버의 입력 디지털 신호의 다비트화에 대하여, 디코더에서 선택되는 참조 전압수의 증대를 억지하고, 디코더를 구성하는 소자수의 증대의 억지를 도모하는 디지털 아날로그 변환 회로가 특허 문헌 1(일본 특허 공개 제2009-104056호 공보), 특허 문헌 2(일본 특허 공개 제2009-284310호 공보), 특허 문헌 3(일본 특허 공개 제2009-213132호 공보)에 개시되어 있다.
도 17은, 특허 문헌 1?3에 개시된 LCD의 정극 또는 부극 중 한쪽의 극성에 대응한 디코더를 구비한 디지털 아날로그 변환 회로의 주요한 구성을 공통으로 도시하는 도면으로, 관련 기술을 설명하기 위해서 본원 발명자에 의해 작성된 도면이다.
도 17을 참조하면, 특허 문헌 1?3의 디지털 아날로그 변환 회로에 있어서는, 도시되지 않은 참조 전압 발생 회로로부터 출력된 참조 전압 집합체(820)와, m 비트(단, m은 3 이상의 소정의 플러스 정수)의 디지털 데이터 중 상위측의 (m-n) 비트(단, n은 2 이상의 소정의 플러스 정수)가 입력되는 제1?제(zS+1)(단, S는 1을 포함하는 2의 멱승의 정수:1, 2, 4, …, 또한, z는, 1을 포함하는 2의 멱승에 1을 가산한 정수:2, 3, 5, 9, …)의 서브 디코더(811-1?811-(zS+1))와, 하위측의 n 비트가 입력되는 서브 디코더(813)를 구비한 디코더(810)와, 내삽 앰프(830)를 구비하고 있다. 도 17의 디지털 아날로그 변환 회로는, 내삽 앰프(830)로부터 출력되는 출력 레벨수에 대하여, 디코더(810)에 입력되는 참조 전압수가 적고, 또한 디코더를 구성하는 트랜지스터 스위치수도 감축한 구성으로 되어 있다. 또한, 디코더(810)는, 단일 도전형의 트랜지스터 스위치로 구성되어 있다.
참조 전압 집합체(820)는, 전압값이 서열화된 서로 다른 복수의 참조 전압을 포함하고, 상기 복수의 참조 전압은 (zS+1)개의 참조 전압 그룹(820-1?820-(zS+1))으로 그룹화되어 있다. 또한, 이하에서는, 표기의 간단화를 위해, 기호와 수치의 적산이나 기호끼리의 승산에서는 승산 기호(×)를 생략하여 나타낸다. 예를 들면,
zS는 z×S,
2zS는 2×z×S,
(j-1)zS는 (j-1)×z×S
를 나타내고 있다.
제1 참조 전압 그룹(820-1)은, {(j-1)zS+1}번째의 참조 전압 Vr{(j-1)zS+1}(단, 인덱스 j는 1, 2, …h를 취하는 것이 가능하고, 단, h는 2 이상의 플러스 정수)을 포함한다. 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, 제1 참조 전압 그룹(820-1)은, (zS)번 간격의 참조 전압 Vr{1}, Vr{zS+1}, Vr{2zS+1}, …, Vr{(h-1)zS+1}을 포함한다.
제2 참조 전압 그룹(820-2)은, {(j-1)zS+2}번째의 참조 전압 Vr{(j-1)zS+2}을 포함한다. 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, 제2 참조 전압 그룹(820-2)은, (zS)번 간격의 참조 전압 Vr{2}, Vr{zS+2}, Vr{2zS+2}, …, Vr{(h-1)zS+2}을 포함한다.
마찬가지로 하여, 제(zS+1) 참조 전압 그룹(820-(zS+1))은, {(j-1)zS+(zS+1)}번째 ((jzS+1)번째)의 참조 전압 Vr{(j-1)zS+(zS+1)}=Vr(jzS+1)을 포함한다. 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, 제(zS+1) 참조 전압 그룹(820-(zS+1))은, (zS)번 간격의 참조 전압 Vr{zS+1}, Vr{2zS+1}, Vr{3zS+1}, …, Vr{hzS+1}을 포함한다.
참조 전압 집합체(820)는, 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, (hzS+1)개의 서로 다른 복수의 참조 전압을 포함한다. 또한 일부의 참조 전압이 결여되는 경우에 대응하여 인덱스 j의 일부도 결여되는 경우가 있다.
제1?제(zS+1) 서브 디코더(811-1?811-(zS+1))는, m 비트의 디지털 신호 중 상위측의 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB, 단, D(m-1)B?DnB는 D(m-1)?Dn의 상보 신호임)의 값에 따라서, 제1?제(zS+1) 참조 전압 그룹(820-1?820-(zS+1))이 대응하는 참조 전압 그룹마다, 각각 1개의 참조 전압을 선택할 수 있다. 또한, 비트 신호는 (D0, D0B)를 LSB(Least Significant Bit), (D(m-1), D(m-1)B)를 MSB(Most Significant Bit)로 하고, 기호 m이 작은 측을 하위측 비트, m이 큰 측을 상위측 비트로 한다.
서브 디코더(813)는, m 비트의 디지털 신호 중 하위측의 n 비트(D(n-1)?D0, D(n-1)B?D0B)의 값에 따라서, 제1?제(zS+1) 서브 디코더(811-1?811-(zS+1))에서 선택된 (zS+1)개, 또는 그 이하의 참조 전압으로부터 제1 및 제2 전압 Vo1, Vo2를 선택한다.
내삽 앰프(830)는, 서브 디코더(813)에서 선택된 제1 및 제2 전압 Vo1, Vo2를, 중복을 포함하여 P개의 입력에서 V(T1), V(T2), …, V(TP)로서 받고, 전압 V(T1), V(T2), …, V(TP)를 소정의 비율로 가중 평균한 전압 레벨을 출력한다. 즉, 내삽 앰프(830)는, 디코더(810)에서 선택된 다른 2개의 전압 또는 동일한 2개의 전압(전압 Vo1, Vo2)을 2 분할 이상으로 내분한 복수의 전압 레벨을 생성하는 것을 가능하게 하고 있다.
또한, 참조 전압 집합체(820)의 Vr1로부터 Vr(hzS+1)까지의 참조 전압은, 서로 다른 전압 레벨로 되고, VrX(X=1?(hzS+1))의 전압 레벨은, X의 오름차순/내림차순에 대하여, 단조 증가 또는 단조 감소로 되도록 서열화되어 있다.
구체예로서, 내삽 앰프(830)는, P=2로 되고, 2개의 전압 Vo1, Vo2를 2개의 입력 T1, T2에서 받고, 2개의 입력 T1, T2에서 받은 전압 V(T1), V(T2)를 1대1로 내삽(Vout={V(T1)+V(T2)}/2)하는 내삽 앰프(특허 문헌 1?3 참조)나, P=3으로 되고, 2개의 전압 Vo1, Vo2를 3개의 입력 T1, T2, T3에서 받고, 3개의 입력 T1, T2, T3에서 받은 전압 V(T1), V(T2), V(T3)를 1대1대2의 비율로 가중 평균(Vout=(V(T1)+V(T2)+2×V(T3))/4)하는 내삽 앰프(특허 문헌 1, 2 참조)가 적용되어 있다.
제1?제(zS+1) 서브 디코더(811-1?811-(zS+1))는, 상위측의 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB)를 공통으로 입력하고, 서브 디코더(811-1?811-(zS+1))에서 선택되는 (zS+1)개 또는 그 이하의 참조 전압은, 참조 전압 집합체(820)에 있어서 서로 전압 레벨이 다르며, 순서가 연속되는 참조 전압으로 된다.
예를 들면 제1 서브 디코더(811-1)에서 참조 전압 Vr{(j-1)zS+1}이 선택된 경우, 제2 서브 디코더(811-2)에서는 참조 전압 Vr{(j-1)zS+2}, 제3 서브 디코더(811-3)에서는 참조 전압 Vr{(j-1)zS+3}, …, 제(zS+1) 서브 디코더(811-(zS+1))에서는 참조 전압 Vr{(jzS+1)}이 각각 선택된다.
다음으로, 도 17의 참조 전압 집합체(820)의 그룹화와 서브 디코더(811-1?811-(zS+1))에서 선택되는 참조 전압에 대해서 설명한다.
도 18은, 도 17의 참조 전압 집합체(820)의 그룹화의 일례를 모식적으로 도시하는 도면이며, 관련 기술을 설명하기 위해서 본원 발명자에 의해 작성된 도면이다. 도 18을 참조하면, 도 17의 참조 전압 집합체(820)의 복수의 참조 전압(최대로 (hzS+1)개)의 그룹화는, 제1 내지 제(zS+1) 참조 전압 그룹(도 17의 참조 부호(820-1?820-(zS+1))을 행으로 할당하고, 각 참조 전압 그룹에 속하는 참조 전압의 참조 전압 그룹 내에서의 서열(예를 들면 1, 2, …, h-1, h)을 열로 할당한, (zS+1)행, h열의 2차원 배열로 나타낼 수 있다. 도 18의 2차원 배열예는, 디코더(810) 등 내에 실재하는 것이 아니며, 참조 전압의 그룹화/서열의 설명에 적합한 표현 형식이다.
2차원 배열로 할당된 i행 j열(단, i는 1 이상 또한 (zS+1) 이하의 정수, j는 1 이상 또한 h 이하의 정수, h는 2 이상의 정수)의 요소는, 참조 전압 Vr((j-1)zS+i)에 대응하고 있다.
즉, 제1 참조 전압 그룹(820-1)은, 2차원 배열의 제1행으로 할당된 zS개 간격의 참조 전압 Vr1, Vr(zS+1), Vr(2zS+1), …, Vr{(h-1)(zS)+1}로 된다.
제2 참조 전압 그룹(820-2)은, 2차원 배열의 제2행으로 할당된 zS개 간격의 참조 전압 Vr2, Vr(zS+2), Vr(2zS+2) …, Vr{(h-1)(zS)+2}로 된다.
제i(단, 1≤i≤(zS+1))의 참조 전압 그룹(820-i)은 2차원 배열의 제i행으로 할당된 zS개 간격의 참조 전압 Vr(i), Vr(zS+i), Vr(2zS+i) …, Vr{(h-1)(zS)+i}로 이루어진다.
제(zS+1) 참조 전압 그룹(820-(zS+1))은, 2차원 배열의 제(zS+1)행으로 할당된 zS개 간격의 참조 전압 Vr(zS+1), Vr(2zS+1), Vr(3zS+1), …, Vr(hzS+1)로 된다.
제(zS+1) 참조 전압 그룹(820-(zS+1))에 있어서의 1번째로부터 (h-1)번째의 참조 전압(2차원 배열의 제(zS+1)행의 1열로부터 (h-1)열까지 할당된 참조 전압)은, 제1 참조 전압 그룹(820-1)에 있어서의 2번째로부터 h번째의 참조 전압(2차원 배열의 제1행의 2열로부터 h열까지 할당된 참조 전압)과, 각각 동일하게 된다.
도 18의 2차원 배열의 열은, 도 17의 m 비트 디지털 신호의 상위측 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB)의 값과 대응하고 있고, 도 17의 제1?제(zS+1) 서브 디코더(811-1?811-(zS+1))에서 선택되는 참조 전압은, 상위측 (m-n) 비트의 값에 대응한 도 18의 제1열?제h열 중 어느 1열로 할당된 참조 전압으로 된다.
또한, 도 18에는, Vr1로부터 Vr(hzS+1)까지의 서로 다른 (hzS+1)개의 참조 전압의 대응 관계가 도시되어 있지만, Vr1로부터 소정개의 참조 전압이 결여되어 있어도 된다. 또한, Vr(hzS+1)보다도 바로 앞의 소정의 전압으로부터 Vr(hzS+1)까지의 소정개의 참조 전압이 결여되어 있어도 된다.
도 17과 특허 문헌 1?3에 개시된 디지털 아날로그 변환 회로와의 대응에 대해서 설명한다.
(a) S=1, z=2(zS+1=3)으로 하면, 도 17의 디지털 아날로그 변환 회로는, 3개의 참조 전압 그룹으로 그룹화된 복수의 참조 전압과 m 비트 디지털 신호의 상위측의 (m-n) 비트가 입력되는 제1?제3 서브 디코더와, 제1?제3 서브 디코더의 출력과 m 비트 디지털 신호의 하위측의 n 비트가 입력되고, 제1 및 제2 전압 Vo1, Vo2를 선택하는 서브 디코더와, 제1 및 제2 전압 Vo1, Vo2를 P개의 입력에서 받고, P개의 입력에서 받은 전압을 소정의 비율로 가중 평균한 전압을 출력하는 내삽 앰프를 구비한다. 이것은 특허 문헌 1의 도 1에 대응한다. 또한, 특허 문헌 1(도 1)의 기호 k는, 도 17에서 기호 j에 대응한다.
(b) S=2, z=2(zS+1=5), P=2로 하면, 도 17의 디지털 아날로그 변환 회로는, 5개의 참조 전압 그룹으로 그룹화된 복수의 참조 전압과 m 비트 디지털 신호의 상위측의 (m-n) 비트가 입력되는 제1?제5 서브 디코더와, 제1?제5 서브 디코더의 출력과 m 비트 디지털 신호의 하위측의 n 비트가 입력되고, 제1 및 제2 전압 Vo1, Vo2를 선택하는 서브 디코더와, 제1 및 제2 전압 Vo1, Vo2를 2개의 입력에서 받고, 2개의 입력에서 받은 전압을 1대1의 비율로 평균(내분)한 전압을 출력하는 내삽 앰프를 구비한다. 이것은, 특허 문헌 2의 도 3에 대응한다. 또한, 특허 문헌 2의 기호 S는, 도 17의 (zS)에 대응한다.
(c) S=4, z=2(zS+1=9), P=2로 하면, 도 17의 디지털 아날로그 변환 회로는, 9개의 참조 전압 그룹으로 그룹화된 복수의 참조 전압과 m 비트 디지털 신호의 상위측의 (m-n) 비트가 입력되는 제1?제9 서브 디코더와, 제1?제9 서브 디코더의 출력과 m 비트 디지털 신호의 하위측의 n 비트가 입력되고, 제1 및 제2 전압 Vo1, Vo2를 선택하는 서브 디코더와, 제1 및 제2 전압 Vo1, Vo2를 2개의 입력에서 받고, 2개의 입력에서 받은 전압을 1대1의 비율로 평균(내분)한 전압을 출력하는 내삽 앰프를 구비한다. 이것은, 특허 문헌 2의 도 9에 대응한다.
(d) S=2, z=2(zS+1=5), P=3으로 하면, 도 17의 디지털 아날로그 변환 회로는, 5개의 참조 전압 그룹으로 그룹화된 복수의 참조 전압과 m 비트 디지털 신호의 상위측의 (m-n) 비트가 입력되는 제1?제5 서브 디코더와, 제1?제5 서브 디코더의 출력과 m 비트 디지털 신호의 하위측의 n 비트가 입력되고, 제1 및 제2 전압 Vo1, Vo2를 선택하는 서브 디코더와, 제1 및 제2 전압 Vo1, Vo2를 3개의 입력에서 받고, 3개의 입력에서 받은 전압을 1대1대2의 비율로 가중 평균한 전압을 출력하는 내삽 앰프를 구비한다. 이것은, 특허 문헌 2의 도 16에 대응한다.
(e) S를 1을 포함하는 2의 멱승의 2 이상의 정수로 하고, z=3(zS+1=3S+1), P=2로 하면, 도 17의 디지털 아날로그 변환 회로는, (3S+1)개의 참조 전압 그룹으로 그룹화된 복수의 참조 전압과 m 비트 디지털 신호의 상위측의 (m-n) 비트가 입력되는 제1?제(3S+1)의 서브 디코더와, 제1?제(3S+1)의 서브 디코더의 출력과 m 비트 디지털 신호의 하위측의 n 비트가 입력되고, 제1 및 제2 전압 Vo1, Vo2를 선택하는 서브 디코더와, 제1 및 제2 전압 Vo1, Vo2를 2개의 입력에서 받고, 2개의 입력에서 받은 전압을 1대1의 비율로 평균(내분)한 전압을 출력하는 내삽 앰프를 구비한다. 이것은, 특허 문헌 3의 도 1에 대응한다.
(f) S=2, z=3(zS+1=7), P=2로 하면, 도 17의 디지털 아날로그 변환 회로는, 7개의 참조 전압 그룹으로 그룹화된 복수의 참조 전압과 m 비트 디지털 신호의 상위측의 (m-n) 비트가 입력되는 제1?제7 서브 디코더와, 제1?제7 서브 디코더의 출력과 m 비트 디지털 신호의 하위측의 n 비트가 입력되고, 제1 및 제2 전압 Vo1, Vo2를 선택하는 서브 디코더와, 제1 및 제2 전압 Vo1, Vo2를 2개의 입력에서 받고, 2개의 입력에서 받은 전압을 1대1의 비율로 평균(내분)한 전압을 출력하는 내삽 앰프를 구비한다. 이것은, 특허 문헌 3의 도 3에 대응한다.
(g) S=1, z=3(zS+1=4), P=2로 하면, 도 17의 디지털 아날로그 변환 회로는, 4개의 참조 전압 그룹으로 그룹화된 복수의 참조 전압과 m 비트 디지털 신호의 상위측의 (m-n) 비트가 입력되는 제1?제4 서브 디코더와, 제1?제4 서브 디코더의 출력과 m 비트 디지털 신호의 하위측의 n 비트가 입력되고, 제1 및 제2 전압 Vo1, Vo2를 선택하는 서브 디코더와, 제1 및 제2 전압 Vo1, Vo2를 2개의 입력에서 받고, 2개의 입력에서 받은 전압을 1대1의 비율로 평균(내분)한 전압을 출력하는 내삽 앰프를 구비한다. 이것은, 특허 문헌 3의 도 7에 대응한다.
이상과 같이, 도 17에 있어서, 기호 S(1을 포함하는 2의 멱승의 정수:1, 2, 4, …), 기호 z(1을 포함하는 2의 멱승에 1을 가산한 정수:2, 3, 5, 9, …), 기호 P(2 또는 3)의 조합에 의한 구성이, 특허 문헌 1?3에 개시된 디지털 아날로그 변환 회로의 구성과 대응하고 있다. 그런데, 본원 발명자에 의한 분석의 결과, 특허 문헌 1?3에 개시된 이외의 구성의 디지털 아날로그 변환 회로도, 상기 각 기호의 값의 조합에 의해서 실현 가능한 것을 보충해 둔다. 또한, 복수의 참조 전압과, 내삽 앰프로부터 출력 가능한 전압 레벨의 관계에 대해서는, 특허 문헌 1?3에 개시된 사양의 설명이 참조된다.
다음으로, 도 17의 서브 디코더(811-1?811-(zS+1))의 구성에 대해서 설명한다. 도 19는, 도 17의 i번째의 서브 디코더(811-i)(i=1?(zS+1))의 구성을 도시하는 도면이며, 관련 기술을 설명하기 위해서 본원 발명자에 의해 작성된 도면이다. 참조 전압 집합체(820)가 Vr1로부터 Vr(hzS+1)까지의 서로 다른 (hzS+1)개의 참조 전압을 포함할 때, 제1?제(zS+1) 서브 디코더(811-1?811-(zS+1))는, 입력되는 참조 전압의 조가 서로 다를 뿐이며, 회로 구성은 서로 동일하다. 도 19에 있어서, 가장 좌측의 참조 전압 그룹(820-1)이 제1 서브 디코더(811-1)에 입력되고, 참조 전압 그룹(820-2)이 제2 서브 디코더(811-2)에 입력되고, 참조 전압 그룹(820-(zS+1))은 제(zS+1) 서브 디코더(811-(zS+1))에 입력되지만, 서브 디코더로서 i번째의 서브 디코더 1개가 도시되어 있다. 도 19에서는, 제1?제(zS+1) 서브 디코더(811-i)(i=1?(zS+1))는, m 비트 디지털 신호의 상위측 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB)의 값에 따라서, 각각 참조 전압 그룹(820-1?820-(zS+1))으로부터, 각 참조 전압 그룹 내의 서열이 j번째(도 18의 2차원 배열의 제j열의 요소에 대응)의 참조 전압 Vr{(j-1)zS+1}, Vr{(j-1)zS+2}, …, Vr(jzS+1)을 선택하고 있다.
도 19에 있어서, 서브 디코더(811-i)(i=1?(zS+1))는, h개의 참조 전압을 입력하고, m 비트 디지털 신호의 상위측 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB) 중의 하위측 비트(Dn, DnB)로부터 상위측 비트의 순으로 순차적으로 선택해 가고(토너먼트 형식의 스위치), (D(m-1), D(m-1)B)로 1개의 전압을 선택 출력하는 구성으로 된다.
또한, 각 스위치는 단일 도전형의 패스 트랜지스터로 구성되어 있다. Nch 트랜지스터로 구성하는 경우는, 비트 신호선 b1?b5에 Dn?D(m-1), 비트 신호선 b1b?b5b에 DnB?D(m-1)B가 입력되고, Pch 트랜지스터로 구성하는 경우는, 비트 신호선 b1?b5에 DnB?D(m-1)B, 비트 신호선 b1b?b5b에 Dn?D(m-1)이 입력된다. 또한 도 19에서는, 편의상 Nch 트랜지스터로 구성한 5 비트의 토너먼트 형식의 서브 디코더의 구성이 도시되어 있다.
다음으로, 도 17의 서브 디코더(813)의 구성에 대해서 설명한다. 서브 디코더(813)는, 기호 S, z, P의 값 및 트랜지스터 스위치의 도전형에 의해서 다르다. 이하에서는, Nch 트랜지스터 스위치 구성의 대표적인 예를 설명한다.
도 20은, S=2, z=2(zS+1=5), P=2에 대응한 서브 디코더(813A)의 구성을 도시하는 도면이다(상세 내용은 특허 문헌 2 참조). (D2B, D2)에 접속하는 Nch 트랜지스터 스위치에서는, (Vr(4j-3), Vr(4j-1)), (Vr(4j-2), Vr(4j)), (Vr(4j-1), Vr(4j+1))의 각각에 대해서 한쪽을 선택하여 노드 n3, n4, n5에 각각 출력한다. D2=1(High)일 때, (n3, n4, n5)=(Vr(4j-1), Vr(4j), Vr(4j+1)), D2B=1일 때, (n3, n4, n5)=(Vr(4j-3), Vr(4j-2), Vr(4j))로 된다.
(D1B, D1)에 접속하는 Nch 트랜지스터 스위치에서는, (노드 n3, 노드 n4), (노드 n4, 노드 n5)의 각각에 대해서 한쪽을 선택하여 노드 T1, n2에 출력한다. D1이 1일 때, (T1, n2)=(n4, n5), D1B가 1일 때, (T1, n2)=(n3, n4)로 된다.
(D0B, D0)에 접속하는 Nch 트랜지스터 스위치에서는, 노드 T1, n2의 한쪽을 선택하여 노드 T2에 출력한다. D0이 1일 때, T2=n2, D0B가 1일 때, T2=T1로 된다.
노드 T1, T2에는, 제1 및 제2 전압 Vo1, Vo2로서 순서가 인접하는 2개의 전압 또는 1개의 전압(동일 전압)이 중복하여 출력되고, 노드 T1, T2의 전압 V(T1), V(T2)을 1대1의 비율로 평균(내분)한 전압을 출력하는 내삽 앰프(830)에 공급된다.
또한, 도 21은, S=2, z=2(zS+1=5), P=3에 대응한 서브 디코더(813B)의 구성을 도시하는 도면이다(상세 내용은 특허 문헌 2 참조). (D3B, D3)에 접속하는 Nch 트랜지스터 스위치에서는, (Vr(4j-3), Vr(4j-1)), (Vr(4j-2), Vr(4j)), (Vr(4j-1), Vr(4j+1))의 각각에 대해서 한쪽을 선택하고, 노드 n13, n14, n15에 각각 출력한다. D3=1(High)일 때, (n13, n14, n15)=(Vr(4j-1), Vr(4j), Vr(4j+1)), D3B=1일 때, (n13, n14, n15)=(Vr(4j-3), Vr(4j-2), Vr(4j))로 된다.
(D2B, D2)에 접속하는 Nch 트랜지스터 스위치에서는, (노드 n13, 노드 n14), (노드 n14, 노드 n15)의 각각에 대해서 한쪽을 선택하여 노드 T2, n12에 출력한다. D2가 1일 때, (T2, n12)=(n14, n15), D2B가 1일 때, (T2, n12)=(n13, n14)로 된다.
(D1B, D1)에 접속하는 Nch 트랜지스터 스위치에서는, 노드 T2, n12의 한쪽을 선택하여 노드 T3에 출력한다. D1이 1일 때, T3=n12, D1B가 1일 때, T3=T2로 된다.
(D0B, D0)에 접속하는 Nch 트랜지스터 스위치에서는, 노드 T2, n12의 한쪽을 선택하여 노드 T1에 출력한다. D0이 1일 때, T1=n12, D0B가 1일 때, T1=T2로 된다.
노드 T1, T2, T3에는, 제1 및 제2 전압 Vo1, Vo2로서 순서가 인접하는 2개의 전압 또는 1개의 전압이 중복하여 출력되고, 노드 T1, T2, T3의 전압 V(T1), V(T2), V(T3)를 1대1대2의 비율로 가중 평균한 전압을 출력하는 내삽 앰프(830)에 공급된다.
또한, 도 22는, S=1, z=3(zS+1=4), P=2에 대응한 서브 디코더(813C)의 구성을 도시하는 도면이다(상세 내용은 특허 문헌 3 참조). (D0B, D0)에 접속하는 Nch 트랜지스터 스위치에서는, (Vr(3j-2), Vr(3j-1)), (Vr(3j-1), Vr(3j)), (Vr(3j), Vr(3j+1)), (Vr(3j-1), Vr(3j-2))의 각각에 대해서 한쪽을 선택하여 노드 n24, n25, n26, n27에 각각 출력한다. D0=1(High)일 때, (n24, n25, n26, n27)=(Vr(3j-1), Vr(3j), Vr(3j+1), Vr(3j-2)), D0B=1일 때, (n24, n25, n26, n27)=(Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j-1))로 된다.
(D1B, D1)에 접속하는 Nch 트랜지스터 스위치에서는, (노드 n24, 노드 n25), (Vr(3j-2), 노드 n27), (Vr(3j-1), Vr(3j))의 각각에 대해서 한쪽을 선택하여 노드 n21, n22, n23에 출력한다. D1=1(High)일 때, (n21, n22, n23)=(n25, n27, Vr(3j)), D1B=1일 때, (n21, n22, n23)=(n24, Vr(3j-2), Vr(3j-1))로 된다.
(D2B, D2)에 접속하는 Nch 트랜지스터 스위치에서는, (노드 n21, 노드 n26), (노드 n22, 노드 n23)의 각각에 대해서 한쪽을 선택하여 노드 T1, T2에 출력한다. D2=1(High)일 때, (T1, T2)=(n26, n23), D2B=1일 때, (T1, T2)=(n21, n22)로 된다.
노드 T1, T2에는, 제1 및 제2 전압 Vo1, Vo2로서 다른 2개의 전압 또는 1개의 전압이 중복하여 출력되고, 노드 T1, T2의 전압 V(T1), V(T2)를 1대1의 비율로 평균(내분)한 전압을 출력하는 내삽 앰프(830)에 공급된다.
[특허 문헌 1] 일본 특허 공개 제2009-104056호 공보 [특허 문헌 2] 일본 특허 공개 제2009-284310호 공보 [특허 문헌 3] 일본 특허 공개 제2009-213132호 공보 [특허 문헌 4] 일본 특허 공개 제2007-158810호 공보
이하에, 참고 기술의 과제를 설명한다.
도 12를 참조하여, 드라이버의 출력 전압 범위에 대해서 설명한다. 또한, 도 12는, 참고 기술의 과제를 설명하기 위해서 본원 발명자에 의해 작성된 도면이다. 도 12의 (a)는, LCD 드라이버의 출력 전압 범위를 나타낸다. LCD 드라이버는, 커먼 전극 전압 COM에 대하여 정극과 부극의 극성 반전 구동을 행한다. 정극 전압 범위와 부극 전압 범위는, 각각, 고전위측과 저전위측으로 분리되지만, 커먼 전극 전압의 조정 폭 Vdif1을 고려하면, 각각의 극성의 전압 범위는, (1/2)×(VDD-VSS)보다도 넓은 전압 범위를 출력할 수 있는 것이 요구된다(VSS는 일반적으로 그라운드 전위=0V).
도 12의 (b)는, 액티브 매트릭스 구동(전압 프로그램형)의 OLED 드라이버의 출력 전압 범위를 나타낸다. 도 12의 (b)에 도시한 바와 같이, OLED 드라이버에서는, 도 12의 (a)에 도시한 LCD와 같은 극성 반전 구동은 행해지지 않는다. 도 12의 (b)에서는, 출력 전압 범위가, (VSS+Vdif2)?VDD인 예가 도시되어 있다. 전위차 Vdif2는, 표시 패널에 형성된 OLED 소자의 발광에 필요한 전극간 전위차나, OLED 소자에 공급하는 전류를 제어하는 표시 패널 상의 트랜지스터의 임계값 전압에 의한다.
도 12의 (a), 도 12의 (b)에 있어서, LCD, OLED 드라이버에는, 전원 전압에 대하여 넓은 출력 전압 범위가 필요하게 된다. 그 때문에, 각 드라이버에 있어서, 데이터 신호(디지털 영상 신호)에 따라서, 출력 전압 레벨에 대응한 참조 전압을 선택하는 디코더도, 넓은 선택 전압 범위가 필요해진다. 예를 들면, 디코더에 있어서, 고전위측(VDD측)의 참조 전압은, Pch 트랜지스터ㆍ스위치(Pch-SW)에서 선택할 수 있지만, 저전위측(VSS측)의 참조 전압을 선택하는 Pch-SW는, 기판 바이어스 효과에 의해, 임계값 전압(절대값)이 증가하고, 트랜지스터의 게이트ㆍ소스간 전압 Vgs(절대값)도 작아지므로, 온 저항이 높아져(전류 구동 능력이 저하됨), 저전위측(VSS측)의 참조 전압을 선택 출력할 수 없는 경우가 있다.
이 때문에, 선택 전압 범위가 넓은 디코더는, 저전위측(VSS측)의 참조 전압을 선택하는 Pch-SW의 트랜지스터ㆍ사이즈(게이트 폭 W)를 크게 하거나, 혹은, 저전위측(VSS측)의 참조 전압을 선택하는 Pch-SW와 Nch 트랜지스터ㆍ스위치(Nch-SW)를 병렬 접속한 CMOS 스위치 구성(Pch-SW와 Nch-SW의 「조합」이라고 함)으로 할 필요가 있다. 이 때문에, 디코더의 면적은 대폭 증가하게 된다.
도 13의 (a), 도 13의 (b)는, 디코더를 구성하는 기준 사이즈의 Pch-SW, Nch-SW에 있어서 입력되는 참조 전압과 출력되는 선택 전압을 도시하는 도면이다. 도 13의 (c), 도 13의 (d)는, Pch-SW, Nch-SW에 있어서의 1개 평균의 선택 전압과 온 저항(특성 71, 72)의 관계를 도시하는 도면이다. 횡축은 선택 전압(스위치의 출력 전압), 종축은 트랜지스터 스위치의 온 저항값이다. 또한, 도 13은, 참고 기술의 과제를 설명하기 위해서 본원 발명자에 의해 작성된 도면이다.
도 13의 (c)에 있어서, (a-1)의 전압 범위 Vpa?VDD는, 기준 사이즈의 Pch-SW만으로 충분한 동작 속도로 선택 가능한 전압 범위를 나타내고 있다. Pch-SW의 게이트 전위는 Low 전위(VSS)이며, 선택 전압이 고전위의 (a-1)의 전압 범위일 때, 게이트ㆍ소스간 전압 Vgs의 절대값은 커지고, 특성 71에 도시한 바와 같이 온 저항값은 작다. 또한, 도 13의 (c)에 있어서, 종축의 Ro는 선택 전압의 출력 지연을 고려한 Pch-SW의 온 저항의 허용 상한값을 나타내고 있다.
도 13의 (c)에 있어서, (a-2)의 전압 범위 Vpb?Vpa는, Pch-SW만으로 선택할 수 있지만, 특성 71에 도시한 바와 같이, 온 저항이 약간 높고, 동작 속도가 부족한 전압 범위를 나타내고 있다. Pch-SW의 게이트 폭(W)을 기준 사이즈보다 충분히 크게 하여 온 저항을 내리는 것이 필요하다.
도 13의 (c)에 있어서, (a-3)의 전압 범위 VSS?Vpb는, Pch-SW만으로는 선택 전압을 출력하는 것이 불가능한 전압 범위를 나타내고 있고, Nch-SW와의 CMOS화가 필요하다.
다음으로, 도 13의 (d)에 있어서, (b-1)의 전압 범위 VSS?Vna는, 기준 사이즈의 Nch-SW만으로 충분한 동작 속도로 선택 가능한 전압 범위를 나타내고 있다. Nch-SW의 게이트 전위는 High 전위(VDD)이며, 선택 전압이 저전위의 (b-1)의 전압 범위일 때, 게이트ㆍ소스간 전압 Vgs의 절대값은 커지고, 특성 72에 도시한 바와 같이, 온 저항값은 작다. 또한, 도 13의 (d)에 있어서, 종축의 Ro는 선택 전압의 출력 지연을 고려한 Nch-SW의 온 저항의 허용 상한값을 나타내고 있다.
도 13의 (d)에 있어서, (b-2)의 전압 범위 Vnb?Vna는 Nch-SW만으로 선택할 수 있지만, 특성 72에 도시한 바와 같이, 온 저항이 약간 높고, 동작 속도가 부족한 전압 범위를 나타내고 있다. Nch-SW의 게이트 폭(W)을 기준 사이즈보다 충분히 크게 하여 온 저항을 내리는 것이 필요하다.
도 13의 (d)에 있어서, (b-3)의 전압 범위 Vnb?VDD는 Nch-SW만으로 선택 불가능한 전압 범위를 나타내고 있고, Pch-SW와의 조합(CMOS화)이 필요하다.
이상과 같이, 넓은 선택 전압 범위가 필요한 디코더에 있어서는, 단일 도전형의 트랜지스터 스위치의 게이트 폭(W)을 충분히 크게 하거나, Pch-SW와 Nch-SW의 조합(CMOS화)이 필요해진다.
도 15는, 데이터 드라이버(의 LSI의 1칩)(980)의 전형한 구성예를 모식적으로 도시하는 도면이다. 도 15는, OLED의 회로 블록, 또는, LCD의 정극/부극 중 한쪽의 회로 블록을 도시하고 있다. 도 15는, 참고 기술의 과제를 설명하기 위해서 본원 발명자에 의해 작성된 도면이다.
도 15를 참조하면, 복수의 참조 전압을 출력하는 참조 전압 발생 회로(704)와, 출력수 q에 대응한 디코더(705-1?705-q)와, 증폭 회로(내삽 앰프)(706-1?706-q)를 포함한다. 데이터 드라이버의 출력 S1?Sq는, 칩의 긴 변의 단부로부터 취출된다. 다출력으로 될수록 칩의 긴 변이 길어진다.
참조 전압 발생 회로(704)로부터 출력되는 복수의 참조 전압(참조 전압 집합체)은, 디코더(705-1?705-q)에 공통으로 입력되고, 복수의 참조 전압 배선은, 칩(980)의 긴 변 방향으로 배선된다. 각 출력 S1?Sq에 대응하여 설치되는 디코더(705-1?705-q)에는, 디지털 데이터 신호가 각각 공급된다. 디지털 데이터 신호를 구성하는 각 비트선은, 칩(980)의 짧은 변 방향으로 배선된다. 디코더(705-1?705-q)의 각각은, Pch-SW 단독으로 구성되는 Pch 트랜지스터 영역(705P)과, Nch-SW 단독으로 구성되는 Nch 트랜지스터 영역(705N)이, 짧은 변 방향에 대하여, 도면의 상하(순서는 임의)에 배치된다. 실리콘 LSI에서는, Pch 트랜지스터와 Nch 트랜지스터는, 각각 서로 다른 N웰과 P웰 내에 통합하여 형성한 쪽이 면적 절약화에 유효하다. 이것은, 일반적으로 동일 웰 내에서의 트랜지스터간의 분리 거리는 작게 할 수 있지만, 다른 웰간에서의 트랜지스터간의 분리 거리는 커지기 때문이다.
따라서, Pch 트랜지스터 영역(705P)과 Nch 트랜지스터 영역(705N)을, 짧은 변 방향에 대하여 상하에 배치한 쪽이, Pch 트랜지스터 영역(705P)과 Nch 트랜지스터 영역(705N)을 긴 변 방향으로 교대로 배치하는 것보다도, 디코더(705-1?705-q)의 출력간의 트랜지스터 간격을 작게 할 수 있기 때문에, 출력 S1, S2, …, Sq의 출력 간격을 작게 할 수 있다. 그 결과, LSI칩(980)의 면적을 작게 할 수 있다. 각 디코더는, 참조 전압 발생 회로(704)로부터 출력되는 복수의 참조 전압을, Pch 트랜지스터 영역(705P)과 Nch 트랜지스터 영역(705N)의 트랜지스터ㆍ스위치에서 선택하고, 선택된 전압은 짧은 변 방향의 배선에 의해, 디코더 아래에 위치하는 증폭 회로에 입력된다. 또한, 각 디코더의 Pch 트랜지스터 영역(705P)과 Nch 트랜지스터 영역(705N)에는, 각 트랜지스터 스위치의 게이트를 제어하는 비트 신호선이 접속되고, 상보의 신호선을 포함하여 적어도 비트수의 2배의 비트 신호선이 칩(980)의 짧은 변 방향으로 배선된다. 또한, 참조 전압 발생 회로(704)는, 디코더(705-1?705-q)의 좌측에 배치되어 있지만, 디코더(705-1?705-q)의 우측이나, 디코더(705-1?705-q)의 사이에 배치하여도 된다.
그러나, 각 디코더에 있어서, CMOS화되는 트랜지스터 스위치가 증가하면, Pch 트랜지스터 영역(705P)과 Nch 트랜지스터 영역(705N)의 트랜지스터 스위치간을 접속하는 배선수가 증가하고, 배선 면적이 증대된다.
이와 같이, 참조 전압 집합체로부터 디지털 신호에 따라서 복수개의 전압을 선택 출력하는 디코더와, 복수개의 전압을 연산하여 다치 전압 레벨을 출력 가능한 증폭 회로를 갖는 디지털 아날로그 변환 회로에 있어서, 넓은 선택 전압 범위가 필요한 디코더(즉, 선택하는 참조 전압의 전압 범위가 넓기 때문에, 단일 도전형(Pch 또는 Nch 중 한쪽)의 트랜지스터만으로는 구성할 수 없는 디코더)에 있어서는, Pch-SW와 Nch-SW를 조합하여 CMOS 스위치 구성으로 하거나, 단일 도전형의 트랜지스터 스위치의 게이트 폭(W)을 충분히 크게 하는 것이 필요하게 되어, 디코더 면적의 증대를 초래한다.
따라서, 본 발명의 목적은, 참조 전압 집합체로부터 디지털 신호에 따라서 복수개의 전압을 선택 출력하는 디코더와 증폭 회로를 구비한 디지털 아날로그 변환 회로에 있어서, Pch와 Nch를 조합하여 CMOS화하는 트랜지스터 스위치의 수를 억제함과 함께, CMOS화는 하지 않지만 게이트 폭(W)의 증가가 필요한 트랜지스터 스위치의 게이트 폭의 증대를 억제하고, 디코더 면적의 증가를 억제한 디지털 아날로그 변환 회로와, 그 디지털 아날로그 변환 회로를 구비한 데이터 드라이버, 표시 장치를 제공하는 것에 있다.
본 발명은, 상기 목적을 달성함과 함께, CMOS화하는 트랜지스터 스위치에 대하여, Pch/Nch 트랜지스터 영역간의 트랜지스터끼리를 접속하는 배선 개수의 증대를 억제하는 디지털 아날로그 변환 회로와, 그 디지털 아날로그 변환 회로를 구비한 데이터 드라이버, 표시 장치를 제공하는 것도 그 목적으로 하고 있다.
상기 과제 중 적어도 하나의 해결을 도모하기 위해, 본 발명은 개략 이하와 같이 구성된다(단, 이하의 구성에 제한되는 것은 아님).
본 발명의 1개의 측면에 따르면, 서로 다른 복수의 참조 전압을 포함하는 참조 전압 집합체와, m 비트(단, m은 3 이상의 소정의 플러스 정수)의 디지털 데이터가 입력되고,
상기 참조 전압 집합체로부터, 상기 m 비트의 디지털 데이터에 기초하여, 제1 및 제2 전압을 선택하는 디코더와,
상기 디코더에서 선택된 상기 제1 및 제2 전압을 입력하고, 상기 제1 및 제2 전압을 연산 증폭한 전압 레벨을 출력 단자로부터 출력하는 증폭 회로
를 구비한 디지털 아날로그 변환 회로로서,
상기 참조 전압 집합체는,
제1 참조 전압군과,
제2 참조 전압군
을 포함하고, 상기 제1 참조 전압군은 그 일부로서 상기 제2 참조 전압군의 일부 또는 모두를 포함하고,
상기 디코더는,
상기 m 비트의 디지털 신호의 상위측 (m-n) 비트(단, n은 2 이상의 소정의 플러스 정수)의 신호에 기초하여, 도통과 비도통이 제어되고, 상기 제1 참조 전압군으로부터 서로 다른 Q개(단, Q는 2 이상의 소정의 플러스 정수)의 참조 전압을 선택하고, 각각 제1 내지 제Q 노드에 전달하는, 복수의 스위치를 구비한 제1 서브 디코더부와,
상기 m 비트의 디지털 신호의 상기 상위측 (m-n) 비트의 신호에 기초하여, 도통과 비도통이 제어되고, 상기 제2 참조 전압군으로부터 서로 다른 Q개(단, Q는 2 이상의 소정의 플러스 정수)의 참조 전압을 선택하고, 각각 상기 제1 서브 디코더부와 공통에 접속된 상기 제1 내지 제Q 노드에 전달하는, 복수의 스위치를 구비한 제2 서브 디코더부와,
상기 제1 내지 제Q 노드가 입력 노드로서 공유되고, 상기 m 비트의 디지털 신호의 하위측 n 비트의 신호에 기초하여, 각각 도통과 비도통이 제어되고, 상기 제1 또는 제2 서브 디코더부에서 선택된 상기 Q개의 참조 전압으로부터 상기 제1 및 제2 전압을 공통으로 선택하고, 출력 노드로서 공유되는 제1 내지 제P(단, P는 2 이상의 소정의 플러스 정수) 노드에 상기 제1 및 제2 전압을 중복을 포함하여 전달하는, 복수의 스위치를 구비한 제3 및 제4 서브 디코더부
를 구비하고,
상기 증폭 회로는,
상기 제3 및 제4 서브 디코더부의 공통에 접속되는 상기 제1 내지 제P 노드에 전달된 상기 제1 및 제2 전압을 제1 내지 제P 입력에서 받고, 상기 제1 내지 제P 입력에서 받은 전압을 미리 정해진 가중치로 평균한 전압을 상기 출력 단자로부터 출력하는 구성으로 되고,
상기 제1 및 제3 서브 디코더부의 상기 스위치는, 제1 도전형의 트랜지스터로 이루어지고,
상기 제2, 제4 서브 디코더부의 상기 스위치는, 제2 도전형의 트랜지스터로 되는 것을 특징으로 하는 디지털 아날로그 변환 회로가 제공된다. 본 발명에 따르면, 디지털 아날로그 변환 회로를 구비한 데이터 드라이버, 그 데이터 드라이버를 구비한 표시 장치가 제공된다.
본 발명에 있어서, 상기 제3, 제4 서브 디코더부는, 상기 m 비트의 디지털 신호의 하위측 n 비트의 신호의 값에 기초하여, 상기 제1 내지 제P 노드 중의 일부의 복수 노드 또는 모든 노드에 대하여 동일 전압을 전달하는 구성으로 하여도 된다. 본 발명에 따르면, 상기 디지털 아날로그 변환 회로를 포함하는 데이터 드라이버가 제공된다. 또한 본 발명에 따르면, 상기 데이터 드라이버를 구비한 표시 장치가 제공된다.
본 발명에 따르면, CMOS화하는 트랜지스터 스위치수를 억제함과 함께, CMOS화되지 않는 트랜지스터 스위치의 게이트 폭의 증가량을 억제하고, 면적의 증가를 억제 가능하게 하여, 넓은 선택 전압 범위를 갖는 디코더를 구비한 디지털 아날로그 변환 회로, 데이터 드라이버와 표시 장치를 제공할 수 있다. 또한 본 발명에 따르면, 디코더의 Pch/Nch간의 배선 접속의 증대를 억제하여, 배선 면적의 증대도 억제 가능하게 할 수 있다.
도 1은 본 발명의 일 실시 형태의 구성을 도시하는 도면.
도 2는 본 발명의 제1 실시예의 구성을 도시하는 도면.
도 3은 본 발명의 제1 실시예의 증폭 회로의 구성을 도시하는 도면.
도 4는 본 발명의 제1 실시예의 참조 전압 그룹과 참조 전압 그룹 내의 참조 전압의 서열을 설명하는 도면.
도 5는 본 발명의 제1 실시예의 제1 서브 디코더부의 구성을 도시하는 도면.
도 6은 본 발명의 제1 실시예의 제2 서브 디코더의 구성을 도시하는 도면.
도 7은 본 발명의 제1 실시예의 제3, 제4 서브 디코더부의 구성을 도시하는 도면.
도 8은 본 발명의 제2 실시예의 제3, 제4 서브 디코더부의 구성을 도시하는 도면.
도 9는 본 발명의 제3 실시예의 제3, 제4 서브 디코더부의 구성을 도시하는 도면.
도 10은 참고예의 구성을 도시하는 도면.
도 11은 도 9와는 다른 참고예의 제3, 제4 서브 디코더부의 구성을 도시하는 도면.
도 12는 LCD 드라이버의 출력 레인지의 일례와 OLED 디스플레이 드라이버의 출력 레인지의 일례를 모식적으로 도시하는 도면.
도 13은 Pch-SW와 Nch-SW의 선택 전압과 온 저항의 관계를 설명하는 도면.
도 14는 참조 전압과 디코더의 선택 전압 범위와의 대응 관계를 도시하는 도면.
도 15는 데이터 드라이버(LSI칩)의 레이아웃을 모식적으로 도시하는 도면.
도 16은 전형적인 표시 장치와 표시 소자(액정 소자, 유기 EL 소자)의 구성의 일례를 도시하는 도면.
도 17은 관련 기술의 디지털 아날로그 변환 회로의 구성을 도시하는 도면.
도 18은 도 17의 참조 전압 그룹과 참조 전압 그룹 내의 참조 전압의 서열을 설명하는 도면.
도 19는 도 17의 서브 디코더(811)의 구성의 일례를 도시하는 도면.
도 20은 도 17의 서브 디코더(813)의 구성의 일례를 도시하는 도면.
도 21은 도 17의 서브 디코더(813)의 구성의 다른 일례를 도시하는 도면.
도 22는 도 17의 서브 디코더(813)의 구성의 또 다른 일례를 도시하는 도면.
본 발명의 바람직한 실시 형태에 대해서 이하에 설명한다. 또한, 관련 기술의 도면 및 설명에 이용한 기호에 관하여, 동일한 용도로 이용하는 기호에 대해서는, 하기 실시 형태 및 실시예에 있어서도 중복하여 사용한다. 도 1은, 본 발명의 몇개의 바람직한 형태 중 하나의 구성을 도시하는 도면이다. 도 1에는, OLED에 대응한 디코더, 또는, LCD의 정극 또는 부극 중 한쪽의 극성에 대응한 디코더를 구비한 디지털 아날로그 변환 회로의 구성이 도시되어 있다. 도 1을 참조하면, 본 발명의 일 실시 형태의 디지털 아날로그 변환 회로는, 서로 다른 복수의 참조 전압을 포함하는 참조 전압 집합체(80)와, m 비트(단, m은 3 이상의 소정의 플러스 정수)의 디지털 신호가 입력되고, 참조 전압 집합체(80)로부터, m 비트의 디지털 신호에 기초하여, 제1 및 제2 전압 Vo1, Vo2를 선택하는 디코더(100)와, 디코더(100)에서 선택된 제1 및 제2 전압 Vo1, Vo2를 입력하고, 제1 및 제2 전압 Vo1, Vo2를 연산 증폭한 전압 레벨을 출력 단자(51)로부터 출력하는 증폭 회로(50)를 구비하고 있다.
참조 전압 집합체(80)는, 제1 참조 전압군(81)과, 제2 참조 전압군(82)을 포함하고, 제1 참조 전압군(81)은, 그 일부에, 제2 참조 전압군(82)의 일부 또는 모든 전압을 포함한다.
디코더(100)는, m 비트의 디지털 신호의 상위측 (m-n) 비트(단, n은 2 이상, m-1 이하의 소정의 플러스 정수)의 신호를 공통으로 입력하고, 제1 참조 전압군(81)과, 제2 참조 전압군(82)을 입력으로 하는 제1, 제2 서브 디코더부(10, 20)와, m 비트의 디지털 신호의 하위측 n 비트의 신호를 공통으로 입력하는 제3, 제4 서브 디코더부(30, 40)를 구비하고 있다.
제1 서브 디코더부(10)는, 상위측 (m-n) 비트의 신호에 기초하여, 도통과 비도통이 제어되고, 제1 참조 전압군(81)으로부터 서로 다른 Q개(단, Q는 2 이상의 소정의 플러스 정수)의 참조 전압을 선택하고, 각각 제1 내지 제Q 노드 nd1_1, nd2_1, …, ndQ_1에 전달하는, 복수의 스위치를 구비한다. 또한, 제2 서브 디코더부(20)는, 상위측 (m-n) 비트의 신호에 기초하여, 도통과 비도통이 제어되고, 제2 참조 전압군(82)으로부터 서로 다른 Q개(단, Q는 2 이상의 소정의 플러스 정수)의 참조 전압을 선택하고, 각각 제1 서브 디코더부(10)와 공통에 접속된 제1 내지 제Q 노드 nd1_2, nd2_2, …, ndQ_2에 전달하는, 복수의 스위치를 구비한다. 또한, 제3 및 제4 서브 디코더부(30, 40)는, 제1 내지 제Q 노드 nd1_1, nd2_1, …, ndQ_1(및 노드 nd1_2, nd2_2, …, ndQ_2)이 입력 노드로서 공유되고, 하위측 n 비트의 신호에 기초하여, 각각 도통과 비도통이 제어되고, 제1 또는 제2 서브 디코더부(10, 20)에서 선택된 Q개의 참조 전압으로부터 제1 및 제2 전압 Vo1, Vo2를 공통으로 선택하고, 출력 노드로서 공유되는 제1 내지 제P(단, P는 2 이상의 소정의 플러스 정수) 노드 T1, T2, …, TP에 제1 및 제2 전압 Vo1, Vo2를, 중복을 포함하여 전달하는, 복수의 스위치를 구비한다. 또한, 제1 서브 디코더부(10)의 출력을 받는 제1 내지 제Q 노드 nd1_1, nd2_1, …, ndQ_1과, 제2 서브 디코더부(20)의 출력을 받는 제1 내지 제Q 노드 nd1_2, nd2_2, …, ndQ_2는, 각각 공통 접속된 Q개의 노드이지만, 설명의 편의상 _1과 _2를 각각 부여하여 구별하고 있다(제1, 제2 서브 디코더부(10)의 출력 노드에 대응시킴). 노드 nd1_1과 노드 nd1_2는 Pch/Nch 영역간 접속 배선(60_1)에 의해 접속되고, 노드 nd2_1과 노드 nd2_2는 Pch/Nch 영역간 접속 배선(60_2)에 의해 접속되고, 이하 마찬가지로, 노드 ndQ_1과 노드 ndQ_2는 Pch/Nch 영역간 접속 배선(60_Q)에 의해 접속되어 있다.
제3 및 제4 서브 디코더부(30, 40)에서 공통으로 선택되는 제1 및 제2 전압 Vo1, Vo2는, 참조 전압 집합체(80)의 서열에 있어서 다른 2개의 전압이거나, 또는, 중복하여 선택된 1개의 전압으로 된다. 제3 서브 디코더부(30)의 P개의 출력 노드와 제4 서브 디코더부(40)의 P개의 출력 노드는, 각각을 공통 접속하는 P개의 Pch/Nch 영역간 접속 배선(61_1?61_P)에 의해, 제1 내지 제P 노드(단자) T1, T2, …, TP에 각각 접속되어 있다. 배선(60_1?60_Q, 61_1?61_P)은,「Pch/Nch 트랜지스터 영역간 배선」이라고도 한다.
증폭 회로(50)는, 제3 및 제4 서브 디코더부(30, 40)의 출력 노드에 공통에 접속되는 제1 내지 제P 노드 T1, T2, …, TP에 전달된 제1 및 제2 전압 Vo1, Vo2를 제1 내지 제P 입력(노드 T1, T2, …, TP와 공통)에서 받고, 제1 내지 제P 입력에서 받은 전압 V(T1), V(T2), …, V(TP)를 미리 정해진 가중치로 평균한 전압 Vout를 출력 단자(51)로부터 출력하는 구성으로 되어 있다.
제1 및 제3 서브 디코더부(10, 30)의 각 스위치는, 제1 도전형(Pch 또는 Nch 중 한쪽)의 트랜지스터로 구성되고, 제2 및 제4 서브 디코더부(20, 40)의 각 스위치는, 제2 도전형(Pch 또는 Nch의 다른 쪽)의 트랜지스터로 구성되어 있다.
본 실시 형태에 있어서, 증폭 회로(50)에 의한 출력 전압 Vout는, 예를 들면 이하와 같이, V(T1)?V(TP)를 미리 정해진 w1?wP의 가중치로 평균한 전압으로 된다.
Vout =w1*V(T1)+w2*V(T2)+…+wP*V(TP) … (1-1)
w1+w2+…+wp=1 … (1-2)
단, 단순 평균(산출 평균)의 경우,
w1=w2=…=wP=1/P
로 하여도 된다.
또한, 출력 단자(51)를 하나의 입력(반전 입력)에 귀환 접속하고, 복수의 전압을 가중 평균한 전압을 출력하는 증폭 회로로서, 예를 들면 특허 문헌 1, 특허 문헌 2 등의 기재가 참조된다.
제1, 제2 서브 디코더부(10, 20)는, 출력수 Q는 동일하지만, 입력되는 참조 전압수나 구성은 서로 달라도 된다.
제3, 제4 서브 디코더부(30, 40)는, 입력 노드끼리, 출력 노드끼리가, 각각, Pch/Nch 영역간 접속 배선(60_1?60_Q, 61_1?61_P)에 의해 공통 접속되어 있지만, 내부 구성은 서로 달라도 된다.
제3, 제4 서브 디코더부(30, 40)는, m 비트 디지털 신호의 하위측 n 비트의 신호에 기초하여, 입력된 Q개의 참조 전압 중으로부터 공통으로 선택한 제1 및 제2 전압 Vo1, Vo2를, 제1, 제2, …, 제P 노드에 분류하는 디코드 처리를 행한다.
제1 도전형(Pch와 Nch 중 한쪽)의 제3 서브 디코더부(30)와 제2 도전형(Pch와 Nch 중 다른 쪽)의 제4 서브 디코더부(40)의 입력을 접속함으로써, 제3 서브 디코더부(30)의 제1 도전형의 트랜지스터 스위치와, 제4 서브 디코더부(40)에 있어서, 그 제1 도전형의 트랜지스터 스위치에 대응하는 제2 도전형의 트랜지스터 스위치가, 등가적으로 CMOS 구성으로 된다. 이 때문에, 제3, 제4 서브 디코더부(30, 40)에 있어서, 선택된 제1 및 제2 전압 Vo1, Vo2를 전달하는 스위치의 온 저항이, 제1 또는 제2 도전형의 단일의 스위치로 구성한 경우와 비교하여, 저감된다.
또한, 제2 서브 디코더부(20)에 있어서, 제1 참조 전압군(81)에 포함되는 제2 참조 전압군(82)의 복수의 참조 전압으로부터 Q개의 참조 전압이 선택되는 경우, 제1 서브 디코더부(10)에 있어서도, 제2 서브 디코더부(20)에서 선택된 참조 전압과 동일한 참조 전압이 선택된다.
한편, 제1 서브 디코더부(10)에 있어서, 제2 참조 전압군(82)에 포함되지 않은 제1 참조 전압군(81)의 복수의 참조 전압으로부터 Q개의 참조 전압이 선택되는 경우, 제2 서브 디코더부(20)는 비선택으로 된다(제2 서브 디코더부(20)를 구성하는 복수의 스위치로 제2 참조 전압군(82)의 참조 전압을 선택하는 스위치는 모두 오프 상태). 마찬가지로, 제2 서브 디코더부(20)에 있어서, 제1 참조 전압군(81)에 포함되지 않은 제2 참조 전압군(82)의 복수의 참조 전압으로부터 Q개의 참조 전압이 선택되는 경우, 제1 서브 디코더부(10)는 비선택으로 된다(제1 서브 디코더부(10)를 구성하는 복수의 스위치로 제1 참조 전압군(81)의 참조 전압을 선택하는 스위치는 모두 오프 상태). 따라서, 제1 및 제2 서브 디코더부(10, 20)의 공통 출력 노드 nd1_1, nd2_1, …, ndQ_1(및 노드 nd1_2, nd2_2, …, ndQ_2)에 있어서, 제1, 제2 서브 디코더부(10, 20)로부터 각각 서로 다른 참조 전압이 선택되어 충돌하는 일은 없다.
제3 및 제4 서브 디코더부(30, 40)의 입력 노드끼리, 출력 노드끼리를 각각 공유함으로써, 제3 및 제4 서브 디코더부(30, 40)를 조합한 구성을, 등가적인 CMOS 구성으로 하고, 선택된 전압을 전달하는 스위치의 온 저항의 저감화를 실현한 것에 의해, 제1과 제2 서브 디코더부(10, 20)에 있어서, 등가적인 CMOS를 구성하지 않은 트랜지스터 스위치(제1 또는 제2 도전형의 단일의 스위치)에 대해서도, 트랜지스터 사이즈의 증대(게이트 폭의 증대)를 억제할 수 있어(기준 사이즈인 상태이어도 됨), 디코더(100)의 면적 절약화를 실현할 수 있다.
이하, 몇 개의 실시 형태에 의거하여 설명한다. 또한, 실시 형태의 설명에서, 처음에, 참조 전압과 디코더의 선택 전압 범위의 대응 관계에 대해서 설명한다. 도 14의 (a)는, OLED에 대응한 디코더, 또는, LCD의 정극 전압 범위에 대응한 정극 디코더에 있어서의 참조 전압과 디코더의 선택 전압 범위의 대응 관계를 도시하는 도면이다. 도 14의 (b)는, LCD의 부극 전압 범위에 대응한 부극 디코더에 있어서의 참조 전압과 디코더의 선택 전압 범위의 대응 관계를 도시하는 도면이다.
도 14의 (a)를 참조하면, OLED에 대응한 디코더, 또는, LCD의 정극 전압 범위에 대응한 정극 디코더에는, 고전위측 전원 VDD측의 참조 전압 Vr1?V(hzS+1)이 입력되고, 참조 전압 Vr1이 그 디코더의 선택 전압 범위의 하한(저전위측), 참조 전압 Vr(hzS+1)이 그 디코더의 선택 전압 범위의 상한(고전위측)으로 한다. 참조 전압 Vr1로부터 V(hzS+1)까지의 각 참조 전압은 서열화되어 있고, 단조 증가하는 전압 레벨로 되어 있다.
해당 디코더에 있어서, 고전위측의 Vr(gzS+1)?Vr(hzS+1)(단, h>g)의 범위의 참조 전압을 선택하는 스위치군은, 기준 사이즈의 Pch-SW 단독으로 구성 가능하다(참조 전압이 도 13의 (c)의 (a-1)의 전압 범위에 대응하고, Pch-SW의 온 저항이 소(小), 게이트ㆍ소스간 전압 Vgs의 절대값이 대(大)).
또한, Vr(kzS+1)?Vr(gzS+1)(단 g>k)의 범위의 참조 전압을 선택하는 스위치군은, Pch-SW 단독으로 구성 가능하지만(참조 전압이 도 13의 (c)의 (a-2)의 전압 범위에 대응하고, Pch-SW의 온 저항이 약간 대, 게이트ㆍ소스간 전압 Vgs의 절대값이 약간 소), Pch-SW의 게이트 폭(W)의 증대가 필요하게 된다.
또한, Vr1?Vr(kzS+1)(단 k>1)의 범위의 참조 전압을 선택하는 스위치군은, Pch-SW 단독으로 구성 불가능하며(참조 전압이 도 13의 (c)의 (a-3)의 전압 범위에 대응하고, Pch-SW의 온 저항이 대, 게이트ㆍ소스간 전압 Vgs의 절대값이 소), Nch-SW와의 조합(CMOS화)이 필요하게 된다.
또한, 디코더의 선택 전압 범위가 저전위측에 널리 미치는 경우에는, 가장 저전위측의 Vr1?Vr(fzS+1)(단, k>f>1)의 범위의 참조 전압을 선택하는 스위치군은, Nch-SW 단독으로 구성해도 된다.
도 14의 (b)를 참조하면, LCD의 부극 전압 범위에 대응한 부극 디코더에는, 저전위측 전원 VSS측의 참조 전압 Vr1?V(hzS+1)이 입력되고, 참조 전압 Vr1이 그 디코더의 선택 전압 범위의 상한(고전위측), 참조 전압 Vr(hzS+1)이 그 디코더의 선택 전압 범위의 하한(저전위측)으로 한다. 참조 전압 Vr1로부터 V(hzS+1)까지의 각 참조 전압은 서열화되어 있고, 단조 감소하는 전압 레벨로 되어 있다.
해당 디코더에 있어서, 저전위측의 Vr(gzS+1)?Vr(hzS+1)(단 h>g)의 범위의 참조 전압을 선택하는 스위치군은, 기준 사이즈의 Nch-SW 단독으로 구성 가능하다(참조 전압이 도 13의 (d)의 (b-1)의 전압 범위에 대응하고, Nch-SW의 온 저항이 소, 게이트ㆍ소스간 전압 Vgs가 대).
또한, Vr(kzS+1)?Vr(gzS+1)(단, g>k)의 범위의 참조 전압을 선택하는 스위치군은, Nch-SW 단독으로 구성 가능하지만(참조 전압이 도 13의 (d)의 (b-2)의 전압 범위에 대응하고, Nch-SW의 온 저항이 약간 대, 게이트ㆍ소스간 전압 Vgs가 약간 소), Nch-SW의 게이트 폭(W)의 증대가 필요하게 된다.
또한, Vr1?Vr(kzS+1)(단, k>1)의 범위의 참조 전압을 선택하는 스위치군은, Nch-SW 단독으로 구성 불가능하며(참조 전압이 도 13의 (d)의 (b-3)의 전압 범위에 대응하고, Nch-SW의 온 저항이 대, 게이트ㆍ소스간 전압 Vgs가 소), Pch-SW와의 조합(CMOS화)이 필요하게 된다.
또한, 디코더의 선택 전압 범위가 고전위측에 널리 미치는 경우에는, 가장 고전위측의 Vr1?Vr(fzS+1)(단 k>f>1)의 범위의 참조 전압을 선택하는 회로는, Pch-SW 단독으로 구성해도 된다.
<실시 형태 1>
도 2는, 도 1의 제1 실시 형태의 구성을 도시하는 도면이다. 도 2에는, OLED에 대응한 디코더(도 14의 (a)), 또는, LCD의 정극 또는 부극 중 한쪽의 극성에 대응한 디코더(도 14의 (a) 또는 도 14의 (b))를 구비한 디지털 아날로그 변환 회로의 구성이 도시되어 있다. 도 2를 참조하면, 본 실시예의 디지털 아날로그 변환 회로는, 참조 전압 집합체(80)로서 제1 참조 전압군(81), 제2 참조 전압군(82)과, 제1 서브 디코더부(10), 제2 서브 디코더부(20), 제3 서브 디코더부(30), 제4 서브 디코더부(40)로 이루어지는 디코더(100), 및 증폭 회로(50)를 구비하고 있다. 디코더(100)에 있어서, 제1 서브 디코더부(10), 제3 서브 디코더부(30)는 제1 도전형(Pch 또는 Nch 중 한쪽)의 트랜지스터 스위치로 이루어진다. 제2 서브 디코더부(20), 제4 서브 디코더부(40)는 제2 도전형(Pch 또는 Nch 중 다른 쪽)의 트랜지스터 스위치로 이루어진다.
본 실시 형태에 있어서, 참조 전압 집합체(80)는, 서열화된 서로 다른 복수의 참조 전압을 포함하고, 제1 및 제2 참조 전압군(81, 82)으로 나누어져 있다.
제1 참조 전압군(81)은, 서로 다른 (hzS+1)개의 참조 전압 Vr1, Vr2, Vr3, …, Vr(kzS+1), …, Vr(hzS+1)을 포함한다. 단, 기호 S는, 1을 포함하는 2의 멱승의 플러스 정수(1, 2, 4, …)로 하고, 기호 z는, 1을 포함하는 2의 멱승에 1을 가산한 플러스 정수(2, 3, 5, 9, …)로 하고, 기호 h 및 k는, 각각 2 이상의 플러스 정수이고, h>k로 한다.
제2 참조 전압군(82)은, 서로 다른 (kzS+1)개의 참조 전압 Vr1, Vr2, Vr3, …, Vr(kzS+1)을 포함한다. 또한, 제2 참조 전압군(82)의 (kzS+1)개의 참조 전압 Vr1, Vr2, Vr3, …, Vr(kzS+1)은, 제1 참조 전압군(81)의 참조 전압 Vr1, Vr2, Vr3, …, Vr(kzS+1)과 각각 동일 참조 전압으로 된다. 또한, 특별히 제한되지 않지만, 본 실시 형태에서는, Vr1, Vr2, Vr3, …, Vr(hzS+1)은, 인덱스 번호로 서열화되고, 인덱스 번호가 증가함에 따라 전압값이 단조적으로 변화(단조 증가 또는 단조 감소)되는 것으로 한다.
본 실시 형태에서는, 제1 및 제2 참조 전압군(81, 82)의 각각에 있어서, 도 17과 마찬가지로, 복수의 참조 전압은, (zS+1)개의 참조 전압 그룹으로 그룹화되어 있다.
제1 참조 전압군(81)의 제1 참조 전압 그룹(81-1)은, {(j-1)zS+1}번째의 참조 전압 Vr{(j-1)zS+1}(단, 인덱스 j는 1, 2, …, h를 취하는 것이 가능)을 포함한다. 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, 제1 참조 전압 그룹(81-1)은, (zS)번 간격의 참조 전압 Vr{1}, Vr{zS+1}, Vr{2zS+1}, …, Vr{(h-1)zS+1}을 포함한다.
제1 참조 전압군(81)의 제2 참조 전압 그룹(81-2)은, {(j-1)zS+2}번째의 참조 전압 Vr{(j-1)zS+2}을 포함한다. 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, 제2 참조 전압 그룹(81-2)은, (zS)번 간격의 참조 전압 Vr{2}, Vr{zS+2}, Vr{2zS+2}, …, Vr{(h-1)zS+2}을 포함한다.
마찬가지로 하여, 제1 참조 전압군(81)의 제(zS+1) 참조 전압 그룹(81-(zS+1))은, {(j-1)zS+(zS+1)}번째 (=(jzS+1)번째)의 참조 전압 Vr{(j-1)zS+(zS+1)}=Vr(jzS+1)을 포함한다. 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, 제(zS+1) 참조 전압 그룹(81-(zS+1))은, (zS)번 간격의 참조 전압 Vr{zS+1}, Vr{2zS+1}, Vr{3zS+1}, …, Vr{hzS+1}을 포함한다.
제1 참조 전압군(81)은, 인덱스 j가 1 내지 h의 모든 정수값을 취하는 경우, (hzS+1)개의 서로 다른 복수의 참조 전압을 포함한다. 또한, 일부의 참조 전압이 결여되는 경우에 대응하여, 인덱스 j의 일부도 결여되는 경우가 있다.
또한, 제2 참조 전압군(82)의 제1 참조 전압 그룹(82-1)은, {(j-1)zS+1}번째의 참조 전압 Vr{(j-1)zS+1}(단, 인덱스 j는 1, 2, …k를 취하는 것이 가능)을 포함한다. 인덱스 j가 1 내지 k의 정수값을 취하는 경우, 제1 참조 전압 그룹(82-1)은, (zS)번 간격의 참조 전압 Vr{1}, Vr{zS+1}, Vr{2zS+1}, …, Vr{(k-1)zS+1}을 포함한다.
제2 참조 전압군(82)의 제2 참조 전압 그룹(82-2)은, {(j-1)zS+2}번째의 참조 전압 Vr{(j-1)zS+2}을 포함한다. 인덱스 j가 1 내지 k의 정수값을 취하는 경우, 제2 참조 전압 그룹(82-2)은, (zS)번 간격의 참조 전압 Vr{2}, Vr{zS+2}, Vr{2zS+2}, …, Vr{(k-1)zS+2}을 포함한다.
마찬가지로 하여, 제2 참조 전압군(82)의 제(zS+1) 참조 전압 그룹(82-(zS+1))은, (jzS+1)번째의 참조 전압 Vr(jzS+1)을 포함한다. 인덱스 j가 1 내지 k의 정수값을 취하는 경우, 제(zS+1) 참조 전압 그룹(82-(zS+1))은, (zS)번 간격의 참조 전압 Vr{zS+1}, Vr{2zS+1}, Vr{3zS+1}, …, Vr{kzS+1}을 포함한다.
본 실시 형태에 있어서, 디코더(100)는, m 비트의 디지털 신호(D(m-1)?D0 및 그 상보 신호 D(m-1)B?D0B)가 입력되고, 제1 및 제2 서브 디코더부(10, 20)에, m 비트의 디지털 신호 중 상위측의 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB)가 각각 입력되고, 제3 및 제4 서브 디코더부(30, 40)에 하위측의 n 비트(D(n-1)?D0, D(n-1)B?D0B)가 각각 입력된다.
제1 서브 디코더부(10)는, 복수의 제1 도전형의 트랜지스터ㆍ스위치로 구성된 제1?제(zS+1) 서브 디코더(10-1?10-(zS+1))를 구비한다. 서브 디코더(10-1?10-(zS+1))는, 제1 참조 전압군(81)의 참조 전압 그룹(81-1?81-(zS+1))의 참조 전압이 그룹 단위로 각각 공급되고, m 비트의 디지털 신호 중 상위측의 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB)가 공통으로 입력된다. 서브 디코더(10-1?10-(zS+1))는, D(m-1)?Dn, D(m-1)B?DnB의 값에 따라서, 각각 대응하는 참조 전압 그룹으로부터 1개의 참조 전압을 선택하고, 노드 nd1_1?nd(zS+1)_1에 전달한다. 이때 서브 디코더(10-1?10-(zS+1))로부터 노드 nd1_1?nd(zS+1)_1에 전달되는 (zS+1)개의 참조 전압은, 제1 참조 전압군(81)에 있어서 서열이 연속되어 있는 참조 전압으로 된다. 예를 들면 서브 디코더(10-1)에서 참조 전압 Vr{(j-1)zS+1}이 선택된 경우, 서브 디코더(10-2)에서는 참조 전압 Vr{(j-1)zS+2}, …, 서브 디코더(10-(zS+1))에서는 참조 전압 Vr(jzS+1)이 각각 선택된다. 또한, 도 1의 기호 Q가 도 2의 (zS+1)에 대응한다.
제2 서브 디코더부(20)는, 복수의 제2 도전형의 트랜지스터 스위치로 구성된 제1?제(zS+1) 서브 디코더(20-1?20-(zS+1))를 구비한다. 서브 디코더(20-1?20-(zS+1))는, 제2 참조 전압군(82)의 참조 전압 그룹(82-1?82-(zS+1))의 참조 전압이 그룹 단위로 각각 공급되고, m 비트의 디지털 신호 중 상위측의 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB)가 공통으로 입력된다. 서브 디코더(20-1?20-(zS+1))는, D(m-1)?Dn, D(m-1)B?DnB의 값에 따라서, 각각 대응하는 참조 전압 그룹으로부터 1개의 참조 전압을 선택하고, 노드 nd1_2?nd(zS+1)_2에 전달한다. 이때, 서브 디코더(20-1?20-(zS+1))로부터 노드 nd1_2?nd(zS+1)_2에 전달되는 (zS+1)개의 참조 전압은, 제2 참조 전압군(82)에 있어서 서열이 연속되어 있는 참조 전압으로 된다.
또한, 제1 서브 디코더부(10)의 서브 디코더(10-1?10-(zS+1))의 출력을 받는 노드 nd1_1?nd(zS+1)_1과, 제2 서브 디코더부(20)의 서브 디코더(20-1?20-(zS+1))의 출력을 받는 노드 nd1_2?nd(zS+1)_2는 각각 공통 접속되어 있지만, 설명의 편의상, _1과 _2를 각각 부여하여 구별하고 있다.
상위측의 (m-n) 비트로 지정되는 인덱스 j가 1 내지 k를 취하는 경우는, 제1 서브 디코더부(10)의 서브 디코더(10-1?10-(zS+1))에서 각각 선택되는 Vr((j-1)zS+1)?Vr(jzS+1)의 합계 (zS+1)개의 참조 전압과, 제2 서브 디코더부(20)의 서브 디코더(20-1?20-(zS+1))에서 각각 선택되는 Vr((j-1)zS+1)?Vr(jzS+1)의 합계 (zS+1)개의 참조 전압은, 각각 동일한 참조 전압으로 된다. 즉, 인덱스 j가 1 내지 k의 정수값을 취하는 참조 전압은, 제1 및 제2 서브 디코더부(10, 20)의 각각에서 다른 도전형의 트랜지스터 스위치에서 공통으로 선택되기 때문에, 등가적인 CMOS 스위치 구성으로 된다.
인덱스 j가 (k+1) 내지 h를 취하는 경우는, 제1 서브 디코더부(10)의 서브 디코더(10-1?10-(zS+1))에 의해서 Vr((j-1)zS+1)?Vr(jzS+1)의 합계 (zS+1)개의 참조 전압이 선택되지만, 제2 서브 디코더부(20)의 서브 디코더(20-1?20-(zS+1))에 있어서 제2 참조 전압군(82)의 참조 전압은 비선택으로 한다. 서브 디코더(20-1?20-(zS+1))는 오프 상태로 되고 출력 노드는 하이 임피던스 상태로 된다.
제3 서브 디코더(30)는, 복수의 제1 도전형의 트랜지스터 스위치로 구성되고, m 비트의 디지털 신호 중 하위측의 n 비트(D(n-1)?D0, D(n-1)B?D0B)의 값에 따라서, 노드 nd1_1?nd(zS+1)_1(및 노드 nd1_2?nd(zS+1)_2)에 전달된 (zS+1)개의 참조 전압으로부터, 중복을 포함하는 제1 및 제2 전압 Vo1, Vo2를 선택하고, 제1 내지 제P 노드 T1?TP에 전달한다. 또한, 중복을 포함하는 제1 및 제2 전압 Vo1, Vo2를 선택한다는 것은, 제1 및 제2 전압 Vo1, Vo2로서 동일 전압이 선택되는 경우를 포함한다. 또한, 제1 내지 제P 노드 T1?TP 중의 1부의 복수 노드 또는 모든 노드에, 동일 전압이 전달되는 경우도 생긴다.
제4 서브 디코더(40)는, 복수의 제2 도전형의 트랜지스터 스위치로 구성되고, 제3 서브 디코더(30)와 마찬가지로, m 비트의 디지털 신호 중 하위측의 n 비트(D(n-1)?D0, D(n-1)B?D0B)의 값에 따라서, 노드 nd1_1?nd(zS+1)_1(및 노드 nd1_2?nd(zS+1)_2)에 전달된 (zS+1)개의 참조 전압으로부터, 중복을 포함하는 제1 및 제2 전압 Vo1, Vo2를 선택하고, 제3 서브 디코더(30)와 공통인 제1 내지 제P 노드 T1?TP에 전달한다.
제3 및 제4 서브 디코더(30, 40)는, 입력 노드끼리(노드 nd1_1?nd(zS+1)_1과 노드 nd1_2?nd(zS+1)_2)가 Pch/Nch 영역간 접속 배선(60_1?60_(zS+1))에 의해 공통 접속되고, 출력 노드끼리가 Pch/Nch 영역간 접속 배선(61_1?61_P)에 의해 노드 T1?TP에 공통 접속되고, 제1 및 제2 전압 Vo1, Vo2가 각각 다른 도전형의 트랜지스터 스위치에서 공통으로 선택되기 때문에, 등가적인 CMOS 스위치 구성으로 된다. 이 때문에, 참조 전압 집합체(80)의 모든 참조 전압에 대하여, m 비트의 디지털 신호 중 하위측의 n 비트(D(n-1)?D0, D(n-1)B?D0B)로 도통, 비도통이 제어되는 트랜지스터 스위치의 온 저항이 저감된다. 이에 의해, 제1 서브 디코더부(10)에 있어서, 인덱스 j가 (k+1) 내지 h를 취하는 참조 전압을 선택하는 단일 도전형 구성의 트랜지스터 스위치의 게이트 폭의 증대를 억제할 수 있다(기준 사이즈의 상태이어도 됨). 따라서, 디코더(100)의 면적 절약화를 실현할 수 있다.
증폭 회로(50)는, 제3 서브 디코더부(30)와 제4 서브 디코더부(40)의 출력 노드로서 공유되는 제1 내지 제P 노드 T1?TP를 입력으로서 구비하고, 노드 T1?TP의 전압 V(T1)?V(TP)을 연산(가중 평균 등의 연산)한 전압 Vout를 출력 단자(51)로부터 출력한다. 증폭 회로(50)의 출력 전압 Vout는, 하나의 제(P+1) 입력에 귀환 입력된다.
증폭 회로(50)의 2개의 구체예를 도 3의 (a)와 도 3의 (b)에 도시한다. 도 3의 (a)를 참조하면, 증폭 회로(50)는, P=2로 되고, 노드 T1, T2에 전달된 전압 Vo1, Vo2를, 전압 V(T1), V(T2)로서 입력하고, 전압 V(T1), V(T2)를 1대1로 내삽(Vout={V(T1)+V(T2)}/2)하는 내삽 앰프이다. 즉, 도 3의 (a)는, 전압 Vo1, Vo2를 평균화한 전압을 출력하는 증폭 회로이다. 전압 Vo1, Vo2가 중복되는 동일 전압의 경우, 전압 Vo1(=Vo2)이 출력되고, 전압 Vo1, Vo2가 다른 전압인 경우, 전압 Vo1, Vo2의 중간 전압이 출력된다.
또한, 도 3의 (b)를 참조하면, 증폭 회로(50)는, P=3으로 되고, 노드 T1, T2, T3에 중복을 포함하여 전달된 전압 Vo1, Vo2를, 전압 V(T1), V(T2), V(T3)로서 입력하고, 전압 V(T1), V(T2), V(T3)를 1대1대2의 비율로 가중 평균(Vout=(V(T1)+V(T2)+2×V(T3))/4)하는 내삽 앰프이다. 즉, 도 3의 (b)의 구성에 있어서, 전압 Vo1, Vo2가 중복되는 동일 전압의 경우, 전압 Vo1(=Vo2)이 출력되고, 전압 Vo1, Vo2가 다른 전압의 경우, 전압 Vo1, Vo2를 1대3, 1대1, 3대1의 비율로 내삽(내분)한 전압 중 어느 1개가 출력된다. 또한, 도시하지 않지만, P=4로 되고, 노드 T1, T2, T3, T4에 전달되는 전압 Vo1, Vo2를, 전압 V(T1), V(T2), V(T3), V(T4)로서 입력하고, 전압 V(T1), V(T2), V(T3), V(T4)를 평균(Vout=(V(T1)+V(T2)+V(T3)+V(T4))/4)하는 증폭 회로로 해도 된다. 이 증폭 회로는, 도 3의 (b)와 마찬가지로, 전압 Vo1, Vo2가 중복되는 동일 전압의 경우, 전압 Vo1(=Vo2)이 출력되고, 전압 Vo1, Vo2가 다른 전압의 경우, 전압 Vo1, Vo2를 1대3, 1대1, 3대1의 비율로 내삽(내분)한 전압 중 어느 1개가 출력된다.
<참조 전압 집합체(80)>
다음으로, 도 2의 참조 전압 집합체(80)의 그룹화와, 제1 서브 디코더부(10)의 서브 디코더(10-1?10-(zS+1)) 및 제2 서브 디코더부(20)의 서브 디코더(20-1?20-(zS+1))에서 선택되는 참조 전압에 대해서 설명한다.
도 4는, 도 2의 참조 전압 집합체(80)의 그룹화의 상세를 도시하는 도면으로, 참조 전압과 디코더(100)의 선택 전압의 대응 관계는 도 14의 (a) 또는 도 14의 (b)에 대응하고 있다. 도 4를 참조하면, 도 2의 참조 전압 집합체(80)의 복수의 참조 전압(최대로 (hzS+1)개)의 그룹화는, 도 18과 마찬가지로, 제1 내지 제(zS+1) 참조 전압 그룹을 행으로 할당하고, 각 참조 전압 그룹에 속하는 참조 전압의 참조 전압 그룹 내에서의 서열을 열로 할당한, (zS+1)행, h열의 2차원 배열로 나타낼 수 있다. 도 4의 2차원 배열예는, 디코더(100) 등 내에 실재하는 것이 아니며, 참조 전압의 그룹화/서열의 설명에 적합한 표현 형식이다. 또한 참조 전압군(81, 82)은 각각 (zS+1)개의 그룹으로 그룹화되어, 도 4에 있어서 공통으로 나타내어져 있다. 즉, 도 4에 있어서, 참조 전압군(81)은 참조 전압 Vr1?Vr(hzS+1)의 그룹화가 참조되고, 참조 전압군(82)은 참조 전압 Vr1?Vr(kzS+1)의 그룹화가 참조된다.
2차원 배열로 할당된 i행 j열(단, i는 1 이상 또한 (zS+1) 이하의 정수, j는 1 이상 또한 h 또는 k 이하의 정수, h 및 k는 2 이상의 정수)의 요소는, 참조 전압군(81, 82)의 각각의 참조 전압 Vr((j-1)zS+i)에 대응하고 있다. 즉 참조 전압군(81)의 참조 전압은, 2차원 배열의 제1열?제h열(j=1?h)의 배열 요소에 대응하고, 참조 전압군(82)의 참조 전압은, 2차원 배열의 제1열?제k열(j=1?k)의 배열 요소에 대응하고 있다.
구체적으로는, 참조 전압군(81)의 제1 참조 전압 그룹(81-1)은, 2차원 배열의 제1행으로 할당된 zS개 간격의 참조 전압 Vr1, Vr(zS+1), Vr(2zS+1), …, Vr{(h-1)(zS)+1}로 이루어진다.
참조 전압군(81)의 제2 참조 전압 그룹(81-2)은, 2차원 배열의 제2행으로 할당된 zS개 간격의 참조 전압 Vr2, Vr(zS+2), Vr(2zS+2) …, Vr{(h-1)(zS)+2}로 이루어진다.
참조 전압군(81)의 제i(단, 1≤i≤(zS+1))의 참조 전압 그룹(81-i)은 2차원 배열의 제i행으로 할당된 zS개 간격의 참조 전압 Vr(i), Vr(zS+i), Vr(2zS+i) …, Vr{(h-1)(zS)+i)로 이루어진다.
참조 전압군(81)의 제(zS+1) 참조 전압 그룹(81-(zS+1))은, 2차원 배열의 제(zS+1)행으로 할당된 zS개 간격의 참조 전압 Vr(zS+1), Vr(2zS+1), Vr(3zS+1), …, Vr(hzS+1)로 이루어진다.
이때, 참조 전압군(81)의 제(zS+1) 참조 전압 그룹(81-(zS+1))에 있어서의 1번째로부터 (h-1)번째의 참조 전압(2차원 배열의 제(zS+1)행의 1열로부터 (h-1)열까지 할당된 참조 전압)은, 제1 참조 전압 그룹(81-1)에 있어서의 2번째로부터 h번째의 참조 전압(2차원 배열의 제1행의 2열로부터 h열까지 할당된 참조 전압)과, 각각 동일하게 된다.
또한, 참조 전압군(82)의 제1 참조 전압 그룹(82-1)은, 2차원 배열의 제1행으로 할당된 zS개 간격의 참조 전압 Vr1, Vr(zS+1), Vr(2zS+1), …, Vr{(k-1)(zS)+1}로 이루어진다.
참조 전압군(82)의 제2 참조 전압 그룹(82-2)은, 2차원 배열의 제2행으로 할당된 zS개 간격의 참조 전압 Vr2, Vr(zS+2), Vr(2zS+2) …, Vr{(k-1)(zS)+2}로 이루어진다.
참조 전압군(82)의 제i(단, 1≤i≤(zS+1))의 참조 전압 그룹(82-i)은 2차원 배열의 제i행으로 할당된 zS개 간격의 참조 전압 Vr(i), Vr(zS+i), Vr(2zS+i) …, Vr{(k-1)(zS)+i}로 이루어진다.
참조 전압군(82)의 제(zS+1) 참조 전압 그룹(82-(zS+1))은, 2차원 배열의 제(zS+1)행으로 할당된 zS개 간격의 참조 전압 Vr(zS+1), Vr(2zS+1), Vr(3zS+1), …, Vr(kzS+1)로 이루어진다.
이때, 참조 전압군(82)의 제(zS+1) 참조 전압 그룹(82-(zS+1))에 있어서의 1번째로부터 (k-1)번째의 참조 전압은, 제1 참조 전압 그룹(82-1)에 있어서의 2번째로부터 k번째의 참조 전압과, 각각 동일하게 된다.
도 4의 2차원 배열의 열은, 도 2의 m 비트 디지털 신호의 상위측 (m-n) 비트(D(m-1)?Dn, D(m-1)B?DnB)의 값과 대응하고 있다. 따라서, 도 2의 제1 서브 디코더부(10)의 제1?제(zS+1) 서브 디코더(10-1?10-(zS+1))에서 각각 선택되는 참조 전압은, 상위측 (m-n) 비트의 값에 대응한 도 4의 제1열?제h열 중 어느 1열로 할당된 참조 전압으로 된다. 또한, 도 2의 제2 서브 디코더부(20)의 제1?제(zS+1) 서브 디코더(20-1?20-(zS+1))에서 각각 선택되는 참조 전압은, 상위측 (m-n) 비트의 값에 대응한 도 4의 제1열?제k열 중 어느 1열로 할당된 참조 전압으로 된다.
또한, 참조 전압군(81)의 참조 전압에 있어서는, 도 14에 도시한 바와 같이, 제1 서브 디코더부(10)의 제1 도전형의 트랜지스터 스위치에서 선택할 수 없는 참조 전압 Vr1?Vr(fzS+1)이 있는 경우에, 그 참조 전압이 결여되어도 된다. 이때에는, 참조 전압군(81)은, 도 4의 2차원 배열의 제(f+1)열?제h열까지의 배열 요소에 대응한 참조 전압 Vr(fzS+1)?Vr(hzS+1)로 구성된다.
<제1 서브 디코더부>
다음으로, 도 2의 제1 서브 디코더부(10)의 구성에 대해서 설명한다. 도 5는, 도 2의 제1 서브 디코더(10)를 구성하는 제1?제(zS+1) 서브 디코더(10-i)(i=1?(zS+1))의 구성예를 도시하는 도면이다. 제1 서브 디코더부(10)에 공급되는 참조 전압군(81)의 참조 전압 Vr1?Vr(hzS+1)은, 도 2 및 도 4에서 설명한 바와 같이, 제1?제(zS+1) 참조 전압 그룹(81-1?81-(zS+1))으로 그룹화된다. 제1?제(zS+1) 참조 전압 그룹(81-1?81-(zS+1))의 각각에 대해서 h개의 참조 전압이, 서브 디코더(10-1?10-(zS+1))에 각각 공급된다. 도 5에 있어서, 가장 좌측의 참조 전압 그룹(81-1)이 서브 디코더(10-1)에 입력되고, 참조 전압 그룹(81-2)이 서브 디코더(10-2)에 입력되고, 참조 전압 그룹(81-(zS+1))은 서브 디코더(10-(zS+1))에 입력된다. 서브 디코더(10-1?10-(zS+1))는 각각 입력하는 참조 전압의 조가 다른 것뿐이며, 회로 구성은 서로 동일하다. 이 때문에, 도 5에는, 서브 디코더(10-i)(i=1?(zS+1))가 1개가 도시되어 있다.
도 5에 도시한 바와 같이, 서브 디코더(10-i)(i=1?(zS+1))는, m 비트 디지털 신호의 상위측 (m-n) 비트 신호(D(m-1)?Dn, D(m-1)B?DnB)의 값에 따라서, 각각 참조 전압 그룹(81-i)으로부터, 각 참조 전압 그룹 내의 서열이 j번째(도 4의 2차원 배열의 제j열의 요소에 대응)의 참조 전압 Vr{(j-1)zS+i}을 선택하고 있다(단, j는 j=1?h 중 어느 것인가의 값). 따라서, 서브 디코더(10-1?10-(zS+1))는, 참조 전압 그룹(81-1?81-(zS+1))으로부터, 각 참조 전압 그룹 내의 서열이 j번째의 참조 전압 Vr{(j-1)zS+1}, Vr{(j-1)zS+2}, …, Vr(jzS+1)을 선택하고 있다.
도 5의 서브 디코더(10-i)(i=1?(zS+1))는, 제i 참조 전압 그룹의 h개의 참조 전압이 입력되고, 상위측 (m-n) 비트 신호 D(m-1)?Dn, D(m-1)B?DnB에 의해 1개의 참조 전압을 선택하는 토너먼트 형식의 서브 디코더의 구성으로 된다. 비트 신호 D(m-1)?Dn, D(m-1)B?DnB 중, 우선 하위측의 비트 신호(Dn, DnB)에 의해 2개의 참조 전압의 한쪽이 선택되고, 다음으로 1개 상위의 비트 신호(D(n+1), D(n+1)B)에 의해, 비트 신호(Dn, DnB)에서 선택된 참조 전압 중의 2개의 한쪽이 선택된다. 이하 마찬가지로, 하위측으로부터 상위측의 비트 신호의 순으로 2개의 참조 전압의 한쪽이 순차적으로 선택된다.
도 5의 서브 디코더(10-i)(i=1?(zS+1))의 각 스위치는, 제1 도전형의 트랜지스터ㆍ스위치(Nch 또는 Pch 중 한쪽)로 구성되어 있다. 상기 각 스위치를, Nch 트랜지스터로 구성하는 경우, 비트 신호선 b1?b5에 Dn?D(m-1)가 각각 입력되고, 비트 신호선 b1b?b5b에 DnB?D(m-1)B가 각각 입력된다. 상기 각 스위치를 Pch 트랜지스터로 구성하는 경우는, 비트 신호선 b1?b5에 DnB?D(m-1)B가 각각 입력되고, 비트 신호선 b1b?b5b에 Dn?D(m-1)가 각각 입력된다. 또한, 도 5에 있어서는, 도면의 형편상 5비트의 토너먼트 형식의 서브 디코더의 구성이 도시되어 있다. 또한, 도 5에 있어서, ×를 둘러싸는 ○는 제1 도전형(Pch 또는 Nch 중 한쪽)의 트랜지스터 스위치를 나타내고 있다.
도 5의 서브 디코더(10-i)(i=1?(zS+1))는, 도 14의 (a) 또는 도 14의 (b)의 참조 전압과 디코더의 선택 전압 범위의 관계를 충족시키고 있다.
도 5의 서브 디코더(10-i)(i=1?(zS+1))에 있어서, 참조 전압 Vr(gzS+i)?Vr((h-1)zS+i)을 선택하는 트랜지스터 스위치는, 기준 사이즈의 제1 도전형의 트랜지스터 스위치 단독으로 구성 가능하다.
또한, 서브 디코더(10-i)(i=1?(zS+1))에 있어서, 참조 전압 Vr(kzS+i)?Vr((g-1)zS+i)을 선택하는 트랜지스터 스위치(도 5의 스위치군(91P))는, 제1 도전형의 트랜지스터 스위치 단독으로 구성 가능하지만, 게이트 폭(W)의 증대가 필요하게 된다.
또한, 도 5의 서브 디코더(10-i)(i=1?(zS+1))에 있어서, 참조 전압 Vr(i)?Vr((k-1)zS+i)을 선택하는 트랜지스터 스위치(도 5의 스위치군(92P))는, 제2 도전형의 트랜지스터 스위치(제2 서브 디코더(20))와의 조합 구성(CMOS 구성)으로 되는 트랜지스터 스위치이다.
또한, 디코더의 선택 전압 범위가 넓고, 서브 디코더(10-i)(i=1?(zS+1))에 있어서, 제1 도전형의 트랜지스터 스위치에서 선택할 수 없는 참조 전압 Vri?Vr(f-1)zS+i(단, i=1?(zS+1))이 있는 경우, 그 참조 전압 Vri?Vr((f-1)zS+i)을 선택하는 트랜지스터 스위치(스위치군(93P))는, 결여되어도 된다.
또한, 상술한 바와 같이, 본 실시 형태에 있어서, 제3, 제4 서브 디코더부(30, 40)는, 등가적인 CMOS 구성으로 되어, 스위치의 온 저항이 저감된다. 이에 의해, 도 5의 참조 전압 Vr(kzS+i)?Vr((g-1)zS+i)(i=1?(zS+1))을 선택하는 트랜지스터 스위치(도 5의 스위치군(91P))는, 게이트 사이즈(게이트 폭 W)의 증대를 억제할 수 있다. 게이트 폭의 증대가 억제 가능한 트랜지스터 스위치는, 도 5의 서브 디코더(10-i)(i=1?(zS+1))의 각각에 존재하기 때문에, 게이트 폭의 증대의 억제에 의한 디코더의 면적 절약 효과는 크다.
<제2 서브 디코더부>
다음으로, 도 2의 제2 서브 디코더부(20)의 구성에 대해서 설명한다. 도 6은, 도 2의 제2 서브 디코더(20)의 서브 디코더(20-i)(i=1?(zS+1))의 구성을 도시하는 도면이다. 제2 서브 디코더(20)에 공급되는 참조 전압군(82)의 참조 전압 Vr1?Vr(kzS+1)은, 도 2 및 도 4에서 설명한 바와 같이, 제1?제(zS+1) 참조 전압 그룹(82-1?82-(zS+1))으로 그룹화되어 있다. 제1?제(zS+1) 참조 전압 그룹(82-1?82-(zS+1))의 각각에 대해서 k개의 참조 전압이, 서브 디코더(20-1?20-(zS+1))에 각각 공급된다. 제2 서브 디코더(20)의 서브 디코더(20-1?20-(zS+1))는, 각각에 입력되는 참조 전압의 조가 서로 다른 것뿐이며, 회로 구성은 서로 동일하다. 도 6에는, 서브 디코더(20-1?20-(zS+1))로서 i번째의 서브 디코더(20-i)가 1개 도시되어 있다. 또한, 도 2의 제1 참조 전압군(81)의 참조 전압 Vr1?Vr(hzS+1)을 예를 들면 제1 부분 Vr1?Vr(kzS+1)과 제2 부분 Vr(kzS+2)?Vr(hzS+1)으로 구분하면(1<k<h), 제1 부분은, 제2 참조 전압군(82)의 참조 전압 Vr1?Vr(kzS+1)과 동일하다.
도 6에서는, 서브 디코더(20-i)(i=1?(zS+1))는, m 비트 디지털 신호의 상위측 (m-n) 비트 신호(D(m-1)?Dn, D(m-1)B?DnB)의 값에 따라서, 대응하는 참조 전압 그룹(82-i)(i=1?(zS+1))으로부터, 각 참조 전압 그룹 내의 서열이 j번째(도 4의 2차원 배열의 제j열의 요소에 대응)의 참조 전압 Vr{(j-1)zS+i}을 선택하고 있다(단, j는 j=1?k 중 어느 것인가의 값). 서브 디코더(20-1, 20-2, …20-(zS+1))에서는 각각 Vr{(j-1)zS+1}, Vr{(j-1)zS+2}, …Vr{jzS+1}을 선택한다.
도 6의 서브 디코더(20-i)(i=1?(zS+1))는, 제i 참조 전압 그룹의 k개의 참조 전압이 입력되고, 상위측 (m-n) 비트 신호 D(m-1)?Dn, D(m-1)B?DnB에 의해, 1개의 참조 전압이 선택되는 토너먼트 형식의 서브 디코더의 구성으로 된다. 또한, 도 6의 서브 디코더(20-i)에 공급되는 참조 전압수(k개)는, 도 5의 서브 디코더(10-i)에 공급되는 참조 전압수(h개)보다 적으므로, 상위측의 비트 신호는 플러스 신호(예를 들면 D(m-1))인지, 상보 신호(예를 들면 D(m-1)B)의 한쪽만에 의한 선택으로 된다.
도 6의 서브 디코더(20-i)(i=1?(zS+1))의 각 스위치는, 제1 서브 디코더부(10)의 스위치와는 역도전형의 제2 도전형의 트랜지스터(Pch 또는 Nch 중 다른 쪽)로 구성되어 있다. 서브 디코더(20-i)(i=1?(zS+1))의 각 스위치를 Nch 트랜지스터로 구성하는 경우, 비트 신호선 b1?b3에 Dn?D(m-1)의 하위측의 대응하는 비트 신호, 비트 신호선 b1b?b5b에 DnB?D(m-1)B가 입력된다. 서브 디코더(20-i)(i=1?(zS+1))의 각 스위치를 Pch 트랜지스터로 구성하는 경우, 비트 신호선 b1?b3에 DnB?D(m-1)B의 하위측의 대응하는 비트 신호, 비트 신호선 b1b?b5b에 Dn?D(m-1)가 입력된다. 또한, 도 6에서는, 도면의 형편상 5 비트에서 선택되는 토너먼트 형식의 서브 디코더의 구성이 도시되어 있다. 또한, Y를 둘러싸는 ○는, 제2 도전형의 트랜지스터 스위치(×를 ○로 둘러싼 제1 도전형의 트랜지스터 스위치(Pch 또는 Nch 중 한쪽)와는 역도전형의 트랜지스터 스위치)를 나타내고 있다.
도 6의 서브 디코더(20-i)(i=1?(zS+1))(도 6의 스위치군(92N))는, 도 5의 서브 디코더(10-i)(i=1?(zS+1))의 참조 전압 Vr(i)?Vr((k-1)zS+i)을 선택하는 트랜지스터 스위치(도 5의 스위치군(92P))와의 조합 구성(CMOS 구성)으로 되는 트랜지스터 스위치로서 구성되어 있다.
또한, 도 5의 서브 디코더(10-i)(i=1?(zS+1))에 있어서, 참조 전압 Vr(i)?Vr((f-1)zS+i)을 선택하는 트랜지스터 스위치(도 5의 스위치군(93P))가 결여되어 있는 경우, 도 6의 서브 디코더(10-i)(i=1?(zS+1))의 참조 전압 Vr(i)?Vr((f-1)zS+i)을 선택하는 트랜지스터 스위치(도 6의 스위치군(93N))는, 제2 도전형의 트랜지스터 스위치 단독으로 구성된다.
<제3, 제4 서브 디코더부>
다음으로, 도 2의 제3, 제4 서브 디코더부(30, 40)의 구성예에 대해서 설명한다. 서브 디코더부(30, 40)는, 파라미터 S, z, P의 값에 의해서 다르기 때문에, 대표적인 예를 설명한다.
도 7은, 도 2에 있어서, S=2, z=2(zS+1=5), P=2, n=3에 대응한 제3, 제4 서브 디코더부(30A, 40A)의 구성예를 도시하는 도면이다. 도 7에 도시한 바와 같이, 제3, 제4 서브 디코더부(30A, 40A)에는, 제1, 제2 서브 디코더부(10, 20)에서 선택된, (zS+1)개 (zS+1=5)의 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 입력되고, m 비트 디지털 데이터의 하위측 n 비트(n=3)의 신호(D2?D0, D2B?D0B)에 기초하여, 제1 및 제2 전압 Vo1, Vo2를 선택하고, 노드 T1, T2에 전달하는 구성으로 되어 있다.
제3, 제4 서브 디코더부(30A, 40A)는, 각각, 서로 다른 도전형의 트랜지스터 스위치로 구성되어 있다. 제3 서브 디코더부(30A)에 있어서, ×를 둘러싼 ○는, 제1 도전형(Pch와 Nch 중 한쪽, 예를 들면 Pch)의 트랜지스터 스위치를 나타내고, 제4 서브 디코더부(40A)에 있어서, Y를 둘러싼 ○는, 제2 도전형(Pch와 Nch 중 다른 쪽, 예를 들면 Nch형)의 트랜지스터 스위치를 나타내고 있다.
도 7에 도시한 바와 같이, 제3, 제4 서브 디코더부(30A, 40A)에 있어서, 스위치의 배치는 동일하지만, 제3 서브 디코더부(30A)의 스위치와, 그 스위치에 대응하는 제4 서브 디코더부(40A)의 스위치의 각각의 게이트에는, 상보로 되는 비트 신호가 공급되어 있다. 또한, 제4 서브 디코더부(40A)의 스위치가 Nch 트랜지스터 스위치로 구성되는 경우, 도 20과 마찬가지의 구성으로 된다.
도 7을 참조하면, 제3 서브 디코더부(30A)의 입력 노드 nd1_1A, nd2_1A, nd3_1A, nd4_1A, nd5_1A와 제4 서브 디코더부(40A)의 입력 노드 nd1_2A, nd2_2A, nd3_2A, nd4_2A, nd5_2A는, 각각 Pch/Nch 트랜지스터 영역간 배선(60_1, 60_2, 60_3, 60_4, 60_5)에 의해 공통 접속되어 있다. 또한, 제3 서브 디코더부(30A)의 제1, 제2 출력 노드 T1, T2로 하고, 제4 서브 디코더부(40A)의 제1, 제2 출력 노드 T1, T2도, 각각, Pch/Nch 트랜지스터 영역간 배선(61_1, 61_2)에 의해 공통 접속되어 있다.
도 7에 있어서, 제3 서브 디코더부(30A)의 입력 노드 nd1_1A, nd2_1A, nd3_1A, nd4_1A, nd5_1A에는, 제1 서브 디코더부(10)에서 선택된 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)(단, j=1?h 중 어느 것인가의 값)이 전달되어 있다. 또한, 제4 서브 디코더부(40A)의 입력 노드 nd1_2A, nd2_2A, nd3_2A, nd4_2A, nd5_2A에는, 제2 서브 디코더부(20)에서 선택된 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)(단, j=1?k(1<k<h) 중 어느 것인가의 값)이 전달되어 있다.
인덱스 j가 j=1?k일 때, 제3 및 제4 서브 디코더부(30A, 40A)의 각각의 입력 노드에는, 제1 및 제2 서브 디코더부(10, 20)로부터 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)이 공통으로 전달된다.
또한, 인덱스 j가, j=(k+1)?h일 때, 제2 서브 디코더부(20)는 비선택으로 되고, 제3 및 제4 서브 디코더부(30A, 40A)의 입력 노드에는, 제1 서브 디코더부(10)에서 선택된 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)이 전달된다.
도 7에 있어서, 제3 및 제4 서브 디코더부(30A, 40A)에서의 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)의 선택에 대해서 설명한다. 또한, 이하의 설명에서는, 제3 서브 디코더부(30A)를 복수의 Pch 트랜지스터 스위치(Pch-SW), 제4 서브 디코더부(40A)를 복수의 Nch 트랜지스터 스위치(Nch-SW)로 구성한 경우에 대해서 설명한다.
(1) (D2, D1, D0)=(Low, Low, Low)일 때, 제3 서브 디코더부(30A)에 있어서, D2, D1, D0에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, T1, n2_1에는, n3_1(=Vr(4j-3), n4_1이 각각 전달되고, T2에는, n3_1(=Vr(4j-3)이 전달된다. 또한, 제4 서브 디코더부(40A)에서는, D2B, D1B, D0B에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, 배선(61_1, n2_2)에는, n3_2(=Vr(4j-3), n4_2가 각각 전달되고, 배선(61_2)에는, n3_2(=Vr(4j-3))가 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j-3), Vr(4j-3))이 전달된다.
(2) (D2, D1, D0)=(Low, Low, High)일 때, 제3 서브 디코더부(30A)에서는, D2, D1, D0B에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, T1, n2_1에는, n3_1(=Vr(4j-3)), n4_1이 각각 전달되고, T2에는, n2_1(=Vr(4j-2))가 전달된다. 제4 서브 디코더부(40A)에서는, D2B, D1B, D0에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, 배선(61_1, n2_2)에는, n3_2(Vr(4j-3)), n4_2(=Vr(4j-2))가 각각 전달되고, 배선(61_2)에는, n2_2(=Vr(4j-2))가 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j-3), Vr(4j-2))가 전달된다.
(3) (D2, D1, D0)=(Low, High, Low)일 때, 제3 서브 디코더부(30A)에서는, D2, D1B, D0에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, T1, n2_1에는, n4_1(=Vr(4j-2)), n5_1이 각각 전달되고, T2에는, n4_1이 전달된다. 제4 서브 디코더부(40A)에서는, D2B, D1, D0B에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, 배선(61_1, n2_2)에는, n4_2(=Vr(4j-2)), n5_2가 각각 전달되고, 배선(61_2)에는, n4_2가 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j-2), Vr(4j-2))가 전달된다.
(4) (D2, D1, D0)=(Low, High, High)일 때, 제3 서브 디코더부(30A)에서는, D2, D1B, D0B에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, T1, n2_1에는, n4_1(=Vr(4j-2)), n5_1이 각각 전달되고, T2에는, n5_1(=Vr(4j-1))이 전달된다. 제4 서브 디코더부(40A)에서는, D2B, D1, D0에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, 배선(61_1, n2_2)에는, n4_2(=Vr(4j-2)), n5_2가 각각 전달되고, 배선(61_2)에는, n2_2(=Vr(4j-1))가 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j-2), Vr(4j-1))이 전달된다.
(5) (D2, D1, D0)=(High, Low, Low)일 때, 제3 서브 디코더부(30A)에서는, D2B, D1, D0에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, T1, n2_1에는, n3_1(=Vr(4j-1)), n4_1이 각각 전달되고, T2에는, n3_1(=Vr(4j-1))이 전달된다. 제4 서브 디코더부(40A)에서는, D2, D1B, D0B에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, 배선(61_1, n2_2)에는, n3_2(=Vr(4j-1)), n4_2가 전달되고, 배선(61_2)에는, n3_2가 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j-1), Vr(4j-1))이 전달된다.
(6) (D2, D1, D0)=(High, Low, High)일 때, 제3 서브 디코더부(30A)에서는, D2B, D1, D0B에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, T1, n2_1에는, n3_1(=Vr(4j-1)), n4_1이 각각 전달되고, T2에는, n2_1(=Vr(4j))가 전달된다. 제4 서브 디코더부(40A)에서는, D2, D1B, D0에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, 배선(61_1, n2_2)에는, n3_2(=Vr(4j-1)), n4_2가 각각 전달되고, 배선(61_2)에는, n2_2(=Vr(4j)가 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j-1), Vr(4j))가 전달된다.
(7) (D2, D1, D0)=(High, High, Low)일 때, 제3 서브 디코더부(30A)에서는, D2B, D1B, D0에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, T1, n2_1에는, n4_1(=Vr(4j)), n5_1이 각각 전달되고, T2에는, n4_1이 전달된다. 제4 서브 디코더부(40A)에서는, D2, D1, D0B에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, 배선(61_1, n2_2)에는, n4_2(=Vr(4j)), n5_2가 전달되고, 배선(61_2)에는, n4_2가 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j), Vr(4j))가 전달된다.
(8) (D2, D1, D0)=(High, High, High)일 때, 제3 서브 디코더부(30A)에서는, D2B, D1B, D0B에 각각 게이트가 접속된 Pch-SW가 온한다. 노드 n3_1, n4_1, n5_1에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, T1, n2_1에는, n4_1(=Vr(4j)), n5_1이 각각 전달되고, T2에는, n2_1(=Vr(4j+1))이 전달된다. 제4 서브 디코더부(40A)에서는, D2, D1, D0에 각각 게이트가 접속된 Nch-SW가 온한다. 노드 n3_2, n4_2, n5_2에는, Vr(4j-1), Vr(4j), Vr(4j+1)이 각각 전달되고, 배선(61_1, n2_2)에는, n4_2(=Vr(4j)), n5_2가 각각 전달되고, 배선(61_2)에는, n2_2(=Vr(4j+1))이 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(4j), Vr(4j+1))이 전달된다.
즉, 노드 T1, T2에 전달되는 전압(제1 및 제2 전압 Vo1, Vo2에 대응)은, 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1) 중의 순서가 인접하는 2개의 전압이나, 또는, 중복하여 선택된 1개의 전압으로 된다.
노드 T1, T2의 전압 V(T1), V(T2)는, 도 4의 (a)의 증폭 회로(50)에 입력되고, 전압 V(T1), V(T2)를 1대1의 비율로 평균(내분)한 전압이 증폭 회로(50)의 출력 단자로부터 출력된다.
예를 들면, 제3 및 제4 서브 디코더부(30A, 40A)에 입력되는, 순서가 연속되는 5개의 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)을 각각,
Vr(4j-3)=Vo,
Vr(4j-2)=Vo+2Vf,
Vr(4j-1)=Vo+4Vf,
Vr(4j)=Vo+6Vf,
Vr(4j+1)=Vo+8Vf
와 같이, 2Vf 간격의 전압 레벨로 하면, 증폭 회로(50)의 출력 전압 Vout(=(V(T1)+V(T2))/2)는,
(D2, D1, D0)=(Low, Low, Low)일 때, Vout=Vo,
(D2, D1, D0)=(Low, Low, High)일 때, Vout=Vo+Vf,
(D2, D1, D0)=(Low, High, Low)일 때, Vout=Vo+2Vf,
(D2, D1, D0)=(Low, High, High)일 때, Vout=Vo+3Vf,
(D2, D1, D0)=(High, Low, Low)일 때, Vout=Vo+4Vf,
(D2, D1, D0)=(High, Low, High)일 때, Vout=Vo+5Vf,
(D2, D1, D0)=(High, High, Low)일 때, Vout=Vo+6Vf,
(D2, D1, D0)=(High, High, High)일 때, Vout=Vo+7Vf
로 되고, (D2, D1, D0)의 신호에 따라서, Vo로부터 Vo+7Vf까지의 Vf 간격의 8개의 전압 레벨이 출력된다.
<실시 형태 2>
도 8은, 도 2에 있어서, S=2, z=2(zS+1=5), P=3, n=4에 대응한 제3, 제4 서브 디코더부(30B, 40B)의 구성을 도시하는 도면이다. 제3, 제4 서브 디코더부(30B, 40B)는, 제1, 제2 서브 디코더부(10, 20)에서 선택 출력된 (zS+1)개 (zS+1=5)의 참조 전압이 각각 입력되고, m 비트 디지털 데이터의 하위측 n 비트(n=4)의 신호(D3?D0, D3B?D0B)에 기초하여, 제1 및 제2 전압 Vo1, Vo2를 선택하고, 노드 T1, T2, T3에, 중복을 포함하여 전달하는 구성으로 되어 있다. 제1, 제2 서브 디코더부(10, 20)는 도 2의 실시 형태 1의 구성과 동일하다.
제3 서브 디코더부(30B)는, 제1 도전형(예를 들면 Pch)의 트랜지스터 스위치로 구성되고, 제4 서브 디코더부(40B)는, 제2 도전형(예를 들면 Nch)의 트랜지스터 스위치로 구성되어 있고, 스위치의 배치는 동일하지만, 각각의 게이트에는 상보로 되는 비트 신호가 공급되어 있다. 또한, 제4 서브 디코더부(40B)는, Nch 트랜지스터 스위치로 구성되는 경우, 도 21과 마찬가지의 구성으로 된다.
도 8을 참조하면, 제3 서브 디코더부(30B)의 입력 노드 nd1_1B, nd2_1B, nd3_1B, nd4_1B, nd5_1B와 제4 서브 디코더부(40B)의 입력 노드 nd1_2B, nd2_2B, nd3_2B, nd4_2B, nd5_2B는, 각각 Pch/Nch 트랜지스터 영역간의 배선(60_1, 60_2, 60_3, 60_4)에 의해 공통 접속되어 있다. 또한, 제3 서브 디코더부(30B)의 제1, 제2, 제3 출력 노드 T1, T2, T3과, 제4 서브 디코더부(40B)의 제1, 제2, 제3 출력 노드 T1, T2, T3도, 각각 Pch/Nch 트랜지스터 영역간의 배선(61_1, 61_2, 61_3)에 의해 공통 접속되어 있다.
도 8에 있어서, 제3 서브 디코더부(30B)의 입력 노드 nd1_1B, nd2_1B, nd3_1B, nd4_1B, nd5_1B에는, 제1 서브 디코더부(10)에서 선택된 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)(단, j=1?h 중 어느 것인가의 값)이 전달되어 있다. 또한, 제4 서브 디코더부(40B)의 입력 노드 nd1_2B, nd2_2B, nd3_2B, nd4_2B, nd5_2B에는, 제2 서브 디코더부(20)에서 선택된 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)(단, j=1?k 중 어느 것인가의 값)이 전달되어 있다.
인덱스 j가 j=1?k의 정수값일 때, 제3 및 제4 서브 디코더부(30B, 40B)의 각각의 입력 노드에는, 제1 및 제2 서브 디코더부(10, 20)로부터 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)이 공통으로 전달된다.
인덱스 j가 j=(k+1)?h의 정수값일 때, 제2 서브 디코더부(20)는 비선택으로 되고, 제3 및 제4 서브 디코더부(30B, 40B)의 입력 노드에는, 제1 서브 디코더부(10)에서 선택된 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)이 전달된다.
도 8에 있어서, 제3 및 제4 서브 디코더부(30B, 40B)에서의 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)의 선택에 대해서 설명한다. 또한, 이하의 설명에서는, 제3 서브 디코더부(30B)는 Pch 트랜지스터 스위치, 제4 서브 디코더부(40B)는 Nch 트랜지스터 스위치로 구성되는 경우에 대해서 설명한다.
(1) (D3, D2, D1, D0)=(Low, Low, Low, Low)일 때, 제3 서브 디코더부(30B)에 있어서, D3, D2, D1, D0에 게이트가 접속된 Pch-SW가 온한다. 노드 n13_1, n14_1, n15_1에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, 단자(T2)와n12_1에는, n13_1과 n14_1이 전달되고, 단자(T1, T3)에는, n13_1이 전달된다. 제4 서브 디코더부(40B)에서는, D3B, D2B, D1B, D0B에 게이트가 접속된 Nch-SW가 온한다. 노드 n13_2, n14_2, n15_2에는, Vr(4j-3), Vr(4j-2), Vr(4j-1)이 각각 전달되고, 배선(61_2)과 n12_2에는, n13_2와 n14_2가 전달되고, 배선(61_1, 61_3)에는, n13_2가 전달된다. 이 결과, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-3), Vr(4j-3), Vr(4j-3))이 전달된다.
이하 마찬가지로 하여,
(2) (D3, D2, D1, D0)=(Low, Low, Low, High)일 때, 제3 서브 디코더부(30B)에서는, D3, D2, D1, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3B, D2B, D1B, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-2), Vr(4j-3), Vr(4j-3))이 전달된다.
(3) (D3, D2, D1, D0)=(Low, Low, High, Low)일 때, 제3 서브 디코더부(30B)에서는, D3, D2, D1B, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3B, D2B, D1, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-3), Vr(4j-3), Vr(4j-2))가 전달된다.
(4) (D3, D2, D1, D0)=(Low, Low, High, High)일 때, 제3 서브 디코더부(30B)에서는, D3, D2, D1B, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40A)에서는, D3B, D2B, D1, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-2), Vr(4j-3), Vr(4j-2))가 전달된다.
(5) (D3, D2, D1, D0)=(Low, High, Low, Low)일 때, 제3 서브 디코더부(30B)에서는, D3, D2B, D1, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40A)에서는, D3B, D2, D1B, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-2), Vr(4j-2), Vr(4j-2))가 전달된다.
(6) (D3, D2, D1, D0)=(Low, High, Low, High)일 때, 제3 서브 디코더부(30B)에서는, D3, D2B, D1, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3B, D2, D1B, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-1), Vr(4j-2), Vr(4j-2))가 전달된다.
(7) (D3, D2, D1, D0)=(Low, High, High, Low)일 때, 제3 서브 디코더부(30B)에서는, D3, D2B, D1B, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3B, D2, D1, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-2), Vr(4j-2), Vr(4j-1))이 전달된다.
(8) (D3, D2, D1, D0)=(Low, High, High, High)일 때, 제3 서브 디코더부(30B)에서는, D3, D2B, D1B, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3B, D2, D1, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-1), Vr(4j-2), Vr(4j-1))이 전달된다.
(9) (D3, D2, D1, D0)=(High, Low, Low, Low)일 때, 제3 서브 디코더부(30B)에 있어서, D3B, D2, D1, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3, D2B, D1B, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-1), Vr(4j-1), Vr(4j-1))이 전달된다.
(10) (D3, D2, D1, D0)=(High, Low, Low, High)일 때, 제3 서브 디코더부(30B)에서는, D3B, D2, D1, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3, D2B, D1B, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j), Vr(4j-1), Vr(4j-1))이 전달된다.
(11) (D3, D2, D1, D0)=(High, Low, High, Low)일 때, 제3 서브 디코더부(30B)에서는, D3B, D2, D1B, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3, D2B, D1, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j-1), Vr(4j-1), Vr(4j))가 전달된다.
(12) (D3, D2, D1, D0)=(High, Low, High, High)일 때, 제3 서브 디코더부(30B)에서는, D3B, D2, D1B, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40A)에서는, D3, D2B, D1, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j), Vr(4j-1), Vr(4j))가 전달된다.
(13) (D3, D2, D1, D0)=(High, High, Low, Low)일 때, 제3 서브 디코더부(30B)에서는, D3B, D2B, D1, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40A)에서는, D3, D2, D1B, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j), Vr(4j), Vr(4j))가 전달된다.
(14) (D3, D2, D1, D0)=(High, High, Low, High)일 때, 제3 서브 디코더부(30B)에서는, D3B, D2B, D1, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3, D2, D1B, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j+1), Vr(4j), Vr(4j))가 전달된다.
(15) (D3, D2, D1, D0)=(High, High, High, Low)일 때, 제3 서브 디코더부(30B)에서는, D3B, D2B, D1B, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3, D2, D1, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j), Vr(4j), Vr(4j+1))이 전달된다.
(16) (D3, D2, D1, D0)=(High, High, High, High)일 때, 제3 서브 디코더부(30B)에서는, D3B, D2B, D1B, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40B)에서는, D3, D2, D1, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2, T3에는, (V(T1), V(T2), V(T3))=(Vr(4j+1), Vr(4j), Vr(4j+1))이 전달된다.
즉, 노드 T1, T2, T3에 전달되는 전압(제1 및 제2 전압 Vo1, Vo2에 대응)은, 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1) 중의 순서가 인접하는 2개의 전압이거나, 또는, 중복하여 선택된 1개의 전압으로 된다.
노드 T1, T2, T3의 전압 V(T1), V(T2), V(T3)은, 도 4의 (b)의 증폭 회로(50)에 입력되고, 전압 V(T1), V(T2), V(T3)을 1대1대2의 비율로 가중 평균한 전압이 증폭 회로(50)의 출력 단자로부터 출력된다.
예를 들면, 제3 및 제4 서브 디코더부(30B, 40B)에 입력되는, 순서가 연속되는 5개의 참조 전압 Vr(4j-3), Vr(4j-2), Vr(4j-1), Vr(4j), Vr(4j+1)을 각각,
Vr(4j-3)=Vo,
Vr(4j-2)=Vo+4Vf,
Vr(4j-1)=Vo+8Vf,
Vr(4j)=Vo+12Vf,
Vr(4j+1)=Vo+16Vf
와 같이, 4Vf 간격의 전압 레벨로 하면, 증폭 회로(50)의 출력 전압 Vout(=(V(T1)+V(T2)+2×V(T3))/4)는,
(D3, D2, D1, D0)=(Low, Low, Low, Low)일 때, Vout=Vo,
(D3, D2, D1, D0)=(Low, Low, Low, High)일 때, Vout=Vo+Vf,
(D3, D2, D1, D0)=(Low, Low, High, Low)일 때, Vout=Vo+2Vf,
(D3, D2, D1, D0)=(Low, Low, High, High)일 때, Vout=Vo+3Vf,
(D3, D2, D1, D0)=(Low, High, Low, Low)일 때, Vout=Vo+4Vf,
(D3, D2, D1, D0)=(Low, High, Low, High)일 때, Vout=Vo+5Vf,
(D3, D2, D1, D0)=(Low, High, High, Low)일 때, Vout=Vo+6Vf,
(D3, D2, D1, D0)=(Low, High, High, High)일 때, Vout=Vo+7Vf,
(D3, D2, D1, D0)=(High, Low, Low, Low)일 때, Vout=Vo+8Vf,
(D3, D2, D1, D0)=(High, Low, Low, igh)일 때, Vout=Vo+9Vf,
(D3, D2, D1, D0)=(High, Low, High, Low)일 때, Vout=Vo+10Vf,
(D3, D2, D1, D0)=(High, Low, High, High)일 때, Vout=Vo+11Vf,
(D3, D2, D1, D0)=(High, High, Low, Low)일 때, Vout=Vo+12Vf,
(D3, D2, D1, D0)=(High, High, Low, High)일 때, Vout=Vo+13Vf,
(D3, D2, D1, D0)=(High, High, High, Low)일 때, Vout=Vo+14Vf,
(D3, D2, D1, D0)=(High, High, High, High)일 때, Vout=Vo+15Vf
로 되고, (D3, D2, D1, D0)의 신호에 따라서, Vo로부터 Vo+15Vf까지의 Vf 간격의 16개의 전압 레벨이 출력된다.
<실시 형태 3>
도 9는, S=1, z=3(zS+1=4), P=2, n=3에 대응한, 실시 형태 3의 서브 디코더부(30C, 40C)의 구성을 도시하는 도면이다. 도 9의 제3, 제4 서브 디코더부(30C, 40C)는, 제1, 제2 서브 디코더부(10, 20)에서 선택된 (zS+1)개 (zS+1=4)의 참조 전압이 각각 입력되고, m 비트 디지털 데이터의 하위측 n 비트(n=3)의 신호(D2?D0, D2B?D0B)에 기초하여, 제1 및 제2 전압 Vo1, Vo2를 선택하고, 노드 T1, T2에 전달하는 구성으로 되어 있다. 제1, 제2 서브 디코더부(10, 20)는 도 2의 실시 형태 1의 구성과 동일하다.
제3 서브 디코더부(30C)는, 제1 도전형(예를 들면 Pch)의 트랜지스터 스위치로 구성되고, 제4 서브 디코더부(40C)는 제2 도전형(예를 들면 Nch)의 트랜지스터 스위치로 구성되어 있고, 스위치의 배치는 동일하지만, 각각의 게이트에는 상보로 되는 비트 신호가 공급되어 있다. 또한, 제4 서브 디코더부(40C)는, Nch 트랜지스터 스위치로 구성되는 경우, 도 22와 마찬가지의 구성으로 된다.
도 9를 참조하면, 제3 서브 디코더부(30C)의 입력 노드 nd1_1C, nd2_1C, nd3_1C, nd4_1C와 제4 서브 디코더부(40C)의 입력 노드 nd1_2C, nd2_2C, nd3_2C, nd4_2C는, 각각 Pch/Nch 트랜지스터 영역간의 배선(60_1, 60_2, 60_3, 60_4)에 의해 공통 접속되어 있다. 또한, 제3 서브 디코더부(30C)의 제1, 제2 출력 노드 T1, T2와, 제4 서브 디코더부(40C)의 제1, 제2 출력 노드 T1, T2도, 각각 Pch/Nch 트랜지스터 영역간의 배선(61_1, 61_2)에 의해 공통 접속되어 있다.
도 9에 있어서, 제3 서브 디코더부(30C)의 입력 노드 nd1_1C, nd2_1C, nd3_1C, nd4_1C에는, 제1 서브 디코더부(10)에서 선택된 참조 전압 Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j+1)(단, j=1?h 중 어느 것인가의 값)이 전달되어 있다. 또한, 제4 서브 디코더부(40C)의 입력 노드 nd1_2C, nd2_2C, nd3_2C, nd4_2C에는, 제2 서브 디코더부(20)에서 선택된 참조 전압 Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j+1)(단, j=1?k 중 어느 것인가의 값)이 전달되어 있다.
인덱스 j가 j=1?k일 때, 제3 및 제4 서브 디코더부(30C, 40C)의 각각의 입력 노드에는, 제1 및 제2 서브 디코더부(10, 20)로부터 참조 전압 Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j+1)이 공통으로 전달된다. 또한, 인덱스 j가 j=(k+1)?h일 때, 제2 서브 디코더부(20)는 비선택으로 되고, 제3 및 제4 서브 디코더부(30C, 40C)의 입력 노드에는, 제1 서브 디코더부(10)에서 선택된 참조 전압 Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j+1)이 전달된다.
도 9에 있어서, 제3 및 제4 서브 디코더부(30C, 40C)에서의 참조 전압 Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j+1)의 선택에 대해서 설명한다. 또한, 이하의 설명에서는, 제3 서브 디코더부(30C)는 Pch 트랜지스터 스위치, 제4 서브 디코더부(40C)는 Nch 트랜지스터 스위치로 구성되는 경우에 대해서 설명한다.
(1) (D2, D1, D0)=(Low, Low, Low)일 때, 제3 서브 디코더부(30C)에 있어서, D2, D1, D0에 게이트가 접속된 Pch-SW가 온한다. 노드 n24_1, n25_1, n26_1, n27_1에는, Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j-1)이 전달되고, n21_1, n22_1, n23_1에는, n24_1의 전압, Vr(3j-2), Vr(3j-1)이 전달되고, 배선(61_1, 61_2)에는, n21_1, n22_1의 전압이 각각 전달된다. 제4 서브 디코더부(40C)에서는, D2B, D1B, D0B에 게이트가 접속된 Nch-SW가 온한다. 노드 n24_2, n25_2, n26_2, n27_2에는, Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j-1)이 각각 전달되고, n21_2, n22_2, n23_2에는, n24_2의 전압, Vr(3j-2), Vr(3j-1)이 전달되고, T1, T2에는, n21_2, n22_2의 전압이 각각 전달된다. 이 결과, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j-2), Vr(3j-2))가 전달된다.
이하, 마찬가지로 하여,
(2) (D2, D1, D0)=(Low, Low, High)일 때, 제3 서브 디코더부(30C)에서는, D2, D1, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40C)에서는, D2B, D1B, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j-1), Vr(3j-2))가 전달된다.
(3) (D2, D1, D0)=(Low, High, Low)일 때, 제3 서브 디코더부(30C)에서는, D2, D1B, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40C)에서는, D2B, D1, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j-1), Vr(3j-1))이 전달된다.
(4) (D2, D1, D0)=(Low, High, High)일 때, 제3 서브 디코더부(30C)에서는, D2, D1B, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40C)에서는, D2B, D1, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j), Vr(3j-2))가 전달된다.
(5) (D2, D1, D0)=(High, Low, Low)일 때, 제3 서브 디코더부(30C)에서는, D2B, D1, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40C)에서는, D2, D1B, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j), Vr(3j-1))이 전달된다.
(6) (D2, D1, D0)=(High, Low, High)일 때, 제3 서브 디코더부(30C)에서는, D2B, D1, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40C)에서는, D2, D1B, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j+1), Vr(3j-1))이 전달된다.
(7) (D2, D1, D0)=(High, High, Low)일 때, 제3 서브 디코더부(30C)에서는, D2B, D1B, D0에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40C)에서는, D2, D1, D0B에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j), Vr(3j))가 전달된다.
(8) (D2, D1, D0)=(High, High, High)일 때, 제3 서브 디코더부(30C)에서는, D2B, D1B, D0B에 게이트가 접속된 Pch-SW가 온하고, 제4 서브 디코더부(40C)에서는, D2, D1, D0에 게이트가 접속된 Nch-SW가 온하고, 노드 T1, T2에는, (V(T1), V(T2))=(Vr(3j+1), Vr(3j))가 전달된다.
즉, 노드 T1, T2에 전달되는 전압(제1 및 제2 전압 Vo1, Vo2에 대응)은, Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j+1) 중의 순서가 인접하지 않는 것도 포함한 2개의 전압이거나, 또는, 중복하여 선택된 1개의 전압으로 된다.
노드 T1, T2의 전압 V(T1), V(T2)는, 도 3의 (a)의 증폭 회로(50)에 입력되고, 전압 V(T1), V(T2)를 1대1의 비율로 평균(내분)한 전압이 증폭 회로(50)의 출력 단자로부터 출력된다.
예를 들면, 제3 및 제4 서브 디코더부(30C, 40C)에 입력되는, 순서가 연속되는 4개의 참조 전압 Vr(3j-2), Vr(3j-1), Vr(3j), Vr(3j+1)을 각각,
Vr(3j-2)=Vo,
Vr(3j-1)=Vo+2Vf,
Vr(3j)=Vo+6Vf,
Vr(3j+1)=Vo+8Vf
와 같이, 2Vf 또는 4Vf 간격의 전압 레벨로 하면, 증폭 회로(50)의 출력 전압 Vout(=(V(T1)+V(T2))/2)는,
(D2, D1, D0)=(Low, Low, Low)일 때, Vout=Vo,
(D2, D1, D0)=(Low, Low, High)일 때, Vout=Vo+Vf,
(D2, D1, D0)=(Low, High, Low)일 때, Vout=Vo+2Vf,
(D2, D1, D0)=(Low, High, High)일 때, Vout=Vo+3Vf,
(D2, D1, D0)=(High, Low, Low)일 때, Vout=Vo+4Vf,
(D2, D1, D0)=(High, Low, High)일 때, Vout=Vo+5Vf,
(D2, D1, D0)=(High, High, Low)일 때, Vout=Vo+6Vf,
(D2, D1, D0)=(High, High, High)일 때, Vout=Vo+7Vf
로 되고, (D2, D1, D0)의 신호에 따라서, Vo로부터 Vo+7Vf까지의 Vf 간격의 8개의 전압 레벨이 출력된다.
또한, 도 7 내지 도 9에서는, 제3, 제4 서브 디코더부(30, 40)는, 스위치의 배치를 동일하게 하고, 각각의 게이트에 상보로 되는 비트 신호가 공급되는 구성의 예가 도시되어 있지만, 하위측 n 비트의 신호의 값과 선택되는 전압이 동일하게 되면, 제3, 제4 서브 디코더부(30, 40)의 한쪽 또는 양방의 비트 신호의 선택순을 교체시키는 등, 제3, 제4 서브 디코더부(30, 40)가 다른 구성이어도 된다.
도 7 내지 도 9의 각 실시 형태에서 도시한 바와 같이, 도 1, 도 2의 제3 및 제4 서브 디코더부(30, 40)의 입력 노드끼리를 공통 접속하고, 출력 노드끼리를 공통 접속하고, 등가적인 CMOS 구성으로 함으로써, 디코더(100)에서 선택하는 모든 참조 전압에 대하여, 제3 및 제4 서브 디코더부(30, 40)에서의 선택시의 스위치의 온 저항이 저감된다. 이에 의해, 제1 서브 디코더부(10)의 트랜지스터 스위치(도 5의 서브 디코더(10-i)의 스위치군(91P))의 게이트 폭의 증대를 억제할 수 있다.
또한, 제1 서브 디코더부(10)는, 각각 (m-n) 비트의 신호에서 선택되는 (zS+1)개의 토너먼트형 서브 디코더로 구성되어 있기 때문에, 제1 서브 디코더부(10)의 게이트 폭의 증대 억제 대상으로 되는 트랜지스터 스위치의 수는 다수로 된다. 따라서, 디코더(100)의 면적 절약화를 실현할 수 있다.
또한, 제3 및 제4 서브 디코더부(30, 40)의 Pch/Nch 트랜지스터 영역간의 접속 배선을 입력 노드끼리 및 출력 노드끼리의 접속으로 한 것에 의해, 배선 개수의 증대를 억제하고, 도 15에 있어서의 칩(980)의 짧은 변 방향의 배선수의 증가는 충분히 작아, 배선 면적의 증가는 거의 없다.
<비교예>
도 10은, 도 1의 디코더(100)의 비교예(본 발명의 구성을 취하지 않는 참고예)를 도시하는 도면이다. 또한, 도 10은, 본 발명과의 비교의 목적으로 본원 발명자가 작도한 도면이다.
도 10에 도시한 비교예의 디코더(200)에서는, 제1 서브 디코더부(10)의 Q개의 출력 노드 nd1_1?ndQ_1, 제2 서브 디코더부(20)의 Q개의 출력 노드 nd1_2?ndQ_2는, 도 1의 실시 형태와 상위하며, 서로 접속되어 있지 않다. 따라서, 제3, 제4 서브 디코더부(30, 40)는, 도 1의 실시 형태와 같이 참조 전압 집합체(80)의 모든 참조 전압에 대하여 등가적인 CMOS 구성으로 되지 않는다. 이 때문에, 제1 서브 디코더부(10)에 있어서, 도 5의 서브 디코더(10-i)의 스위치군(91P)의 트랜지스터 스위치의 게이트 폭(W)을 증대시켜 스위치의 온 저항을 내리는 것이 필요하게 되어, 디코더의 면적이 증대된다. 한편, 본 발명의 디코더(100)에서는, 디코더 면적의 삭감이 실현 가능하다.
또한, 도 11은, 도 9의 제3, 제4 서브 디코더(30C, 40C)의 비교예의 서브 디코더(230, 240)를 도시하는 도면이다. 서브 디코더(230, 240)는 도 9와 마찬가지로 각각 제1 도전형 및 제2 도전형의 트랜지스터 스위치로 구성된다. 도 11에 도시한 서브 디코더(230, 240)에서는, 도 9의 구성에 대하여, 서브 디코더(230, 240)의 대응하는 각 스위치의 양단끼리를 각각 공통 접속한 CMOS 구성으로 하고 있다.
이 때문에, 제3, 제4 서브 디코더부(230, 240)의 각 스위치(CMOS 구성)의 온 저항은 낮아지지만, Nch/Pch 트랜지스터 영역간 배선의 개수가 증가하고, 배선 면적이 증가한다. 또한, 도 15를 참조하여 설명한 바와 같이, 데이터 신호의 비트 신호선과 배선 영역이 겹치기 때문에, 1 출력당의 디코더의 긴 변 방향 사이즈가 증대된다. 즉, 도 15에 있어서, 디코더(705-1?705-q)의 각각의 긴 변 방향 사이즈가 증대되고, 칩 면적이 증대된다.
이에 대하여, 본 발명의 실시 형태(도 7 내지 도 9)에 있어서, 제3, 제4 서브 디코더부(30, 40)에서는, 입력 노드간 및 출력 노드간만 공통 접속으로 하고, Nch/Pch 트랜지스터 영역간 배선을 최소한으로 하여 등가적인 CMOS 구성을 실현하고 있다. 이 때문에, 배선 면적의 증가가 억제되어 있다.
또한, 상기의 특허 문헌의 각 개시를, 본서에 인용으로서 참고하는 것으로 한다. 본 발명의 전체 개시(청구의 범위를 포함함)의 틀 내에 있어서, 또한 그 기본적 기술 사상에 기초하여, 실시 형태의 변경ㆍ조정이 가능하다. 또한, 본 발명의 청구의 범위의 틀 내에 있어서 다양한 개시 요소의 다양한 조합 또는 선택이 가능하다. 즉, 본 발명은, 청구의 범위를 포함하는 전체 개시, 기술적 사상에 따라서 당업자이면 이룰 수 있을 것인 각종 변형, 수정을 포함하는 것은 물론이다.
10 : 제1 서브 디코더부
10-1?10-(zS+1) : 서브 디코더
20 : 제2 서브 디코더부
20-1?20-(zS+1) : 서브 디코더
30, 30A, 30B, 30C : 제3 서브 디코더부
40, 40A, 40B, 40C : 제4 서브 디코더부
50 : 증폭 회로
51 : 출력 단자
60, 61 : Nch/Pch 트랜지스터 영역간 배선
71, 72 : 온 저항의 특성 곡선
80 : 참조 전압 집합체
81 : 제1 참조 전압군
81-1?81-(zS+1) : 참조 전압 그룹
82 : 제2 참조 전압군
82-1?82-(zS+1) : 참조 전압 그룹
91P, 92P, 93P, 92N, 93N : 스위치군
100 : 디코더
200 : 디코더(비교예)
230 : 제3 서브 디코더부(비교예)
240 : 제4 서브 디코더부(비교예)
704 : 참조 전압 발생 회로
705-1?705-q : 디코더
706-1?706-q : 증폭 회로
810 : 디코더
811-1?811-(zS+1) : 서브 디코더
813 : 서브 디코더
820 : 참조 전압 집합체
820-1?820-(zS+1) : 참조 전압 그룹
830 : 증폭 회로(내삽 앰프)
940 : 전원 회로
950 : 표시 컨트롤러
960 : 표시 패널
961 : 주사선
962 : 데이터선
963 : 표시 소자
964 : 화소 스위치(TFT)
970 : 게이트 드라이버
971 : 액정 용량
972 : 보조 용량
973 : 화소 전극
974 : 전극(대향 기판 전극)
980 : 데이터 드라이버
981 : 박막 트랜지스터(TFT)
982 : 유기 발광 다이오드
983 : 보조 용량
984, 985 : 전원 단자

Claims (9)

  1. 서로 다른 복수의 참조 전압을 포함하는 참조 전압 집합체와,
    m 비트(단, m은 3 이상의 소정의 플러스 정수)의 디지털 신호를 입력하고, 상기 참조 전압 집합체로부터, 상기 m 비트의 디지털 신호에 기초하여, 제1 및 제2 전압을 선택하는 디코더와,
    상기 디코더에서 선택된 상기 제1 및 제2 전압을 입력하고, 상기 제1 및 제2 전압을 연산 증폭한 전압 레벨을 출력 단자로부터 출력하는 증폭 회로
    를 구비하고,
    상기 참조 전압 집합체는,
    제1 참조 전압군과,
    제2 참조 전압군
    을 포함하고, 상기 제1 참조 전압군의 일부가, 상기 제2 참조 전압군의 일부 또는 모든 전압을 포함하고,
    상기 디코더는,
    상기 m 비트의 디지털 신호의 상위측 (m-n) 비트(단, n은 2 이상, 또한 (m-1) 이하의 소정의 플러스 정수)의 신호를 공통으로 입력하는 제1 내지 제2 서브 디코더부와,
    상기 m 비트의 디지털 신호의 하위측 n 비트의 신호를 공통으로 입력하는 제3 내지 제4 서브 디코더부와,
    상기 제1 및 제2 서브 디코더부의 제1 내지 제Q(단, Q는 2 이상의 소정의 플러스 정수)의 출력 노드에 공통으로 접속되고, 상기 제3 내지 제4 서브 디코더부의 제1 내지 제Q 입력 노드에 공통으로 접속되는 제1 내지 제Q 노드와,
    상기 제3 및 제4 서브 디코더부의 제1 내지 제P(단, P는 2 이상의 소정의 플러스 정수)의 출력 노드에 공통으로 접속되는 제1 내지 제P 노드
    를 구비하고,
    상기 제1 서브 디코더부는,
    상기 m 비트의 디지털 신호의 상위측 (m-n) 비트의 신호에 기초하여, 도통과 비도통이 제어되고, 상기 제1 참조 전압군으로부터, 서로 다른 Q개의 참조 전압을 선택하고, 각각 상기 제1 내지 제Q 노드에 전달하는, 복수의 스위치를 구비하고,
    상기 제2 서브 디코더부는,
    상기 m 비트의 디지털 신호의 상기 상위측 (m-n) 비트의 신호에 기초하여, 도통과 비도통이 제어되고, 상기 제2 참조 전압군으로부터, 서로 다른 Q개의 참조 전압을 선택하고, 각각 상기 제1 내지 제Q 노드에 전달하는, 복수의 스위치를 구비하고,
    상기 제3 서브 디코더부는,
    상기 m 비트의 디지털 신호의 하위측 n 비트의 신호에 기초하여, 각각 도통과 비도통이 제어되고, 상기 제1 내지 제Q 노드에 전달된 상기 Q개의 참조 전압으로부터, 상기 제1 및 제2 전압을 선택하고, 선택한 상기 제1 및 제2 전압을, 상기 제1 내지 제P 노드에 전달하는, 복수의 스위치를 구비하고,
    상기 제4 서브 디코더부는,
    상기 m 비트의 디지털 신호의 하위측 n 비트의 신호에 기초하여, 각각 도통과 비도통이 제어되고, 상기 제1 내지 제Q 노드에 전달된 상기 Q개의 참조 전압으로부터, 상기 제1 및 제2 전압을, 상기 제3 서브 디코더부와 공통으로 선택하고, 선택한 상기 제1 및 제2 전압을, 상기 제1 내지 제P 노드에 전달하는, 복수의 스위치를 구비하고,
    상기 제1 및 제3 서브 디코더부의 상기 스위치는, 동일한 도전형의 트랜지스터로 이루어지고,
    상기 제2 및 제4 서브 디코더부의 상기 스위치는, 상기 제1 및 제3 서브 디코더부의 상기 스위치와는 역도전형의 트랜지스터로 이루어지고,
    상기 증폭 회로는,
    상기 제1 내지 제P 노드에 각각 접속된 제1 내지 제P 입력을 구비하고, 상기 제1 내지 제P 노드에 전달되어 상기 제1 내지 제P 입력에서 받은 전압을, 미리 정해진 가중치로 평균하고, 상기 가중 평균한 전압을, 상기 m 비트의 디지털 신호에 대응한 아날로그 신호로서 상기 출력 단자로부터 출력하는 것을 특징으로 하는 디지털 아날로그 변환 회로.
  2. 제1항에 있어서,
    상기 제3, 제4 서브 디코더부는, 상기 m 비트의 디지털 신호의 하위측 n 비트의 신호의 값에 기초하여, 상기 제1 내지 제P 노드 중의 일부의 복수 노드 또는 모든 노드에 대하여 동일 전압을 전달하는 것을 특징으로 하는 디지털 아날로그 변환 회로.
  3. 제1항에 있어서,
    상기 Q가, z×S+1(단, S는 1을 포함하는 2의 멱승의 플러스 정수이며, z는 1을 포함하는 2의 멱승의 값에 1을 가산한 플러스 정수)로 되고,
    상기 참조 전압 집합체는, 전압값이 오름차순 또는 내림차순으로 순위 부여된 제1 내지 제(h×z×S+1)(단, h는 2 이상의 소정의 플러스 정수)의 참조 전압을 포함하고,
    상기 제1 내지 제(h×z×S+1)의 참조 전압은, (z×S+1)행, h열의 2차원 배열의 배열 요소에 할당되고,
    상기 2차원 배열에 있어서의, i행 j열(단, i는 1 이상, 또한, (z×S+1) 이하의 정수, j는 1 이상, 또한, h 이하의 정수)의 배열 요소가, 상기 제1 내지 제(h×z×S+1)의 참조 전압의 제{(j-1)×(z×S+i)}번째의 참조 전압에 대응하고,
    상기 제1 참조 전압군은, 상기 2차원 배열의 제1 내지 제(z×S+1)행에 대응한 제1 내지 제(z×S+1) 참조 전압 그룹으로 그룹화되고, 상기 제1 참조 전압군의 각 참조 전압 그룹에 속하는 참조 전압은, 상기 2차원 배열의 제f 내지 제h열(단, f는 1 이상 h 미만의 정수)의 배열 요소에 대응한 참조 전압으로 되고,
    상기 제2 참조 전압군은, 상기 2차원 배열의 제1 내지 제(z×S+1)행에 대응한 제1 내지 제(z×S+1) 참조 전압 그룹으로 그룹화되고,
    상기 제2 참조 전압군의 각 참조 전압 그룹에 속하는 참조 전압은, 상기 2차원 배열의 제1 내지 제k열(단, k는 f보다 크고, 또한, h 미만의 정수)의 배열 요소에 대응한 참조 전압으로 되고,
    상기 제1 서브 디코더부는,
    상기 제1 참조 전압군의 상기 제1 내지 제(z×S+1) 참조 전압 그룹에 각각 대응하여 설치되고, 상기 m 비트의 디지털 신호의 상기 상위측 (m-n) 비트의 신호가, 상기 2차원 배열의 상기 제f 내지 제h열 중 어느 일렬에 대응하는 값일 때, 상기 제1 참조 전압군의 상기 제1 내지 제(z×S+1) 참조 전압 그룹으로부터, 상기 제f 내지 제h열의 그 일렬에 할당된 참조 전압을 각각 선택하는, 제1 내지 제(z×S+1) 서브 디코더를 구비하고,
    상기 제1 서브 디코더부의 상기 제1 내지 제(z×S+1) 서브 디코더에서 각각 선택된 (z×S+1)개의 참조 전압이, 상기 제1 및 제2 서브 디코더부에 공통으로 설치된 상기 제1 내지 제(z×S+1)의 노드에 각각 전달되고,
    상기 제2 서브 디코더부는,
    상기 제2 참조 전압군의 상기 제1 내지 제(z×S+1) 참조 전압 그룹에 각각 대응하여 설치되고, 상기 m 비트의 디지털 신호의 상기 상위측 (m-n) 비트의 신호가, 상기 2차원 배열의 상기 제1 내지 제k열 중 어느 일렬에 대응하는 값일 때, 상기 제2 참조 전압군의 상기 제1 내지 제(z×S+1) 참조 전압 그룹으로부터, 상기 제1 내지 제k열의 그 일렬에 할당된 참조 전압을 각각 선택하는, 제1 내지 제(z×S+1) 서브 디코더를 구비하고,
    상기 제2 서브 디코더부의 상기 제1 내지 제(z×S+1) 서브 디코더에서 각각 선택된 (z×S+1)개의 참조 전압이, 상기 제1 및 제2 서브 디코더부에 공통으로 설치된 상기 제1 내지 제(z×S+1) 노드에 각각 전달되는 것을 특징으로 하는 디지털 아날로그 변환 회로.
  4. 제3항에 있어서,
    상기 제1 서브 디코더부의 상기 제1, 제2 내지 제(z×S+1) 서브 디코더가, 상기 m 비트의 디지털 신호의 상기 상위측 (m-n) 비트의 신호에 의해, 상기 제1 참조 전압군의 상기 제1 내지 제(z×S+1) 참조 전압 그룹으로부터 각각, j번째(단, j는 1 이상, k 이하의 정수)의 참조 전압 Vr((j-1)z×S+1), Vr((j-1)z×S+2) 내지 Vr(z×S+1)을 선택할 때, 상기 제2 서브 디코더부의 상기 제1, 제2 내지 제(z×S+1) 서브 디코더도, Vr((j-1)z×S+1), Vr((j-1)z×S+2) 내지 Vr(z×S+1)을 선택하고, 상기 제1 서브 디코더부의 상기 제1, 제2 내지 제(z×S+1) 서브 디코더가, j번째(단, j는 k보다도 크고, h 이하의 정수)의 참조 전압 Vr((j-1)z×S+1), Vr((j-1)z×S+2) 내지 Vr(z×S+1)을 선택할 때, 상기 제2 서브 디코더부의 상기 제1, 제2 내지 제(z×S+1) 서브 디코더는 오프로 되고, 그 출력은 하이 임피던스 상태로 되는 것을 특징으로 하는 디지털 아날로그 변환 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 서브 디코더부는, 각각에 공급되는 제1 및 제2 참조 전압군을, 상기 m 비트의 디지털 신호의 상기 상위측 (m-n) 비트의 신호에 대해서 하위 비트측으로부터 상위 비트측을 향하여 순서로 디코드하는 것을 특징으로 하는 디지털 아날로그 변환 회로.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 P가 2로 되고,
    상기 증폭 회로는, 상기 제3 및 제4 서브 디코더부의 제1, 제2 출력 노드에 공통으로 접속되는 제1, 제2 노드에 전달된 전압을, 제1 및 제2 입력에서 받고, 상기 제1 및 제2 입력에서 받은 전압을, 1대1의 비율로 평균한 전압을 출력하는 것을 특징으로 하는 디지털 아날로그 변환 회로.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 P가 3으로 되고,
    상기 제3 및 제4 서브 디코더부의 제1 내지 제3 출력 노드에 공통으로 접속되는 제1 내지 제3 노드에 전달된 전압을, 상기 증폭 회로가, 상기 제1 내지 제3 노드에 전달된 전압을 제1 내지 제3 입력에서 받고, 상기 제1 내지 제3 입력에서 받은 전압을 1대1대2의 비율로 가중 평균한 전압을 출력하는 것을 특징으로 하는 디지털 아날로그 변환 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 상기 디지털 아날로그 변환 회로를 포함하는 데이터 드라이버.
  9. 제8항에 기재된 데이터 드라이버를 구비한 표시 장치.
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