KR20230102734A - 래치 회로, 래치 회로를 포함하는 데이터 드라이버, 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

실시예는, 계조 데이터를 포함하는 디지털 신호를 디지털 아날로그 컨버터로 출력하는 래치 회로로서, 디지털 신호를 저장하는 제1 래치; 및 센터 계조를 중심으로, 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점을 제어하여 디지털 신호를 출력하는 제2 래치를 포함하고, 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고, 센터 계조는 제1 계조 데이터와 제2 계조 데이터 사이에 대응하는 계조이며, 제1 시점은 제1 계조 데이터에서 제2 계조 데이터가 인가되는 시점이고, 제1 신호는 MSB(Most Significant Bit) 신호이다.

Description

래치 회로, 래치 회로를 포함하는 데이터 드라이버, 및 이를 포함하는 디스플레이 장치{LATCH CIRCUIT, DATA DRIVER INCLUDING THE LATCH CIRCUIT, AND DISPLAY APPARATUS INCLUDING THE SAME}
실시예는 래치 회로, 래치 회로를 포함하는 데이터 드라이버, 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 장치의 공정 기술과 구동 회로 기술의 발달에 힘입어 표시장치의 해상도가 증가하여 UHD(Ultra High Definition) 제품이 판매되고 있다. UHD는 3840*2160 = 830만 개의 화소 수를 가진다. UHD의 화소 수는 FHD(Full High Definition)의 화소 수 1920*1080= 207만 개보다 대략 4배 많다. 따라서, UHD는 FHD보다 더 정밀하게 입력 영상을 재현할 수 있다. 따라서 UHD는 FHD 보다 선명하고 부드러운 화질을 표현할 수 있다. 화소(Pixel)는 디스플레이 장치 또는 표시되는 이미지를 구성하는 최소 단위인, 도트(dot)를 의미한다.
이러한 디스플레이 장치를 구동하는 데이터 드라이버는 디지털 신호를 아날로그 데이터 신호로 변환하는 디지털 아날로그 컨버터(DAC: Digital Analog Converter) 및 데이터 신호를 출력하는 버퍼를 포함할 수 있고, 이러한 DAC에는 복수의 스위치를 포함하고 있다.
종래 DAC에는 스위치로서 금속 산화막 반도체 전계효과 트랜지스터(MOS FET)를 포함하였다. 이러한 MOS FET는 동작 영역에 따라 성능에 차이가 있다. 따라서, 동작 영역이 나누어지는 센터 계조의 영역의 경우, 노이즈가 많이 발생한다는 문제점이 있었다.
또한, 종래의 디스플레이 장치는 대형 표시장치로 갈수록 스위치의 개수가 증가하여 구동 회로의 크기가 증가하고, 상부 영역 및 하부 영역으로 영역을 나누어 디스플레이 장치를 구동하는 방식이 사용되고 있다. 하지만, 이러한 종래 디스플레이 장치는 블랭크 타임(Blank Time)이 부족하게 되어 DAC 노이즈가 화상에 영향을 준다는 문제점이 있었다.
실시예는 상술한 문제점을 극복하기 위한 것으로서, 실시예는 데이터 드라이버의 노이즈를 줄이기 위함이다.
또한, 실시예는 센터 계조에서 데이터가 변경될 때 발생하는 노이즈를 줄이기 위함이다.
또한, 실시예는 표시되는 화면에 노이즈의 영향을 줄이기 위함이다.
실시예가 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 실시예의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시예는 래치 회로를 제공한다. 이러한 래치 회로는, 계조 데이터를 포함하는 디지털 신호를 디지털 아날로그 컨버터로 출력하는 래치 회로로서, 상기 디지털 신호를 저장하는 제1 래치; 및 센터 계조를 중심으로, 상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점을 제어하여 상기 디지털 신호를 출력하는 제2 래치를 포함하고, 상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고, 상기 센터 계조는 상기 제1 계조 데이터와 상기 제2 계조 데이터 사이에 대응하는 계조이며, 상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제1 신호는 MSB(Most Significant Bit) 신호이다.
또한, 실시예는 데이터 드라이버를 제공한다. 이러한 데이터 드라이버는, 계조 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 컨버터; 및 상기 디지털 신호를 상기 디지털 아날로그 컨버터로 전송하는 래치 회로를 포함하고, 상기 래치 회로는, 상기 디지털 신호를 저장하는 제1 래치; 및 센터 계조를 중심으로, 상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점을 제어하여 상기 디지털 신호를 출력하는 제2 래치를 포함하고, 상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고, 상기 센터 계조는 상기 제1 계조 데이터와 상기 제2 계조 데이터 사이에 대응하는 계조이며, 상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제1 신호는 MSB(Most Significant Bit) 신호이다.
다른 실시예는, 래치 회로를 제공한다. 이러한 래치 회로는, 계조 데이터를 포함하는 디지털 신호를 디지털 아날로그 컨버터로 출력하는 래치 회로로서, 상기 디지털 신호를 저장하는 제1 래치; 및 상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점 및 상기 제1 신호가 디스에이블 레벨이 되는 제2 시점을 제어하여, 상기 디지털 신호를 출력하는 제2 래치를 포함하고, 상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고, 상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제2 시점은 상기 제2 계조 데이터에서 상기 제1 계조 데이터가 인가되는 시점이며, 상기 제1 신호는 MSB(Most Significant Bit) 신호이다.
또한, 다른 실시예는 데이터 드라이버를 제공한다. 이러한 데이터 드라이버는, 계조 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 컨버터; 및 상기 디지털 신호를 상기 디지털 아날로그 컨버터로 전송하는 래치 회로를 포함하고, 상기 래치 회로는, 상기 디지털 신호를 저장하는 제1 래치; 및 상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점 및 상기 제1 신호가 디스에이블 레벨이 되는 제2 시점을 제어하여, 상기 디지털 신호를 출력하는 제2 래치를 포함하고, 상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고, 상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제2 시점은 상기 제2 계조 데이터에서 상기 제1 계조 데이터가 인가되는 시점이며, 상기 제1 신호는 MSB(Most Significant Bit) 신호이다.
실시예는 데이터 드라이버에서 노이즈가 감소하는 효과가 있다.
또한, 실시예는 센터 계조에서 데이터가 변경될 때 발생하는 노이즈가 감소하는 효과가 있다.
또한, 실시예는 표시되는 화면에 노이즈의 영향이 감소하는 효과가 있다.
도 1은 실시예에 따른 디스플레이 장치의 구성을 나타내는 블록도이다.
도 2는 실시예에 따른 데이터 드라이버의 구성을 나타내는 블록도이다.
도 3은 실시예에 따른 데이터 드라이버의 일부 구성을 나타내는 블록도이다.
도 4는 실시예에 따른 디지털 아날로그 컨버터의 구성을 나타내는 도면이다.
도 5는 실시예에 따른 디지털 아날로그 컨버터 내부의 노드 전압을 나타내는 그래프이다.
도 6은 실시예에 따른 제1 스위칭부와 제2 스위칭부의 동작 영역을 나타내는 그래프이다.
도 7 및 도 8은 센터 계조에서 발생하는 노이즈를 나타내는 그래프이다.
도 9는 실시예에 따른 지연 회로의 구성을 나타내는 도면이다.
도 10 및 도 11은 다른 실시예에 따른 지연 회로이다.
도 12는 실시예에 따른 제1 디지털 신호가 인에이블 레벨이 되는 시점을 나타내는 그래프이다.
도 13은 실시예에 따른 제2 디지털 아날로그 컨버터의 출력 신호를 나타내는 그래프이다.
도 14는 실시예에 따른 제1 디지털 신호가 디스에이블 레벨이 되는 시점을 나타내는 그래프이다.
도 15는 실시예에 따른 제2 디지털 아날로그 컨버터의 출력 신호를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일, 유사한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 실시예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 도 1을 참조하여 실시예에 따른 디스플레이 장치에 대하여 설명한다.
도 1은 실시예에 따른 디스플레이 장치의 구성을 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(1)는 디스플레이 패널(10), 타이밍 콘트롤러(20) 게이트 드라이버(30) 및 데이터 드라이버(40)를 포함한다.
디스플레이 패널(10)은 복수의 게이트 라인(GL) 및 복수의 데이터 라인(DL)과 연결되고, 출력 영상 데이터(RGB)에 따라 영상을 표시한다. 복수의 게이트 라인(GL)은 행 방향으로 연장되고, 복수의 데이터 라인(DL)은 행 방향과 교차하는 열 방향으로 연장될 수 있다. 디스플레이 패널(10)은 매트릭스 형태로 배치된 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX) 각각은 복수의 게이트 라인(GL) 중 하나 및 복수의 데이터 라인(DL) 중 하나와 전기적으로 연결될 수 있다.
타이밍 콘트롤러(20)는 게이트 드라이버(30) 및 데이터 드라이버(40)의 동작을 제어한다. 타이밍 콘트롤러(20)는 외부 장치(예를 들어, 호스트)로부터 입력 영상 데이터(DATA) 및 제어 신호(CONT)를 수신한다. 입력 영상 데이터(DATA)는 복수의 화소(PX) 각각에 대응하는 입력 화소 데이터를 포함할 수 있으며, 복수의 화소 데이터 각각은 대응하는 화소에 대한 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
또한, 타이밍 콘트롤러(20)는 입력 영상 데이터(DATA) 및 제어 신호(CONT)에 기초하여 출력 영상 데이터(RGB), 게이트 드라이버 제어 신호(GSC) 및 데이터 드라이버 제어 신호(DSC)를 생성할 수 있다. 타이밍 콘트롤러(20)는 입력 영상 데이터(DATA)를 이용하여 출력 영상 데이터(RGB)를 생성할 수 있다. 타이밍 콘트롤러(20)는 생성한 출력 영상 데이터(RGB)를 데이터 드라이버(40)에 제공할 수 있다. 출력 영상 데이터(RGB)는 복수의 화소(PX) 각각에 대응하는 출력 화소 데이터를 포함할 수 있다.
또한, 타이밍 콘트롤러(20)는, 제어 신호(CONT)에 따라 게이트 드라이버(30)의 동작이 제어되도록, 게이트 드라이버 제어 신호(GSC)를 생성할 수 있다. 타이밍 콘트롤러(20)는 게이트 드라이버 제어 신호(GSC)를 게이트 드라이버(30)에 제공할 수 있다. 게이트 드라이버 제어 신호(GSC)는 수직 개시 신호 및 게이트 클럭 신호 등을 포함할 수 있다. 타이밍 콘트롤러(20)는, 제어 신호(CONT)를 기초로 데이터 드라이버(40)의 동작이 제어되도록, 데이터 드라이버 제어 신호(DSC)를 생성할 수 있다. 타이밍 콘트롤러(20)는 데이터 드라이버 제어 신호(DSC)를 데이터 드라이버(40)에 제공할 수 있다. 데이터 드라이버 제어 신호(DSC)는 수평 개시 신호, 데이터 클럭 신호, 데이터 로드 신호, 극성 제어 신호, 출력 제어 신호들 등을 포함할 수 있다.
게이트 드라이버(30)는 복수의 게이트 라인(GL)에 연결되어 있다. 게이트 드라이버(30)는 게이트 드라이버 제어 신호(GSC)를 수신한다. 게이트 드라이버(30)는 게이트 드라이버 제어 신호(GSC)에 따라 복수의 게이트 라인(GL)을 구동하기 위한 복수의 게이트 신호를 생성한다. 게이트 드라이버(30)는 복수의 게이트 신호 중 대응하는 복수의 게이트 신호를 복수의 게이트 라인(GL) 중 대응하는 게이트 라인에 인가할 수 있다.
데이터 드라이버(40)는 복수의 데이터 라인(DL)에 연결되어 있다. 데이터 드라이버(40)는 데이터 드라이버 제어 신호(DSC) 및 출력 영상 데이터(RGB)를 수신한다. 데이터 드라이버(40)는 데이터 드라이버 제어 신호(DSC)에 따라, 디지털 형태의 출력 영상 데이터(RGB)를 샘플링하고 래치하여 복수의 감마 전압(GMA1 ~ GMAn, 도 3 참조)에 대응하는 아날로그 형태의 복수의 화소 전압(Vp)을 생성할 수 있다. 데이터 드라이버(40)는 복수의 데이터 라인(DL) 중 대응하는 데이터 라인을 통해, 복수의 화소(PX) 중 대응하는 화소에 화소 전압(Vp)을 인가할 수 있다. 데이터 드라이버(40)는 IC(Integrated Circuit) 형태로 형성된다.
이하, 도 2를 참조하여 실시예에 따른 데이터 드라이버를 설명한다.
도 2는 실시예에 따른 데이터 드라이버의 구성을 나타내는 블록도이다.
도 2를 참조하면, 데이터 드라이버(40)는 시프트 레지스터(41), 데이터 수신부(42), 래치 회로(43), 감마 전압 생성부(44), 디지털 아날로그 컨버터(45), 및 출력 버퍼(46)를 포함할 수 있다.
시프트 레지스터(41)는 복수의 플립 플롭으로 구성되며, 수평 동기 신호(Hsync) 및 데이터 클럭 신호(CLK)에 따라 래치 제어 신호(LCS)를 생성할 수 있다. 수평 동기 신호(Hsync) 및 데이터 클럭 신호(CLK)는 데이터 드라이버 제어 신호(DSC)에 포함될 수 있다.
데이터 수신부(42)는 출력 영상 데이터(RGB)를 수신하여 화소 영상 데이터(PRGB)로 변환할 수 있다. 출력 영상 데이터(RGB)는 타이밍 콘트롤러(20)로부터 제공될 수 있다. 출력 영상 데이터(RGB)는 직렬 영상 데이터일 수 있다.
래치 회로(43)는 래치 제어 신호(LCS)에 따라 디지털 형태의 화소 영상 데이터(PRGB)를 순차적으로 샘플링하여 복수의 데이터 신호(D1 ~ Dn)를 생성할 수 있다. 래치 회로(43)는 소스 출력 인에이블 신호(SOE)에 대응하여 샘플링된 1 라인 분의 복수의 데이터 신호(D1 ~ Dn)를 동시에 출력할 수 있다. 소스 출력 인에이블 신호(SOE)는 데이터 드라이버 제어 신호(DSC)에 포함될 수 있다. 설명의 편의를 위해, 도 2에는 1개가 도시되었으나, 실시예가 이에 한정되는 것은 아니고, 적어도 2개로 구성될 수 있다.
또한, 래치 회로(43)는 지연 회로(431)를 포함할 수 있다.
지연 회로(431)는 지연 신호(DE)에 따라, 제1 디지털 신호(최상위 데이터(MSB: Most Significant Bit))가 인가되는 시점을 제어할 수 있다. 예를 들어, 래치 회로(43)는, 제1 디지털 신호(MSB)가 딜레이 시간(DT, 도 12 참조) 지연되어 인에이블 레벨이 되도록, 지연 신호(DE)에 따라 제1 디지털 신호(MSB)가 인가되는 시점을 제어할 수 있다. 또한, 래치 회로(43)는, 제1 디지털 신호(MSB)가 딜레이 시간(DT, 도 14 참조) 지연되어 디스에이블 레벨이 되도록, 지연 신호(DE)에 따라 제1 디지털 신호(MSB)가 인가되는 시점을 제어할 수 있다. 지연 회로(431)가 제1 디지털 신호(MSB)를 지연하는 구체적인 방법은 후술한다.
감마 전압 생성부(44)는, 외부 또는 내부로부터 공급된 전압 또는 신호에 따라, 복수의 감마 전압(GMA1 ~ GMAn)을 생성할 수 있다.
디지털 아날로그 컨버터(45)는 래치 회로(43)로부터 디지털 형태의 복수의 데이터 신호(D1 ~ Dn)를 수신한다. 디지털 아날로그 컨버터(45)는 복수의 감마 전압(GMA1 ~ GMAn)에 따라, 1라인 단위로 복수의 데이터 신호(D1 ~ Dn)를 복수의 아날로그 신호(A1 ~ An)로 변환할 수 있다.
복수의 데이터 신호(D1 ~ Dn)는 제1 디지털 신호(최상위 데이터(MSB: Most Significant Bit))와 제2 디지털 신호(최하위 데이터(LSB: Least Significant Bit)로 구성될 수 있다.
디지털 아날로그 컨버터(45)는 제1 디지털 아날로그 컨버터(4511, 도 3 참조)에서 제1 전압(VL)과 제2 전압(VH)을 생성한 다음, 제2 디지털 아날로그 컨버터(4512)에서 제1 전압(VL)과 제2 전압(VH)을 복수의 아날로그 신호(A1 ~ An)를 출력한다. 디지털 아날로그 컨버터(45)의 구체적인 구성에 대하여는 후술한다.
출력 버퍼(46)는 복수의 아날로그 신호(A1 ~ An)를 증폭(또는 증폭 및 보상)이용하여 복수의 화소 전압(Vp1 ~ Vpn)을 생성할 수 있다. 출력 버퍼(46)는 복수의 화소 전압(Vp1 ~ Vpn) 중 대응하는 화소 전압을 복수의 데이터 라인(DL) 각각에 인가할 수 있다.
이하, 도 3을 참조하여 실시예에 따른 디지털 아날로그 컨버터(45)에 대하여 상세히 설명한다.
도 3 은 실시예에 따른 데이터 드라이버의 일부 구성을 나타내는 블록도이다.
도 3을 참조하면, 디지털 아날로그 컨버터(45)는 구동 전압(VDD)이 인가되는, 제1 디지털 아날로그 컨버터(4511) 및 제2 디지털 아날로그 컨버터(4512)를 포함한다.
제1 디지털 아날로그 컨버터(4511)는 복수의 감마 전압(GMA1 ~ GMAn)을 공급받는 N 비트 디지털 아날로그 컨버터 일 수 있다. 제1 디지털 아날로그 컨버터(4511)는 복수의 데이터 신호(D1 ~ Dn)의 비트에 따라 스위칭되는 스위치를 이용하여 복수의 감마 전압(GMA1 ~ GMAn) 중에서 제1 전압(VL)과 제2 전압(VH)을 생성하는 디지털 아날로그 컨버터로 구현될 수 있다. 제1 디지털 아날로그 컨버터(4511)는 스위치로서 P형 트랜지스터(예를 들어, PMOS 트랜지스터)를 포함하는 제1 스위칭부(PDAC, 도 4 참조) 및 스위치로서 N형 트랜지스터(예를 들어, NMOS 트랜지스터)를 포함하는 제1 스위칭부(NPDAC)를 포함한다.
제2 디지털 아날로그 컨버터(4512)는 제1 디지털 아날로그 컨버터(4511)로부터 제1 전압(VL)과 제2 전압(VH)을 공급받는 디지털 아날로그 컨버터이다. 제2 디지털 아날로그 컨버터(4512)는 제2 디지털 아날로그 컨버터(4512)는 제1 전압(VL)과 제2 전압(VH)을 복수의 아날로그 신호(A1 ~ An)로 생성하는 스위치를 이용하여 구성될 수 있다. 제2 디지털 아날로그 컨버터(4512)는 스위치로서 P형 트랜지스터(예를 들어, PMOS 트랜지스터)를 포함하는 제1 스위칭부(PDAC, 도 4 참조) 및 스위치로서 N형 트랜지스터(예를 들어, NMOS 트랜지스터)를 포함하는 제2 스위칭부(NPDAC)를 포함한다.
이하, 도 4 및 도 5를 이용하여 실시예에 따른 디지털 아날로그 컨버터에 대하여 설명한다.
도 4 및 도 5는 실시예에 따른 디지털 아날로그 컨버터의 구성을 나타내는 도면이다.
도 4 및 도 5를 참조하면, 디지털 아날로그 컨버터(45)는 복수의 스위치를 포함하는 스위치부(SW)를 포함한다.
도 4 및 도 5를 참조하면, 제2 디지털 아날로그 컨버터(4512)는 제1 전압(VL)과 제2 전압(VH)을 이용하여 복수의 아날로그 신호(A1 ~ An)로 생성할 수 있다. 제2 디지털 아날로그 컨버터(4512)는 스위치부(SW)를 포함한다.
스위치부(SW)는 복수의 데이터 신호(D1 ~ Dn)에 대응하는 복수의 스위치 열을 포함한다. 복수의 스위치 열에 포함된 복수의 스위치 개수는 복수의 데이터 신호(D1 ~ Dn)의 비트 수에 따라 결정된다. 스위치부(SW)는 복수의 데이터 신호(D1 ~ Dn)가 10비트 인 경우 10개의 스위치열(SW1 ~ SW10)을 포함할 수 있다.
스위치열(SW1 ~ SW10)은 동작 전압에 대응하여 제1 스위칭부(PDAC) 및 제2 스위칭부(NPDAC)를 포함한다.
제1 스위칭부(PDAC)는 0 계조(Gray)부터 511 계조에 대응하는 제1 전압 영역에서 동작할 수 있다.
제2 스위칭부(NDAC)는 512 계조에 대응하는 전압에서 1023 계조에 대응하는 전압으로 형성된 제2 전압 영역에서 스위칭 동작할 수 있다. 제2 전압 영역은 제1 전압 영역보다 높은 전압 영역이다.
제1 스위치열(SW1)은 제2 디지털 신호(LSB)에 대응하는 스위치열이다. 따라서, 제1 스위치열(SW1)에는 210에 해당하는 1024개의 스위치가 포함될 수 있다.
제9 스위치열(SW9)은 21에 해당하는 4개의 스위치(SW9A, SW9B, SW9C, SW9D)가 포함될 수 있다.
제10 스위치열(SW10)은 제1 디지털 신호(MSB)에 대응하는 스위치열이다. 따라서, 제10 스위치열(SW10)에는 20에 해당하는 2개의 스위치(SW10A, SW10B)가 포함될 수 있다.
스위치(SW10A)는 제1 스위칭부(PDAC)의, 스위치(SW9A)와 스위치(SW9B)가 연결된 노드(N1)와 출력 노드(No) 사이에 연결되어 있다. 스위치(SW10A)는 스위치 제어 신호(SCA)에 따라 스위칭 동작이 제어될 수 있다. 스위치 제어 신호(SCA)는 지연 신호(DE)에 따라 스위칭이 시점이 제어될 수 있다.
스위치(SW10B)는 제2 스위부(NDAC)의, 스위치(SW9C)와 스위치(SW9D)가 연결된 노드(N2)와 출력 노드(No) 사이에 연결되어 있다. 스위치(SW10B)는 스위치 제어 신호(SCB)에 따라 스위칭 동작이 제어될 수 있다. 스위치 제어 신호(SCB)는 지연 신호(DE)에 따라 스위칭이 시점이 제어될 수 있다.
이하, 도 6 내지 도 8을 참조하여 실시예에 따른 제1 스위칭부(PDAC)와 제2 스위칭부(NDAC)의 동작 영역에 대하여 설명한다.
도 6은 실시예에 따른 제1 스위칭부와 제2 스위칭부의 동작 영역을 나타내는 그래프이다.
도 7 및 도 8은 센터 계조에서 발생하는 하프 감마 갭을 나타내는 그래프이다.
도 6을 참조하면, 제1 스위칭부(PDAC)는 동작 영역(POA)에서 스위칭 동작할 수 있다. 동작 영역(POA)은 512 계조에 대응하는 전압과 1023 계조에 대응하는 동작 전압 사이의 영역이다. 동작 영역(POA) 에서의 전압은 노드(N1)의 전압이다.
제2 스위칭부(NDAC)는 동작 영역(NOA)에서 스위칭 동작할 수 있다. 동작 영역(NOA)은 0 계조에 대응하는 전압과 511 계조에 대응하는 동작 전압 사이의 영역이다. 동작 영역(POA)에서의 전압은 노드(N2)의 전압이다.
입력되는 복수의 데이터 신호(D1 ~ Dn)가 511 계조에서 512 계조로 변하는 센터 계조(CG: Center Gray) 즉, 동작 영역(POA)과 동작 영역(NOA)의 경계에서 노드(N1)에는 하프 갭 감마(HGG)에 대응하는 노이즈가 발생할 수 있다. 복수의 데이터 신호(D1 ~ Dn) 512 계조에서 511 계조로 변하는 센터 계조(CG) 즉, 동작 영역(POA)과 동작 영역(NOA)의 경계에서 노드(N2)에는 하프 갭 감마(HGG)에 대응하는 노이즈가 발생할 수 있다. 즉, 511 계조에서 512 계조 사이의 센터 계조에 대응하는 센터 계조(CG)에서 노드(N1)에는 하프 갭 감마(HGG)에 대응하는 노이즈가 발생할 수 있다.
도 7을 참조하면, 입력되는 복수의 데이터 신호(D1 ~ Dn)가 511 계조에서 512 계조로 변하는 센터 계조(CG)에서, 제10 스위치열(SW10)이 다른 스위치 열 보다 먼저 스위칭 되는 경우, 입력 데이터의 비트는 0111111111에서 1000000000로 변한다. 따라서, 제2 디지털 아날로그 컨버터(4512)가 출력하는 아날로그 신호(A)는 센터 계조(CG)에서 최대 511 계조에서 1023 계조의 하프 갭 감마(HGG)에 대응하는 노이즈(N)가 발생한다. 즉, 512 계조에서 511 계조 사이의 센터 계조에 대응하는 센터 계조(CG)에서 노드(N2)에는 하프 갭 감마(HGG)에 대응하는 노이즈가 발생할 수 있다.
도 8을 참조하면, 입력되는 복수의 데이터 신호(D1 ~ Dn)가 512 계조에서 511 계조로 변하는 센터 계조(CG)에서, 제10 스위치열(SW10)이 다른 스위치 열 보다 먼저 스위칭 되는 경우, 입력 데이터의 비트는 100000000에서 011111111로 변한다. 따라서, 제2 디지털 아날로그 컨버터(4512)가 출력하는 아날로그 신호(A)는 센터 계조(CG)에서 최대 511 계조에서 0계조의 하프 갭 감마(HGG)에 대응하는 노이즈(N)가 발생한다.
이하, 도 9를 참조하여 실시예에 따른 지연 회로를 설명한다.
도 9는 실시예에 따른 지연 회로의 구성을 나타내는 도면이다.
도 9를 참조하면, 지연 회로(431A)는 제1 디지털 신호(MSB)의 인에이블 레벨 시점 및 디스에이블 레벨 시점을 제어할 수 있다. 예를 들어, 지연 회로(431A)는, 노이즈(N)가 발생하지 않도록, 지연 신호(DE)에 따라 제1 디지털 신호(MSB)의 인에이블 레벨 시점 및 디스에이블 레벨 시점을 딜레이 할 수 있다. 지연회로(431A)는 MUX(4311), 제1 래치(4312), 및 제2 래치(4313)를 포함한다. 설명의 편의를 위해, 지연 회로(431A)는 래치 지연 신호(LD)에 따라 제1 디지털 신호(MSB)의 인에이블 레벨 시점 및 디스에이블 레벨 시점을 지연할 수 있으며, 지연되는 정도는 핀(Pin) 또는 패킷 옵션(Packet option)을 통해 제어할 수 있다.
MUX(4311)는, 복수의 데이터 신호(D1 ~ D9)중 제1 디지털 신호(MSB)가 소정의 시간 지연 출력되도록, 래치 지연 신호(LD)를 생성할 수 있다. 예를 들어, MUX(4311)는 지연 선택 신호(DS)에 따라, 제1 지연 신호(DE1) 내지 제3 지연 신호(DE3) 중 어느 하나를 선택할 수 있다. MUX(4311)는 선택된 지연 신호에 대응하는 시간에 따라, 래치 지연 신호(LD)를 생성할 수 있다. 제1 지연 신호(DE1) 내지 제3 지연 신호(DE3)는 지연되는 시간의 정도를 포함할 수 있다. 지연 선택 신호(DS), 제1 지연 신호(DE1) 내지 제3 지연 신호(DE3)는 지연 신호(DE)에 포함될 수 있다.
설명의 편의를 위해, MUX(4311)에서 제1 디지털 신호(MSB)가 인에이블 레벨이 되는 시점 및 디스에이블 레벨이 되는 시점이 지연되도록, 래치 지연 신호(LD)를 생성하는 것으로 설명하였다. 하지만, 실시예가 이에 한정되는 것은 아니고 MUX(4311)는 선택된 지연 신호에 따라, 제1 디지털 신호(MSB)의 인에이블 레벨 시점 및 디스에이블 레벨 시점을 딜레이하는 제어 신호를 생성할 수 있다.
제1 래치(4312)는 데이터 신호 저장 래치일 수 있다. 제1 래치(4312)는 제1 래치 인에이블 신호(LE1)에 따라, 복수의 데이터 신호(D1 ~ D9)를 저장할 수 있다. 제1 래치(4312)는 저장된 복수의 데이터 신호(D1 ~ D9)를 제2 래치(4313)에 전송할 수 있다.
제2 래치(4313)는 데이터 신호 유지 래치일 수 있다. 제2 래치(4313)는 제2 래치 인에이블 신호(LE2)에 따라 복수의 데이터 신호(D1 ~ D9)를 출력할 수 있다. 이때, 제2 래치는 래치 지연 신호(LD)에 따라, 제1 디지털 신호(MSB)에 대응하는 복수의 데이터 신호(D1 ~ D9)를 소정의 시간 지연하여 출력할 수 있다. 제1 래치 인에이블 신호(LE1) 및 제2 래치 인에이블 신호(LE2)는 소스 출력 인에이블 신호(SOE)에 포함될 수 있다.
따라서, 제2 래치(4313)는 입력되는 복수의 데이터 신호(D1 ~ D9)가 511 계조에서 512 계조로 변하는 센터 계조(CG)에서 노이즈(N)가 발생하지 않도록, 데이터 신호(D1 ~ D9)를 출력할 수 있다. 또한, 제2 래치(4313)는 입력되는 복수의 데이터 신호(D1 ~ D9)가 512 계조에서 511 계조로 변하는 센터 계조(CG)에서 노이즈(N)가 발생하지 않도록, 데이터 신호(D1 ~ D9)를 출력할 수 있다.
즉, 제2 래치(4313)는 511 계조와 512 계조 사이의, 동작 영역(POA)과 동작 영역(NOA)의 경계에서, 제1 디지털 신호(MSB)의 인에이블 레벨 시점 및 디스에이블 레벨 시점을 지연시킬 수 있다.
이하, 도 10 및 도 11을 참조하여 다른 실시예에 따른 지연 회로를 설명한다.
도 10 및 도 11은 다른 실시예에 따른 지연 회로이다.
도 10을 참조하면, 래치 회로(43)는 지연 회로(431B)를 포함할 수 있다.
지연 회로(431B)는 소스 출력 인에이블 신호(SOE)를 지연시켜 지연된 소스 출력 인에이블 신호(SOE_D)를 생성할 수 있다. 지연 회로(431B)는 트랜지스터(M1, M2, M3, M4, M5, M6)을 포함하는 슈미트 인버터 회로(Schmitt Inverter Circuit)일 수 있다.
따라서, 지연회로(341B)는 입력되는 복수의 데이터 신호(D1 ~ D9)가 511 계조에서 512 계조로 변하는 센터 계조(CG)에서 노이즈(N)가 발생하지 않도록, 제1 디지털 신호(MSB)가 인에이블 레벨 되는 시점을 소정의 기간 딜레이 할 수 있다. 또한, 지연회로(341B)는 입력되는 복수의 데이터 신호(D1 ~ D9)가 512 계조에서 511 계조로 변하는 센터 계조(CG)에서 노이즈(N)가 발생하지 않도록, 제1 디지털 신호(MSB)가 디스에이블 레벨되는 시점을 소정의 기간 딜레이할 수 있다.
도 11을 참조하면 래치 회로(43)는 지연회로(431C)를 포함할 수 있다.
지연 회로(431C)는 제10 스위치열(SW10)의 스위치(SW10A, SW10B)의 바이어스 전압(Vb)을 제어할 수 있다. 지연 회로(431C)는 입력 전압(Vi)을 이용하여, 스위치(SW10A, SW10B)의 바이어스 전류가 제어되도록, 바이어스 전압(Vb)을 제어할 수 있다. 지연 회로(431C)는 pMOS 트랜지스터(MP1, MP2, MP3) 및 nNMOS 트랜지스터(MN1, MN2, MN3)를 포함하는 바이어스 인버터 회로(Bias Inverter Circuit)일 수 있다.
따라서, 지연 회로(431C)는 입력되는 복수의 데이터 신호(D1 ~ D9)가 511 계조에서 512 계조로 변하는 센터 계조(CG)에서 제1 디지털 신호(MSB)의 인에이블 레벨 시점이 지연되도록, 스위치(SW10A, SW10B)의 바이어스 전압(Vb)을 제어할 수 있다. 즉, 지연회로(431C)는 바이어스 전압(Vb)을 제어함으로써, 제1 디지털 신호(MSB)의 인에이블 레벨 시점을 딜레이할 수 있다.
또한, 지연 회로(431C)는 입력되는 복수의 데이터 신호(D1 ~ D9)가 512 계조에서 511 계조로 변하는 센터 계조(CG)에서 제1 디지털 신호(MSB)의 디스에이블 레벨 시점이 지연되도록, 스위치(SW10A, SW10B)의 바이어스 전압(Vb)을 제어할 수 있다. 바이어스 전압(Vb)에 대응하는 바이어스 전류는 패킷 옵션을 통해 제어될 수 있다. 즉, 지연회로(431C)는 바이어스 전압(Vb)을 제어함으로써, 제1 디지털 신호(MSB)의 디스에이블 레벨 시점을 딜레이 할 수 있다. 센터 계조(CG)에서 제1 디지털 신호(MSB)의, 인에이블 시점 및 디스에이블 레벨 시점이 지연되는 정도는 패킷 옵션을 통해 제어될 수 있다.
이하, 도 12 내지 도 15f를 이용하여 제1 디지털 신호의 지연에 대하여 설명한다.
도 12는 실시예에 따른 제1 디지털 신호가 인에이블 레벨이 되는 시점을 나타내는 그래프이다.
도 13은 실시예에 따른 제2 디지털 아날로그 컨버터의 출력 신호를 나타내는 그래프이다.
도 14는 실시예에 따른 제1 디지털 신호가 디스에이블 레벨이 되는 시점을 나타내는 그래프이다.
도 15는 실시예에 따른 제2 디지털 아날로그 컨버터의 출력 신호를 나타내는 그래프이다.
도 12 및 도 13을 참조하면, 입력되는 복수의 데이터 신호(D1 ~ Dn)가 511 계조에서 512 계조로 변하는 센터 계조(CG)에서 노드(N1)에는 하프 갭 감마(HGG)에 대응하는 노이즈가 발생할 수 있다. 따라서, 아날로그 신호(Ap)에 노이즈가 포함될 수 있다.
제2 디지털 아날로그 컨버터(4512)는 노이즈(N)가 발생하지 않도록, 제1 디지털 신호(MSB)의 인에이블 레벨을 제어할 수 있다. 예를 들어, 제2 디지털 아날로그 컨버터(4512)는 지연 시간(DT) 지연되어 인에이블 레벨이 되도록 제1 디지털 신호(MSB)를 제어할 수 있다. 따라서, 입력되는 복수의 데이터 신호(D1 ~ Dn)가 511 계조에서 512 계조로 변하는 센터 계조(CG)에서, 아날로그 신호(A)의 노이즈는 제거될 수 있다.
도 14 및 도 15를 참조하면, 복수의 데이터 신호(D1 ~ Dn) 512 계조에서 511 계조로 변하는 센터 계조(CG)에서 노드(N2)에는 하프 갭 감마(HGG)에 대응하는 노이즈가 발생할 수 있다. 따라서, 아날로그 신호(Ap)에 노이즈가 포함될 수 있다.
제2 디지털 아날로그 컨버터(4512)는, 노이즈(N)가 발생하지 않도록, 제1 디지털 신호(MSB)의 디스에이블 레벨을 제어할 수 있다. 예를 들어, 제2 디지털 아날로그 컨버터(4512)는 지연 시간(DT) 지연되어 디스에이블 레벨이 되도록 제1 디지털 신호(MSB)를 제어할 수 있다. 따라서, 입력되는 복수의 데이터 신호(D1 ~ Dn)가 512 계조에서 511 계조로 변하는 센터 계조(CG)에서, 아날로그 신호(A)의 노이즈는 제거될 수 있다.
그러므로 실시예에 따른 데이터 드라이버(40)는 제1 디지털 신호(MSB)에 대응하는 제10 스위치열(SW10)의 스위칭 동작을 제어함으로써, 제1 스위칭부(PDAC)에서 제2 스위칭부(NDAC)로 동작 영역이 바뀌는 센터 시점에서 노이즈를 감소할 수 있는 효과가 있다.
이상에서 실시예에 대하여 상세하게 설명하였지만 실시예의 권리범위는 이에 한정되는 것은 아니고 이하의 청구범위에서 정의하고 있는 실시예의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 실시예의 권리범위에 속하는 것이다.
따라서, 상술한 상세한 설명은 모든 면에서 제한적으로 해석되어서는 안되고 예시로서 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
1: 디스플레이 장치 10: 디스플레이 패널
20: 타이밍 콘트롤러 30: 게이트 드라이버
40: 데이터 드라이버 41: 시프트 레지스터
42: 데이터 수신부 43: 래치 회로
44: 감마 전압 생성부 45: 디지털 아날로그 컨버터
46: 출력 버퍼 4511: 제1 디지털 아날로그 컨버터
4512: 제2 디지털 아날로그 컨버터

Claims (20)

  1. 계조 데이터를 포함하는 디지털 신호를 디지털 아날로그 컨버터로 출력하는 래치 회로로서,
    상기 디지털 신호를 저장하는 제1 래치; 및
    센터 계조를 중심으로, 상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점을 제어하여 상기 디지털 신호를 출력하는 제2 래치
    를 포함하고,
    상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고, 상기 센터 계조는 상기 제1 계조 데이터와 상기 제2 계조 데이터 사이에 대응하는 계조이며, 상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제1 신호는 MSB(Most Significant Bit) 신호인, 래치 회로.
  2. 제1항에 있어서,
    상기 디지털 아날로그 컨버터는
    P형 트랜지스터로 구성되고 제1 동작 영역에서 스위칭 동작하는 제1 스위치; 및
    N형 트랜지스터로 구성되고 제2 동작 영역에서 스위칭 동작하는 제2 스위치
    를 포함하고,
    상기 제1 동작 영역과 상기 제2 동작 영역의 경계는 상기 센터 계조에 대응하고, 상기 제2 래치는, 상기 센터 계조를 기준으로 하여, 상기 제1 시점이 지연 시간에 따라 딜레이되도록, 상기 제1 시점을 제어하는, 래치 회로.
  3. 제2항에 있어서,
    상기 제1 스위치는 상기 제1 동작 영역에서 상기 제1 신호를 출력하고, 상기 지연된 제1 시점에서 상기 제1 신호를 출력하는, 래치 회로.
  4. 제3항에 있어서,
    상기 지연 시간의 기간은 외부에서 입력되는 래치 지연 신호에 따라 제어되고,
    상기 제2 래치는, 상기 래치 지연 신호에 따라 상기 제1 시점이 상기 지연 시간 딜레이되도록, 상기 제1 시점을 제어하는, 래치 회로.
  5. 제3항에 있어서,
    상기 래치 회로는,
    지연 시간을 선택하여 래치 지연 신호를 생성하는 MUX
    를 더 포함하고,
    상기 제2 래치는 상기 래치 지연 신호에 따라, 상기 제1 시점이 상기 선택된 지연 시간 딜레이되도록, 상기 제1 시점을 제어하는, 래치 회로.
  6. 계조 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 컨버터; 및
    상기 디지털 신호를 상기 디지털 아날로그 컨버터로 전송하는 래치 회로
    를 포함하고,
    상기 래치 회로는,
    상기 디지털 신호를 저장하는 제1 래치; 및
    센터 계조를 중심으로, 상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점을 제어하여 상기 디지털 신호를 출력하는 제2 래치
    를 포함하고,
    상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고, 상기 센터 계조는 상기 제1 계조 데이터와 상기 제2 계조 데이터 사이에 대응하는 계조이며, 상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제1 신호는 MSB(Most Significant Bit) 신호인, 데이터 드라이버.
  7. 제6항에 있어서,
    상기 디지털 아날로그 컨버터는
    P형 트랜지스터로 구성되고 제1 동작 영역에서 스위칭 동작하는 제1 스위치; 및
    N형 트랜지스터로 구성되고 제2 동작 영역에서 스위칭 동작하는 제2 스위치
    를 포함하고,
    상기 제1 동작 영역과 상기 제2 동작 영역의 경계는 상기 센터 계조에 대응하고, 상기 제2 래치는, 상기 센터 계조를 기준으로 하여, 상기 제1 시점이 지연 시간에 따라 딜레이되도록, 상기 제1 시점을 제어하는, 데이터 드라이버.
  8. 제7항에 있어서,
    상기 제1 스위치는 상기 제1 동작 영역에서 상기 제1 신호를 출력하고, 상기 지연된 제1 시점에서 상기 제1 신호를 출력하는, 데이터 드라이버.
  9. 제8항에 있어서,
    상기 지연 시간의 기간은 외부에서 입력되는 래치 지연 신호에 따라 제어되고,
    상기 제2 래치는, 상기 래치 지연 신호에 따라 상기 제1 시점이 상기 지연 시간 딜레이되도록, 상기 제1 시점을 제어하는, 데이터 드라이버.
  10. 제8항에 있어서,
    상기 래치 회로는,
    지연 시간을 선택하여 래치 지연 신호를 생성하는 MUX
    를 더 포함하고,
    상기 제2 래치는 상기 래치 지연 신호에 따라, 상기 제1 시점이 상기 선택된 지연 시간 딜레이되도록, 상기 제1 시점을 제어하는, 데이터 드라이버.
  11. 계조 데이터를 포함하는 디지털 신호를 디지털 아날로그 컨버터로 출력하는 래치 회로로서,
    상기 디지털 신호를 저장하는 제1 래치; 및
    상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점 및 상기 제1 신호가 디스에이블 레벨이 되는 제2 시점을 제어하여, 상기 디지털 신호를 출력하는 제2 래치
    를 포함하고,
    상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고,
    상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제2 시점은 상기 제2 계조 데이터에서 상기 제1 계조 데이터가 인가되는 시점이며, 상기 제1 신호는 MSB(Most Significant Bit) 신호인, 래치 회로.
  12. 제11항에 있어서,
    상기 디지털 아날로그 컨버터는
    P형 트랜지스터로 구성되고 제1 동작 영역에서 스위칭 동작하는 제1 스위치; 및
    N형 트랜지스터로 구성되고 제2 동작 영역에서 스위칭 동작하는 제2 스위치
    를 포함하고,
    상기 제2 래치는, 상기 제1 동작 영역과 상기 제2 동작 영역의 경계에 대응하는 상기 계조 데이터를 기준으로 하여, 상기 제1 시점 및 상기 제2 시점이 지연 시간 지연되도록, 상기 제1 시점 및 상기 제2 시점을 제어하는, 래치 회로.
  13. 제12항에 있어서,
    상기 제1 스위치는 상기 제1 동작 영역에서 상기 지연된 제1 시점에서 상기 제1 신호를 출력하고,
    상기 제2 스위치는 상기 지연된 제2 시점에서 상기 제2 동작 영역에서 상기 제1 신호를 출력하는, 래치 회로.
  14. 제13항에 있어서,
    상기 디지털 신호는 출력 인에이블 신호에 따라 상기 아날로그 컨버터로 출력되고,
    상기 래치 회로는,
    상기 제1 시점 및 상기 제2 시점이 상기 지연 시간 딜레이 되도록, 상기 출력 인에이블 신호를 제어하는 지연 회로
    를 더 포함하는, 래치 회로.
  15. 제13항에 있어서,
    상기 제1 시점 및 상기 제2 시점이 상기 지연 시간 딜레이 되도록, 상기 제1 스위치의 바이어스 전압 및 상기 제2 스위치의 바이어스 전압을 제어하는 지연 회로를 더 포함하는 래치 회로.
  16. 계조 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 컨버터; 및
    상기 디지털 신호를 상기 디지털 아날로그 컨버터로 전송하는 래치 회로
    를 포함하고,
    상기 래치 회로는,
    상기 디지털 신호를 저장하는 제1 래치; 및
    상기 디지털 신호에 포함된 제1 신호가 인에이블 레벨이 되는 제1 시점 및 상기 제1 신호가 디스에이블 레벨이 되는 제2 시점을 제어하여, 상기 디지털 신호를 출력하는 제2 래치
    를 포함하고,
    상기 계조 데이터는 제1 계조 데이터 및 제2 계조 데이터를 포함하고,
    상기 제1 시점은 제1 계조 데이터에서 상기 제2 계조 데이터가 인가되는 시점이고, 상기 제2 시점은 상기 제2 계조 데이터에서 상기 제1 계조 데이터가 인가되는 시점이며, 상기 제1 신호는 MSB(Most Significant Bit) 신호인, 데이터 드라이버.
  17. 제16항에 있어서,
    상기 디지털 아날로그 컨버터는
    P형 트랜지스터로 구성되고 제1 동작 영역에서 스위칭 동작하는 제1 스위치; 및
    N형 트랜지스터로 구성되고 제2 동작 영역에서 스위칭 동작하는 제2 스위치
    를 포함하고,
    상기 제2 래치는, 상기 제1 동작 영역과 상기 제2 동작 영역의 경계에 대응하는 상기 계조 데이터를 기준으로 하여, 상기 제1 시점 및 상기 제2 시점이 지연 시간 지연되도록, 상기 제1 시점 및 상기 제2 시점을 제어하는, 데이터 드라이버.
  18. 제17항에 있어서,
    상기 제1 스위치는 상기 제1 동작 영역에서 상기 지연된 제1 시점에서 상기 제1 신호를 출력하고,
    상기 제2 스위치는 상기 제2 동작 영역에서 상기 지연된 제2 시점에서 상기 제1 신호를 출력하는, 데이터 드라이버.
  19. 제18항에 있어서,
    상기 디지털 신호는 출력 인에이블 신호에 따라 상기 아날로그 컨버터로 출력되고,
    상기 래치 회로는,
    상기 제1 시점 및 상기 제2 시점이 상기 지연 시간 딜레이 되도록, 상기 출력 인에이블 신호를 제어하는 지연 회로
    를 더 포함하는, 데이터 드라이버.
  20. 제18항에 있어서,
    상기 래치 회로는,
    상기 제1 시점 및 상기 제2 시점이 상기 지연 시간 딜레이 되도록, 상기 제1 스위치의 바이어스 전압 및 상기 제2 스위치의 바이어스 전압을 제어하는 지연 회로를 더 포함하는, 데이터 드라이버.
KR1020210193094A 2021-12-30 2021-12-30 래치 회로, 래치 회로를 포함하는 데이터 드라이버, 및 이를 포함하는 디스플레이 장치 KR20230102734A (ko)

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