JP2008295018A - Ｄ／ａ変換回路、駆動回路及び表示装置 - Google Patents

Abstract

【課題】回路面積を大きくすることなく、多ビットの電圧を生成することが可能なＤＡ変換回路を提供すること。
【解決手段】本発明の一態様に係るＤＡ変換回路は、入力データの上位ビットに対応する複数のメイン電圧と、前記入力データの下位ビットに対応する複数のサブ電圧を生成する階調電位発生回路と、前記上位ビットに応じて、前記メイン電圧のうちの１つを選択する上位ビットデコード回路と、前記下位ビットに応じて、前記サブ電圧のうちの１つを選択する下位ビットデコード回路と、前記上位ビットデコード回路によって選択された第１メイン電圧と、前記下位ビットデコード回路によって選択された第１サブ電圧と、基準電圧とを加減算処理する加減算回路とを有する。
【選択図】図３

Description

本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路、表示装置の駆動回路、及びそれを用いた表示装置に関する。

液晶表示装置（ＬＣＤ：Liquid Crystal Display）は、薄型・軽量・低消費電力の特徴を活かして、情報通信時代に必須のフラットパネルディスプレイとして、ＯＡ用、民生用、産業用と幅広く活用されている。一般に、このような液晶表示装置には、階調電位発生装置、デコード回路、アンプ等を有する液晶駆動回路（液晶駆動ＩＣ）が実装される。階調電位発生回路は、複数の階調電位を発生する。デコード回路は、入力される画像データに応じて、複数の階調電位のうちいずれかの階調電位を選択する。デコード回路によって選択された階調電位は、アンプによって電流増幅され、ソース配線を介して液晶パネルに供給される。

図２２は、従来の８ビットのソース側液晶駆動回路１の構成を示すブロック図である。図２２に示すように、ソース側液晶駆動回路１は、レシーバ＆シリアルパラレル変換回路２、シフトレジスタ回路３、ラッチ回路４、階調電位発生回路５、デコード回路６、アンプ７等を備えている。レシーバ＆シリアルパラレル変換回路２は、タイミングコントローラ（不図示）から送られてくるシリアルな画像データを受信し、当該画像データを１画素ごとのパラレルな階調データＤ００〜Ｄ０７に変換を行う。シフトレジスタ回路３は、入力されるクロック信号に基づいて、ラッチ回路４のデータ取り込み信号を生成し、ラッチ回路４に出力する。

ラッチ回路４は、シフトレジスタ回路３から入力されるデータ取り込み信号に応じて、出力数に対応したデジタル階調データを保持する。階調電位発生回路５は、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ２５５を生成し、デコード回路６に入力する。デコード回路６は、入力された階調電位ＶＴＡＤＡ０〜ＶＤＡＴＡ２５５の中から、ラッチ回路４から送られてくる階調データＤ００〜Ｄ０７に対応した階調電位を出力ごとに選択する。なお、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ２５５は、デコード回路６内の同一極性の出力同士で共有されている。

そして、デコード回路６によって、選択された各階調電位は、例えば、出力数が７２０の場合、出力ごとに備えられたアンプ７の入力端子ｔ１〜ｔ７２０に出力される。デコード回路６によって階調電位が選択された際、アンプ７の全出力は、ソース配線（ｏｕｔ１〜ｏｕｔ７２０）を充放電し、ソース配線を介して選択された電位を液晶表示パネルの各画素に供給する。

図２３に従来のデコード回路６の構成を示す。図２３に示すように、デコード回路６は、出力数に対応した７２０個のデコード単位回路６１を有する。階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ２５５は、７２０個のデコード単位回路６１で共有されている。各デコード単位回路６１は、階調データＤ００〜Ｄ０７がそれぞれ制御単位入力された直列形態の８個のスイッチ素子６２で構成することができる。直列形態の８個のスイッチ素子６２の一端に階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ２５５がそれぞれ供給され、他端には、共通接続されたアンプ７の入力端子に接続される。これらのスイッチ素子６２は、ラッチ回路５から送られてくる階調データＤ００〜Ｄ０７によってオン／オフが制御される。そして、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ２５５のうち８個のスイッチ素子６２が全てオンになっている階調電位がアンプ７の入力端子ｔ１〜ｔ７２０にそれぞれ出力される。なお、デコード回路６の構成は、図２３以外の構成でもかまわない。

近年、テレビ向けの液晶表示装置ではより多くの色数を表示したいという要望が増えてきている。そのため、液晶駆動回路の多ビット化の要求が年々高まってきており、１０ビットないしは１２ビットの液晶駆動回路が主流になりつつある。しかしながら、上述したデコード回路６は、１ビット増えるごとにスイッチ素子６２の数が２倍必要になり、回路面積も２倍になってしまう。液晶駆動回路のチップ面積のほとんどを占めているのがデコード回路６の部分であるため、ビット数を増やすと液晶駆動回路のチップ面積が極端に増えてしまう。例えば、１０ビットの液晶駆動回路では、８ビットの液晶駆動回路の４倍のチップ面積が必要になる。１２ビットの液晶駆動回路に至っては、８ビットの液晶駆動回路の実に１６倍の面積が必要になってしまう。そのため、液晶駆動回路のコストが増大し、実現性が低下することになる。また、同様に階調電位用の配線（階調線）の本数も１ビット増えるたびに２倍の数が必要になり、多ビットの場合配線が極端に増えチップ面積に影響を与える。

従って、単純な階調電位発生回路５とデコード回路６だけでは、多ビット液晶駆動回路を実現することはむずかしい。そこで、デコード回路６の面積および階調線本数を削減できる従来技術が提案されている（特許文献１）。図２４に、特許文献１に記載の従来のＤＡ変換回路１０を示す。図２４に示すＤＡ変換回路は、６ビットの液晶駆動回路の例である。ＤＡ変換回路１０は、電圧Ｖ１〜Ｖ１７を発生するラダー抵抗回路１１、デコード回路１２、アンプ１３、容量Ｃ１、Ｃ２、Ｃ３を備える容量分圧回路１４を備えている。容量Ｃ１、Ｃ２、Ｃ３の容量比は、１：２：１としている。

ここで、特許文献１に記載の従来のＤＡ変換回路１０の動作について説明する。まず、デコード回路１２が、ラダー抵抗回路１１で発生するＶ１〜Ｖ１７の電圧のうち、階調データの上位４ビットに対応した隣接の２つの電圧を選択する。例えば、上位４ビットの階調データが００００であった場合、Ｖ１とＶ２を選択する。また、上位４ビットの階調データが１１１１であった場合はＶ１６とＶ１７を選択する。そして、選択した２つの電圧の電位差を、階調データの下位２ビットに応じて容量Ｃ１、Ｃ２、Ｃ３の接続状態を変え、分圧することによってＤＡ変換を行っている。その分圧された電圧がアンプ１３によって電流増幅されソース配線に供給される。下位２ビットの階調データは容量分圧回路１４の容量Ｃ１、Ｃ２、Ｃ３で、上位４ビットの階調データはラダー抵抗回路１１とデコード回路１２によってＤＡ変換する構成になっている。

以上のような構成にすることで、デコード回路１２及び階調線本数を下位２ビット分削減できるため、液晶駆動回路のチップ面積を小さくすることができる。例えば、８ビット液晶駆動回路に従来技術を適用した場合、デコード回路の面積は６ビット相当となり、必要な階調線本数は６４本となる。また、１０ビット液晶駆動回路の場合は、デコード回路の面積は８ビット相当となり、必要な階調線本数は２５６本となる。
特開平１１−１０９９２８号公報

しかしながら、従来のＤＡ変換回路１０には以下のような欠点がある。すなわち、従来のＤＡ変換回路１０では、容量分圧回路１４を構成するための容量が３つ以上必要で、容量値に比を持たせる必要がある。全出力ピンで理想通りの容量比を実現するのは困難であるため、各出力ピン間で出力する電圧にばらつきが出てしまう。また、アンプ１３は各出力で異なったオフセット電圧を持つため、さらに出力する電圧にばらつきが発生する。さらに、容量が３つ以上必要であるため、容量の複雑な切り替えをする必要があり、スイッチ素子が多数必要になる。このため、スイッチ素子のフィードスルー（チャージ分割現象）で出力する電圧に誤差が生じてしまうという問題がある。このように、従来のＤＡ変換回路１０は、製造ばらつきの影響を受けやすく、精度の高いＤＡ変換回路を実現することができない。

また、下位２ビットの階調データのみを容量によってＤＡ変換しているので、ビット数が増えるとデコード回路の面積や階調線の本数が増えてしまい、チップの面積を大幅に削減することができない。例えば、１２ビット液晶駆動回路の場合は、デコード回路の面積は１０ビット相当、階調線本数は１０２４本必要となる。１４ビット液晶駆動回路の場合は、デコード回路の面積は１２ビット相当、階調線本数は４０９６本必要となってしまう。このように多ビット液晶駆動回路に従来技術を適用しても、面積を大幅に削減することができず、液晶駆動回路のコストが増大してしまう。

また、容量分圧回路１４でＤＡ変換する下位ビットのビット数を３ビットないしは４ビットに増やし、デコード回路の面積を削減することもできる。しかしながら、その場合、容量分圧回路１４の容量の数を増やす必要があるため、結局のところチップ面積を削減できず、製造ばらつきによる変換精度の問題も顕著化してくる。

本発明の一態様に係るＤＡ変換回路は、入力データの上位ビットに対応する複数のメイン電圧と、前記入力データの下位ビットに対応する複数のサブ電圧を生成する階調電位発生回路と、前記上位ビットに応じて、前記メイン電圧のうちの１つを選択する上位ビットデコード回路と、前記下位ビットに応じて、前記サブ電圧のうちの１つを選択する下位ビットデコード回路と、前記上位ビットデコード回路によって選択された第１メイン電圧と、前記下位ビットデコード回路によって選択された第１サブ電圧と、基準電圧とを加減算処理する加減算回路とを有するものである。このようにデコード回路を上位ビット用と下位ビット用に分けることで、デコード回路の面積を小さくすることができる。

本発明の一態様に係る駆動回路は、表示装置の複数の信号線に階調電圧を供給する駆動回路であって、上記に記載のＤＡ変換回路を備え、前記上位ビットデコード回路、前記下位ビットデコード回路及び前記加減算回路を前記複数の信号線に対応する数分備えるものである。デコード回路を上位ビット用と下位ビット用に分けることで、デコード回路の面積を削減することができ、駆動回路のチップ面積を小さくすることができる。

本発明の一態様に係る表示装置は、複数の画素と、前記複数の画素に階調電圧を伝送する複数の信号線とを有する表示パネルと、前記複数の信号線に接続され、前記複数の画素に階調電圧を出力する駆動回路とを備える表示装置であって、前記駆動回路は、上記に記載の駆動回路であるものである。これにより、駆動回路のチップ面積を小さくすることができるため、表示パネルの駆動回路を実装する領域の面積を削減することが可能となる。

本発明によれば、チップ面積を大きくすることなく、多階調の階調電圧を生成することが可能なＤＡ変換回路、駆動回路及び表示装置を提供することができる。

実施の形態１．
本発明の実施の形態１に係るＤＡ変換回路、駆動回路及び表示装置について図を参照して説明する。図１は、本実施の形態に係る表示装置の構成を示す図である。ここでは、表示装置の一例として、液晶表示装置１００について説明する。図２は、液晶表示装置１００において用いられるソース側液晶駆動回路１０４の構成を示す図である。ここでは、６ビットのソース側液晶駆動回路１０４を例として説明する。また、６ビットの階調データを、上位３ビットと下位３ビットに分けてＤＡ変換を行う。図３は、ソース側液晶駆動回路１０４に実装されたＤＡ変換回路の構成を示す図である。

図１に示すように、本実施の形態に係る液晶表示装置１００は、液晶表示パネル１０１、タイミングコントローラ１０２、ゲート側液晶駆動回路１０３、ソース側液晶駆動回路１０４を有している。液晶表示パネル１０１は、複数の画素から構成される表示領域を有する。液晶パネル１０１は、ＴＦＴ（Thin Film Transistor）が形成された素子基板とこれに対向配置される対向基板との間に液晶を挟持した構成を有している。素子基板上には、水平方向にゲート配線（走査線）ＧＬ、垂直方向にソース配線（信号線）ＳＬがそれぞれ形成されている。ゲート配線ＧＬとソース配線ＳＬの交差点付近には能動素子であるＴＦＴが設けられている。また、ゲート配線ＧＬとソース配線ＳＬとの間には、画素電極が形成されている。ＴＦＴのゲートがゲート配線ＧＬに、ソース電極がソース配線ＳＬに、ドレイン電極が画素電極に、それぞれ接続される。一方、対向基板上にはコモン電極ＣＯＭが形成されている。画素電極とコモン電極ＣＯＭとの間に画素容量が形成される。また、ＴＦＴのソース配線ＳＬに接続された電極と、ゲート配線ＧＬあるいはコモン電極ＣＯＭとの間には、補助容量が設けられている。

タイミングコントローラ１０２は、シリアルな画像データ及び表示に必要な各種の制御信号（ゲート制御信号、クロック等）を出力する。すなわち、タイミングコントローラ１０２は、ゲート側液晶駆動回路１０３、ソース側液晶駆動回路１０４のタイミングを制御する役割を果す。また、ソース側液晶駆動回路１０４は、タイミングコントローラ１０２から送られてくるデジタルの画像データをアナログの階調電圧に変換する。変換された、階調電圧は、ソース配線ＳＬを介して液晶表示パネル１０１の画素に書き込まれる。

ゲート側液晶駆動回路１０３は、書き込む画素の指定を行う。すなわち、ゲート側液晶駆動回路１０３から各ゲート配線ＧＬにはパルス状の走査信号が供給される。ゲート配線に供給された走査信号がオンレベルのとき、そのゲート配線に接続されているＴＦＴが全てターンオンされる。ソース側液晶駆動回路１０４からソース配線ＳＬに供給される階調電圧は、ターンオンされたＴＦＴを介して画素電極に供給される。その後、走査信号がオフレベルとなりＴＦＴがターンオフされると、供給された階調電圧が、次のフレームの走査信号が供給されるまでの間、液晶容量や補助容量などによって保持される。そして、各ゲート配線ＧＬに順次走査信号を供給することにより、全ての画素電極に所定の階調電圧が供給され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。

そして、画素電極の画素電圧とコモン電極の電圧との電圧差に応じて、画素電極−コモン電極間の液晶の配列が変化する。これによって、バックライト（不図示）から入射される光の透過量を制御する。液晶パネル１０１の各画素は、透過する光量に応じた色の濃淡とＲＧＢいずれかの色表示によりさまざまな色合いの表示を行う。

ここで、図２及び図３を参照して、本実施の形態に係るソース側液晶駆動回路１０４の構成について説明する。図２に示すように、本実施の形態に係るソース側液晶駆動回路１０４は、レシーバ＆シリアルパラレル変換回路１０５、シフトレジスタ回路１０６、ラッチ回路１０７、階調電位発生回路１０８、ＤＡ変換回路１０９、出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０を有している。また、図３に示すように、本実施の形態に係るＤＡ変換回路１０９は、上位３ビットデコーダ１１０、下位３ビットデコーダ１１１、加減算回路１１２を有している。上位３ビットデコーダ１１０、下位３ビットデコーダ１１１には階調電位発生回路１０８から発生されるＶａ０〜Ｖａ７、Ｖｂ０〜Ｖｂ７の電圧がそれぞれ入力される。また、加減算回路１１２は、アンプ回路１１３、第１キャパシタＣ１、第２キャパシタＣ２、５つのスイッチ素子ＳＷ１〜ＳＷ５を備えている。

レシーバ＆シリアルパラレル変換回路１０５は、タイミングコントローラ１０２から送られてくるシリアルの画像データを受信し、当該画像データを１画素ごとのパラレルなデジタルの階調データＤ００〜Ｄ０７に変換を行う。シフトレジスタ回路１０６は、タイミングコントローラ１０２から入力されるクロック信号に基づいて、ラッチ回路１０７のデータ取り込み信号を生成し、ラッチ回路１０７に出力する。ラッチ回路１０７は、シフトレジスタ回路１０６から入力されるデータ取り込み信号に応じて、出力数に対応した階調データを保持する。

階調電位発生回路１０８は、入力される階調データの上位ビットに対応する複数のメイン電圧、下位ビットに対応する複数のサブ電圧を生成する。本実施の形態においては、階調電位発生回路１０８は、６ビットのデジタルな階調データの上位３ビットに対応するメイン電圧Ｖａ０〜Ｖａ７、及び、下位３ビットに対応するサブ電圧Ｖｂ０〜Ｖｂ７を発生する。階調電位発生回路１０８は、発生したメイン電圧Ｖａ０〜Ｖａ７を上位ビット３ビットデコーダ１１０に供給し、サブ電圧Ｖｂ０〜Ｖｂ７を下位３ビットデコーダ１１１に供給する。

ＤＡ変換回路１０９は、入力されるメイン電圧、サブ電圧及び基準電圧を加減算処理することにより、ラッチ回路１０７から送られてくる階調データに対応する階調電圧を出力する。具体的には、ＤＡ変換回路１０９に設けられた上位３ビットデコーダ１１０は、ラッチ回路１０７から入力される階調データの上位３ビットに応じて、入力される複数のメイン電圧Ｖａ０〜Ｖａ７のうち１つを選択し、加減算回路１１２に供給する。また、下位３ビットデコーダ１１１は、ラッチ回路１０７から入力される階調データの下位３ビットに応じて、入力される複数のサブ電圧Ｖｂ０〜Ｖｂ７のうち１つを選択し、加減算回路１１２に供給する。

加減算回路１１２は、上位３ビットデコーダ１１０で選択されたメイン電圧と、下位３ビットデコーダで選択されたサブ電圧と、さらに基準電圧Ｖｒｅｆを加減算して出力する。出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０は、タイミングコントローラ１０２から入力される制御信号によって、所定の期間、加減算回路１１２の出力とソース側液晶駆動回路１０４の出力端子ＯＵＴ１〜ＯＵＴ７２０を切り離す。出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオンとなっている期間に、階調データに基づいて生成された階調電圧が、ソース配線ＳＬを介して液晶表示パネル１０１の各画素に供給される。

図３に示すように、加算減算回路１１２には、アンプ回路１１３が設けられている。アンプ回路１１３の非反転入力端子には、基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、メイン電圧の中間電圧Ｖａ４と等しい電圧とされる。また、加算減算回路１１２には、容量値が等しい、２つのキャパシタＣ１、Ｃ２が設けられている。第１キャパシタＣ１の一端には、上位３ビットデコーダ１１０が接続され、他端にはアンプ回路１１３の反転入力端子が接続される。また、第２キャパシタＣ２の一端には、下位３ビットデコーダ１１１が接続され、他端にはアンプ回路１１３の反転入力端子が接続される。

アンプ回路１１３の出力端子と、反転入力端子との間にはスイッチ素子ＳＷ１が接続されている。スイッチ素子ＳＷ１がオン状態となることにより、アンプ回路１１３はボルテージフォロア接続される。上位３ビットデコーダ１１０と第１キャパシタＣ１との間には、スイッチ素子ＳＷ２が設けられ、下位３ビットデコーダ１１１と第２キャパシタＣ２との間にはスイッチ素子ＳＷ４が設けられている。さらに、第１キャパシタＣ１とアンプ回路１１３の出力端子との間には、スイッチ素子ＳＷ３が設けられている。第２キャパシタＣ２と基準電圧Ｖｒｅｆとの間には、スイッチ素子ＳＷ５が設けられている。

ここで、図４〜図９を参照して、本実施の形態に係る６ビットのソース側液晶駆動回路１０４の動作について説明する。図４は、本実施の形態に係るソース側液晶駆動回路１０４の出力スイッチ素子ＳＷｏｕｔ０〜ＳＷｏｕｔ７２０に供給される制御信号を示すタイミングチャートである。図４に示すように、本実施の形態に係るソース側液晶駆動回路１０４では、ＤＡ変換を行うのに、サンプル期間とホールド期間の２つの期間を要する。サンプル期間中においては、制御信号の立ち上がりに同期して、出力スイッチ素子ＳＷｏｕｔ０〜ＳＷｏｕｔ７２０はオフとなる。一方、ホール期間中においては、制御信号の立ち下がりに同期して、出力スイッチ素子ＳＷｏｕｔ０〜ＳＷｏｕｔ７２０はオンとなる。

図５は、階調電位発生回路１０８で発生する上位３ビットの階調データに対応する８個のメイン電圧Ｖａ０〜Ｖａ７、及び下位３ビットの階調データに対応する８個のサブ電圧Ｖｂ０〜Ｖｂ７を示す図である。図６は上位３ビットの階調データの値に応じてそれぞれ選択されるメイン電圧を示しており、図７は下位３ビットの階調データの値に応じてそれぞれ選択されるサブ電圧を示している。

また、図８は、サンプル期間中の加減算回路１１２に設けられたスイッチ素子ＳＷ１〜ＳＷ５の状態を示している。図９は、ホールド期間中の加減算回路１１２に設けられたスイッチ素子ＳＷ１〜ＳＷ５の状態を示している。

ここでは、６ビットの２進数データ（１１０１００）の階調データをＤＡ変換する例について説明する。なお、（１１０１００）２の階調データは、理想的には、１４．８Ｖの階調電圧に変換されるものである。上述のとおり、６ビットの階調データは、上位３ビットと下位３ビットとに分けられる。また、アンプ回路１１３の非反転入力端子に入力される基準電圧Ｖｒｅｆは、メイン電圧の中間電圧Ｖａ４（１２．３Ｖ）と等しい。

図４に示すように、サンプル期間では制御信号が立ち上がると、出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオフとなる。このとき、図８に示すように、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ４がオンとなり、ＳＷ３、ＳＷ５がオフとなる。これにより、アンプ回路１１３はボルテージフォロアを形成し、非反転入力端子に入力された基準電圧Ｖｒｅｆ（１２．３Ｖ）が出力される。よって、第１キャパシタＣ１と、第２キャパシタＣ２の一端は基準電圧Ｖｒｅｆと同電位（１２．３Ｖ）となる。

また、階調データの上位３ビットは、（１１０）であるので、第１キャパシタＣ１の他端には、上位３ビットデコーダ１１０によって選択されたＶａ６（１４．３Ｖ）が与えられる（図６参照）。階調データの下位３ビットは、（１００）であるので、第２キャパシタＣ２の他端には、下位３ビットデコーダによって選択されたＶｂ４（１２．８Ｖ）が与えられる（図７参照）。従って、キャパシタＣ１、Ｃ２には、それぞれ式（１）、式（２）で示される電荷が蓄積される。
Ｑ１＝（Ｖａ６−Ｖｒｅｆ）Ｃ１
＝（１４．３−１２．３）Ｃ１＝２．０Ｃ１・・・（１）
Ｑ２＝（Ｖｂ４−Ｖｒｅｆ）Ｃ２
＝（１２．８−１２．３）Ｃ２＝０．５Ｃ２・・・（２）

そして、ホールド期間で制御信号が立ち下がると、出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオンとなる。このとき、図９に示すように、ＳＷ３、ＳＷ５がオンとなり、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ４がオフとなる。これにより、第２キャパシタＣ２の他端には、基準電圧Ｖｒｅｆ（１２．３Ｖ）が与えられる。このため、第２キャパシタＣ２の端子間電圧は０Ｖとなり、第２キャパシタＣ２に蓄積される電荷Ｑ２は０となる。また、電荷保存則により、サンプル期間中に第２キャパシタＣ２に蓄積されていた電荷は、第１キャパシタＣ１側に移動する。従って、キャパシタＣ１、Ｃ２には、それぞれ式（３）、式（４）で示される電荷が蓄積される。
Ｑ１＝（Ｖａ６−Ｖｒｅｆ）Ｃ１＋（Ｖｂ４−Ｖｒｅｆ）Ｃ２
＝２．０Ｃ１＋０．５Ｃ２・・・（３）
Ｑ２＝（Ｖｒｅｆ−Ｖｒｅｆ）Ｃ２＝（１２．３−１２．３）Ｃ２＝０・・・（４）

ここで、製造ばらつきが全くなく、第１キャパシタＣ１の容量と第２キャパシタＣ２の容量が等しい（Ｃ１＝Ｃ２）と仮定すると、式（３）は、以下の式（５）で表すことができる。
Ｑ１＝（Ｖａ６−Ｖｒｅｆ）Ｃ１＋（Ｖｂ４−Ｖｒｅｆ）Ｃ１
＝（２．０＋０．５）Ｃ１＝２．５Ｃ１・・・（５）

よって、第１キャパシタＣ１の端子間電圧Ｖ１は、Ｖ＝Ｑ／Ｃより、
Ｖ１＝Ｖａ６＋Ｖｂ４−２Ｖｒｅｆ＝２．５・・・（６）
となる。よって、アンプ回路１１３の出力Ｖｏｕｔは、以下の式で示される。
Ｖｏｕｔ＝Ｖ１＋Ｖｒｅｆ
＝Ｖａ６＋Ｖｂ４−Ｖｒｅｆ
＝１４．３＋１２．８−１２．３＝１４．８・・・（７）
このように、本発明によれば、階調データ（１１０１００）が、理想通り１４．８Ｖの階調電圧にＤＡ変換されていることがわかる。

上記では、アンプ回路１１３にオフセット電圧がない場合について説明を行ったが、本発明に係るＤＡ変換回路は、アンプ回路１１３にオフセット電圧がある場合においても、通常の動作で自動的にアンプ回路１１３のオフセット電圧をキャンセルすることができる。すなわち、サンプル期間において、キャパシタＣ１、Ｃ２によってアンプ回路１１３のオフセット電圧をモニタリングし、ホールド期間にてそれを保持し、キャンセルして出力する。以下、アンプ回路１１３にオフセット電圧がある場合について図１０、図１１を参照して説明する。図１０は、サンプル期間中の加減算回路１１２に設けられたスイッチ素子ＳＷ１〜ＳＷ５の状態を示している。図１１は、ホールド期間中の加減算回路１１２に設けられたスイッチ素子ＳＷ１〜ＳＷ５の状態を示している。アンプ回路１１３のオフセット電圧をＶｏｆｆとする。なお、スイッチ素子ＳＷ１〜ＳＷ５及び出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０のオンオフ動作については、上記の例と同一である。

図４に示すように、制御信号が立ち上がりサンプル期間となると、出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオフとなる。このとき、図１０に示すように、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ４がオンとなり、ＳＷ３、ＳＷ５がオフとなる。アンプ回路１１３にオフセット電圧がある場合、サンプル期間中には、アンプ回路１１３の出力端子から基準電圧Ｖｒｅｆ＋Ｖｏｆｆ（１２．３＋ＶｏｆｆＶ）が出力される。よって、第１キャパシタＣ１と、第２キャパシタＣ２の一端は基準電圧Ｖｒｅｆ＋Ｖｏｆｆと同電位（１２．３＋ＶｏｆｆＶ）となる。

また、階調データの上位３ビットは、（１１０）であるので、第１キャパシタＣ１の他端には、上位３ビットデコーダ１１０によって選択されたＶａ６（１４．３Ｖ）が与えられる（図６参照）。階調データの下位３ビットは、（１００）であるので、第２キャパシタＣ２の他端には、下位３ビットデコーダによって選択されたＶｂ４（１２．８Ｖ）が与えられる（図７参照）。従って、キャパシタＣ１、Ｃ２には、それぞれ式（８）、式（９）で示される電荷が蓄積される。
Ｑ１＝｛Ｖａ６−（Ｖｒｅｆ＋Ｖｏｆｆ）｝Ｃ１
＝（１４．３−１２．３−Ｖｏｆｆ）Ｃ１＝（２．０−Ｖｏｆｆ）Ｃ１・・・（８）
Ｑ２＝｛Ｖｂ４−（Ｖｒｅｆ＋Ｖｏｆｆ）｝Ｃ２
＝（１２．８−１２．３−Ｖｏｆｆ）Ｃ２＝（０．５−Ｖｏｆｆ）Ｃ２・・・（９）

そして、制御信号が立ち下がり、ホールド期間となると、出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオンとなる。このとき、図１１に示すように、ＳＷ３、ＳＷ５がオンとなり、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ４がオフとなる。これにより、第２キャパシタＣ２の他端には、基準電圧Ｖｒｅｆ（１２．３Ｖ）が与えられる。このため、第２キャパシタＣ２の端子間電圧は−Ｖｏｆｆとなり、第２キャパシタＣ２に蓄積される電荷Ｑ２は−ＶｏｆｆＣ２となる。また、電荷保存則により、サンプル期間中に第２キャパシタＣ２に蓄積されていた残りの電荷は、第１キャパシタＣ１側に移動する。従って、キャパシタＣ１、Ｃ２には、それぞれ式（１０）、式（１１）で示される電荷が蓄積される。
Ｑ１＝｛（Ｖａ６−（Ｖｒｅｆ＋Ｖｏｆｆ））Ｃ１＋（Ｖｂ４−Ｖｒｅｆ）Ｃ２
＝（２．０−Ｖｏｆｆ）Ｃ１＋０．５Ｃ２・・・（１０）
Ｑ２＝｛（Ｖｒｅｆ−（Ｖｒｅｆ＋Ｖｏｆｆ））Ｃ２
＝（１２．３−１２．３−Ｖｏｆｆ）Ｃ２＝−ＶｏｆｆＣ２・・・（１１）

ここで、製造ばらつきが全くなく、第１キャパシタＣ１の容量と第２キャパシタＣ２の容量が等しい（Ｃ１＝Ｃ２）と仮定すると、式（１０）は、以下の式（１２）で表すことができる。
Ｑ１＝（Ｖａ６＋Ｖｂ４−２Ｖｒｅｆ−Ｖｏｆｆ）Ｃ１
＝（２．０＋０．５−Ｖｏｆｆ）Ｃ１＝（２．５−Ｖｏｆｆ）Ｃ１・・・（１２）

よって、第１キャパシタＣ１の端子間電圧Ｖ１は、Ｖ＝Ｑ／Ｃより、
Ｖ１＝Ｖａ６＋Ｖｂ４−２Ｖｒｅｆ−Ｖｏｆｆ＝２．５−Ｖｏｆｆ・・・（１３）
となる。よって、アンプ回路１１３の出力Ｖｏｕｔは、以下の式で示される。
Ｖｏｕｔ＝Ｖ１＋Ｖｒｅｆ＋Ｖｏｆｆ
＝Ｖａ６＋Ｖｂ４−Ｖｒｅｆ
＝１４．３＋１２．８−１２．３＝１４．８・・・（１４）
このように、本発明によれば、アンプ回路１１３のオフセット電圧Ｖｏｆｆが完全にキャンセルされていることがわかる。また、階調データ（１１０１００）が、理想通り１４．８Ｖの階調電圧にＤＡ変換される。

以上のような動作により、上位３ビットに対応するメイン電圧と、下位３ビットに対応するサブ電圧を、加減算回路１１２によって加減算することにより、図１２に示すような６４の電圧が得られる。すなわち、本発明では、上位ｍビットに対応するメイン電圧と下位ｋビットに対応するサブ電圧を、加減算手段によって加減算することで、２^{（ｍ＋ｋ）}の電圧が得られる。

また、図１３に、ビット数に対するデコード回路の面積及び階調線の本数を示す。このように、デコード回路を上位ビット用と下位ビット用に分けることで、デコード回路の面積を小さくすることができる。また、必要な階調線の本数を削減することができる。例えば、上位ビット数と下位ビット数を等しくする（ｍ＝ｋ）と、１２ビットの液晶駆動回路の場合、デコード回路の面積は７ビット相当（６ビットのデコーダが２つ）となり、必要な階調線の本数は１２８本となる。従って、１２ビットの場合は、従来技術と比較するとデコード回路の面積を１／１２（通常の上位・下位ビットに分割しない場合の１／３２）にすることができる。また、必要な階調線の本数を従来技術の１／８（通常の１／３２）にすることができる。

また、１４ビットの液晶駆動回路の場合、デコード回路の面積は８ビット相当（７ビットのデコーダが２つ）となり、必要な階調線の本数は２５６本となる。従って、１４ビットの場合は、従来技術と比較するとデコード回路の面積を１／２４（通常の上位・下位ビットに分割しない場合の１／６４）にすることができる。また、必要な階調線の本数を従来技術の１／１６（通常の１／６４）にすることができる。以上から、多ビットの場合でも、チップ面積を大幅に削減することができ、駆動回路のコストを下げることができる。

また、本発明においては、容量値が等しい２つのキャパシタを設ければよく、容量値に比を持たせる必要がない。このため、容量値に比を持たせる必要がある従来技術を比較して、キャパシタ間の相対精度が保ちやすく、出力する電圧に誤差が生じにくい。さらに、キャパシタにアンプ回路１１３のオフセット電圧Ｖｏｆｆを記憶させることができる。このため、アンプ回路１１３から出力する電圧から記憶したオフセット電圧Ｖｏｆｆを減算することで、アンプ回路１１３のオフセット電圧を実効的にキャンセルすることができる。以上から、製造ばらつきの影響を受けない、精度の高いＤＡ変換回路を実現することができる。

実施の形態２．
本発明の実施の形態２に係るＤＡ変換回路について、図１４を参照して説明する。図１４は、本実施の形態に係るＤＡ変換回路の構成を示す図である。本実施の形態に係るＤＡ変換回路は、実施の形態１にかかるＤＡ変換回路に６つのスイッチ素子ＳＷ６〜ＳＷ１１を追加した構成を有する。スイッチ素子ＳＷ６〜ＳＷ１１は、第１キャパシタＣ１と第２キャパシタＣ２とを所定の周期ごとに交互に切替えるための切替部である。

図１４に示すように、上位３ビットデコーダ１１０とスイッチ素子ＳＷ２との間にはスイッチ素子ＳＷ１１が接続されている。そして、下位３ビットデコーダ１１１とスイッチ素子ＳＷ２との間には、スイッチ素子ＳＷ１０が接続されている。下位３ビットデコーダ１１１とスイッチ素子ＳＷ４との間にはスイッチ素子ＳＷ８が接続されている。素子、上位３ビットデコーダ１１０とスイッチ素子ＳＷ４の間には、スイッチ素子ＳＷ９が接続されている。

スイッチ素子ＳＷ１１は上位３ビットデコーダ１１０と第１キャパシタＣ１との接続状態を制御し、スイッチ素子ＳＷ８は下位３ビットデコーダ１１１と第２キャパシタＣ２との接続を制御する。一方、スイッチ素子ＳＷ９は上位３ビットデコーダ１１０と第２キャパシタＣ２との接続状態を制御し、スイッチ素子ＳＷ１０は下位３ビットデコーダ１１１と第１キャパシタＣ１との接続状態を制御する。

本実施の形態に係るＤＡ変換回路においては、スイッチ素子ＳＷ８〜ＳＷ１１のオンオフを制御することによって、上位３ビットデコーダ１１０と第１キャパシタＣ１とを接続し、下位３ビットデコーダ１１１と第２キャパシタＣ２とを接続する第１接続状態と、上位３ビットデコーダ１１１と第２キャパシタＣ２とを接続し、下位３ビットデコーダ１１１を第１キャパシタＣ１とを接続する第２接続状態とを交互に繰り返す。

実施の形態１と同様に、アンプ回路１１３の出力端子と、反転入力端子との間にはスイッチ素子ＳＷ１が接続されている。スイッチ素子ＳＷ１がオン状態となることにより、アンプ回路１１３はボルテージフォロア接続される。上位３ビットデコーダ１１０と第１キャパシタＣ１との間には、スイッチ素子ＳＷ２が設けられ、下位３ビットデコーダ１１１と第２キャパシタＣ２との間にはスイッチ素子ＳＷ４が設けられている。さらに、第１キャパシタＣ１とアンプ回路１１３の出力端子との間には、スイッチ素子ＳＷ３が設けられている。第２キャパシタＣ２と基準電圧Ｖｒｅｆとの間には、スイッチ素子ＳＷ５が設けられている。

また、図１４に示すように、アンプ回路１１３の出力端子と第２キャパシタＣ２との間には、スイッチ素子ＳＷ６が設けられている。また、第２キャパシタＣ２と基準電圧Ｖｒｅｆとの間には、スイッチ素子ＳＷ７が設けられている。

ここで、図１５〜図１９を参照して実施の形態２に係るＤＡ変換回路の動作について説明する。図１５は、本実施の形態に係るＤＡ変換回路の動作を説明するためのタイミングチャートである。接続状態１におけるサンプル期間のスイッチ素子ＳＷ１〜ＳＷ１１の状態が図１６に示され、ホールド期間の状態が図１７に示される。また、接続状態２におけるサンプル期間のスイッチ素子ＳＷ１〜ＳＷ１１の状態が図１８に示され、ホールド期間の状態が図１９に示される。

本実施の形態に係るＤＡ変換回路は、接続状態１と接続状態２を所定の周期ごとに交互に置き換える。図１６及び図１７に示すように、接続状態１においては、スイッチ素子ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０は常にオフ、スイッチ素子ＳＷ８、ＳＷ１１は常にオンである。すなわち、接続状態１では、実施の形態１と同様に、スイッチ素子ＳＷ２がオンとなることにより第１キャパシタＣ１が上位３ビットデコーダ１１０に接続される。また、スイッチ素子ＳＷ４がオンとなることにより第２キャパシタＣ２が下位３ビットデコーダ１１１に接続される。図１８及び図１９に示すように、接続状態２においては、スイッチ素子ＳＷ３、ＳＷ５、ＳＷ８、ＳＷ１１は常にオフ、スイッチ素子ＳＷ９、ＳＷ１０は常にオンである。すなわち、接続状態２では、実施の形態１とは異なり、スイッチ素子ＳＷ２がオンとなることにより第１キャパシタＣ１が下位３ビットデコーダ１１１に接続される。また、スイッチ素子ＳＷ４がオンとなることにより第２キャパシタＣ２が上位３ビットデコーダ１１０に接続される。

製造ばらつきにより、第１キャパシタＣ１に対して第２キャパシタＣ２の容量値がΔＣ分大きい場合、すなわち、Ｃ２＝Ｃ１＋ΔＣの場合について説明する。なお、実施の形態１と同様に、６ビットの２進数データ（１１０１００）の階調データをＤＡ変換する例について説明する。接続状態１におけるスイッチ素子ＳＷ１〜ＳＷ５の動作は、実施の形態１と同様であるため、説明を省略する。

接続状態１において、ホールド期間に第１キャパシタＣ１に蓄積される電荷は、上記の式（３）から以下のように表される。
Ｑ１＝２．０Ｃ１＋０．５Ｃ２
＝２．０Ｃ１＋０．２（Ｃ１＋ΔＣ）
＝２．５Ｃ１＋０．５ΔＣ ・・・（１５）
従って、第１キャパシタＣ１の端子間の電圧は、
Ｖ１＝Ｑ１／Ｃ１＝２．５＋０．５ΔＣ／Ｃ１・・・（１６）
となる。

この場合、理想状態と比較すると、０．５ΔＣ／Ｃ１が誤差電圧となる。例えば、キャパシタの容量値が１０％ばらついたとすると、誤差電圧は５０ｍＶと大きなものになってしまう。この誤差が、出力間、チップ間、ウエハ間でばらつくため、液晶表示パネル１０１の表示時に色むらとして視認されてしまう場合がある。これを補償するために、所定の周期ごとに接続状態１と接続状態２とを交互に置き換え、誤差を時間的に平均化し、誤差の実効値を小さくする。

上述のとおり、接続状態２においては、スイッチ素子ＳＷ３、ＳＷ５、ＳＷ８、ＳＷ１１は常にオフ、スイッチ素子ＳＷ９、ＳＷ１０は常にオンである。図１５に示すように接続状態２のサンプル期間で制御信号がたちあがると、図１８に示すように、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ４がオンとなり、ＳＷ６、ＳＷ７がオフとなる。これにより、アンプ回路１１３はボルテージフォロアを形成し、非反転入力端子に入力された基準電圧Ｖｒｅｆ（１２．３Ｖ）が出力される。よって、第１キャパシタＣ１と、第２キャパシタＣ２の一端は基準電圧Ｖｒｅｆと同電位（１２．３Ｖ）となる。

また、階調データの上位３ビットは、（１１０）であるので、第２キャパシタＣ２の他端には、上位３ビットデコーダ１１０によって選択されたＶａ６（１４．３Ｖ）が与えられる（図６参照）。階調データの下位３ビットは、（１００）であるので、第１キャパシタＣ１の他端には、下位３ビットデコーダによって選択されたＶｂ４（１２．８Ｖ）が与えられる（図７参照）。従って、キャパシタＣ１、Ｃ２には、それぞれ式（１７）、式（１８）で示される電荷が蓄積される。
Ｑ１＝（１２．８−１２．３）Ｃ１＝０．５Ｃ１・・・（１７）
Ｑ２＝（１４．３−１２．３）Ｃ２＝２．０Ｃ２・・・（１８）

そして、ホールド期間で制御信号が立ち下がると、出力スイッチ素子ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオンとなる。このとき、図１９に示すように、ＳＷ６、ＳＷ７がオンとなり、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ４がオフとなる。これにより、第１キャパシタＣ１の他端には、基準電圧Ｖｒｅｆ（１２．３Ｖ）が与えられる。このため、第１キャパシタＣ１の端子間電圧は０Ｖとなり、第１キャパシタＣ１に蓄積される電荷Ｑ１は０となる。また、電荷保存則により、サンプル期間中に第１キャパシタＣ１に蓄積されていた電荷は、第２キャパシタＣ２側に移動する。従って、キャパシタＣ１、Ｃ２には、それぞれ式（１９）、式（２０）で示される電荷が蓄積される。
Ｑ１＝（１２．３−１２．３）Ｃ１＝０・・・（１９）
Ｑ２＝２．０Ｃ２＋０．５Ｃ１・・・（２０）

ここで、式（２０）に、Ｃ１＝Ｃ２−ΔＣを代入すると、
Ｑ２＝２．０Ｃ２＋０．５（Ｃ２−ΔＣ）
＝２．５Ｃ２−０．５ΔＣ ・・・（２１）
となる。よって、第２キャパシタＣ２の端子間電圧は、
Ｖ２＝Ｑ２／Ｃ２＝２．５−０．５ΔＣ／Ｃ２・・・（２２）
となり、理想状態と比べ−０．５ΔＣ／Ｃ２が誤差電圧となる。

ここで、接続状態１と接続状態２とを所定の周期ごとに交互に繰り返し、時間的に平均化すると、出力電圧の誤差Ｖｅｒｒｏｒは、式（１６）と式（２２）から、
Ｖｅｒｒｏｒ＝１／２（０．５ΔＣ／Ｃ１−０．５ΔＣ／Ｃ２）
＝ΔＣ／２（１／Ｃ１−１／Ｃ２）０．５ ・・・（２３）
となる。

例えば、キャパシタの容量値が１０％ばらついたとすると、式（２３）から誤差電圧は１．９ｍＶとなる。したがって、本実施の形態に係るＤＡ変換回路によれば、接続状態１のみの場合の誤差電圧５０ｍＶに比べ誤差を大幅に削減できていることが分かる。以上のように、実施の形態２に係るＤＡ変換回路では、接続状態１と接続状態２を所定周期毎に交互に繰り返して、誤差を時間的に平均化し、誤差の実効値を小さくすることができる。このため、第１キャパシタＣ１と第２キャパシタＣ２の容量値にばらつきがあった場合でも、出力電圧の誤差を補償し、パネル表示時の色ムラを抑制できる。

実施の形態３．
実施の形態３に係るＤＡ変換回路について、図２０及び図２１を参照して説明する。図２０は、本実施の形態に係るＤＡ変換回路の構成を示す図である。図２１は、本実施の形態に係るＤＡ変換回路の動作を説明するためのタイミングチャートである。本実施の形態では、実施の形態１に階調電位発生回路１０８の活性／不活性を切替えるスイッチ素子ＳＷ１２、ＳＷ１３を追加した構成になっている。スイッチ素子ＳＷ１２、ＳＷ１３は、階調電位発生回路１０８の活性状態／不活性状態を制御する活性状態制御部となる。なお、スイッチ素子ＳＷ１〜ＳＷ５の動作については、実施の形態１と同様であるため、説明を省略する。

図２１に示すように、サンプル期間においては、スイッチ素子ＳＷ１２、ＳＷ１３をオンとすることにより、階調電位発生回路１０８が活性状態となる。また、ホールド期間においては、階調電位を発生する必要がないので、スイッチ素子ＳＷ１２、ＳＷ１３をオフとすることにより、階調電位発生回路１０８が不活性状態となる。これにより、階調電位発生回路１０８の余分な消費電力を削減することができ、低消費電力化を実現することができる。

以上説明したように、多ビットの場合でもチップ面積を大幅に削減することができ、コストを下げることができる。また、製造ばらつきの影響を受けない、精度の高いＤＡ変換回路を実現することができる。さらに、第１キャパシタＣ１と第２キャパシタＣ２の容量値にばらつきがあった場合でも、第１キャパシタＣ１と第２キャパシタＣ２とを交互に入れ替えることによって、出力電圧の誤差を補償し、パネル表示時の色ムラを抑制できる。階調電位発生回路の活性／不活性を切替えることにより、低消費電力化を図ることも可能である。

実施の形態４．
本発明の実施の形態４に係るＤＡ変換回路について、図２５、２６を参照して説明する。図２５は、本実施の形態に係るＤＡ変換回路の構成を示す図である。図２６は、本実施の形態に係るＤＡ変換回路の動作を説明するためのタイミングチャートである。上述の実施の形態で説明したＤＡ変換回路では、上位３ビットデコーダ１１０に入力される上位３ビットの階調データ、及び下位３ビットデコーダ１１１に入力される下位３ビットの階調データの電圧レベルを変換する６ビット分のレベルシフト回路が必要である。このように、上述のＤＡ変換回路では、全ビット分のレベルシフト回路が必要であるため、レベルシフト回路部の面積が削減できない。そこで、本実施の形態では、レベルシフト動作を時分割にし、切り替え手段を設けることにより、必要となるレベルシフト回路の数を減らして更なるチップ面積の削減を図る。

図２５に示すように、本実施の形態に係るＤＡ変換回路１０９は、図３に示すＤＡ変換回路に３ビットレベルシフタ１１４と、２つのスイッチ素子ＳＷ６、ＳＷ７を追加した構成を有する。具体的には、本実施の形態に係るＤＡ変換回路１０９は、上位３ビットデコーダ１１０、下位３ビットデコーダ１１１、加減算回路１１２、３ビットレベルシフト回路１１４、２つのスイッチ素子ＳＷ６、ＳＷ７を有している。上位３ビットデコーダ１１０には、階調電位発生回路１０８から発生されるＶａ０〜Ｖａ７の電圧が入力される。また、下位３ビットデコーダ１１１には、階調電位発生回路１０８から発生されるＶｂ０〜Ｖｂ７の電圧が入力される。また、加減算回路１１２は、アンプ回路１１３、第１キャパシタＣ１、第２キャパシタＣ２、５つのスイッチ素子ＳＷ１〜ＳＷ５を備えている。

３ビットレベルシフト回路１１４は、上位３ビットデコーダ１１０に入力される上位３ビット分の階調データ、及び下位３ビットデコーダ１１１に入力される下位３ビット分の階調データのレベルを時分割で変換する。３ビットレベルシフタ１１４でレベル変換された上位３ビット分の階調データは、上位３ビットデコーダ１１０に入力される。また、３ビットレベルシフタ１１４でレベル変換された下位３ビット分の階調データは、下位３ビットデコーダ１１１に入力される。２つのスイッチ素子ＳＷ６、ＳＷ７は、３ビットレベルシフト回路１１４から出力を、所定の周期ごとに上位３ビットデコーダ１１０、又は、下位３ビットデコーダ１１１に切替える切替手段である。

図２６に示すように、本実施の形態では、３つの期間（期間（１）、期間（２）、期間（３））を経てＤＡ変換を行う。
期間（１）での動作
期間（１）においては、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６をオンし、スイッチ素子ＳＷ３、ＳＷ４、ＳＷ７をオフにする。これにより、アンプ回路１１３は、ボルテージフォロアを形成し、非反転入力端子の電圧１２．３Ｖが出力される。よって、第１キャパシタＣ１および第２キャパシタＣ２の一端は、１２．３Ｖ＋Ｖｏｆｆ（Ｖｏｆｆ：アンプ回路１１３のオフセット電圧）となる。

また、このとき、３ビットレベルシフト回路１１４は、上位３ビットの階調データをレベル変換する。スイッチ素子ＳＷ６がオンとなっているため、レベル変換された上位３ビットの階調データが上位３ビットデコーダ１１０に与えられる。上位３ビットデコーダ１１０は、上位３ビットに対応した大まかなメイン電圧（ここでは、１４．３Ｖとする）を選択する。従って、第１キャパシタＣ１の他端には、１４．３Ｖが与えられる。

このとき、第１キャパシタＣ１、第２キャパシタＣ２には、それぞれ以下の式（２４）、（２５）で示される電荷が蓄積される。
Ｑ１＝（１４．３−１２．３−Ｖｏｆｆ）Ｃ１＝（２．０−Ｖｏｆｆ）Ｃ１
・・・（２４）
Ｑ２＝（１２．３−１２．３−Ｖｏｆｆ）Ｃ２＝（−Ｖｏｆｆ）Ｃ２・・（２５）

期間（２）での動作
期間（２）においては、スイッチ素子ＳＷ３、ＳＷ４、ＳＷ７をオンし、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６をオフにする。これにより、アンプ回路１１３は、の出力Ｖａｍｐｏｕｔは、以下の式（２６）で表される。
Ｖａｍｐｏｕｔ＝１２．３＋Ｖｏｆｆ＋（２．０−Ｖｏｆｆ）＝１４．３・・・（２６）

また、このとき、３ビットレベルシフト回路１１４は、下位３ビットの階調データをレベル変換する。スイッチ素子ＳＷ７がオンとなっているため、レベル変換された下位３ビット信号が下位３ビットデコーダ１１１に与えられる。下位３ビットデコーダ１１１は、下位３ビットに対応した細かなサブ電圧（ここでは、１２．８Ｖとする）を選択する。従って、第２キャパシタＣ２の他端には、１２．８Ｖが与えられる。このとき、第２キャパシタＣ２には式（２７）で示される電荷が蓄積される。
Ｑ２＝（１２．８−１２．３−Ｖｏｆｆ）Ｃ２＝（−Ｖｏｆｆ）Ｃ２・・・（２７）

期間（３）での動作
期間（３）では、スイッチ素子ＳＷ３、ＳＷ５、ＳＷ７をオンし、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ６をオフにする。これにより、第２キャパシタＣ２の他端には、１２．３Ｖが与えられ、第２キャパシタＣ２の端子間電圧は、−Ｖｏｆｆ（Ｖ）になる。電荷保存則により、期間（２）中に第２キャパシタＣ２に蓄えられていた電荷は、第１キャパシタＣ１側に移動する。

従って、第２キャパシタＣ２、第１キャパシタＣ１に蓄えられる電荷は、以下の式（２８）、（２９）でそれぞれ表される。
Ｑ２＝（１２．３−１２．３−Ｖｏｆｆ）Ｃ２＝（０．５−Ｖｏｆｆ）Ｃ２
・・・（２８）
Ｑ１＝（２．０−Ｖｏｆｆ）Ｃ１＋０．５Ｃ２・・・（２９）
ここで、製造ばらつきが全くなく第１キャパシタＣ１の容量と、第２キャパシタＣ２の容量が等しいと仮定すると、式（２９）は、
Ｑ１＝（２．５−Ｖｏｆｆ）Ｃ１・・・（３０）
で表すことができる。

従って、アンプ回路１１３の出力Ｖａｍｐｏｕｔは、１４．８となり、上位ビットに対応するメイン電圧（１４．３Ｖ）と、下位ビットに対応するサブ電圧（０．５Ｖ）が加算されて出力される。

このように、本発明によれば、上位ビットと下位ビットの変換期間を分けることで、３ビットレベルシフト回路１１４を共用化することができる。これにより、３ビットレベルシフト回路１１４の回路面積を削減することが可能となる。なお、ここでは、図３に示すＤＡ変換回路に３ビットレベルシフト回路１１４、スイッチ素子ＳＷ６、ＳＷ７を設けた例について説明したが、これに限定されるものではない。例えば、図１４や図２０に示すＤＡ変換回路において、レベルシフト動作を時分割にし、切替手段を設けてもよい。

なお、上記の実施の形態では液晶表示装置について説明しているが、これに限定されるものではない。本発明は、同様のＤ／Ａ変換方法及び駆動方法をとる他の表示装置に適用することも可能である。例えば、上述の駆動回路を電子ペーパー、有機ＥＬ又は今後登場する容量性負荷の表示装置を駆動する駆動回路として用いることも可能である。

実施の形態１に係る液晶表示装置の構成を示す図である。 実施の形態１に係る液晶駆動回路の構成を示す図である。 実施の形態１に係るＤＡ変換回路の構成を示す図である。 実施の形態１に係る制御信号の波形を示すタイミングチャートである。 実施の形態１に係る階調電位発生回路が発生する階調電位の一例を示す図である。 実施の形態１に係る上位３ビットデコーダの階調データ（上位３ビット）と出力（階調電圧）の関係を示す図である。 実施の形態１に係る下位３ビットデコーダの階調データ（下位３ビット）と出力（階調電圧）の関係を示す図である。 実施の形態１に係る液晶駆動回路のサンプル期間でのスイッチ素子の状態を示す図である。 実施の形態１に係る液晶駆動回路のホールド期間でのスイッチ素子の状態を示す図である。 実施の形態１に係る液晶駆動回路のアンプ回路にオフセット電圧がある場合のサンプル期間でのスイッチ素子の状態を示す図である。 実施の形態１に係る液晶駆動回路のアンプ回路にオフセット電圧がある場合のホールド期間でのスイッチ素子の状態を示す図である。 実施の形態１に係る液晶駆動回路の階調データと出力される電圧との関係を表す図である。 本発明と従来技術で必要になるデコーダ回路の面積と階調線の本数を比較する図である。 実施の形態２に係るＤＡ変換回路の構成を示す図である。 実施の形態２に係るＤＡ変換回路の動作を説明するためのタイミングチャートである。 実施の形態２に係る液晶駆動回路の接続状態１におけるサンプル期間でのスイッチ素子の状態を示す図である。 実施の形態２に係る液晶駆動回路の接続状態１におけるホールド期間でのスイッチ素子の状態を示す図である。 実施の形態２に係る液晶駆動回路の接続状態２におけるサンプル期間でのスイッチ素子の状態を示す図である。 実施の形態２に係る液晶駆動回路の接続状態２におけるホールド期間でのスイッチ素子の状態を示す図である。 実施の形態３に係るＤＡ変換回路の構成を示す図である。 実施の形態３に係るＤＡ変換回路の動作を説明するためのタイミングチャートである。 従来の液晶駆動回路の構成を示す図である。 従来のデコード回路の構成を示す図である。 従来のＤＡ変換回路の構成を示す図である。 実施の形態４に係るＤＡ変換回路の構成を示す図である。 実施の形態４に係るＤＡ変換回路の動作を説明するためのタイミングチャートである。

符号の説明

１００ 液晶表示装置
１０１ 液晶表示パネル
１０２ タイミングコントローラ
１０３ ゲート側液晶駆動回路
１０４ ソース側液晶駆動回路
１０５ レシーバ＆シリアルパラレル変換回路
１０６ シフトレジスタ回路
１０７ ラッチ回路
１０８ 階調電位発生回路
１０９ ＤＡ変換回路
１１０ 上位３ビットデコーダ
１１１ 下位３ビットデコーダ
１１２ 加減算回路
１１３ アンプ回路
１１４ ３ビットレベルシフト回路
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
ＳＷ１〜ＳＷ１３ スイッチ素子
ＳＷｏｕｔ１〜ＳＷｏｕｔ７２０ 出力スイッチ素子

Claims (13)

1. 入力データの上位ビットに対応する複数のメイン電圧と、前記入力データの下位ビットに対応する複数のサブ電圧を生成する階調電位発生回路と、
   前記上位ビットに応じて、前記メイン電圧のうちの１つを選択する上位ビットデコーダと、
   前記下位ビットに応じて、前記サブ電圧のうちの１つを選択する下位ビットデコーダと、
   前記上位ビットデコーダによって選択された第１メイン電圧と、前記下位ビットデコーダによって選択された第１サブ電圧と、基準電圧とを加減算処理する加減算回路とを有するＤＡ変換回路。
2. 前記加減算回路は、アンプ回路を備え、
   前記アンプ回路の非反転入力端子には前記基準電圧が入力され、反転入力端子には前記第１メイン電圧と前記第１サブ電圧とが入力される請求項１に記載のＤＡ変換回路。
3. 前記加減算回路は、容量値が等しい第１キャパシタと第２キャパシタとを備え、
   前記第１キャパシタの一端には前記上位ビットデコーダが接続され、他端には前記アンプ回路の反転入力端子が接続されており、
   前記第２キャパシタの一端には前記下位ビットデコーダが接続され、他端には前記アンプ回路の反転入力端子が接続されている請求項１又は２に記載のＤＡ変換回路。
4. 前記加算減算回路は、
   前記アンプ回路の出力端子と、前記反転入力端子との間に接続された第１スイッチ素子を備える請求項２又は３に記載のＤＡ変換回路。
5. 前記加算減算回路は、
   前記上位ビットデコーダと前記第１キャパシタとの間に接続された第２スイッチ素子と、
   前記下位ビットデコーダと前記第２キャパシタとの間に接続された第３スイッチ素子とを備える請求項３又は４に記載のＤＡ変換回路。
6. 前記加算減算回路は、
   前記第１キャパシタと前記アンプ回路の出力端子との間に接続された第４スイッチ素子とを備える請求項３〜５のいずれか１項に記載のＤＡ変換回路。
7. 前記加算減算回路は、
   前記第２キャパシタと前記基準電圧との間に接続された第５スイッチ素子を備える請求項３〜６のいずれか１項に記載のＤＡ変換回路。
8. 前記上位ビットデコーダと前記第１キャパシタとを接続し、前記下位ビットデコーダと前記第２キャパシタとを接続する第１接続状態と、
   前記上位ビットデコーダと前記第２キャパシタとを接続し、前記下位ビットデコーダを前記第１キャパシタとを接続する第２接続状態とを切替える切替部を有する請求項３〜７のいずれか１項に記載のＤＡ変換回路。
9. 前記階調電位発生回路の活性状態／不活性状態を制御する活性状態制御部を有する請求項１〜８のいずれか１項に記載のＤＡ変換回路。
10. 前記入力データのレベルを変換するレベルシフト回路を備え、
    前記レベルシフト回路は、時分割で前記入力データの上位ビットのレベルを変換して前記上位ビットデコーダに入力し、前記入力データの下位ビットのレベルを変換して前記下位ビットデコーダに入力する請求項１〜９のいずれか１項に記載のＤＡ変換回路。
11. 前記レベルシフト回路と前記上位ビットデコーダとを接続する接続状態と、前記レベルシフト回路と前記下位ビットデコーダとを接続する接続状態とを切替える切替手段を有する請求項１０に記載のＤＡ変換回路。
12. 表示装置の複数の信号線に階調電圧を供給する駆動回路であって、
    請求項１〜１１のいずれかに記載のＤＡ変換回路を備え、
    前記上位ビットデコーダ、前記下位ビットデコーダ及び前記加減算回路を有するデコード回路は前記複数の信号線に対応して複数形成されている駆動回路。
13. 複数の画素と、前記複数の画素に階調電圧を伝送する複数の信号線とを有する表示パネルと、
    前記複数の信号線に接続され、前記複数の画素に階調電圧を出力する駆動回路と、を備える表示装置であって、
    前記駆動回路は、請求項１２に記載の駆動回路である表示装置。

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