JP5738041B2

JP5738041B2 - 液晶駆動用のソースドライバのオフセット低減出力回路

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Publication number: JP5738041B2
Application number: JP2011078010A
Authority: JP
Inventors: 宏嘉一倉; 厚司山崎
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-03-31
Filing date: 2011-03-31
Publication date: 2015-06-17
Anticipated expiration: 2031-03-31
Also published as: JP2012212046A; US20120249607A1; US8736642B2

Description

本発明は、液晶駆動用のソースドライバのオフセット低減出力回路に関する。

液晶表示パネルを駆動するソースドライバにおいてはオペアンプからなる出力回路から出力される駆動電圧のオフセット成分をキャンセルする機能が備えられている（特許文献１及び２参照）。図１は特許文献２に示された従来のオフセット低減出力回路の構成を示している。このオフセット低減回路はキャパシタカップリング方式のオペアンプ回路であり、出力アンプ１、入力コンデンサＣｉｎ、出力コンデンサＣｏｕｔ、スイッチ素子ＳＷ１〜ＳＷ６、及び抵抗Ｒ１を備えている。また、このオフセット低減出力回路には入力電圧として基準電圧ＶＯＰと、電圧ＶＤＡＣとが供給される。電圧ＶＤＡＣはソースドライバに供給される画素毎の階調を示すディジタルデータがソースドライバ内のＤ／Ａ（ディジタル／アナログ）コンバータ（図示せず）によってアナログ電圧に変換されて得られた電圧（階調電圧）である。基準電圧ＶＯＰの印加端子はオペアンプからなる出力アンプ１の非反転入力端に接続されている。出力アンプ１の反転入力端は入力コンデンサＣｉｎ及び出力コンデンサＣｏｕｔ各々の一端に接続されている。スイッチ素子ＳＷ１は電圧ＶＤＡＣの印加端子と入力コンデンサＣｉｎの他端との間に接続されている。スイッチ素子ＳＷ２は基準電圧ＶＯＰの印加端子と入力コンデンサＣｉｎの他端との間に接続されている。スイッチ素子ＳＷ３は出力アンプ１の非反転入力端と反転入力端との間に接続されている。スイッチ素子ＳＷ４は出力アンプ１の反転入力端と出力端ＯＵＴとの間に接続されている。スイッチ素子ＳＷ５は出力コンデンサＣｏｕｔの他端と出力アンプ１の出力端ＯＵＴとの間に接続されている。スイッチ素子ＳＷ６は出力コンデンサＣｏｕｔの他端と基準電圧ＶＯＰの印加端子との間に接続されている。抵抗Ｒ１の一端は出力アンプ１の出力端ＯＵＴに接続され、出力アンプ１の出力電圧が抵抗Ｒ１を介して端子ＰＡＤから駆動電圧として出力されるようになっている。

かかる従来のオフセット低減出力回路の動作としてはリセット動作と通常出力動作とがある。リセット動作は映像信号の垂直同期信号に同期した外部リセット信号に応じて生じる。電圧ＶＤＡＣは通常出力動作において水平同期信号に同期して生成される。

先ず、リセット動作では、図２に示すように、スイッチ素子ＳＷ１，ＳＷ５がオフとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６がオンとなる。よって、図２において黒丸で示された全ての接続点（ノード）の電圧が基準電圧ＶＯＰに等しくされることによりリセットが行われる。すなわち、基準電圧ＶＯＰがスイッチ素子ＳＷ２を介して入力コンデンサＣｉｎの他端に印加され、同時にスイッチ素子ＳＷ６を介して出力コンデンサＣｏｕｔの他端に印加される。更に、出力アンプ１の反転入力端と非反転入力端とがスイッチ素子ＳＷ３によって短絡されるので、出力アンプ１の出力端にはオフセット電圧ΔＶが生成される。このオフセット電圧ΔＶはスイッチ素子ＳＷ４を介して接続点ＦＢに供給される。これにより、入力コンデンサＣｉｎ及び出力コンデンサＣｏｕｔ各々にはオフセット電圧ΔＶが蓄電された状態となり、この状態で本出力回路の動作が安定する。

次に、リセット動作から通常出力動作に移行すると、図３に示すように、スイッチ素子ＳＷ１，ＳＷ５がオンとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６がオフとなる。反転入力端の接続点ＦＢはフローティング状態となり、接続点ＦＢの電圧が基準電圧ＶＯＰで維持されるように出力アンプ１は動作する。すなわち、入力コンデンサＣｉｎには基準電圧ＶＯＰと電圧ＶＤＡＣとの差電圧に応じて電荷が流れ、出力コンデンサＣｏｕｔには出力アンプ１の出力電圧と基準電圧ＶＯＰとの差電圧に応じて電荷が流れ、これにより、出力アンプ１からはオフセット電圧ΔＶ分がキャンセルされて出力電圧が生成される。また、反転入力端には電圧ＶＤＡＣに応じて入力コンデンサＣｉｎを介して電圧が印加されるので、基準電圧ＶＯＰと反転入力端の電圧との差に応じた電圧が出力される。この通常出力動作では、出力アンプ１の出力電圧が駆動電圧として１水平期間毎の書き込み信号に応じて書き込み期間に液晶表示パネルの画素に出力される。

特開平１１−０４４８７２号公報特開２００１−６７０４７号公報

かかる従来のオフセット低減出力回路においては、図４に示すように、上記したリセット信号と書き込み信号とが生成され、リセット動作においてリセット信号の発生に応じて出力アンプ１の反転入力端の接続点ＦＢの電圧がほぼ基準電圧ＶＯＰ（ΔＶを含む）に等しくなり、リセット動作から通常出力動作に移行すると、その接続点ＦＢの電圧は基準電圧ＶＯＰから徐々に低下していく。これはＦＥＴ（電界効果トランジスタ）からなるスイッチ素子ＳＷ４における基盤（サブストレート部分）へのリーク電流やソース・ドレイン間のリーク電流の存在によって生じる。よって、出力アンプ１の反転入力端の接続点ＦＢにおいて基準電圧ＶＯＰを長時間に亘って維持できないために出力アンプ１の出力電圧中のオフセット電圧分が増加して表示品質の悪化をもたらすという問題があった。

そこで、本発明の目的は、かかる点を鑑みてなされたものであり、出力アンプのオフセット電圧を適切に低減して表示品質の悪化を防止することができる液晶駆動用のソースドライバのオフセット低減出力回路を提供することである。

本発明のオフセット低減出力回路は、ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバのオフセット低減出力回路であって、基準電圧がオペアンプの非反転入力端に印加されたオペアンプと、少なくとも通常出力動作時に前記オペアンプの反転入力端に接続される第１の接続点に各々の一端が接続された第１の入力コンデンサ及び第１の出力コンデンサと、リセット動作時に前記第１の入力コンデンサ及び前記第１の出力コンデンサ各々の両端を短絡してその両端に前記基準電圧を印加し、前記リセット動作後の前記通常出力動作時に前記第１の入力コンデンサの他端に前記階調電圧を印加しかつ前記第１の出力コンデンサの他端を前記オペアンプの出力端に接続する第１のスイッチ素子回路と、を少なくとも有する第１のブロックと、少なくとも通常出力動作時に前記オペアンプの反転入力端に接続される第２の接続点に各々の一端が接続された第２の入力コンデンサ及び第２の出力コンデンサと、リセット動作時に前記第２の入力コンデンサ及び前記第２の出力コンデンサ各々の両端を短絡してその両端に前記基準電圧を印加し、前記リセット動作後の前記通常出力動作時に前記第２の入力コンデンサの一端に前記階調電圧を印加しかつ前記第２の出力コンデンサの他端を前記オペアンプの出力端に接続する第２のスイッチ素子回路と、を少なくとも有する第２のブロックと、を備え、前記第１のスイッチ素子回路は、前記第１の接続点と前記オペアンプの出力端との間に接続され、前記リセット動作時にオンとなり、前記通常出力動作時にオフとなる直列接続の第１及び第２のスイッチ素子を有し、前記通常出力動作時には前記第１及び第２のスイッチ素子の直列接続点に前記基準電圧を印加することを特徴としている。

本発明のオフセット低減出力回路によれば、通常出力動作時に、第１のスイッチ素子と第２のスイッチ素子との直列接続点には基準電圧が印加されるので、その直列接続点の電圧が基準電圧で固定される。これにより、例えば、第１の接続点側の第１のスイッチ素子の両端（例えば、ソース及びドレイン）各々の電圧が共に基準電圧に等しくされるので、第１のスイッチ素子の両端間をリークする電流を低減させることができる。また、同時に、オペアンプの出力端から第１のスイッチ素子の両端間を介して第１の接続点にリークしてくる電流も低減させることができる。これによりオペアンプのオフセット電圧が適切に低減されて表示品質の悪化を防止する

従来のオフセット低減出力回路の構成を示すブロック図である。図１の回路のリセット動作時のスイッチ素子のオンオフを示す図である。図１の回路の通常出力動作時のスイッチ素子のオンオフを示す図である。図１の回路の外部リセット信号、書き込み信号及び接続点ＦＢの電圧変化を示す図である。本発明の第１の実施例としてオフセット低減出力回路の構成を示すブロック図である。図５の回路のリセット動作時のスイッチ素子のオンオフを示す図である。図５の回路の通常出力動作時のスイッチ素子のオンオフを示す図である。図５の回路の外部リセット信号、書き込み信号及び接続点ＦＢの電圧変化を示す図である。本発明の第２の実施例としてオフセット低減出力回路の構成を示すブロック図である。図９の回路のブロックＡ，Ｂの動作の変化を示す図である。図９の回路のブロックＡがリセット動作時にありブロックＢが通常出力動作時にあるときのスイッチ素子のオンオフを示す図である。図９の回路のブロックＡが通常出力動作時にありブロックＢがリセット動作時にあるときのスイッチ素子のオンオフを示す図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図５は本発明の第１の実施例としてオフセット低減出力回路の構成を示している。このオフセット低減出力回路においては、図１の従来のオフセット低減出力回路の構成に、更に、スイッチ素子ＳＷ７，ＳＷ８が追加されている。スイッチ素子ＳＷ７はスイッチ素子ＳＷ４と直列に接続されている。その直列接続のスイッチ素子ＳＷ４側の一端は出力アンプ１の反転入力端に接続され、スイッチ素子ＳＷ７側の他端は出力アンプ１の出力端ＯＵＴに接続されている。また、そのスイッチ素子ＳＷ４とスイッチ素子ＳＷ７との接続点ＦＢ３と基準電圧ＶＯＰの印加端子との間にスイッチ素子ＳＷ８が接続されている。その他の構成は図１に示した構成の通りであるので、ここでの繰り返しの説明は省略される。

スイッチ素子ＳＷ１〜ＳＷ８はスイッチ素子回路を構成し、各々がＰチャンネルのＦＥＴからなり、ゲートへの制御信号に応じてソース・ドレイン間がオンオフする。また、そのＦＥＴの基盤（サブストレート又はバックゲート）には電源電圧ＶＤＤが印加される。スイッチ素子ＳＷ４が第１のスイッチ素子に相当し、スイッチ素子ＳＷ７が第２のスイッチ素子に相当し、スイッチ素子ＳＷ８が第３のスイッチ素子に相当する。

なお、この実施例において、電源電圧ＶＤＤは１８Ｖであり、基準電圧ＶＯＰは３Ｖであり、アース電位ＶＳＳは０Ｖであり、電圧ＶＤＡＣは０〜１８Ｖであるが、これに限定されることはない。

かかる構成のオフセット低減出力回路の動作としては従来の回路と同様に、リセット動作と通常出力動作とがある。リセット動作は映像信号の垂直同期信号に同期した外部リセット信号に応じて生じる。

先ず、リセット動作では、図６に示すように、スイッチ素子ＳＷ１，ＳＷ５，ＳＷ８がオフとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７がオンとなる。よって、基準電圧ＶＯＰがスイッチ素子ＳＷ２を介して入力コンデンサＣｉｎの他端に印加され、同時にスイッチ素子ＳＷ６を介して出力コンデンサＣｏｕｔの他端に印加される。更に、出力アンプ１の反転入力端と非反転入力端とがスイッチ素子ＳＷ３によって短絡されるので、出力アンプ１の出力端にはオフセット電圧ΔＶが生成される。このオフセット電圧ΔＶはスイッチ素子ＳＷ７及びＳＷ４を介して接続点ＦＢに供給される。これにより、入力コンデンサＣｉｎ及び出力コンデンサＣｏｕｔ各々にはオフセット電圧ΔＶが蓄電された状態となり、この状態で本出力回路の動作が安定する。

次に、リセット動作から通常出力動作に移行すると、図７に示すように、スイッチ素子ＳＷ１，ＳＷ５，ＳＷ８がオンとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７がオフとなる。反転入力端の接続点ＦＢはフローティング状態となり、接続点ＦＢの電圧が基準電圧ＶＯＰで維持されるように出力アンプ１は動作する。すなわち、入力コンデンサＣｉｎには基準電圧ＶＯＰと電圧ＶＤＡＣとの差電圧に応じて電荷が流れ、出力コンデンサＣｏｕｔには出力アンプ１の出力電圧と基準電圧ＶＯＰとの差電圧に応じて電荷が流れ、これにより、出力アンプ１からはオフセット電圧ΔＶ分がキャンセルされて出力電圧が生成される。通常出力動作では、１水平期間毎の書き込み信号に応じて書き込み期間にオンとなるスイッチ素子（図示せず）によって出力アンプ１の出力電圧が駆動電圧として液晶表示パネルに出力される。

一方、スイッチ素子ＳＷ４とスイッチ素子ＳＷ７との接続点ＦＢ３にはスイッチ素子ＳＷ８を介して基準電圧ＶＯＰが印加されるので、接続点ＦＢ３の電圧が基準電圧ＶＯＰで固定される。これによりスイッチ素子ＳＷ４の両端、すなわちソース及びドレイン各々の電圧が共に基準電圧ＶＯＰに等しくされるので、スイッチ素子ＳＷ４のソース・ドレイン間をリークする電流を低減させることができる。また、同時に、出力アンプ１の出力端ＯＵＴからスイッチ素子ＳＷ４のソース・ドレイン間を介して接続点ＦＢにリークしてくる電流も低減させることができる。

この結果、図８に示すように、リセット動作においてリセット信号の発生に応じて出力アンプ１の反転入力端の接続点ＦＢの電圧が基準電圧ＶＯＰに等しくなり、そのリセット動作から通常出力動作に移行しても、その接続点ＦＢの電圧は基準電圧ＶＯＰを長時間に亘ってほぼ維持することができる。言い換えると、上記したようにリーク電流が低減させることができるので、接続点ＦＢの基準電圧ＶＯＰの低下を非常に小さく抑えることができる。よって、出力アンプ１のオフセット電圧が適切にキャンセルされて表示品質の悪化を防止することができる。

図９は本発明の第２の実施例としてオフセット低減出力回路の構成を示している。このオフセット低減出力回路はブロックＡとブロックＢとからなる。ブロックＡは図１の従来のオフセット低減出力回路の構成に、更に、スイッチ素子ＳＷ３，ＳＷ７〜ＳＷ９が追加されている。なお、入力コンデンサの参照符号はＣｉｎからＣｉｎ１（第１の入力コンデンサ）に代えられ、出力コンデンサの参照符号はＣｏｕｔからＣｏｕｔ１（第１の出力コンデンサ）に代えられている。基準電圧ＶＯＰの印加端子は出力アンプ１の非反転入力端に接続されている。スイッチ素子ＳＷ１は電圧ＶＤＡＣの印加端子と入力コンデンサＣｉｎ１の他端との間に接続されている。スイッチ素子ＳＷ２は基準電圧ＶＯＰの印加端子と入力コンデンサＣｉｎ１の他端との間に接続されている。スイッチ素子ＳＷ３は基準電圧ＶＯＰの印加端子と入力コンデンサＣｉｎ１の一端、すなわち接続点ＦＢ１との間に接続され、また、その接続点ＦＢ１には出力コンデンサＣｏｕｔ１の一端が接続されている。スイッチ素子ＳＷ４はスイッチ素子ＳＷ９と直列に接続されている。その直列接続のスイッチ素子ＳＷ４側の一端は接続点ＦＢ１に接続され、スイッチ素子ＳＷ９側の他端は出力アンプ１の出力端ＯＵＴに接続されている。スイッチ素子ＳＷ５は出力コンデンサＣｏｕｔ１の他端と、スイッチ素子ＳＷ４とスイッチ素子ＳＷ９との接続点との間に接続されている。スイッチ素子ＳＷ６は出力コンデンサＣｏｕｔ１の他端と、基準電圧ＶＯＰの印加端子との間に接続されている。スイッチ素子ＳＷ７は出力アンプ１の反転入力端の接続点ＦＢと接続点ＦＢ１との間に接続されている。スイッチ素子ＳＷ８は基準電圧ＶＯＰの印加端子と、スイッチ素子ＳＷ４とスイッチ素子ＳＷ９との接続点との間に接続されている。

ブロックＢはスイッチ素子ＳＷ１０〜ＳＷＳＷ１８と、入力コンデンサＣｉｎ２（第２の入力コンデンサ）と、出力コンデンサＣｏｕｔ２（第２の出力コンデンサ）とからなる。ブロックＢの構成はブロックＡの出力アンプ１以外の構成と同じである。対応関係で示すと、入力コンデンサＣｉｎ２が入力コンデンサＣｉｎ１に対応し、出力コンデンサＣｏｕｔ２が出力コンデンサＣｏｕｔ１に対応し、スイッチ素子ＳＷ１０がスイッチ素子ＳＷ１に対応し、スイッチ素子ＳＷ１１がスイッチ素子ＳＷ２に対応し、スイッチ素子ＳＷ１２がスイッチ素子ＳＷ３に対応し、以下、同様に参照符号の番号順に対応するので記載が省略される。入力コンデンサＣｉｎ２の他端が接続点ＦＢ２とされている。

なお、ブロックＡが第１のブロックに相当し、ブロックＢが第２のブロックに相当する。また、スイッチ素子ＳＷ１３が第４のスイッチ素子に相当し、スイッチ素子ＳＷ１８が第５のスイッチ素子に相当し、スイッチ素子ＳＷ１７が第６のスイッチ素子に相当する。

かかる構成の図９のオフセット低減出力回路においては、図１０に示すように、１水平期間毎の書き込み信号に応じてブロックＡ及びブロックＢの動作状態が通常出力動作とリセット動作とを交互に繰り返す。ブロックＡが通常出力動作であるときブロックＢはリセット動作となり、ブロックＡがリセット動作であるときブロックＢは通常出力動作となる。

各フレームの開始においてブロックＡは例えば、外部リセット信号に応じてリセット動作となってから最初の書き込み信号に応じて通常出力動作になる。一方、ブロックＢは最初の書き込み信号に応じてリセット動作となる。その後は図１０に示す通りである。

ブロックＡが通常出力動作となり、ブロックＢはリセット動作となるときには、図１１に示すように、ブロックＡのスイッチ素子ＳＷ１，ＳＷ５，ＳＷ７，ＳＷ９がオンとなり、スイッチ素子ＳＷ２〜ＳＷ４，ＳＷ６，ＳＷ８がオフとなる。ブロックＢのスイッチ素子ＳＷ１０，ＳＷ１４，ＳＷ１６，ＳＷ１８がオフとなり、スイッチ素子ＳＷ１１〜ＳＷ１３，ＳＷ１５，ＳＷ１７がオンとなる。

ブロックＡがリセット動作となり、ブロックＢは通常出力動作となるときには、図１２に示すように、ブロックＡのスイッチ素子ＳＷ１，ＳＷ５，ＳＷ７，ＳＷ９がオフとなり、スイッチ素子ＳＷ２〜ＳＷ４，ＳＷ６，ＳＷ８がオンとなる。ブロックＢのスイッチ素子ＳＷ１０，ＳＷ１４，ＳＷ１６，ＳＷ１８がオンとなり、スイッチ素子ＳＷ１１〜ＳＷ１３，ＳＷ１５，ＳＷ１７がオフとなる。

ブロックＡのリセット動作においては、スイッチＳＷ２〜ＳＷ４，ＳＷ６，ＳＷ８各々のオンにより入力コンデンサＣｉｎ１及び出力コンデンサＣｏｕｔ１各々の両端が基準電圧ＶＯＰの印加状態で短絡される。すなわち、入力コンデンサＣｉｎ１及び出力コンデンサＣｏｕｔ１各々の両端に基準電圧ＶＯＰが印加される。接続点ＦＢ１の電圧が基準電圧ＶＯＰに等しくされる。また、このブロックＡのリセット動作においては、スイッチＳＷ７のオフにより接続点ＦＢ１は出力アンプ１の反転入力端から電気的に遮断され、スイッチＳＷ９のオフにより出力アンプ１の出力端ＯＵＴはブロックＡの他の回路部分（抵抗Ｒ１を除く）から独立している。

次に、ブロックＡがリセット動作から通常出力動作に移行すると、接続点ＦＢ１はフローティング状態となり、接続点ＦＢ１の電圧が基準電圧ＶＯＰで維持されるように出力アンプ１は動作する。すなわち、入力コンデンサＣｉｎ１には基準電圧ＶＯＰと電圧ＶＤＡＣとの差電圧に応じて電荷が流れ、出力コンデンサＣｏｕｔ１には出力アンプ１の出力電圧と基準電圧ＶＯＰとの差電圧に応じて電荷が流れ、これにより、出力電圧が生成される。

ブロックＡが通常出力動作にあるときブロックＢはリセット動作にある。ブロックＢのリセット動作おいては、スイッチ素子ＳＷ１１〜ＳＷ１３，ＳＷ１５，ＳＷ１７各々のオンにより入力コンデンサＣｉｎ２及び出力コンデンサＣｏｕｔ２各々の両端が基準電圧ＶＯＰの印加状態で短絡される。すなわち、入力コンデンサＣｉｎ２及び出力コンデンサＣｏｕｔ２各々の両端に基準電圧ＶＯＰが印加される。接続点ＦＢ２の電圧が基準電圧ＶＯＰに等しくされる。また、このブロックＡのリセット動作においては、スイッチＳＷ１６のオフにより接続点ＦＢ２は出力アンプ１の反転入力端から電気的に遮断され、スイッチＳＷ１８のオフにより出力アンプ１の出力端ＯＵＴはブロックＢの他の回路部分から独立している。

次に、ブロックＢがリセット動作から通常出力動作に移行すると、接続点ＦＢ２はフローティング状態となり、接続点ＦＢ２の電圧が基準電圧ＶＯＰで維持されるように出力アンプ１は動作する。すなわち、入力コンデンサＣｉｎ２には基準電圧ＶＯＰと電圧ＶＤＡＣとの差電圧に応じて電荷が流れ、出力コンデンサＣｏｕｔ２には出力アンプ１の出力電圧と基準電圧ＶＯＰとの差電圧に応じて電荷が流れ、これにより、出力電圧が生成される。

ブロックＢが通常出力動作にあるときブロックＡはリセット動作にあり、上記したように動作する。

ブロックＡにおいては、スイッチ素子ＳＷ４とスイッチ素子ＳＷ９との接続点ＦＢ３にはスイッチ素子ＳＷ８を介して基準電圧ＶＯＰが印加されるので、接続点ＦＢ３の電圧が基準電圧ＶＯＰで固定される。これによりスイッチ素子ＳＷ４の両端、すなわちソース及びドレイン各々の電圧が共に基準電圧ＶＯＰに等しくされるので、スイッチ素子ＳＷ４のソース・ドレイン間をリークする電流を低減させることができる。また、同時に、出力アンプ１の出力端ＯＵＴからスイッチ素子ＳＷ４のソース・ドレイン間を介して接続点ＦＢにリークしてくる電流も低減させることができる。

同様に、ブロックＢにおいては、スイッチ素子ＳＷ１３とスイッチ素子ＳＷ１８との接続点ＦＢ４にはスイッチ素子ＳＷ１７を介して基準電圧ＶＯＰが印加されるので、接続点ＦＢ４の電圧が基準電圧ＶＯＰで固定される。これによりスイッチ素子ＳＷ１３の両端、すなわちソース及びドレイン各々の電圧が共に基準電圧ＶＯＰに等しくされるので、スイッチ素子ＳＷ１３のソース・ドレイン間をリークする電流を低減させることができる。また、同時に、出力アンプ１の出力端ＯＵＴからスイッチ素子ＳＷ１３のソース・ドレイン間を介して接続点ＦＢにリークしてくる電流も低減させることができる。

更に、ブロックＡとブロックＢとが互いに異なる動作となるように通常出力動作とリセット動作とを水平同期信号に同期したタイミングで交互に実行するので、リーク電流による基準電圧の変動を１水平期間ごとに元の電圧に復帰させることができる。よって、スイッチ素子（ＦＥＴ）の基盤へのリーク電流分を補うことができるので、より効果的に出力アンプのオフセットの影響を最小に留めることができる。

なお、図９のオフセットキャンセル出力回路においては、ブロックＡには出力アンプ１が含まれているが、出力アンプ１はブロックＢに含まれていても良いし、ブロックＡ，Ｂ外に備えられても良い。また、スイッチ素子としてはＰチャンネルのＦＥＴに限らず、ＮチャンネルのＦＥＴでも良い。

１出力アンプ
Ｃｉｎ，Ｃｉｎ１，Ｃｉｎ２入力コンデンサ
Ｃｏｕｔ，Ｃｏｕｔ１，Ｃｏｕｔ２出力コンデンサ
ＳＷ１〜ＳＷ１８スイッチ素子

Claims

ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバのオフセット低減出力回路であって、
基準電圧がオペアンプの非反転入力端に印加されたオペアンプと、
少なくとも通常出力動作時に前記オペアンプの反転入力端に接続される第１の接続点に各々の一端が接続された第１の入力コンデンサ及び第１の出力コンデンサと、リセット動作時に前記第１の入力コンデンサ及び前記第１の出力コンデンサ各々の両端を短絡してその両端に前記基準電圧を印加し、前記リセット動作後の前記通常出力動作時に前記第１の入力コンデンサの他端に前記階調電圧を印加しかつ前記第１の出力コンデンサの他端を前記オペアンプの出力端に接続する第１のスイッチ素子回路と、を少なくとも有する第１のブロックと、
少なくとも通常出力動作時に前記オペアンプの反転入力端に接続される第２の接続点に各々の一端が接続された第２の入力コンデンサ及び第２の出力コンデンサと、リセット動作時に前記第２の入力コンデンサ及び前記第２の出力コンデンサ各々の両端を短絡してその両端に前記基準電圧を印加し、前記リセット動作後の前記通常出力動作時に前記第２の入力コンデンサの一端に前記階調電圧を印加しかつ前記第２の出力コンデンサの他端を前記オペアンプの出力端に接続する第２のスイッチ素子回路と、を少なくとも有する第２のブロックと、
を備え、
前記第１のスイッチ素子回路は、前記第１の接続点と前記オペアンプの出力端との間に接続され、前記リセット動作時にオンとなり、前記通常出力動作時にオフとなる直列接続の第１及び第２のスイッチ素子を有し、前記通常出力動作時には前記第１及び第２のスイッチ素子の直列接続点に前記基準電圧を印加することを特徴とするオフセット低減出力回路。
前記第１のスイッチ素子回路は、前記第１及び第２のスイッチ素子の直列接続点と前記基準電圧の印加端子との間に接続された第３のスイッチ素子を有し、前記第３のスイッチ素子は前記リセット動作時にオフとなり、前記通常出力動作時にオンとなって前記第１及び第２のスイッチ素子の直列接続点に前記基準電圧を印加することを特徴とする請求項１記載のオフセット低減出力回路。
前記第１のブロックと前記第２のブロックとは互いに異なる動作となるように前記リセット動作と前記通常出力動作とを前記ディジタルデータに応じた水平同期信号に同期したタイミングで交互に実行することを特徴とする請求項１記載のオフセット低減出力回路。
前記第２のスイッチ素子回路は、前記第２の接続点と前記オペアンプの出力端との間に接続され、前記リセット動作時にオンとなり、前記通常出力動作時にオフとなる直列接続の第４及び第５のスイッチ素子を有し、前記通常出力動作時には前記第４及び第５のスイッチ素子の直列接続点に第６のスイッチ素子を介して前記基準電圧を印加することを特徴とする請求項１記載のオフセット低減出力回路。