JPS62132296A - 相補型ｍｏｓ半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型ＭＯＳ　トランジスタ（以下、ＣＭＯ
Ｓトイウ）−ｔ’構成サすル相補型ＭＯＳ　（０ＭＯ３
）半導体記憶装置、特にそのワード線駆動構造に関する
ものである。

（従来の技術） 従来、このような分野の技術としては、ダイジェスト　
オブ　テクニカル　ペ　−　パ　−　ズ（ＤＩＧＥＳＴ
　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲＳ）、（１９
８４）、　アイイイイ　インターナショナル　ソソッド
・スティトサーキットス　コンファレンス　（ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−９ｔａｔ
ｅ　Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）、（米）
　、　Ｐ、２１Ｂ−２１７に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は従来のＣＭＯ９半導体記憶装置の一構成例を示
す概略構成図である。

第２図において、ｌはアドレスデコーダ等からなるワー
ド線駆動回路であり、このワード線駆動回路１にはそれ
と同じビットサイズを持つメモリセルアレイ２−１．２
−１　と、レピータ回路３とが接続されている。また、
４−１．４−２はメモリセルアレイ２−１．２−２内の
メモリセルを駆動するワード線群の中の１本、および５
−１．５−２はレピータ回路３を構成する直列接続のイ
ンバータである。なお、ワード１４−１の符号４−１ａ
はメモリセルアレイ２−１内における駆動側からの最近
端、４−１ｂは同メモリセルアレイ２−１内の最遠端を
示している。同様に、ワード線４−２の４−２８はメモ
リセルアレイ２−２内における最近端、４−２ｂは同メ
モリセルアレイ２−２内における最遠端を示している。

レピータ回路３は、次のような理由により設けられてい
る。大容量の記憶装置（以下、メモリという）において
は、ワード線が長くなり、その配線による時定数により
、ワード線駆動回路１からワード線最遠端に至るまで、
伝播遅延を遅延を生じる。そこで、高速アクセスを要す
るメモリでは、この遅延時間を減少するために、信号中
継点であるレピータ回路３が設けられる。即ち、上記文
献に記載されているように、ポリシリコンワード線遅延
を小さくすることによってアクセスタイムを改良するた
めに、ワード線中央のレピータ回路３がＲＣ遅延を小さ
くなるために使われている。

次に、第３図の動作波形図を参照しつつ動作を説明する
。

リード線駆動回路ｌにより、一本のワード線４−１．４
−２が選択されそれが駆動されると、そのワード線４−
１．４−２に接続されたメモリセルアレイ２−１．２−
２中のメモリセルに対するデータの読出しまたは書込み
が行われる。

この際、一方のワード線４−１の信号波形は、最近端４
−１８から最遠端４−１ｂに行くほど遅れるが、レピー
タ回路３の一方のインバータ５−１で信号の反転が行わ
れた後、他方のインバータ５−１で再度反転されるため
、他方のワード線４−２における最近端４−２ａから最
遠端４−２ｂへの信号の遅れが第３図の時間器だけ短縮
される。そのため、レピータ回路３を付加しない場合に
比べ、信号の伝播時間を小さくできる。

第４図は第２図のレピータ回路を１トランジスタセル型
ダイナミツクメモリに適用した従来の回路図である。こ
の半導体メモリは、ワード線駆動回路１１．　Ｎチャン
ネル型メモリセルアレイ１２−１．１２−２．　　及び
レピータ回路１３を備えている。

一方のメモリセルアレイ１２−１には複数本のワード線
１４−１１．１４−１２・・・及びビット線１５−１１
．１５−１２・・・が配設され、それらの各交差点には
ＭＯＳ　トランジスタ及びＭＯＳキャパシタからなる複
数個のメモリセル１１３−１１．１８−１２・・・が接
続されている。同様に、他方のメモリセルアレイ１２−
２には複数本のワード線１４−２１．１４−２２・・・
及びビット線１５−２１．１５−２２・・・が配設され
、それらの各交点に複数個のメモリセル１Ｂ−２１、Ｉ
Ｅｉ−２２・・・が接続されている。レピータ回路１３
は、各ワード線１４−１１・１４−２１．１４−１２・
１４−２２間に直列接続されたインバータ１７−１１・
１７−１２゜１７−２１・１７−２２で構成されている
。

さらに、半導体メモリは複数個のセンスアンプ１８−１
．１８−２・・・及びアクティブリストア回路１９−１
．１９−２・・・を備えている。

センスアンプ１８−１．１８−２は各ビット線１５−１
１・１５−１２．１５−２．１−１５−２２に接続され
、センスアンプ活性化信号φＳにより各ビット線１５−
１１・１５−１２．１５−２１・１５−２２上の信号を
増幅してその信号レベルを読取る回路である。また、ア
クティブリストア回路１９−１．１９−２は各ビット線
１５−１１・１５−１２．１５−２１−１５−２２に接
続され、信号φａｒにより各ビット線１５−１１・１５
−１２．１５−２１・１５−２２上の再書込み信号レベ
ルを補償する回路である。すなわち、１トランジスタ型
メモリセルでは、読出し動作の後には必ず再書込み動作
を必要とし、増幅後のビット線の信号レベルがそのまま
メモリセルへ再書込みされるため、その信号レベルの高
低を補償するために、アクティブリストア回路１９−１
．１９−２が設けられている。

以上の構成において、例えばワード線 １４−１１　、１４−２１　をＨレベルにしてメモリセ
ル１Ｂ−１１内のＭＯＳトランジスタをオンさせ、ビッ
ト１１５−１１上の信号をそのメモリセル１Ｂ−１１内
のＭＯＳキャパシタへ移すことによりデータの書込みを
行う。また、例えばメモリセル１Ｂ−１２内のデータを
読出すには、ワード線１４−１２．１４−２２をＨレベ
ルにしてメモリセル１Ｂ−１２内のＭＯＳトランジスタ
をオンし、そのメモリセル１１３−１２内のＭＯＳキャ
パシタのチャージをビット線１５−１２へ移す。次いで
、活性化信号φＳによりセンプアンプ１８−１を動作さ
せ、ビット線１５−１２上の読出し信号を増幅してデー
タを読出す。読出し後、信号φａｒによりアクティブリ
スト回路１９−１を動作させ、ビット線１５−１２上の
信号レベルの高低を補正してメモリセル１８−１２へ再
書込みを行う。

このようなダイナミックメモリにおいても、レピータ回
路１３を設けることにより、ビット線１４−１１・１４
−１２．１４−１２・１４−２２上における信号伝播時
間の短縮化が計れる。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体メモリでは、レピータ
回路３．１３が２段のインバータで構成されているため
、レピータ回路自身で発生る遅延時間の増大、消費電力
の増大、およびそれを集積回路（ＩＣ）で構成する場合
の占有面積の増大が避けられないという問題点があった
。

本発明は前記従来技術が持っていた問題点として、レピ
ータ回路による遅延時間、消費電力および占有面積の増
大の点について解決したＣＭＯＳ半導体メモリを提供す
るものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、　ＣＭＯＳで構
成されたＣＭＯＳ半導体メモリにおいて、第１のメモリ
セル内の第１の選択線（例えば、ワード線）に接続され
る第１のトランジスタと、前記第１の選択線の信号を入
力としその入力の反転論理を出力するレピータ回路と、
このレピータ回路の出力線を第２のメモリセル内の第２
の選択線（例えば、ワード線）としそれに接続される第
２のトランジスタとを備え、前記第１および第２のトラ
ンジスタの一方をＮチャンネル型ＭＯＳ　トランジスタ
で、他方をＰチャンネル型ＭＯＳ　トランジスタで構成
したものである。

（作　用） 本発明によれば、以上のようにＣＭＯＳ半導体メモリを
構成したので、レピータ回路は第１の選択線を通る信号
線を反転させて第２の選択線に与える。これによってレ
ピータ回路における信号遅延時間、消費電力および占有
面積の減少が計れる。

したがって前記問題点を除去できるのである。

（実施例） 第１図は本発明の第１の実施例を示すＣＭＯＳ半導体記
憶装置（メモリ）の概略構成図である。

この半導体メモリは、アドレスデコーダ等からなるワー
ド線駆動回路２１を有し、該ワード線駆動回路２１には
それと同じビットサイズを持つメモリセルアレイ２２−
１．２２−２と、レピータ回路２３とが接続されている
。各メモリセルアレイ２２−１．２２−２にはそれぞれ
複数本のメモリ選択用ワード線２４−１・・・、　２４
−２・・・が設けられ、さらに一方のメモリセルアレイ
２２−１にはＮチャンネル選択用ゲートを持つ複数個の
メモリセル２５−１・・・が、他方のメモリセルアレイ
２２−２にはＰチャンネル選択用ゲートを持つ複数個の
メモリセル２５−２がそれぞれ設けられている。これら
両メモリセル２５−１．２５−２は一対になってＣＭＯ
Ｓで構成される。

ワード線２４−１．２４−２間は、レピータ回路２３を
構成する１段の信号反転用インバータ２Ｂで接続されて
いる。

なお、ワード線２４−１の符号２４−１ａはメモリセル
アレイ２２−１内における駆動側からの最近端、２４−
１ｂは同メモリセルアレイ２２−１内の最遠端、ワード
線２４−２の２４−２ａはメモリセルアレイ２２−２内
における最近端、２４−２ｂは同メモリセルアレイ２２
−２内の最遠端を、それぞれ示している。

第５図および第６図はメモリセル２５−１．２５−２を
スタティック型メモリセルで構成した場合の回路構成例
を示すものである。第５図のＮチャンネル型メモリセル
２５−１は、一対のビット線３０−１．３０−２を有し
、そのビット線３０−１．３０−２及びワード線２４−
１には、ＮチャンネルＭＯＳ　トランジスタ（以下、Ｎ
ＨＯ２という）　３１，３２，３３．３４からなるフリ
ップフロップ回路が接続され、さらにそのＮＭＯ３３１
，３２と電源ＶＤＤとの間に定電流用負荷３５．３６が
接続されている。また、第６図のＰチャンネル型メモリ
セル２５−２は、一対のビット線４０−１．４０−２を
有し、そのビット線４０−１．４０−２及びワード線２
４−２には、ＰチャンネルＭＯ９トランジスタ（以下、
ＰＭＯＳという）　４１，４２，４３．４４からなるフ
リップフロップ回路が接続されている。

第５図のメモリセル２５−１では、ワード１１２４−１
をＨレベルにしてＮＭＯＳ３３．３４をオンさせ、メモ
リセル内のデータをピッ）　３０−１．３０−２に読出
す。書込み動作は、ピッ）　１３０−１．３０−２に書
込みデータを与え、ワード線２４−１をＨレベルにする
ことにより、メモリセルの状態を“°１”または°゛０
”にセットする。同様に、第６図のメモリセル２５−２
では、ワード線２４−２をＬレベルにしてＰＭＯ９４３
，４４をオンさせ、データの読出しまたは書込みを行う
。

次に、以上のように構成されるＣＭＯＳ半導体メモリの
動作を、第７図の動作波形図を参照しつつ説明する。

メモリを動作させるためにワード線駆動回路２１で例え
ば１本のワード線２４−１．２４−２を選択し、それを
活性化してＨレベルにする。この際、第７図に示すよう
に、ワード線２４−１における最近端２４−１ａの信号
は、そのワード線自身の時定数により、最遠端２４−２
ｂで遅延した波形となる。レピータ回路２３は１段のイ
ンバータ２Ｂで構成されるため、ワード線２４−２の最
近端２４−２ａでは鋭い立下り波形を持った信号を得る
。さらに、ワード線２４−２自身の時定数により、その
最遠端２４−２ｂでは最近端２４−２ａより遅延した波
形となる。

一方のメモリセルアレイ２２−１はＮＭＯＳで構成され
るため、ワード線２４−１がＬレベルからＨレベルへと
立上ったときに選択される。他方のメモリセルアレイ２
２−２はＰＭＯＳで構成されるため、ワード線２４−２
がＨレベルからＬレベルへと立下がったときに選択され
る。

このように、レピータ回路２３を１段のインバータ２６
で構成し、さらにメモリセルアレイ２２−１と２２−２
をＮＭＯＳとＰＭＯＳで構成することにより、レピータ
回路２３内での遅延時間Ｈ２を従来よりも減少できるば
かりか、消費電力および占有面積を減少できる。

第８図は本発明の第２の実施例を示すもので、第１図の
レピータ回路をトランジスタセル型ダイナミックメモリ
に適用した場合の回路図である。

この半導体メモリは、ワード線駆動回路５１゜Ｎチャン
ネル型メモリセルアレイ５２−１、Ｐチャンネル型メモ
リセルアレイ５２−２、及びレピータ回路５３を備えて
いる。一方のメモリセルアレイ５２−１には複数本のワ
ード線５４−１１．５４−１２・・・及びビット線５５
−１１．５５−１２・・・が配設され、それらの各交点
にはＮＭＯＳおよびＭＯＳキャパシタからなる複数個の
メモリセル５６−１１．５８−１２・・・が接続されて
いる。同様に、他方のメモリセルアレイ５２−２には複
数本のワード線５４−２１．５４−２２・・・及びビッ
ト線５５−２１゜５５−２２・・・が配設され、それら
の各交点にＰＭＯＳ及びＭＯＳキャパシタからなる複数
個のメモリセル５Ｂ−２１，５８−２２・・・が接続さ
れている。各ワード線５４−１１・５４−２１．５４−
１２・５４−２２間は、レピータ回路５３を構成する１
段のインバータ５７−１．５７−２でそれぞれ接続され
ている。

さらに、半導体メモリは、ＮおよびＰチャンネル型メモ
リセルアレイ用のセンスアンプ５８−１．５８−２とア
クティブリストア回路５９−１．５９−２とを複数個備
えている。接地電位ｖＳＳが印加されるセンスアンプ５
８−１及び電源電位ＶＣＣが印加されるアクティブリア
スト回路５９−１は、ビット線５５−１１．５５−１２
　ニ接続され、さラニ電源電位ＶＣＣが印加されるセン
スアンプ５日−２及び接地電位ｖＳＳが印加されるアク
ティブリストア回路５９−２は、ビット線５５−２１．
５５−２２に接続されている。さらにセンスアンプ５８
−１．５８−２間が１段のインバータ６０で、アクティ
ブリストア回路５９−１．５９−２間が１段のインバー
タ６１でそれぞれ接続されている。

センスアンプ５８−１．５８−２は直接あるいはインバ
ータ６０を介して与えられる活性信号φＳにより動作し
、同様に、アクティブリストア回路５９−１．５９−２
は直接あるいはインバータ６１を介して与えられる信号
φａｒにより動作する。

以上の構成において、ワード線駆動回路５１により、例
えば１本のワード線５４−１１．５４−２１を選択し、
それをＨレベルにしてメモリセル５Ｂ−１１゜５８−２
１に対する読出しあるいは書込みを行う。読出しの際に
はセンスアンプ５１３−１．５８−２を動作させて読出
し信号を増幅し、その後、アクティブリストア回路５９
−１．５９−２を動作させて再書込みのデータを安定化
させる。

このような半導体メモリでは、前記第１実施例と同様の
利点を有するばかりか、次のような利点もある。

■　メモリセルアレイ５２−１．５２−２の極性に応じ
てセンスアンプ５８−１．５８−２及びアクティブリス
トア回路５９−１．５９−２の極性を決め、レピータ回
路５３の構成と同じくセンスアンプ５８−１．５８−２
問およびアクティブリストア回路５９−１．５９−２間
を１段のインバータ８０．８１で接続したので、信号φ
Ｓ、φａｒの伝播遅延を少なくでき、これによってＮお
よびＰチャンネル型メモリセルアレイ５２−１．５２−
２の高速動作が保証できる。

■　センスアンプ５Ｂ−１，５８−２及びアクティブリ
ストア回路５９−１．５９−２　（７）電源をＶＣＣト
ＶＳＳ　（７）　２系統に分離できるため、瞬時的な大
電流に対して電源ラインの時定数に応じた差を設けるこ
とができ、これによってノイズ等の瞬時電位変動を小さ
く抑えることが可能となる。

なお１本発明は図示の実施例に限定されず、他の構成の
メモリにも適用できる。例えば、第８図のメモリセルア
レイ５２−１．５２−２の極性を逆にしたり、あるいは
それを３トランジスタ型や４トランジスタ型等で構成す
ることもできる。

（発明の効果） 以上詳細に説明したように１本発明によれば、第１およ
び第２のメモリセルの一方をＮＭＯ９で他方をＰＭＯＳ
で構成すると共に、それらを反転論理のレピータ回路で
接続したので、レピータ回路における遅延時間、消費電
力および占有面積を大幅に減少でき、これによりメモリ
の高速、大容量化が容易になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＣＭＯＳ半導体記
憶装置の概略構成図、第２図は従来の半導体記憶装置の
概略構成図、第３図は第２図の動作波形図、第４図は従
来の他の半導体記憶装置の概略構成図、第５図はおよび
第６図は第１図中のメモリセルの回路図、第７図は第１
図の動作波形図、第８図は本発明の第２の実施例を示す
ＣＭＯＳ半導体記憶装置の概略構成図である。 ２１．５１・・・・・・ワード線駆動回路、２２−１．
２２−２　。 ５２−１．５２−２・・・・・・メモリセルアレイ、２
３．５３・・・・・・レピータ回路、２８．５７−１．
５７−２．６０．６１・・・・・・インバータ、５８−
１．５８−２・・・・・・センスアンプ、５９−１．５
９−２・・・・・・アクティブリストア回路。 出願人代理人　　　柿　　木　　恭　　成従来の他の半
導体記憶装置 第４図 ３０−１，３ｆｌ：ｌ−２ビ・ントＭ　　　　　　　　
　　　　　　　　　　　　　４０−＋、４０−２：どッ
ト線第１図のメモリセル　　　　　　　　　　第１図の
メ七りセル第５因　　　　　　第６図 Ｈ２遅延時間（１） 第１図の動作波形図 第７図 本発明の他のＣＭＯ３半導体記禮、辰置第８図

Claims (1)

1. 【特許請求の範囲】 第１のメモリセル内の第１の選択線に接続される第１の
   トランジスタと、 前記第１の選択線の信号を入力としその入力の反転論理
   を出力するレピータ回路と、 このレピータ回路の出力線を第２のメモリセル内の第２
   の選択線としそれに接続される第２のトランジスタとを
   備え、 前記第１および第２のトランジスタの一方をＮチャンネ
   ル型のＭＯＳトランジスタで、他方をＰチャンネル型の
   ＭＯＳトランジスタで構成したことを特徴とする相補型
   ＭＯＳ半導体記憶装置。