JP2006201315A - 液晶表示装置 - Google Patents
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Abstract
【課題】信号線を切り替えるためのスイッチング素子と、制御線の数を減らし、アレイ基板上のスイッチング素子と制御線の占める面積を減らすことができる液晶表示装置を提供する。
【解決手段】1本の信号線24の両側に左側TFT26と右側TFT28を設け、左側TFT26にゲート信号を供給する第1走査線30を設け、また、右側TFT28にゲート信号を供給する第2走査線32を設け、2本の信号線24に対し、4画素分の画像信号を供給する画像出力回路42を設け、この2本の信号線24に供給する画像信号を切り替える第1スイッチング素子44と第2スイッチング素子46を設け、第1制御線38と第2制御線40からの制御信号によって前記第1スイッチング素子44と第2スイッチング素子46を切り替えるものである。
【選択図】 図2
【解決手段】1本の信号線24の両側に左側TFT26と右側TFT28を設け、左側TFT26にゲート信号を供給する第1走査線30を設け、また、右側TFT28にゲート信号を供給する第2走査線32を設け、2本の信号線24に対し、4画素分の画像信号を供給する画像出力回路42を設け、この2本の信号線24に供給する画像信号を切り替える第1スイッチング素子44と第2スイッチング素子46を設け、第1制御線38と第2制御線40からの制御信号によって前記第1スイッチング素子44と第2スイッチング素子46を切り替えるものである。
【選択図】 図2
Description
本発明は、液晶表示装置に関するものである。
従来より、液晶表示装置において、信号線駆動回路における画像出力回路からの1出力の画像信号を4本の信号線にそれぞれ送るために、アレイ基板上の外周部にスイッチ部が設けられ、このスイッチ部の切り替えにより画像出力回路から信号線へ画像信号が送られる(例えば、特許文献1参照)。そして、上記のような信号線を切り替えるスイッチ部の制御のために、4本の制御線がアレイ基板の外周部に配線されている。
特開2003−114656号公報
しかしながら、アレイ基板の狭額縁化が進むと、アレイ基板の外周部にスイッチ部と4本の制御線を配置することが困難になるという問題点がある。
そこで、本発明は上記問題点に鑑み、信号線を切り替えるためのスイッチング素子と、及び制御線の数を減らし、アレイ基板上の上記スイッチング素子と制御線の占める面積を減らすことができる液晶表示装置を提供する。
本発明は、平行に配置された(m×2)本の信号線と、前記信号線の1本ずつに対して信号線を挟む形で配置され、かつ当該信号線に接続された第1、第2のスイッチング素子1対が当該信号線に沿ってn組配置されたスイッチング素子群と、このスイッチング素子群のスイッチング素子にそれぞれ接続された画素電極と、前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ(m×2)個の第1のスイッチング素子の各々に接続された第1の走査線n本と、前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ(m×2)個の第2のスイッチング素子の各々に接続された第2の走査線n本と、1水平期間内に4画素分の画像信号を前記信号線の半数に供給する信号線駆動回路と、前記信号線の隣接する2本ずつの組のいずれか一方に前記信号線駆動回路から画像信号が供給されるように切換を行う、前記信号線の組のそれぞれに接続された第3、第4のスイッチング素子と、前記第3、第4のスイッチング素子のオンオフを前記第3、第4のスイッチング素子にそれぞれ接続された第1、第2の制御線を介して制御する制御回路と、前記第1の走査線にゲート信号を供給して前記第1のスイッチング素子をオン状態にし、前記第3または第4のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第1のスイッチング素子に接続された前記画素電極に書き込み、前記第2の走査線にゲート信号を供給して前記第2のスイッチング素子をオン状態にし、前記第3または第4のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第2のスイッチング素子に接続された前記画素電極に書き込む走査線駆動回路と、を具備したことを特徴とする液晶表示装置である。
本発明の液晶表示装置であると、信号線切り替えのためのスイッチング素子の数を、信号線の半分とすることができ、よって上記スイッチング素子の制御のための制御線も半減できる。
本発明の一実施形態の液晶表示装置10について図1〜図3に基づいて説明する。
(1)液晶表示装置10の構成
液晶表示装置10の液晶パネル12は、アレイ基板14と、不図示の対向基板と、これら基板の間に配向膜を介して挟持されるツイステッド・ネマチック液晶からなる液晶層とを有している。
液晶表示装置10の液晶パネル12は、アレイ基板14と、不図示の対向基板と、これら基板の間に配向膜を介して挟持されるツイステッド・ネマチック液晶からなる液晶層とを有している。
図1に示すように液晶パネル12には、信号線駆動回路16とゲート線駆動回路18と切替制御回路20と、これら信号線駆動回路16とゲート線駆動回路18と切替制御回路20をコントロールする主制御回路22とを有している。
(2)アレイ基板14の構成
次に、アレイ基板14の構成について図2に基づいて説明する。
次に、アレイ基板14の構成について図2に基づいて説明する。
アレイ基板14の上には、(m×2)本(例えば、m×2=1028×3本;RGBで各1028本である)の信号線24−1、24−2、・・・、24−m、・・・、24−(m×2)(以下、総称して信号線24ともいう)が平行に図中、上下方向に配線されている。各信号線24を挟んで図中、左右一対の薄膜トランジスタ(TFT:Thin Film Transistor)及びこれに接続される画素電極から構成されている。以下、この信号線24を挟んで左側に設けられているTFTを左側TFT26といい、右側に配されているTFTを右側TFT28という。
そして、この左右一対のTFT26、28が1本の信号線24に対し上下方向にn組(例えば、724組)配されている。なお、この明細書における左右及び上下は、図2における方向を示すものとする。
この各信号線24−1、24−2、・・・、24−m、・・・、24−(m×2)と直交するようにn本の第1走査線30が左右方向に配線され、この第1走査線30と並んで平行に第2走査線32が左右方向に配線されている。この第1走査線30と第2走査線32とは、左側TFT26とその下段にある左側TFT26の間に配線され、アレイ基板14全体としては、第1走査線30がn本配線され、第2走査線32もn本配線されている。
左側TFT26のゲート電極が第1走査線30に接続され、ソース電極が信号線24に接続され、ドレイン電極が左側画素電極34に接続されている。n本の第1走査線30とn本の第2走査線32とは、ゲート線駆動回路18に接続されている。
右側TFT28のゲート電極が第2走査線32に接続され、ソース電極が信号線24に接続され、ドレイン電極が右側画素電極36に接続されている。
前記した信号線駆動回路16の中に含まれるm個の画像信号出力回路42−1、・・・42−mがアレイ基板14の外方に取り付けられたTCP(Tape Carrier Package)上に設けられている。各画像出力回路42は、4画素分の画像信号を一水平期間内に出力する。
アレイ基板12における画像表示領域外の上部には、TFTよりなる第1スイッチング素子44と第2スイッチング素子46とがm組設けられている。隣接する2本の信号線、例えば24−1、24−2の中で、左側の1本の信号線24−1の上端部に第1スイッチング素子44のソース電極が接続され、右側の1本の信号線24−2の上端部に第2スイッチング素子46のソース電極が接続されている。これら第1スイッチング素子44と第2スイッチング素子46とがm個それぞれ設けられている。アレイ基板14における画像表示領域外の上部には、第1制御線38と第2制御線40が左右方向に配線されている。第1制御線38と第2制御線40は切替制御回路20に接続されている。第1スイッチング素子44のゲート電極には第1制御線38が接続され、ドレイン電極には画像信号出力回路42−1に接続されている。第2スイッチング素子46のゲート電極には第2制御線40が接続され、ドレイン電極には同じ画像信号出力回路42−1に接続されている。他の画像信号出力回路42−2、・・・42−mにも同様に2本の信号線24−3、24−4、・・・24−(m×2−1)、24−(m×2)がそれぞれ接続されている。
そして、第1スイッチング素子44は、画像出力回路42から送られた画像信号を、第1制御線38から出力された第1制御信号によって信号線24に出力するものであり、第2スイッチング素子46は画像出力回路42から出力された画像信号を第2制御線40から出力された第2制御信号によって出力する。このタイミングについては後から詳しく説明する。
(3)液晶表示装置10の駆動状態
次に、図2及び図3を用いて、液晶表示装置10の駆動状態について説明する。
次に、図2及び図3を用いて、液晶表示装置10の駆動状態について説明する。
図3に示すように、1個の画像出力回路42(図3では画像出力回路42−1を例として示す)からは、一水平期間(1H)内に4画素分の画像信号Gが出力される。
一段目の第1走査線30からは、一水平期間内に1/2の水平期間(H/2)の時間幅を持つゲート信号Y1が出力される。また、第2走査線32からは、一水平期間内において1/2の水平期間分のゲート信号Y2であって、かつ、第1走査線30におけるゲート信号Y1とは1/2の水平期間だけずれた信号が出力される。以下、各段の第1走査線30及び第2走査線32からはそれぞれ1/2の水平期間だけずれたゲート信号が出力されていく。
第1制御線38は、1/4の水平期間毎に第1制御信号ASW1を出力し、第2制御線40からは、1/4の水平期間(H/4)毎に第2制御信号ASW2を出力し、かつ、この第2制御信号ASW2は、第1制御信号ASW1とは1/4の水平期間だけずれた状態の信号が出力される。
上記のような信号が出力されることにより、各画素電極に対し次のように画像信号が書き込まれる。
隣接する2本の信号線、例えば24−1、24−2に着目し、一方の信号線24−1の左側TFT26における左側画素電極34に一画素分の画像信号G−1aが1/4の水平期間内に書き込まれる。
次の1/4の水平期間において、他方の信号線24−2の左側TFT26の画素電極34に一画素分の画像信号G−1bが書き込まれる。
次の1/4の水平期間において、一方の信号線24−1の右側TFT28に接続された右側画素電極36に一画素分の画像信号G−1cが書き込まれる。
最後の1/4の水平期間内において他方の信号線24−2の右側TFT28の右側画素電極36に一画素分の画像信号G−1dが書き込まれる。
上記の状態が2本の信号線24毎に一水平期間において行われ、画面全体として一水平期間内に1つの水平ラインにおける画素電極全てに画像信号Gが書き込まれることとなる。
そして、次の段の水平ラインに書き込みが移り、最終的に1フレームの画像が表示される。
(4)本実施形態の効果
上記のように、一水平期間内において、1/4の水平期間毎に4画素分の画像信号を書き込むことができる。
上記のように、一水平期間内において、1/4の水平期間毎に4画素分の画像信号を書き込むことができる。
アレイ基板12の外周部において、2本の制御線38、40と、m個のスイッチング素子44、46を設けるだけであるため、その配線領域を小さくすることができ、狭額縁化を図ることができる。
信号線24について着目すると、1本の信号線で左右一対のTFT26、28に接続されることとなり、従来のように1つのTFTに1本の信号線を接続することがないため、信号線24の数を従来の信号線よりも少なくすることができる。
画像出力回路42も、2個のTFT26、28に画像信号を送る状態となるため、画像出力回路42の数も従来よりも半分に減少させることができる。
10 液晶表示装置
12 液晶パネル
14 アレイ基板
16 信号線駆動回路
18 ゲート線駆動回路
20 切替制御回路
22 主制御回路
24 信号線
26 左側TFT
28 右側TFT
30 第1走査線
32 第2走査線
34 左側画素電極
36 右側画素電極
38 第1制御線
40 第2制御線
42 画像出力回路
44 第1スイッチング素子
46 第2スイッチング素子
12 液晶パネル
14 アレイ基板
16 信号線駆動回路
18 ゲート線駆動回路
20 切替制御回路
22 主制御回路
24 信号線
26 左側TFT
28 右側TFT
30 第1走査線
32 第2走査線
34 左側画素電極
36 右側画素電極
38 第1制御線
40 第2制御線
42 画像出力回路
44 第1スイッチング素子
46 第2スイッチング素子
Claims (3)
- 平行に配置された(m×2)本の信号線と、
前記信号線の1本ずつに対して信号線を挟む形で配置され、かつ当該信号線に接続された第1、第2のスイッチング素子1対が当該信号線に沿ってn組配置されたスイッチング素子群と、
このスイッチング素子群のスイッチング素子にそれぞれ接続された画素電極と、
前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ(m×2)個の第1のスイッチング素子の各々に接続された第1の走査線n本と、
前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ(m×2)個の第2のスイッチング素子の各々に接続された第2の走査線n本と、
1水平期間内に4画素分の画像信号を前記信号線の半数に供給する信号線駆動回路と、
前記信号線の隣接する2本ずつの組のいずれか一方に前記信号線駆動回路から画像信号が供給されるように切換を行う、前記信号線の組のそれぞれに接続された第3、第4のスイッチング素子と、
前記第3、第4のスイッチング素子のオンオフを前記第3、第4のスイッチング素子にそれぞれ接続された第1、第2の制御線を介して制御する制御回路と、
前記第1の走査線にゲート信号を供給して前記第1のスイッチング素子をオン状態にし、前記第3または第4のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第1のスイッチング素子に接続された前記画素電極に書き込み、前記第2の走査線にゲート信号を供給して前記第2のスイッチング素子をオン状態にし、前記第3または第4のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第2のスイッチング素子に接続された前記画素電極に書き込む走査線駆動回路と、
を具備した
ことを特徴とする液晶表示装置。 - 前記制御回路は前記第1の制御線に第1の制御信号を供給することで水平期間の1/4の期間毎に前記第3のスイッチング素子をオン状態にし、前記第2の制御線に第2の制御信号を供給することで前記第3のスイッチング素子のオン状態から1/4水平期間ずらして且つ水平期間の1/4の期間毎に前記第4のスイッチング素子をオン状態にし、
前記走査線駆動回路は前記第1の走査線にゲート信号を供給することで水平期間の1/2間に前記第1のスイッチング素子をオン状態にし、前記第2の走査線にゲート信号を供給することで前記第1のスイッチング素子のオン状態から1/2水平期間ずらして且つ水平期間の1/2の期間に前記第2のスイッチング素子をオン状態にするよう構成した
ことを特徴とする請求項1記載の液晶表示装置。 - 前記隣接した2本の信号線に接続された前記第1、第2の一対のスイッチング素子2組にそれぞれ接続された画素電極を第1、第2、第3、第4の画素電極とした場合、
最初の1/4の水平期間内で前記第1のスイッチング素子を介して前記第1の画素電極に対し1画素分の画像信号を書き込み、
次の1/4の水平期間内で前記第1のスイッチング素子を介して前記第3の画素電極に対し1画素分の画像信号を書き込み、
次の1/4の水平期間内で前記第2のスイッチング素子を介して前記第2の画素電極に対し1画素分の画像信号を書き込み、
最後の1/4の水平期間内で前記第2のスイッチング素子を介して前記第4の画素電極に対し1画素分の画像信号を書き込むよう構成した
ことを特徴する請求項2記載の液晶表示装置。
Priority Applications (2)
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JP2005010979A JP2006201315A (ja) | 2005-01-18 | 2005-01-18 | 液晶表示装置 |
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- 2005-01-18 JP JP2005010979A patent/JP2006201315A/ja active Pending
- 2005-12-19 US US11/305,232 patent/US20060158408A1/en not_active Abandoned
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