JPWO2004097787A1 - 表示装置用アレイ基板及び表示装置 - Google Patents

Abstract

アレイ基板は、表示部（ＤＳＰ）において、複数の信号線（Ｘ１〜Ｘｍ）を備えている。各信号線には１行に１個のスイッチング素子が接続されている。Ｍ列目の画素列のうちのＮ行目のスイッチング素子及び（Ｍ＋１）列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は、同一信号線に接続され、しかも、隣接する信号線に互いに逆極性の映像信号が供給される。

Description

この発明は、表示装置用アレイ基板及び表示装置に係り、特に、液晶表示装置などの表示装置を構成するアレイ基板の構造に関する。

近年、液晶表示装置に代表される多くの平面表示装置は、マトリクス状に配置された画素のそれぞれにスイッチング素子として機能する薄膜トランジスタを備えたアクティブマトリクス駆動方式を採用している。このような表示装置では、大画面化の要求に伴い、映像などの信号を転送するための配線の配線抵抗や配線容量が増大する傾向にある。これにより、各画素の充電不足を招き、表示品位が劣化するといった課題が生ずる。このため、信号線を駆動する（すなわち信号線に所定の映像信号を供給する）ための信号線駆動回路の能力アップが必須となっている。
しかしながら、信号線駆動回路の能力をアップした場合、信号線駆動回路に含まれるＩＣチップが電力アップに伴って発熱するといった課題を生ずる。一方で、信号線駆動回路の能力をアップするためには回路構造が複雑となり、コストアップにつながる。そこで、例えば、特開平１０−１７１４１２号公報によれば、信号線駆動回路の構造を簡素化したドット反転駆動方式の液晶表示装置が提案されている。この公報によれば、１本の信号線で２列の画素を駆動する技術が開示されている。
しかしながら、このような構造では、１水平走査期間において、各信号線に極性の異なる２種類の映像信号を順次供給する必要がある。また、１水平走査期間毎にも各信号線に逆極性の映像信号を供給する必要がある。このため、スイッチング回数が多くなり、信号線駆動回路の負荷が増大する。

この発明は、上述した問題点に鑑みなされたものであって、その目的は、表示品位の劣化を防止することができるとともに、コストアップすることなく駆動回路の負荷を軽減できる表示装置用アレイ基板及び表示装置を提供することにある。
この発明の第１の様態による表示装置用アレイ基板は、
基板上の行方向に延出された複数の走査線と、
基板上の列方向に延出された複数の信号線と、
１列にｎ行の画素を配列した画素列をｍ列有する表示部と、
を備えた表示装置用アレイ基板であって、
各画素は、各走査線と各信号線との交差部に配置されたスイッチング素子を含み、
各信号線には１行に１個のスイッチング素子が接続され、かつ、Ｍ列目の画素列のうちのＮ行目のスイッチング素子及び（Ｍ＋１）列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は同一信号線に接続され、しかも、隣接する信号線に互いに逆極性の映像信号が供給されることを特徴とする。
この発明の第２の様態による表示装置は、
基板上の行方向に延出された複数の走査線と、基板上の列方向に延出された複数の信号線と、各走査線と各信号線との交差部に配置されたスイッチング素子と、を備えたアレイ基板と、
アレイ基板に対向配置された対向基板と、
アレイ基板と対向基板との間に保持された液晶層と、
を備え、１列にｎ行の画素を配列した画素列をｍ列有する表示部を備えた表示装置であって、
さらに、各走査線に接続され、同一走査線に接続された各スイッチング素子を駆動するための駆動信号を出力する走査線駆動回路と、
前記画素の配置に対応して映像データを所定順序に並べ替えるコントローラと、
各信号線に接続され、前記コントローラにより並べ替えられた映像データに基づいて各信号線に映像信号を出力する信号線駆動回路と、を備え、
加えて、各信号線には１行に１個のスイッチング素子が接続され、かつ、Ｍ列目の画素列のうちのＮ行目のスイッチング素子及び（Ｍ＋１）列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は、同一信号線に接続され、しかも、隣接する信号線に互いに逆極性の映像信号が供給されることを特徴とする。

図１は、この発明の一実施の形態に係る表示装置用アレイ基板を備えた液晶表示装置の構成を概略的に示す図である。
図２は、実施例１における表示装置用アレイ基板の表示部を構成する画素の配置例を示す図である。
図３は、実施例１を説明するための概念図であり、出力チャネルと信号線に接続された各画素のスイッチング素子との関係を説明するための図である。
図４は、実施例１を説明するための概念図であり、映像データと表示部に表示される表示画像との関係を説明するための図である。
図５は、実施例２における表示装置用アレイ基板の表示部を構成する画素の配置例を示す図である。
図６は、実施例２を説明するための概念図であり、出力チャネルと信号線に接続された各画素のスイッチング素子との関係を説明するための図である。
図７は、実施例２を説明するための概念図であり、映像データと表示部に表示される表示画像との関係を説明するための図である。
図８は、実施例３における表示装置用アレイ基板の表示部を構成する画素の配置例を示す図である。
図９は、実施例３を説明するための概念図であり、出力チャネルと信号線に接続された各画素のスイッチング素子との関係を説明するための図である。
図１０は、実施例３を説明するための概念図であり、映像データと表示部に表示される表示画像との関係を説明するための図である。
図１１は、実施例１における表示装置用アレイ基板の表示部を構成する他の画素の配置例を示す図である。

以下、この発明の一実施の形態に係る表示装置用アレイ基板及び表示装置について図面を参照して説明する。ここで説明する表示装置用アレイ基板は、平面表示装置を構成するアレイ基板として広く適用可能であるが、ここでは、平面表示装置として液晶表示装置を例に説明する。
図１に示すように、液晶表示装置は、アクティブマトリクス駆動方式のカラー液晶表示装置であって、液晶表示パネルＬＰＮ、駆動回路基板（ＰＣＢ）１００などを備えて構成されている。これら液晶表示パネルＬＰＮと駆動回路基板１００とは、ＴＣＰ（テープ・キャリア・パッケージ）１１０を介して接続されている。このＴＣＰ１１０は、フレキシブル配線基板上に信号線駆動用ＩＣ１２０が実装されたものである。このＴＣＰ１１０は、液晶表示パネルＬＰＮに対して例えば異方性導電膜（ＡＣＦ）を介して電気的に接続されているとともに、駆動回路基板１００に対してはんだ付けなどにより接続されている。この例では、信号線駆動用ＩＣ１２０をＴＣＰ１１０として接続したが、液晶表示パネルＬＰＮに対して信号線駆動用ＩＣ１２０をＣＯＧ（チップ・オン・グラス）接続しても構わない。また、信号線駆動用ＩＣ１２０を液晶表示パネルＬＰＮ内に画素のスイッチング素子と同一工程で一体的に作り込むことも可能である。
液晶表示パネルＬＰＮは、アレイ基板ＡＲと、アレイ基板ＡＲと互いに対向して配置された対向基板ＣＴと、これらアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えて構成されている。この液晶表示パネルＬＰＮは、画像を表示する例えば対角３２インチ（約８１．２８ｃｍ）サイズの表示部ＤＳＰにおいて、実質的にｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸを備えている。
アレイ基板ＡＲは、表示部ＤＳＰにおいて、基板上の行に沿って形成されたｎ本の走査線Ｙ（Ｙ１〜Ｙｎ）、基板上の列に沿って形成されたｍ本の信号線Ｘ（Ｘ１〜Ｘｍ）、各々対応走査線Ｙと対応信号線Ｘとの交差部近傍に画素毎に配置されたｍ×ｎ個のスイッチング素子（例えば薄膜トランジスタ）ＳＷ、各スイッチング素子ＳＷに接続されたｍ×ｎ個の画素電極ＥＰなどを有している。
一方、対向基板ＣＴは、表示部ＤＳＰにおいて、単一の対向電極ＥＴなどを有している。対向電極ＥＴは、すべての画素ＰＸに対応して画素電極ＥＰに対向するように配置されている。
アレイ基板ＡＲは、表示部ＤＳＰの周辺領域ＤＣＴにおいて、ｎ本の走査線Ｙに接続された走査線駆動回路ＹＤを一体的に備えている。駆動回路基板１００は、コントローラＣＮＴや、図示しない電源回路などを備えている。このコントローラＣＮＴは、後述する本実施形態特有の画素の配置に対応して映像データを所定順序に並べ替えるとともに、並べ替えた映像データや、極性信号、各種制御信号などを出力する。
走査線駆動回路ＹＤは、画素のスイッチング素子と同一工程で作成されたものであり、同一走査線Ｙに接続された各スイッチング素子ＳＷを駆動するための駆動信号を生成し、コントローラＣＮＴによる制御に基づいてｎ本の走査線Ｙに順次駆動信号を出力する。
信号線駆動用ＩＣ１２０は、コントローラＣＮＴにより所定順序に並べ替えられた映像データに基づいて対応する映像信号を生成し、コントローラＣＮＴによる制御に基づいて各行のスイッチング素子ＳＷが駆動信号によってオンするタイミングでｍ本の信号線Ｘに順次映像信号を出力する。これにより、各画素ＰＸの画素電極ＥＰは、対応するスイッチング素子ＳＷを介して供給される映像信号に応じた画素電位にそれぞれ設定される。
この信号線駆動用ＩＣ１２０は、それぞれ所定本数の信号線毎に割り当てられており、それぞれのセクションＸＤ１、ＸＤ２…、ＸＤ１０を構成する。この実施の形態では、１０個の信号線駆動用ＩＣ１２０がそれぞれ対応するセクションを受け持つ。
このような構成の液晶表示パネルＬＰＮにおいては、アレイ基板ＡＲの表面及び対向基板ＣＴの表面が配向膜によって覆われている。また、アレイ基板ＡＲ及び対向基板ＣＴは、それぞれの配向膜を有する面を対向した状態で貼り合わせられている。アレイ基板ＡＲ及び対向基板ＣＴは、スペーサを介して貼り合せられており、これらの間に所定のギャップが形成されている。液晶層ＬＱは、これらアレイ基板ＡＲの配向膜と対向基板ＣＴの配向膜との間に形成されたギャップに封入された液晶分子を含む液晶組成物で構成さていれる。
なお、上述した液晶表示パネルＬＰＮは、外光を選択的に反射して画像を表示する反射型として構成されても良いし、バックライト光を選択的に透過して画像を表示する透過型として構成されても良い。このような選択的な反射または透過を実現するために、液晶表示パネルＬＰＮは、アレイ基板ＡＲ及び対向基板ＣＴの少なくとも一方の外面に、偏向板や位相差板などを備えている。また、カラー表示を可能とするために、液晶表示パネルＬＰＮは、アレイ基板ＡＲ及び対向基板ＣＴの少なくとも一方に、ストライプ状の赤、緑、青などの３原色のカラーフィルタを備えて構成される。
ところで、この実施の形態では、アレイ基板ＡＲは、表示部ＤＳＰにおいて、図２、図５、及び、図８に示すようなレイアウトで配置された画素ＰＸを備えている。すなわち、同一の走査線Ｙにｍ個のスイッチング素子ＳＷが接続され、行ｒを形成する。ここでは、ｎ本の走査線Ｙ（Ｙ１〜Ｙｎ）に対応してｎ本の行ｒ（ｒ１〜ｒｎ）が形成されている。
また、同一の信号線Ｘにｎ個のスイッチング素子ＳＷが接続され、画素列ｃを形成する。ここでは、各信号線Ｘにつき、１行に１個のスイッチング素子が接続され、かつ、２列のそれぞれの画素列を構成するｎ／２個のスイッチング素子ＳＷが接続されている。このように、すべての信号線Ｘについて表示に寄与するか否かにかかわらずｎ個のスイッチング素子を同一のパターンで接続することで、各信号線の容量を同等とすることができ、表示不良の発生を防止できる。これにより、ｍ本の信号線Ｘ（Ｘ１〜Ｘｍ）に対応してｍ本の画素列ｃ（ｃ１〜ｃｍ）が形成されている。つまり、表示部ＤＳＰは、１列にｎ行の画素を配列したｍ列の画素列によって構成される。
さらに、Ｍ列目の画素列ｃＭのうちのＮ行目ｒＮのスイッチング素子ＳＷ及び（Ｍ＋１）列目の画素列ｃ（Ｍ＋１）のうちの（Ｎ＋１）行目ｒ（Ｎ＋１）のスイッチング素子ＳＷは、同一信号線Ｘに接続されている。なお、図２、図５、及び、図８に示した例では、Ｍ及びＮは１以上の整数である。
図２に示したレイアウトでは、例えば第１列目の信号線Ｘ１には、第１、３、５…行目といった奇数行目に第１画素列ｃ１を構成するスイッチング素子ＳＷが接続されるとともに、第２、４、６…ｎ行目といった偶数行目に第２画素列ｃ２を構成するスイッチング素子ＳＷが接続されている。つまり、同一信号線に接続されるスイッチング素子ＳＷは、１行毎に２列の画素列に交互に配置されている。
このとき、信号線Ｘ１には、第１画素列ｃ１を構成するｎ／２個のスイッチング素子ＳＷが接続されており、同様に、第２画素列ｃ２を構成するｎ／２個のスイッチング素子ＳＷが接続されている。
図５に示したレイアウトでは、例えば第２列目の信号線Ｘ２には、第１、３、５…行目といった奇数行目に第１画素列ｃ１を構成するスイッチング素子ＳＷが接続されるとともに、第２、４、６…ｎ行目といった偶数行目に第２画素列ｃ２を構成するスイッチング素子ＳＷが接続されている。つまり、同一信号線に接続されるスイッチング素子ＳＷは、１行毎に２列の画素列に交互に配置されている。
このとき、信号線Ｘ２には、第１画素列ｃ１を構成するｎ／２個のスイッチング素子ＳＷが接続されており、同様に、第２画素列ｃ２を構成するｎ／２個のスイッチング素子ＳＷが接続されている。
図８に示したレイアウトでは、例えば第１列目の信号線Ｘ１には、第１、３、５…行目といった奇数行目に第１画素列ｃ１を構成するスイッチング素子ＳＷが接続されるとともに、第２、４、６…ｎ行目といった偶数行目に第２画素列ｃ２を構成するスイッチング素子ＳＷが接続されている。つまり、同一信号線に接続されるスイッチング素子ＳＷは、１行毎に２列の画素列に交互に配置されている。
このとき、信号線Ｘ１には、第１画素列ｃ１を構成するｎ／２個のスイッチング素子ＳＷが接続されており、同様に、第２画素列ｃ２を構成するｎ／２個のスイッチング素子ＳＷが接続されている。
また、隣接する２本の信号線の間に配置された１つの画素列に着目すると、隣接する第１信号線と第２信号線との間に配置された１つの画素列は、Ｎ行目ｒＮにおいて第１信号線に接続されたスイッチング素子ＳＷ、及び、（Ｎ＋１）行目ｒ（Ｎ＋１）において第２信号線に接続されたスイッチング素子ＳＷを備えて構成されている。
望ましくは、隣接する２本の信号線の間に１つの画素列が配置された構造では、各画素列を構成する奇数行目のスイッチング素子すべてが隣接する一方の信号線（すなわち各画素列の一方の側に沿って配置された信号線）に接続され、各画素列を構成する偶数行目のスイッチング素子ＳＷすべてが隣接する他方の信号線（すなわち各画素列の他方の側に沿って配置された信号線）に接続されて、１列の画素列を構成する。
図２に示したレイアウトでは、例えば第１列目の信号線Ｘ１と第２列目の信号線Ｘ２との間に配置された画素列ｃ２は、第１、３、５…行目といった奇数行目において信号線（一方の信号線）Ｘ２に接続されたｎ／２個のスイッチング素子ＳＷ、及び、第２、４、６…ｎ行目といった偶数行目において信号線（他方の信号線）Ｘ１に接続されたｎ／２個のスイッチング素子ＳＷを備えて構成されている。
図５に示したレイアウトでは、例えば第１列目の信号線Ｘ１と第２列目の信号線Ｘ２との間に配置された画素列ｃ１は、第１、３、５…行目といった奇数行目において信号線（一方の信号線）Ｘ２に接続されたｎ／２個のスイッチング素子ＳＷ、及び、第２、４、６…ｎ行目といった偶数行目において信号線（他方の信号線）Ｘ１に接続されたｎ／２個のスイッチング素子ＳＷを備えて構成されている。
図８に示したレイアウトでは、例えば第１列目の信号線Ｘ１と第２列目の信号線Ｘ２との間に配置された画素列ｃ２は、第１、３、５…行目といった奇数行目において信号線（一方の信号線）Ｘ２に接続されたｎ／２個のスイッチング素子ＳＷ、及び、第２、４、６…ｎ行目といった偶数行目において信号線（他方の信号線）Ｘ１に接続されたｎ／２個のスイッチング素子ＳＷを備えて構成されている。
このような画素配置の表示部ＤＳＰによれば、隣接する信号線に互いに逆極性の映像信号を供給することにより、行方向及び列方向に隣接する画素間で互いに極性が異なるドット反転駆動が可能となる。このとき、信号線駆動用ＩＣ１２０は、例えば、１フレーム分、すなわちｎ本の走査線を駆動するｎ水平走査期間（一垂直走査期間）分、各信号線に対して同一極性の映像信号を出力する。
例えば、第Ｆフレーム（例えば奇数フレーム）においては、信号線駆動用ＩＣ１２０は、信号線Ｘ１、Ｘ３…といった奇数列目の信号線には基準信号に対して正の映像信号を出力するとともに、信号線Ｘ２、Ｘ４…といった偶数列目の信号線には基準信号に対して負の映像信号を出力する。
また、第Ｆフレームに続く第（Ｆ＋１）フレーム（例えば偶数フレーム）においては、信号線駆動用ＩＣ１２０は、信号線Ｘ１、Ｘ３…といった奇数列目の信号線には基準信号に対して負の映像信号を出力するとともに、信号線Ｘ２、Ｘ４…といった偶数列目の信号線には基準信号に対して正の映像信号を出力する。これにより、表示部ＤＳＰ内においてドット反転駆動を可能とするとともに、フレーム反転駆動を可能とする。
このように、信号線駆動用ＩＣ１２０は、同一信号線に対して、例えば同一フレーム（一垂直走査期間）においては同一極性の映像信号を出力するとともに、１フレーム毎に映像信号の極性を反転させて出力する。このようなドット反転駆動方式によれば、映像信号の極性を反転させるためのスイッチング回数を減らすことができる（スイッチング回数を例えば１水平走査期間毎から１垂直走査期間毎に減らすことができる）。このため、信号線駆動回路の負荷を軽減することができる。これにより、各画素の充電不足を解消することができ、表示品位の劣化を防止することが可能となる。また、信号線駆動回路の構成を簡素化することができ、低コスト化を実現することが可能となる。
上述したような画素配置の表示部ＤＳＰに対しては、画素配置と配線との関係を考慮して映像データを補償する必要がある。以下に、３つの実施例について具体的に説明する。
なお、各実施例では、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタが画素列と平行なストライプ状にＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｒ、Ｇ…の順序でそれぞれ１２８０本ずつ配列されているものとする。また、図３、図６、及び、図９における各画素（例えば「１」）の数字は同一数字の信号線（例えば「Ｘ１」）に接続されたスイッチング素子であるものとする。さらに、図４、図７、及び、図１０において、Ｒ１、Ｒ２…、Ｒ１２８０は赤色画素用の映像信号に対応し、同様に、Ｇ１、Ｇ２…、Ｇ１２８０は緑色画素用の映像信号に対応し、Ｂ１、Ｂ２…、Ｂ１２８０は青色画素用の映像信号に対応するものとする。

この実施例１では、例えば図２に示すように、表示部ＤＳＰは、互いに隣接するＭ列目及び（Ｍ＋１）列目の２列の画素列を１組とした複数組によって構成されている。各組は、信号線駆動用ＩＣから出力された映像信号が供給される２本の信号線（第１信号線及び第２信号線）と、一方の信号線（例えば第２信号線）に電気的に接続された１本の補助信号線とを有している。表示部ＤＳＰ全体においては、映像信号が供給されるｍ本の信号線と、ｍ／２本の補助信号線とを有している。
このような表示部ＤＳＰの各組においては、（Ｍ＋１）列目の画素列のうちのＮ行目のスイッチング素子は例えば第２信号線に接続され、Ｍ列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は第２信号線に電気的に接続された補助信号線に接続されている。
例えば、補助信号線、第１信号線、第２信号線がその順序で配列され、しかも、補助信号線と第２信号線とがバイパス線を介して電気的に接続されていた配置では、各組は、補助信号線と第１信号線との間に配置された第１画素列、及び、第１信号線と第２信号線との間に配置された第２画素列を備えている。この場合、Ｎ行目において第１画素列のスイッチング素子は第１信号線に接続されるとともに第２画素列のスイッチング素子は第２信号線に接続され、（Ｎ＋１）行目において第１画素列のスイッチング素子は補助信号線に接続されるとともに第２画素列のスイッチング素子は第１信号線に接続されている。
図２に示したレイアウトの場合、例えば第１列目の画素列ｃ１及びこれに隣接する第２列目の画素列ｃ２を１組とする。この組の場合、第２列目の信号線Ｘ２と補助信号線Ｘ２Ｓとがバイパス線ＢＰ１２を介して電気的に接続されている。このとき、画素列ｃ１は、補助信号線Ｘ２Ｓと信号線Ｘ１との間に配置され、画素列ｃ２は、信号線Ｘ１と信号線Ｘ２との間に配置されている。この場合、Ｎ行目（例えば奇数行目）においては、画素列ｃ１のスイッチング素子は信号線Ｘ１に接続され、画素列ｃ２のスイッチング素子は信号線Ｘ２に接続されている。また、（Ｎ＋１）行目（例えば偶数行目）においては、画素列ｃ１のスイッチング素子は補助信号線Ｘ２Ｓに接続され、画素列ｃ２のスイッチング素子は信号線Ｘ１に接続されている。
同様に、画素列ｃ（ｍ−１）及び画素列ｃｍの組の場合、第ｍ列目の信号線Ｘｍと補助信号線ＸｍＳとがバイパス線ＢＰ（ｍ−１）ｍを介して電気的に接続されている。このとき、画素列ｃ（ｍ−１）は、補助信号線ＸｍＳと信号線Ｘ（ｍ−１）との間に配置され、画素列ｃｍは、信号線Ｘ（ｍ−１）と信号線Ｘｍとの間に配置されている。この場合、Ｎ行目（例えば奇数行目）においては、画素列ｃ（ｍ−１）のスイッチング素子は信号線Ｘ（ｍ−１）に接続され、画素列ｃｍのスイッチング素子は信号線Ｘｍに接続されている。また、（Ｎ＋１）行目（例えば偶数行目）においては、画素列ｃ（ｍ−１）のスイッチング素子は補助信号線ＸｍＳに接続され、画素列ｃｍのスイッチング素子は信号線Ｘ（ｍ−１）に接続されている。
この実施例１では、図３及び図４に示すように、信号線駆動用ＩＣは、３８４０本の各信号線Ｘ１〜Ｘ３８４０にそれぞれ映像信号を出力するための３８４０個の出力チャネルを有するものとし、３８４本の信号線毎に割り当てられた１０個のセクションＸＤ１〜ＸＤ１０からなるものとする。
表示部ＤＳＰは、実質的に画像を表示する矩形状に形成され、ｎ行の画素を配列した画素列をｍ列有するものと定義する。図３に示した例では（図６及び図９に示した例も同様に）、１列目の画素列ｃ１から３８４０列目の画素列ｃ３８４０までの３８４０列分の画素列を表示部ＤＳＰとする。
図２に示したような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線に駆動信号が出力されたタイミングで第１信号線に第１画素列に対応した映像信号を出力するとともに第２信号線に第２画素列に対応した映像信号を出力し、（Ｎ＋１）行目の走査線に駆動信号が出力されたタイミングで第１信号線に第２画素列に対応した映像信号を出力するとともに第２信号線に第１画素列に対応した映像信号を出力するように映像データを並べ替える。
すなわち、図３及び図４に示した例（ｍ＝３８４０）では、表示部ＤＳＰにおける画素列ｃ１のうちのＮ行目（例えば奇数行目）のスイッチング素子及び画素列ｃ１に隣接する画素列ｃ２のうちの（Ｎ＋１）行目（例えば偶数行目）のスイッチング素子は、信号線Ｘ１に接続されている。このような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線（例えばＹ１、Ｙ３、Ｙ５…）に駆動信号が出力されたタイミングで信号線Ｘ１に画素列ｃ１用の映像信号Ｒ１を出力するとともに、（Ｎ＋１）行目の走査線（例えばＹ２、Ｙ４、Ｙ６…）に駆動信号が出力されたタイミングで信号線Ｘ１に画素列ｃ２用の映像信号Ｇ１を出力するように映像データを並べ替える。
同様に、表示部ＤＳＰにおける画素列ｃ２のうちのＮ行目（例えば奇数行目）のスイッチング素子及び画素列ｃ１のうちの（Ｎ＋１）行目（例えば偶数行目）のスイッチング素子は、２列目の信号線Ｘ２に接続されている。このような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線（例えばＹ１、Ｙ３、Ｙ５…）に駆動信号が出力されたタイミングで信号線Ｘ２に所定の映像信号Ｇ１を出力するとともに、（Ｎ＋１）行目の走査線（例えばＹ２、Ｙ４、Ｙ６…）に駆動信号が出力されたタイミングで信号線Ｘ２に映像信号Ｒ１を出力するように映像データを並べ替える。
当然のことながら、同一フレームにおいて異なるタイミング（異なる水平走査期間）でそれぞれの信号線Ｘ１及びＸ２に出力される所定映像信号Ｒ１及びＧ１は、同一極性である。
これにより、画素列ｃ１のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｒ１に対応した画素電位に設定される。また、画素列ｃ２のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｇ１に対応した画素電位に設定される。
つまり、コントローラＣＮＴは、Ｎ行目（例えば奇数行目）の走査線を駆動するタイミングで、Ｒ１、Ｇ１、Ｂ１、Ｒ２…、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０のように映像データを並べ替え、信号線駆動用ＩＣに出力する。信号線駆動用ＩＣは、信号線Ｘ１、Ｘ２、Ｘ３、Ｘ４…、Ｘ３８３８、Ｘ３８３９、Ｘ３８４０に対して、それぞれ映像信号Ｒ１、Ｇ１、Ｂ１、Ｒ２…、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０をシリアルに出力する。
続いて、コントローラＣＮＴは、（Ｎ＋１）行目（例えば偶数行目）の走査線を駆動するタイミングで、Ｇ１、Ｒ１、Ｒ２、Ｂ１…、Ｂ１２７９、Ｂ１２８０、Ｇ１２８０のように映像データを補償し、信号線駆動用ＩＣに出力する。信号線駆動用ＩＣは、信号線Ｘ１、Ｘ２、Ｘ３、Ｘ４…、Ｘ３８３８、Ｘ３８３９、Ｘ３８４０に対して、それぞれ映像信号Ｇ１、Ｒ１、Ｒ２、Ｂ１…、Ｂ１２７９、Ｂ１２８０、Ｇ１２８０をシリアルに出力する。
以後同様の信号処理を繰り返し行うことにより、配線と画素配置との特有の関係を、映像信号の出力順序によって補償される。
このように、３８４０本の信号線に対して３８４０画素分の映像信号が順次出力されるが、隣接する２画素分の映像信号を１セットとした１９２０セットの映像信号それぞれについて、Ｎ行目の走査線を駆動するタイミングと（Ｎ＋１）行目の走査線を駆動するタイミングとで、各セットの２画素分の映像信号を交互に並べ替えて対応信号線に出力することになる。
極性信号ＰＯＬは、このようにして１フレーム分のすべての画素への画素電位の書き込みを行っている間は固定されており、１フレーム毎にその極性を反転する。信号線駆動用ＩＣのすべてのセクションＸＤ１〜ＸＤ１０は、この極性信号ＰＯＬに基づいて極性制御した映像信号を各信号線に出力する。
例えば、Ｆフレーム（例えば奇数フレーム）においては、極性信号ＰＯＬは、ＨＩＧＨに固定されている。セクションＸＤ１〜ＸＤ１０は、ＨＩＧＨに固定された極性信号ＰＯＬの入力に基づいて、奇数列目の信号線に対して相対的に正の映像信号を出力するとともに、偶数列目の信号線に対して相対的に負の映像信号を出力する。
また、Ｆフレームに続く（Ｆ＋１）フレーム（例えば偶数フレーム）においては、極性信号ＰＯＬは、ＬＯＷに固定されている。セクションＸＤ１〜ＸＤ１０は、ＬＯＷに固定された極性信号ＰＯＬの入力に基づいて、奇数列目の信号線に対して相対的に負の映像信号を出力するとともに、偶数列目の信号線に対して相対的に正の映像信号を出力する。
このようにして、ドット反転駆動を可能とするとともに、フレーム反転駆動を可能とする。

この実施例２では、例えば図５に示すように、表示部ＤＳＰは、信号線駆動用ＩＣから出力された映像信号が供給されるｍ本の信号線と、１本の所定信号線に電気的に接続された１本の補助信号線とを有している。このような表示部ＤＳＰにおいては、１列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は所定信号線に接続され、ｍ列目の画素列のうちのＮ行目のスイッチング素子は所定信号線に電気的に接続された補助信号線に接続されている。
例えば、第１信号線、第２信号線、…第ｍ信号線、補助信号線がその順序で配列され、しかも、補助信号線と第１信号線とがバイパス線を介して電気的に接続されていた配置では、第１画素列は第１信号線と第２信号線の間に配置され、また、第ｍ画素列は第ｍ信号線と補助信号線との間に配置されている。
この場合、Ｎ行目において第１画素列のスイッチング素子は第２信号線に接続されるとともに第ｍ画素列のスイッチング素子は補助信号線に接続されている。また、（Ｎ＋１）行目において第１画素列のスイッチング素子は第１信号線に接続されるとともに第ｍ画素列のスイッチング素子は第ｍ信号線に接続されている。
図５に示したレイアウトの場合、表示部ＤＳＰにおいて、ｍ列にわたって信号線Ｘ１、Ｘ２、…、Ｘ（ｍ−１）、Ｘｍが順に配列され、さらに、信号線Ｘｍに隣接して補助信号線Ｘ（ｍ＋１）が配置されている。また、信号線Ｘ１と補助信号線Ｘ（ｍ＋１）とがバイパス線ＢＰを介して電気的に接続されている。第１列目の画素列ｃ１は、信号線Ｘ１と信号線Ｘ２との間に配置されている。また、第（ｍ−１）列目の画素列ｃ（ｍ−１）は、信号線Ｘ（ｍ−１）と信号線Ｘｍとの間に配置されている。同様に、第ｍ列目の画素列ｃｍは、信号線Ｘｍと補助信号線Ｘ（ｍ＋１）との間に配置されている。
この場合、Ｎ行目（例えば奇数行目）においては、画素列ｃ１のスイッチング素子ＳＷは信号線Ｘ２に接続され、画素列ｃ（ｍ−１）のスイッチング素子ＳＷは信号線Ｘｍに接続され、画素列ｃｍのスイッチング素子ＳＷは補助信号線Ｘ（ｍ＋１）に接続されている。また、（Ｎ＋１）行目（例えば偶数行目）においては、画素列ｃ１のスイッチング素子ＳＷは第１信号線Ｘ１に接続され、画素列ｃ（ｍ−１）のスイッチング素子ＳＷは信号線Ｘ（ｍ−１）に接続され、画素列ｃｍのスイッチング素子ＳＷは信号線Ｘｍに接続されている。
この実施例２では、図６及び図７に示すように、信号線駆動用ＩＣは、３８４０本の各信号線Ｘ１〜Ｘ３８４０にそれぞれ映像信号を出力するための３８４０個の出力チャネルを有するものとし、３８４本の信号線毎に割り当てられた１０個のセクションＸＤ１〜ＸＤ１０からなるものとする。
図５に示したような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線に駆動信号が出力されたタイミングで第１信号線に第ｍ画素列に対応した映像信号を出力するとともに第２信号線に第１画素列に対応した映像信号を出力し、（Ｎ＋１）行目の走査線に駆動信号が出力されたタイミングで第１信号線に第１画素列に対応した映像信号を出力するとともに第２信号線に第１画素列に隣接した第２画素列に対応した映像信号を出力するように映像データを並べ替える。
すなわち、図６及び図７に示した例（ｍ＝３８４０）では、表示部ＤＳＰにおける画素列ｃ３８４０のうちのＮ行目（例えば奇数行目）のスイッチング素子及び画素列ｃ１のうちの（Ｎ＋１）行目（例えば偶数行目）のスイッチング素子は、信号線Ｘ１及び補助信号線Ｘ（ｍ＋１）（すなわちＸ３８４１）に接続されている。これら信号線Ｘ１及び補助信号線Ｘ（ｍ＋１）は、バイパス線ＢＰを介して電気的に接続されている。このような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線（例えばＹ１、Ｙ３、Ｙ５…）に駆動信号が出力されたタイミングで信号線Ｘ１に画素列ｃ３８４０用に映像信号Ｂ１２８０を出力するとともに、（Ｎ＋１）行目の走査線（例えばＹ２、Ｙ４、Ｙ６…）に駆動信号が出力されたタイミングで信号線Ｘ１に画素列ｃ１用の映像信号Ｒ１を出力するように映像データを並べ替える。
同様に、表示部ＤＳＰにおける画素列ｃ１のうちのＮ行目（例えば奇数行目）のスイッチング素子及び画素列ｃ２のうちの（Ｎ＋１）行目（例えば偶数行目）のスイッチング素子は、２列目の信号線Ｘ２に接続されている。このような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線（例えばＹ１、Ｙ３、Ｙ５…）に駆動信号が出力されたタイミングで信号線Ｘ２に画素列ｃ１用の映像信号Ｒ１を出力するとともに、（Ｎ＋１）行目の走査線（例えばＹ２、Ｙ４、Ｙ６…）に駆動信号が出力されたタイミングで信号線Ｘ２に画素列ｃ２用の映像信号Ｇ１を出力するように映像データを並べ替える。
当然のことながら、同一フレームにおいて異なるタイミング（異なる水平走査期間）で同一信号線Ｘ１に出力される所定映像信号Ｂ１２８０及びＲ１は同一極性であり、同一信号線Ｘ２に出力される所定映像信号Ｒ１及びＧ１も同一極性であるが、信号線Ｘ１及びＸ２にそれぞれ出力される映像信号の極性は互いに逆極性である。
これにより、画素列ｃ１のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｒ１に対応した画素電位に設定される。また、画素列ｃ２のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｇ１に対応した画素電位に設定される。さらに、画素列ｃ３８４０のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｂ１２８０に対応した画素電位に設定される。
つまり、コントローラＣＮＴは、Ｎ行目（例えば奇数行目）の走査線を駆動するタイミングで、Ｂ１２８０、Ｒ１、Ｇ１、Ｂ１、…、Ｂ１２７９、Ｒ１２８０、Ｇ１２８０のように映像データを並べ替え、信号線駆動用ＩＣに出力する。信号線駆動用ＩＣは、信号線Ｘ１、Ｘ２、Ｘ３、Ｘ４、…、Ｘ３８３８、Ｘ３８３９、Ｘ３８４０に対して、それぞれ映像信号Ｂ１２８０、Ｒ１、Ｇ１、Ｂ１、…、Ｂ１２７９、Ｒ１２８０、Ｇ１２８０をシリアルに出力する。
続いて、コントローラＣＮＴは、（Ｎ＋１）行目（例えば偶数行目）の走査線を駆動するタイミングで、Ｒ１、Ｇ１、Ｂ１、Ｒ２、…、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０のように映像データを並べ替え、信号線駆動用ＩＣに出力する。信号線駆動用ＩＣは、信号線Ｘ１、Ｘ２、Ｘ３、Ｘ４、…、Ｘ３８３８、Ｘ３８３９、Ｘ３８４０に対して、それぞれ映像信号Ｒ１、Ｇ１、Ｂ１、Ｒ２、…、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０をシリアルに出力する。
以後同様の信号処理を繰り返し行うことにより、配線と画素配置との特有の関係を、映像信号の出力順序によって補償される。
このように、３８４０本の信号線に対して３８４０画素分の映像信号が順次出力されるが、（Ｎ＋１）行目の走査線を駆動するタイミングで所定順序に並べられた映像信号を、Ｎ行目の走査線を駆動するタイミングで最終画素列ｃｍに供給すべき映像信号を先頭信号線に対して出力するよう並べ替えるのみでよい。したがって、Ｎ行目の走査線を駆動するタイミングでの映像信号の並べ替えのために１水平走査期間分の映像データを一時的に記憶するラインメモリＭが必要となるが、実施例１よりも映像信号の並べ替えに要する信号処理が簡単であり、回路の負荷を軽減できる。
極性信号ＰＯＬは、実施例１と同様に、１フレーム分のすべての画素への画素電位の書き込みを行っている間は固定されており、１フレーム毎にその極性を反転する。信号線駆動用ＩＣのすべてのセクションＸＤ１〜ＸＤ１０は、この極性信号ＰＯＬに基づいて極性制御した映像信号を各信号線に出力する。
例えば、Ｆフレーム（例えば奇数フレーム）においては、極性信号ＰＯＬは、ＨＩＧＨに固定されている。セクションＸＤ１〜ＸＤ１０は、ＨＩＧＨに固定された極性信号ＰＯＬの入力に基づいて、奇数列目の信号線に対して相対的に正の映像信号を出力するとともに、偶数列目の信号線に対して相対的に負の映像信号を出力する。
また、Ｆフレームに続く（Ｆ＋１）フレーム（例えば偶数フレーム）においては、極性信号ＰＯＬは、ＬＯＷに固定されている。セクションＸＤ１〜ＸＤ１０は、ＬＯＷに固定された極性信号ＰＯＬの入力に基づいて、奇数列目の信号線に対して相対的に負の映像信号を出力するとともに、偶数列目の信号線に対して相対的に正の映像信号を出力する。
このようにして、ドット反転駆動を可能とするとともに、フレーム反転駆動を可能とする。
また、この実施例２においては、実施例１と比較して補助信号線の数が少ない。すなわち、この実施例２では、１本の補助信号線を最終画素列に隣接して配列するのみである。このため、同一基板面積でそれぞれの実施例に沿ったアレイ基板を構成した場合、実施例２は、１画素あたりの開口率を実施例１より大きく確保することができる。

この実施例３では、例えば図８に示すように、表示部ＤＳＰは、信号線駆動用ＩＣから出力された映像信号が供給されるｍ本の信号線と、１本の所定信号線に電気的に接続された１本の補助信号線とを有している。このような表示部ＤＳＰにおいては、ｍ列目の画素列のうちのＮ行目のスイッチング素子は所定信号線に接続され、１列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は所定信号線に電気的に接続された補助信号線に接続されている。
例えば、補助信号線、第１信号線、第２信号線、…第ｍ信号線がその順序で配列され、しかも、補助信号線と第ｍ信号線とがバイパス線を介して電気的に接続されていた配置では、第１画素列は補助信号線と第１信号線の間に配置され、また、第ｍ画素列は第（ｍ−１）信号線と第ｍ信号線との間に配置されている。
この場合、Ｎ行目において第１画素列のスイッチング素子は第１信号線に接続されるとともに第ｍ画素列のスイッチング素子は第ｍ信号線に接続されている。また、（Ｎ＋１）行目において第１画素列のスイッチング素子は補助信号線に接続されるとともに第ｍ画素列のスイッチング素子は第（ｍ−１）信号線に接続されている。
図８に示したレイアウトの場合、表示部ＤＳＰにおいて、ｍ列にわたって信号線Ｘ１、Ｘ２、…、Ｘ（ｍ−１）、Ｘｍが順に配列され、さらに、信号線Ｘ１に隣接して補助信号線Ｘ０が配置されている。また、信号線Ｘｍと補助信号線Ｘ０とがバイパス線ＢＰを介して電気的に接続されている。第１列目の画素列ｃ１は、補助信号線Ｘ０と信号線Ｘ１との間に配置されている。第２列目の画素列ｃ２は、信号線Ｘ１と信号線Ｘ２との間に配置されている。また、第（ｍ−１）列目の画素列ｃ（ｍ−１）は、信号線Ｘ（ｍ−２）と信号線Ｘ（ｍ−１）との間に配置されている。同様に、第ｍ列目の画素列ｃｍは、信号線Ｘ（ｍ−１）と信号線Ｘｍとの間に配置されている。
この場合、Ｎ行目（例えば奇数行目）においては、画素列ｃ１のスイッチング素子ＳＷは信号線Ｘ１に接続され、画素列ｃ２のスイッチング素子ＳＷは信号線Ｘ２に接続され、画素列ｃ（ｍ−１）のスイッチング素子ＳＷは信号線Ｘ（ｍ−１）に接続され、画素列ｃｍのスイッチング素子ＳＷは信号線Ｘｍに接続されている。また、（Ｎ＋１）行目（例えば偶数行目）においては、画素列ｃ１のスイッチング素子ＳＷは補助信号線Ｘ０に接続され、画素列ｃ２のスイッチング素子ＳＷは第１信号線Ｘ１に接続され、画素列ｃ（ｍ−１）のスイッチング素子ＳＷは信号線Ｘ（ｍ−２）に接続され、画素列ｃｍのスイッチング素子ＳＷは信号線Ｘ（ｍ−１）に接続されている。
この実施例３では、図９及び図１０に示すように、信号線駆動用ＩＣは、３８４０本の各信号線Ｘ１〜Ｘ３８４０にそれぞれ映像信号を出力するための３８４０個の出力チャネルを有するものとし、３８４本の信号線毎に割り当てられた１０個のセクションＸＤ１〜ＸＤ１０からなるものとする。
図８に示したような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線に駆動信号が出力されたタイミングで第１信号線に第１画素列に対応した映像信号を出力するとともに第ｍ信号線に第ｍ画素列に対応した映像信号を出力し、（Ｎ＋１）行目の走査線に駆動信号が出力されたタイミングで第１信号線に第１画素列に隣接した第２画素列に対応した映像信号を出力するとともに第ｍ信号線に第１画素列に対応した映像信号を出力するように映像データを並べ替える。
すなわち、図９及び図１０に示した例（ｍ＝３８４０）では、表示部ＤＳＰにおける画素列ｃ３８４０のうちのＮ行目（例えば奇数行目）のスイッチング素子及び画素列ｃ１のうちの（Ｎ＋１）行目（例えば偶数行目）のスイッチング素子は、信号線Ｘ３８４０及び補助信号線Ｘ０に接続されている。これら信号線Ｘ３８４０及び補助信号線Ｘ０はバイパス線ＢＰを介して電気的に接続されている。このような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線（例えばＹ１、Ｙ３、Ｙ５…）に駆動信号が出力されたタイミングで信号線Ｘ３８４０に画素列ｃ３８４０用に映像信号Ｂ１２８０を出力するとともに、（Ｎ＋１）行目の走査線（例えばＹ２、Ｙ４、Ｙ６…）に駆動信号が出力されたタイミングで信号線Ｘ３８４０に画素列ｃ１用の映像信号Ｒ１を出力するように映像データを並べ替える。
同様に、表示部ＤＳＰにおける画素列ｃ１のうちのＮ行目（例えば奇数行目）のスイッチング素子及び画素列ｃ２のうちの（Ｎ＋１）行目（例えば偶数行目）のスイッチング素子は、信号線Ｘ１に接続されている。このような画素配置の場合、コントローラＣＮＴは、Ｎ行目の走査線（例えばＹ１、Ｙ３、Ｙ５…）に駆動信号が出力されたタイミングで信号線Ｘ１に画素列ｃ１用の映像信号Ｒ１を出力するとともに、（Ｎ＋１）行目の走査線（例えばＹ２、Ｙ４、Ｙ６…）に駆動信号が出力されたタイミングで信号線Ｘ１に画素列ｃ２用の映像信号Ｇ１を出力するように映像データを並べ替える。
当然のことながら、同一フレームにおいて異なるタイミング（異なる水平走査期間）で同一信号線Ｘ３８４０に出力される所定映像信号Ｂ１２８０及びＲ１は同一極性であり、同一信号線Ｘ１に出力される所定映像信号Ｒ１及びＧ１も同一極性であるが、信号線Ｘ１及びＸ３８４０にそれぞれ出力される映像信号の極性は互いに逆極性である。
これにより、画素列ｃ１のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｒ１に対応した画素電位に設定される。また、画素列ｃ２のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｇ１に対応した画素電位に設定される。さらに、画素列ｃ３８４０のＮ行目及び（Ｎ＋１）行目のスイッチング素子ＳＷは、映像信号Ｂ１２８０に対応した画素電位に設定される。
つまり、コントローラＣＮＴは、Ｎ行目（例えば奇数行目）の走査線を駆動するタイミングで、Ｒ１、Ｇ１、Ｂ１、…、Ｂ１２７９、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０のように映像データを並べ替え、信号線駆動用ＩＣに出力する。信号線駆動用ＩＣは、信号線Ｘ１、Ｘ２、Ｘ３、…、３８３７、Ｘ３８３８、Ｘ３８３９、Ｘ３８４０に対して、それぞれ映像信号Ｒ１、Ｇ１、Ｂ１、…、Ｂ１２７９、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０をシリアルに出力する。
続いて、コントローラＣＮＴは、（Ｎ＋１）行目（例えば偶数行目）の走査線を駆動するタイミングで、Ｇ１、Ｂ１、Ｒ２、…、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０、Ｒ１のように映像データを並べ替え、信号線駆動用ＩＣに出力する。信号線駆動用ＩＣは、信号線Ｘ１、Ｘ２、Ｘ３、…、Ｘ３８３７、Ｘ３８３８、Ｘ３８３９、Ｘ３８４０に対して、それぞれ映像信号Ｇ１、Ｂ１、Ｒ２、…、Ｒ１２８０、Ｇ１２８０、Ｂ１２８０、Ｒ１をシリアルに出力する。
以後同様の信号処理を繰り返し行うことにより、配線と画素配置との特有の関係を、映像信号の出力順序によって補償される。
このように、３８４０本の信号線に対して３８４０画素分の映像信号が順次出力されるが、Ｎ行目の走査線を駆動するタイミングで所定順序に並べられた映像信号を、（Ｎ＋１）の走査線を駆動するタイミングで先頭画素列ｃ１に供給すべき映像信号を最終信号線に対して出力するよう並べ替えるのみでよい。したがって、（Ｎ＋１）行目の走査線を駆動するタイミングでの映像信号の並べ替えのために１画素分（Ｒ１）の映像データを一時的に記憶するメモリＭが必要となるが、実施例１よりも映像信号の並べ替えに要する信号処理が簡単であり、回路の負荷を軽減できる。また、メモリＭも実施例２のように１水平走査期間の映像データを記憶するための容量を必要とせず、低コスト化を実現できる。
極性信号ＰＯＬは、実施例１と同様に、１フレーム分のすべての画素への画素電位の書き込みを行っている間は固定されており、１フレーム毎にその極性を反転する。信号線駆動用ＩＣのすべてのセクションＸＤ１〜ＸＤ１０は、この極性信号ＰＯＬに基づいて極性制御した映像信号を各信号線に出力する。
例えば、Ｆフレーム（例えば奇数フレーム）においては、極性信号ＰＯＬは、ＨＩＧＨに固定されている。セクションＸＤ１〜ＸＤ１０は、ＨＩＧＨに固定された極性信号ＰＯＬの入力に基づいて、奇数列目の信号線に対して相対的に正の映像信号を出力するとともに、偶数列目の信号線に対して相対的に負の映像信号を出力する。
また、Ｆフレームに続く（Ｆ＋１）フレーム（例えば偶数フレーム）においては、極性信号ＰＯＬは、ＬＯＷに固定されている。セクションＸＤ１〜ＸＤ１０は、ＬＯＷに固定された極性信号ＰＯＬの入力に基づいて、奇数列目の信号線に対して相対的に負の映像信号を出力するとともに、偶数列目の信号線に対して相対的に正の映像信号を出力する。
このようにして、ドット反転駆動を可能とするとともに、フレーム反転駆動を可能とする。
また、この実施例３においても、実施例１と比較して補助信号線の数が少ない。このため、同一基板面積でそれぞれの実施例に沿ったアレイ基板を構成した場合、実施例３は、１画素あたりの開口率を実施例１より大きく確保することができる。
以上説明したように、この実施の形態に係る表示装置用アレイ基板によれば、ｎ行ｍ列の矩形状の表示部を備え、各信号線には１行に１個のスイッチング素子を接続し、かつ、Ｍ列目の画素列のうちのＮ行目のスイッチング素子及び（Ｍ＋１）列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子を同一信号線に接続し、さらに、隣接する信号線に互いに逆極性の映像信号を供給することにより、ドット反転駆動が可能となる。しかも、このドット反転駆動に際して、１フレームすなわちｎ水平走査期間（一垂直走査期間）にわたって同一信号線に対して同一極性の映像信号が供給される。加えて、各信号線に対して、１フレーム毎に逆極性の映像信号を供給することにより、フレーム反転駆動が可能となる。このため、信号線駆動用ＩＣの負荷を軽減することができる。
また、各画素を確実に充電することができる。加えて、隣接する画素列への印加電圧の極性を変化させているため、フリッカなどを生じることがなく、また、大画面化に際しても表示品位の劣化を防止することができる。さらに、信号線駆動用ＩＣの構成を簡素化することができる。
上述した実施の形態に係る液晶表示パネルＬＰＮは、対角３２インチサイズの表示部ＤＳＰにおいて、例えば、配線容量が１８０ｐＦ、配線抵抗が３ｋΩであったが、表示品位の良好な画像を表示することができた。また、この実施の形態によれば、アレイ基板のレイアウトの変更により配線容量が３００ｐＦまで増えたとしても、表示品位の良好な画像を表示することができた。
また、信号線駆動用ＩＣに映像データを出力するコントローラは、上述した特殊な画素配置に対応して映像データを並べ替える。このため、特殊な画素配置で構成された有効表示部に正常な画像を表示することができる。
上述した実施の形態では、液晶表示装置に適用される表示装置用アレイ基板について説明したが、他の表示装置、例えば有機エレクトロルミネッセンス（ＥＬ）表示装置などの平面表示装置にも適用可能であることは言うまでもない。
また、実施例１乃至３では、一信号線に接続されるスイッチング素子ＳＷが１行毎に２列の画素列に交互に配置された例について説明したが、この発明はこれらの例に限定されるものではない。すなわち、一信号線に接続されるスイッチング素子ＳＷが２行毎またはそれ以上の行数毎に２列の画素列に交互に配置されても良い。例えば、実施例１の構成においては、図１１に示すように、Ｍ列目の画素列ｃＭのうち、Ｎ行目ｒＮ及び（Ｎ＋１）行目ｒ（Ｎ＋１）のスイッチング素子ＳＷと、（Ｍ＋１）列目の画素列ｃ（Ｍ＋１）のうち、（Ｎ＋２）行目ｒ（Ｎ＋２）及び（Ｎ＋３）行目ｒ（Ｎ＋３）のスイッチング素子ＳＷとは、同一信号線Ｘに接続されている。つまり、一信号線に接続されるスイッチング素子ＳＷは２行毎に２列の画素列に交互に配置されている。このような画素配置によって表示部を構成しても、上述したのと同様に映像データを並べ替えることにより、同様の効果が得られる。
なお、フリッカなどの表示品位の劣化を防止するためには、同一信号線に接続されるスイッチング素子が２列の画素列に交互に配置される繰返し周期は、４行以内であることが望ましい。
また、信号線駆動用ＩＣから出力される映像信号の極性反転のタイミングは、一フレーム毎に限定されるものではない。例えば、極性反転のタイミングは、２フレーム毎またはそれ以上のフレーム数ごとであっても良いが、画面の焼き付きを防止するためには１０フレーム以内であることが望ましい。
さらに、実施例２及び３において、一信号線と一補助信号線とを接続するためのバイパス線は、これらの間の信号線と交差することなく、ＴＣＰ１１０を介して駆動回路基板１００上で引き回すことが望ましい。これにより、各信号線とバイパス線との間に不要な容量を形成することがなくなり、各信号線に安定して映像信号を供給することができる。
またさらに、Ｍ列目及び（Ｍ＋１）列目の関係は隣接する画素列に対応するものであって、特にいずれかを偶数列目及び奇数列目として限定するものではない。また、Ｎ行目及び（Ｎ＋１）行目の関係も同様に隣接する行に対応するものであって、特にいずれかを偶数行目及び奇数行目として限定するものではない。
当然のことながら、（Ｍ＋１）列目の画素列のうちのＮ行目のスイッチング素子及びＭ列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子が同一信号線に接続される場合も、Ｍ列目の画素列のうちのＮ行目のスイッチング素子及び（Ｍ＋１）列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子が同一信号線に接続される場合も、この発明に含まれることは言うまでもない。
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

以上説明したように、この発明によれば、表示品位の劣化を防止することができるとともに、コストアップすることなく駆動回路の負荷を軽減できる表示装置用アレイ基板及び表示装置を提供することができる。

Claims (15)

1. 基板上の行方向に延出された複数の走査線と、
   基板上の列方向に延出された複数の信号線と、
   １列にｎ行の画素を配列した画素列をｍ列有する表示部と、
   を備えた表示装置用アレイ基板において、
   各画素は、各走査線と各信号線との交差部に配置されたスイッチング素子を含み、
   各信号線には１行に１個のスイッチング素子が接続され、かつ、Ｍ列目の画素列のうちのＮ行目のスイッチング素子及び（Ｍ＋１）列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は、同一信号線に接続され、しかも、隣接する信号線に互いに逆極性の映像信号が供給されることを特徴とする表示装置用アレイ基板。
2. 隣接する第１信号線及び第２信号線の間に配置された１つの画素列は、Ｎ行目において第１信号線に接続されたスイッチング素子、及び、（Ｎ＋１）行目において第２信号線に接続されたスイッチング素子によって構成されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
3. 隣接する２本の信号線の間に１つの画素列が配置され、各画素列を構成する奇数行目のスイッチング素子は前記画素列の一方の側に沿って配置された信号線に接続され、各画素列を構成する偶数行目のスイッチング素子は前記画素列の他方の側に沿って配置された信号線に接続されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
4. 各走査線に接続され、同一走査線に接続された各スイッチング素子を駆動するための駆動信号を出力する走査線駆動回路と、
   前記画素の配置に対応して映像データを所定順序に並べ替えるコントローラと、
   各信号線に接続され、前記コントローラにより並べ替えられた映像データに基づいて各信号線に映像信号を出力する信号線駆動回路と、
   を備えたことを特徴とする請求項１に記載の表示装置用アレイ基板。
5. 前記信号線駆動回路は、同一信号線に対して１フレーム毎に逆極性の映像信号を出力することを特徴とする請求項４に記載の表示装置用アレイ基板。
6. （Ｍ＋１）列目の画素列のうちのＮ行目のスイッチング素子は所定信号線に接続され、Ｍ列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は前記所定信号線に電気的に接続された補助信号線に接続されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
7. 前記表示部は、映像信号が供給される第１信号線及び第２信号線と、第２信号線と電気的に接続された補助信号線とを有し、前記補助信号線と前記第１信号線との間に配置された第１画素列と、前記第１信号線と前記第２信号線との間に配置された第２画素列とを含み、
   Ｎ行目において前記第１画素列のスイッチング素子は前記第１信号線に接続されるとともに前記第２画素列のスイッチング素子は前記第２信号線に接続され、
   （Ｎ＋１）行目において前記第１画素列のスイッチング素子は前記補助信号線に接続されるとともに前記第２画素列のスイッチング素子は前記第１信号線に接続されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
8. Ｎ行目のスイッチング素子が駆動されたタイミングで前記第１信号線に前記第１画素列に対応した映像信号が供給されるとともに前記第２信号線に前記第２画素列に対応した映像信号が出力され、
   （Ｎ＋１）行目のスイッチング素子が駆動されたタイミングで前記第１信号線に前記第２画素列に対応した映像信号が供給されるとともに前記第２信号線に前記第１画素列に対応した映像信号が供給されることを特徴とする請求項７に記載の表示装置用アレイ基板。
9. 前記表示部における１列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は所定信号線に接続され、前記表示部におけるｍ列目の画素列のうちのＮ行目のスイッチング素子は前記所定信号線に電気的に接続された補助信号線に接続されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
10. 前記表示部は、第１信号線と第２信号線との間に配置された第１画素列と、第ｍ信号線と前記第１信号線に電気的に接続された補助信号線との間に配置された第ｍ画素列とを含み、
    Ｎ行目において前記第１画素列のスイッチング素子は前記第２信号線に接続されるとともに前記第ｍ画素列のスイッチング素子は前記補助信号線に接続され、
    （Ｎ＋１）行目において前記第１画素列のスイッチング素子は前記第１信号線に接続されるとともに前記第ｍ画素列のスイッチング素子は前記第ｍ信号線に接続されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
11. Ｎ行目のスイッチング素子が駆動されたタイミングで前記第１信号線に前記第ｍ画素列に対応した映像信号が供給されるとともに前記第２信号線に前記第１画素列に対応した映像信号が出力され、
    （Ｎ＋１）行目のスイッチング素子が駆動されたタイミングで前記第１信号線に前記第１画素列に対応した映像信号が供給されるとともに前記第２信号線に前記第１画素列に隣接した第２画素列に対応した映像信号が供給されることを特徴とする請求項１０に記載の表示装置用アレイ基板。
12. 前記表示部におけるｍ列目の画素列のうちのＮ行目のスイッチング素子は所定信号線に接続され、前記表示部における１列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は前記所定信号線に電気的に接続された補助信号線に接続されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
13. 前記表示部は、第（ｍ−１）信号線と第ｍ信号線との間に配置された第ｍ画素列と、第ｍ信号線に電気的に接続された補助信号線と第１信号線との間に配置された第１画素列とを含み、
    Ｎ行目において前記第１画素列のスイッチング素子は前記第１信号線に接続されるとともに前記第ｍ画素列のスイッチング素子は前記第ｍ信号線に接続され、
    （Ｎ＋１）行目において前記第１画素列のスイッチング素子は前記補助信号線に接続されるとともに前記第ｍ画素列のスイッチング素子は前記第（ｍ−１）信号線に接続されたことを特徴とする請求項１に記載の表示装置用アレイ基板。
14. Ｎ行目のスイッチング素子が駆動されたタイミングで前記第１信号線に前記第１画素列に対応した映像信号が供給されるとともに前記第ｍ信号線に前記第ｍ画素列に対応した映像信号が出力され、
    （Ｎ＋１）行目のスイッチング素子が駆動されたタイミングで前記第１信号線に前記第１画素列に隣接した第２画素列に対応した映像信号が供給されるとともに前記第ｍ信号線に前記第１画素列に対応した映像信号が供給されることを特徴とする請求項１３に記載の表示装置用アレイ基板。
15. 基板上の行方向に延出された複数の走査線と、基板上の列方向に延出された複数の信号線と、各走査線と各信号線との交差部に配置されたスイッチング素子と、を備えたアレイ基板と、
    アレイ基板に対向配置された対向基板と、
    アレイ基板と対向基板との間に保持された液晶層と、
    を備え、１列にｎ行の画素を配列した画素列をｍ列有する表示部を備えた表示装置であって、
    さらに、各走査線に接続され、同一走査線に接続された各スイッチング素子を駆動するための駆動信号を出力する走査線駆動回路と、
    前記画素の配置に対応して映像データを所定順序に並べ替えるコントローラと、
    各信号線に接続され、前記コントローラにより並べ替えられた映像データに基づいて各信号線に映像信号を出力する信号線駆動回路と、を備え、
    加えて、各信号線には１行に１個のスイッチング素子が接続され、かつ、Ｍ列目の画素列のうちのＮ行目のスイッチング素子及び（Ｍ＋１）列目の画素列のうちの（Ｎ＋１）行目のスイッチング素子は、同一信号線に接続され、しかも、隣接する信号線に互いに逆極性の映像信号が供給されることを特徴とする表示装置。

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