KR101194786B1 - 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법 - Google Patents

하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법 Download PDF

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Abstract

본 발명은 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법에 관한 것으로서, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)의 위상 에러를 미리 설정된 지연 분해능 이내로 제거하며, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 가변 연속 근사 레지스터를 이용한 2진 검색 방식을 적용하는 제1 지연 고정 루프; 및 상기 제1 지연 고정 루프의 후단에 설치되며, 상기 제1 지연 고정 루프의 출력 신호를 입력받아 상기 입력 클록 신호와 출력 클록 신호의 위상 에러를 위상 보간기를 통해 미리 설정된 최종 지연 분해능 이내로 제거하고, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 카운터를 이용한 순차 검색 방식을 적용하는 제2 지연 고정 루프를 포함하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법이 제공된다.

Description

하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법 {A digital delay-locked loop using a hybrid search algorithm and method for controlling the same}
본 발명은 클록-스큐 (clock skew) 제거 기능을 가지는 디지털 지연 고정 루프 회로에 관한 것으로, 보다 상세하게는 가변 연속 근사 레지스터를 이용한 2진 검색과 카운터를 이용한 순차 검색을 조합한 하이브리드 검색 알고리즘을 사용하는 이중 루프 구조를 채택하여 높은 지연시간 분해능 및 넓은 동작 주파수 범위를 가지며, PVT(process, voltage and temperature) 변화에 대응할 수 있는 디지털 지연 고정 루프 회로 및 제어방법에 관한 것이다.
DRAM, 마이크로프로세서 및 통신칩과 같은 고속 집적 회로의 경우, 전력 소모와 데이터 전송속도를 향상시키기 위하여 칩과 칩 사이의 I/O 인터페이스로 지연 고정 루프(DLL : Delay Locked Loop)나 위상 고정 루프(PLL : Phase Locked Loop)를 사용한다.
지연 고정 루프 회로는 일반적으로 지연량을 조절하는 피드백 루프의 타입에 따라 크게 아날로그 지연 고정 루프 회로와 디지털 지연 고정 루프 회로 2종류로 나뉜다.
아날로그 지연 고정 루프 회로는 지연량을 조절하는 제어 정보를 피드백 루프의 커패시터에 저장하는 방식을 사용한다. 일반적으로 아날로그 지연 고정 루프회로는 간단한 구조, 정확한 지연 조절 능력 그리고 좋은 지터 특성을 가진다. 그러나 아날로그 회로의 프로세스 변화에 대해 예민한 특성 때문에 이식성이 낮아 다양한 시스템에 쉽게 적용하기 어렵고, 제어 신호 노이즈에 민감하게 반응한다. 또한, 긴 락킹 타임(locking time)으로 인해서 넓은 동작 주파수를 갖기 힘들다.
반면, 디지털 지연 고정 루프 회로는 지연량 조절 제어 정보를 피드백 루프 내의 유한 스테이트 머신을 통해 디지털 비트로 저장하는 방식을 사용하기 때문에, 제어 신호 노이즈에 강하고 디지털 블럭 프로세스 변화에 둔감하여 다양한 시스템에 이식성이 좋다. 또한, 아날로그 방식에 비해 비교적 빠른 락킹 타임을 가짐과 동시에 넓은 동작 주파수 특성을 가질 수 있다. 그러나 연속적인 아날로그 제어 정보를 사용하는 아날로그 지연 고정 루프 회로와 달리 불연속적인 디지털 제어 정보를 사용하기 때문에 조절 가능한 지연량의 분해능이 낮아 정확한 지연 조절이 불가능하다.
디지털 지연 고정 루프 회로는 크게 3가지 방식으로 구분된다. 첫 번째로 순차 검색 알고리즘을 적용하는 방식으로 업/다운 카운터를 사용하는 것이 대표적이다. 순차 검색 알고리즘을 사용하는 디지털 지연 고정 루프 회로는 전체 구조 및 회로가 단순하고 전력 소모가 적은 장점이 있다. 그러나 순차 알고리즘의 단점인 분해능에 기하급수적으로 비례하여 증가하는 락킹 타임은 넓은 동작 주파수를 갖도록 설계하는데 큰 지장을 초래한다. 두 번째는 대표적으로 타임 디지털 컨버터를 사용하는 플래쉬 구조 방식이다. 플래쉬 구조의 디지털 지연 고정 루프는 넓은 동작 주파수, 빠른 락킹 타임 등의 좋은 특성을 가질 수 있지만, 그에 비례하여 전력 소모, 칩 면적이 크게 증가하는 단점이 있다. 세 번째는 연속 근사 레지스터와 같은 2 진 검색 알고리즘의 유한 스테이트 머신을 채택하는 구조이다. 이러한 방식의 구조는 앞서 설명한 2가지 방식의 단점을 모두 보완하는 것이 가능하다. 연속 근사 레지스터는 일반적인 업/다운 카운터와 유사한 구조를 이루고 있어 면적 및 전력 소모가 적다. 또한, 2진 검색 알고리즘을 사용하기 때문에 분해능에 선형적으로 증가하는 락킹 타임을 가지므로 넓은 동작 주파수 구현이 용이하다. 그러나, 2진 검색 알고리즘을 사용하는 디지털 지연 고정 루프 회로 또한 타 방식의 구조와 마찬가지로 정확한 지연 조절이 불가능한 단점을 갖는다.
그러므로, 기존 디지털 방식의 지연 고정 루프 회로는 아날로그 지연 고정 루프 회로의 단점인 노이즈 및 프로세스에 민감한 특성, 다양한 시스템에 적용하기 어려운 낮은 이식성, 긴 락킹 타임으로 인한 좁은 동작 주파수 특성 등을 보완하지만, 여전히 아날로그 방식과 같이 정확한 지연 조절 능력을 갖추지 못했으며, 이는 디지털 지연 고정 루프 회로의 성능 및 유용성을 제한하는 결과를 초래한다.
한국등록특허 제10054391호 한국등록특허 제100321732호
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 2진 검색 방식과 순차 검색 방식이 혼합된 하이브리드 검색 알고리즘을 이용하여 넓은 동작 주파수 범위를 가지면서도 기존 아날로그 지연 고정 루프의 장점인 높은 지연 분해능을 구현할 수 있는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법을 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)의 위상 에러를 미리 설정된 지연 분해능 이내로 제거하며, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 가변 연속 근사 레지스터를 이용한 2진 검색 방식을 적용하는 제1 지연 고정 루프; 및 상기 제1 지연 고정 루프의 후단에 설치되며, 상기 제1 지연 고정 루프의 출력 신호를 입력받아 상기 입력 클록 신호와 출력 클록 신호의 위상 에러를 미리 설정된 최종 지연 분해능 이내로 제거하고, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 카운터를 이용한 순차 검색 방식을 적용하는 제2 지연 고정 루프를 포함하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로가 제공된다.
상기 제1 지연 고정 루프는 상기 입력 클록 신호를 입력받아, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제1 지연 분해능 이내로 감소시키며, 지연 라인 출력 클록 신호(DLMID)를 생성하는 디지털 제어 지연 라인; 상기 디지털 제어 지연 라인의 후단에 배치되며, 상기 지연 라인 출력 클록 신호(DLMID)를 입력받아 미리 결정된 지연 분해능 만큼의 위상 차이를 갖는 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 생성하고, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제2 지연 분해능 이내로 감소시키는 위상보간 범위 선택기; 및 상기 가변 연속 근사 레지스터의 동작을 제어하며, 상기 제2 지연 고정 루프의 동작 개시를 제어하는 제어부를 더 포함한다.
상기 가변 연속 근사 레지스터는 유효 출력 디지털 비트를 미리 설정된 수에서 순차적으로 증가시키면서 2진 검색을 수행하여, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제거하기 위한 출력 디지털 비트를 생성한다.
상기 제1 지연 고정 루프는 상기 가변 연속 근사 레지스터의 출력 디지털 비트를 상기 디지털 제어 지연 라인에 적합한 코드로 변환하는 제1 디코더; 및 상기 가변 연속 근사 레지스터의 출력 디지털 비트를 상기 위상보간 범위 선택기에 적합한 코드로 변환하는 제2 디코더를 더 포함한다.
상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 검출하고, 상기 가변 연속 근사 레지스터의 출력 디지털 비트 검색을 제어하는 비교 신호를 생성하며, 락 여부를 판단하여 상기 제어부를 제어하는 락 판정 신호를 생성하는 제1 위상 검출기를 더 포함한다.
상기 제2 지연 고정 루프는 상기 제1 지연 고정 루프의 후단에 배치되며, 제1 지연 고정 루프 출력 클록신호를 입력받아 제3 지연 분해능으로 위상 보간을 수행하는 위상 보간기; 및 상기 위상 보간기의 후단에 배치되며, 상기 위상 보간기의 출력을 풀-스윙 클록으로 변환하여 출력하는 컨버터를 더 포함한다.
상기 제2 지연 고정 루프는 상기 카운터의 출력 디지털 비트를 아날로그 제어 전류로 변환하여 출력하는 디지털-아날로그 변환기; 및 상기 입력 클록 신호와 출력 클록 신호의 위상 에러를 비교하여, 상기 카운터 동작을 제어하는 신호를 생성하는 제2 위상 검출기를 더 포함하며, 상기 카운터는 업 또는 다운 동작을 통한 순차 검색 방식을 이용하여 위상 에러를 제거하기 위한 출력 디지털 비트를 생성한다.
상기 디지털 제어 지연 라인은 제1 지연 분해능을 갖는 다수개의 낸드 게이트 타입의 디지털 제어 지연 유닛을 포함하며, 상기 위상보간 범위 선택기는 제2 지연 분해능을을 갖는 다수개의 낸드 게이트 타입의 격자 지연 유닛을 포함한다.
본 발명의 다른 측면에 따르면, 본 발명에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법으로서, 제1 지연 고정 루프의 2진 검색 모드의 동작이 개시되어, 가변 연속 근사 레지스터를 이용하여 2진 검색을 수행하는 단계; 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 기준 지연 분해능 이내로 제거되었는지 판단하는 단계; 판단 결과, 상기 위상 에러가 기준 지연 분해능 이내로 제거된 경우에는 제2 지연 고정 루프의 순차 검색 모드 단계로 진행되며, 상기 위상 에러가 기준 지연 분해능 이내로 제거되지 않은 경우에는, 최대 유효 출력 디지털 비트를 모두 사용했는지 판단하는 단계; 및 판단 결과, 최대 유효 출력 디지털 비트를 모두 사용하지 않은 경우, 2진 검색 모드를 재시작하고, 최대 유효 출력 디지털 비트를 모두 사용한 경우에는 하이브리드 검색 방식을 이용한 디지털 지연 고정 루프 회로를 초기화하는 단계를 포함하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법이 제공된다.
제2 지연 고정 루프의 순차 검색 모드 단계는 상기 제2 지연 고정 루프의 카운터를 이용한 순차 검색을 수행하는 단계; 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러가 목표 지연 분해능 이내로 제거되었는지 판단하는 단계; 판단 결과, 목표 지연 분해능 이내로 제거된 경우에는 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 동작을 종료하며, 상기 위상 에러가 목표 지연 분해능 이내로 제거되지 않은 경우에는 상기 제1 지연 고정 루프의 가변 연속 근가 레지스터를 카운터 모드로 전환하여 순차 검색을 수행한 후, 상기 제2 지연 고정 루프의 카운터를 이용하여 순차 검색을 수행하는 단계를 포함한다.
본 발명에서와 같이, 2진 검색 방식과 순차 검색 방식을 혼합한 하이브리드 검색 방식을 사용하는 디지털 지연 고정 루프회로는 디지털 제어 지연 라인과 위상 보간 범위 선택기를 포함하는 제1 지연 고정 루프의 큰 단위 지연량으로 인해 넓은 동작 주파수 구현이 가능하고, 위상 보간기를 포함하는 제2 지연 고정 루프를 통하여 아날로그 지연 고정 루프 회로에 상응하는 높은 지연 분해능을 갖게 된다.
또한, 하이브리드 검색 방식 구현을 위해 제1 지연 고정 루프에 유효 출력 비트를 증가시켜 2진 검색 방식을 사용하는 가변 연속 근사 레지스터를 적용하고, 제2 지연 고정 루프에 순차 검색 방식을 사용하는 카운터를 적용함으로써, 종래의 디지털 지연 고정 루프에서 문제가 되는 하모닉-락 현상을 효과적으로 제거하고 높은 지연 조절 정확성과 빠른 락킹 타임을 얻을 수 있게 된다.
도 1은 본 발명의 실시예에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 개략적인 구성도이다.
도 2는 도 1에 도시된 디지털 제어 지연 라인 및 위상 보간 범위 선택기의 개략적인 구성도이다.
도 3은 도 2에 도시된 디지털 제어 지연 유닛의 개략적인 구성도이다.
도 4는 도 3에 도시된 격자 지연 유닛의 개략적인 구성도이다.
도 5a 및 도 5b는 도 1에 도시된 위상 보간기의 동작 개념도이다.
도 6은 본 발명의 실시예에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 지연 분해능 증가 단계를 나타낸 개념도이다.
도 7은 본 발명의 실시예에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법을 나타낸 흐름도이다.
도 8은 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 동작 알고리즘의 일 예를 나타내는 순서도이다.
도 9는 본 발명의 실시예에 따른 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 신호 흐름도이다.
도 10은 본 발명의 실시예에 따른 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 락킹 프로세스의 시뮬레이션 결과를 나타낸 도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 개략적인 구성도이다.
도 1을 참조하면, 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로는 제1 지연 고정 루프(100)(코오스 루프:Coarse Loop)와 제2 지연 고정 루프(200)(파인 루프:Fine Loop)를 포함한다. 제1 지연 고정 루프(100)는 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)의 위상 에러를 미리 설정된 지연 분해능 이내로 제거하며, 위상 에러를 제거하기 위한 제어 신호 생성시 가변 연속 근사 레지스터를 이용한 2진 검색 방식을 이용한다.
제2 지연 고정 루프(200)는 제1 지연 고정 루프(100)의 후단에 설치되며, 제1 지연 고정 루프(100)의 출력 신호를 입력받아 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)의 위상 에러를 미리 설정된 최종 지연 분해능 이내로 제거하며, 위상 에러를 제거하기 위한 제어 신호 생성시 카운터를 이용한 순차 검색 방식을 이용한다.
위에서 살펴본 바와 같이, 디지털 지연 고정 루프 회로의 제1 지연 고정 루프(100)는 제2 지연 고정 루프에 비하여 상대적으로 큰 단위 지연량을 통해 넓은 주파수에서 동작 가능하며, 유효 출력 비트를 점차 늘려가는 가변 연속 근사 레지스터를 적용하여 하모닉-락 현상을 효과적으로 제거하고 빠른 락킹 타임을 갖게 된다. 또한, 제2 지연 고정 루프(200)는 카운터의 순차검색 방식으로 제1 지연 고정 루프에 비하여 상대적으로 정밀한 위상 보간을 수행하여, 제1 지연 고정 루프에 비하여 상대적으로 높은 지연 분해능을 얻는다. 그러므로, 디지털 타입 지연 고정 루프에 대한 종래 기술들과 달리 넓은 주파수에서 동작이 가능하면서, 또한 높은 지연 분해능을 갖고 동작하도록 설계할 수 있게 된다.
도 1을 참조하여 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로를 살펴보면, 제1 지연 고정 루프(100)는 디지털 제어 지연 라인(110), 위상보간 범위 선택기(120), 제1 디코더(130), 제2 디코더(140), 가변 연속 근사 레지스터(150), 제1 위상 검출기(160) 및 제어부(170)를 포함한다.
제2 지연 고정 루프(200)는 위상보간기(210), 컨버터(220), 디지털-아날로그 변환기(230), 카운터(240) 및 제2 위상 검출기(250)로 구성된다.
디지털 제어 지연 라인(110)은 입력 클록 신호(CLKIN)를 입력받아, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 제1 지연 분해능(td2) 이내로 감소시키며, 지연 라인 출력 클록 신호(DLMID)를 생성한다.
위상보간 범위 선택기(120)는 디지털 제어 지연 라인(110)의 후단에 배치되며, 디지털 제어 지연 라인(110)의 출력인 지연 라인 출력 클록 신호(DLMID)를 입력받아 제1 지연 분해능 만큼의 위상 차이를 갖는 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB) 생성하며, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 제2 지연 분해능(td1) 이내로 감소시킨다.
제1 디코더(130)는 가변 연속 근사 레지스터(150)의 출력 디지털 비트를 디지털 제어 지연 라인(110)에 적합한 코드로 변환하는 역할을 수행한다. 본 실시예에서 제1 디코더(130)로 5 to 32 서마미터 디코더가 사용된다.
제2 디코더(140)는 가변 연속 근사 레지스터(150)의 출력 디지털 비트를 위상보간 범위 선택기(120)에 적합한 코드로 변환하는 역할을 수행하며, 본 실시예에서 제2 디코더(140)로 2 to 3 서마미터 디코더가 사용된다.
가변 연속 근사 레지스터(150)는 유효 출력 디지털 비트를 미리 설정된 수에서 순차적으로 증가시키면서 2진 검색을 수행하여, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 제거하기에 적합한 출력 디지털 비트를 생성한다.
제1 위상 검출기(160)는 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 검출한다. 또한, 제1 위상 검출기(160)는 가변 연속 근사 레지스터(150)의 출력 디지털 비트 검색을 제어하는 비교 신호(Comp)를 생성하며, 락 여부를 판단하여 제어부(170)를 제어하는 락 판정 신호(LockSAR)를 생성한다.
제어부(170)는 가변 연속 근사 레지스터(150)의 동작을 제어하며, 제2 지연 고정 루프(200)의 동작 개시를 제어한다. 제어부(170)는 락 여부를 판단하는 락 판정 신호(LockSAR)와 가변 연속 근사 레지스터(150)로부터 생성되는 2진 검색 완료 신호(Stop)을 이용하여 가변 연속 근사 레지스터의 초기화 및 유효 출력 디지털 비트 증가 신호(Reset)와 제1 지연 고정 루프 동작이 완료된 후 제2 지연 고정 루프 동작을 시작시키는 신호(PI_EN)를 생성한다.
2진 검색이 완료되었으나 락 판정을 받지 못한 경우, 즉 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 설정된 지연 분해능 이내가 아닌 경우에는, 제어부(170)는 가변 연속 근사 레지스터의 초기화 및 유효 출력 디지털 비트 증가 신호(Reset)를 생성하여 가변 연속 근사 레지스터를 초기화하고, 유효 출력 디지털 비트를 1비트 증가시켜 2진 검색을 수행한다.
한편, 2진 검색이 완료되고 락 판정을 받은 경우, 즉 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 미리 설정된 지연 분해능 이내인 경우에는, 제어부(170)는 제2 지연 고정 루프 동작을 시작시키는 신호(PI_EN)를 생성하여 제2 지연 고정 루프의 동작을 개시한다.
제2 지연 고정 루프(200)의 구성요소에 대하여 살펴보면,
위상보간기(210)는 제1 지연 고정 루프(120)의 후단에 배치되며, 위상보간 범위 선택기(120)의 출력신호인 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 입력받아 제3 지연 분해능으로 위상 보간을 수행한다.
컨버터(220)는 위상 보간기(210)의 후단에 배치되며, 위상 보간기(210)의 출력을 풀-스윙 클록으로 변환하여 출력한다.
디지털-아날로그 변환기(230)는 카운터(240)의 출력 디지털 비트를 위상 보간기(210) 제어를 위한 아날로그 제어 전류(IDAC_A / IDAC_B)로 변환하여 출력한다.
카운터(240)는 업 또는 다운 동작을 통한 순차 검색 방식을 이용하여 위상 에러를 제거하기에 적합한 출력 디지털 비트를 생성한다.
제2 위상 검출기(250)는 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)의 위상 에러를 비교하여 카운터(240) 동작을 제어하는 비교 신호(Up/Down)를 생성하여, 카운터(240)에 제공한다.
위에서 살펴본 바와 같이, 제1 지연 고정 루프에 유효 출력 비트를 증가시켜 2진 검색 방식을 사용하는 가변 연속 근사 레지스터를 적용하고, 제2 지연 고정 루프에 순차 검색 방식을 사용하는 카운터를 적용함으로써, 종래의 디지털 지연 고정 루프에서 문제가 되는 하모닉-락 현상을 효과적으로 제거하고 높은 지연 조절 정확성과 빠른 락킹 타임을 얻을 수 있게 된다.
도 2는 도 1에 도시된 디지털 제어 지연 라인 및 위상 보간 범위 선택기의 개략적인 구성도이며, 도 3은 도 2에 도시된 디지털 제어 지연 유닛의 개략적인 구성도이며, 도 4는 도 3에 도시된 격자 지연 유닛의 개략적인 구성도이다.
도 2 내지 도 4를 참조하면, 도 1에 도시된 본 발명의 실시예에 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로에서 사용한 디지털 제어 지연 라인(110), 위상보간 범위 선택기(120) 및 위상보간기(210)의 내부 구성을 나타낸다.
디지털 제어 지연 라인(110)은 'td2'의 지연 분해능('제1 지연 분해능'이라 함)을 갖는 낸드 게이트 타입의 32개의 디지털 제어 지연 유닛으로 구성된다. 위상보간 범위 선택기(120)는 'td1'의 지연 분해능('제2 지연 분해능'이라 함)을 갖는 낸드 게이트 타입의 3개의 격자 지연 유닛으로 구성된다.
도 3에 도시된 바와 같이, 디지털 제어 지연 유닛(110)은 격자 지연 유닛2개를 직렬로 연결한 형태를 이루므로, 격자 지연 유닛의 단위 지연 시간인 'td1'의 2배에 해당하는 단위 지연 시간을 갖는다. 즉, 제2 지연 분해능은 제1 지연 분해능의 2배에 해당된다.
위상보간 범위 선택기(120)는 경계 스위칭 문제 해결을 위한 타이밍 마진을 얻기 위해, 디지털 제어 지연 유닛의 지연 분해능인 'td2'만큼의 위상 차이를 갖는 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 생성한다.
이러한 낸드 게이트로 구성된 구조의 디지털 지연 라인(110)과 위상보간 범위 선택기(120)은 최종 출력 클록(DLMID, DLOUTA / DLOUTB)이 항상 입력이 인가되는 첫 번째 유닛을 통해 생성되므로, 위상 보간을 위해 많은 수의 출력 클록 라인을 생성할 필요가 없는 장점을 갖는다.
위상 보간기(210)는 전류 제어 방식의 구조를 가지며, 동작 시작과 함께 제2 지연 고정 루프 내 카운터의 출력 디지털 비트를 '0100000'로 설정하여 'tm'의 초기 지연 시간을 갖고 위상보간 범위 선택기(120)의 출력인 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 위상보간 한다.
도 5a 및 도 5b는 도 1에 도시된 위상 보간기의 동작 개념도이다.
도 5a 및 도 5b를 참조하면, 위상 보간기(210)는 제1 지연 고정 루프(100) 내 위상보간 범위 선택기(120)의 출력 신호 즉, 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)가 입력되면, 카운터의 출력 디지털 비트(C[6:0]) 변화에 따라 생성되는 아날로그 제어 전류 IDAC _a / IDAC _b에 의해 위상보간 동작을 수행한다. n-비트 카운터를 사용할 경우, 위상 보간기(210)는 제1 지연 분해능 즉, 'td2' 만큼의 위상 차이를 가진 클록 신호 DLOUTA / DLOUTB 사이의 위상을 'td2/2n '지연 분해능('제3 지연 분해능'이라 함)으로 보간하며, 컨버터를 통해 풀-스윙 출력 클록 신호(CLKOUT)가 생성된다. 본 실시예의 경우, 7-비트 카운터를 사용하였으며, 위상 보간기(210)는 'td2' 만큼의 위상 차이를 가진 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 'td2/27 '지연 분해능으로 위상 보간한다.
도 6은 본 발명의 실시예에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 지연 분해능 증가 단계를 나타낸 개념도이다.
도 6을 참조하면, 입력 클록 신호(CLKIN)의 위상이 '락킹 포인트'라는 지점에 위치한다고 가정한다. 'td2' 지연 분해능(제1 지연 분해능)을 갖는 디지털 제어 지연 라인(110)은 가변 연속 근사 레지스터(150)의 2진 검색 방식을 이용하여 출력되는 출력 디지털 비트 Q[6:0] 중 MSB 5-비트(Q[6:2])가 5 to 32 서마미터 디코더(130)에 의해 변환된 디지털 비트 T[31:0] / Tb[31:0]에 따라 제어되며, 위상보간 범위 선택기(120)를 위한 지연 라인 출력 클록 신호(DLMID)를 생성한다. 이 단계에서 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러는 'td2' (제1 지연 분해능)이내로 제거된다.
이러한 과정이 완료되면, 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 최종 출력 클록 신호(CLKOUT)은 위상보간 범위 선택기(120)와 위상 보간기(210)의 초기 설정에 따른 지연 시간 'td2+tm' 이후인 CLKOUT''의 위상에 위치한다. 'td1'의 지연 분해능을 갖는 위상보간 범위 선택기(120)는 가변 연속 근사 레지스터(150)의 2진 검색 방식을 이용하여 출력되는 디지털 비트 Q[6:0] 중 LSB 2-비트(Q[1:0])가 2 to 3 서마미터 디코더(140)에 의해 변환된 디지털 비트 K[2:0] / Kb[2:0]에 따라 제어되며 위상 보간기를 위한 'td2'만큼의 위상 차이를 갖는 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 생성한다. 이 단계에서 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러는 'td1' (제2 지연 분해능) 이내로 제거된다.
이 과정의 완료되면, 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 최종 출력 클록(OUTCLK)은 위상 보간기(210)의 초기 설정에 따른 지연 시간 'tm' 이후인 CLKOUT' 의 위상에 위치한다. 또한, 위상 보간기(210)의 초기 설정에 따른 지연 시간 'tm'은 위상보간 범위 선택기(120)의 지연 분해능인 'td1' 이내로 좁혀진 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러의 앞, 뒤로 경계 스위칭 문제 해결을 위한 'tm'만큼의 타이밍 마진을 생성한다.
위상 보간기(210)은 순차 검색 방식을 이용하는 카운터(240)의 출력 디지털 비트 C[6:0]이 아날로그-디지털 변환기(230)에 의해 변환된 아날로그 제어 전류 IDAC_A / IDAC_B에 따라 DLOUTA / DLOUTB를 위상보간 한다. 하이브리드 검색 방식을 이용한 디지털 지연 고정 루프 회로는 위에서 설명한 위상 분해능 증가 단계에 따라 최종적으로 td2 / 27 의 높은 지연 분해능(7-비트 카운터 사용시)을 갖는다.
도 7은 본 발명의 실시예에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법을 나타낸 흐름도이다.
도 7을 참조하면, 본 실시예에 따른 디지털 지연 고정 루프 회로는 크게 2진 검색 모드와 순차 검색 모드의 2가지 동작 모드를 갖는다. 2진 검색 모드는 제1 지연 고정 루프(100)를 통해 수행되며, 순차 검색 모드는 제2 지연 고정 루프(200)를 통해 수행된다.
제1 지연 고정 루프의 2진 검색 모드의 동작이 개시된다(S110).
가변 연속 근사 레지스터를 이용하여 2진 검색을 수행한다(S120). 가변 연속 근사 레지스터는 유효 출력 디지털 비트를 미리 설정된 수에서 순차적으로 증가시키면서 2진 검색을 수행하여, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 제거하기에 적합한 출력 디지털 비트를 생성한다.
입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 기준 지연 분해능 이내로 제거되었는지 판단하는 과정을 수행한다(S130).
판단 결과, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 기준 지연 분해능 이내로 제거된 경우에는 순차 검색 모드로 진행된다.
한편, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 기준 지연 분해능 이내로 제거되지 않은 경우에는, 최대 유효 출력 디지털 비트를 모두 사용했는지 판단하는 과정을 수행한다(S140).
판단 결과, 최대 유효 출력 디지털 비트를 모두 사용하지 않은 경우에는 2진 검색 모드를 재시작한다(S150). 즉, 가변 연속 근사 레지스터를 리셋하고, 유효 출력 디지털 비트를 1-비트만큼 증가시켜 2진 검색을 다시 수행한다.
한편, 최대 유효 출력 디지털 비트를 모두 사용한 경우에는 동작 가능한 주파수 영역을 벗어난 입력 클록 신호가 인가된 것으로 간주하고, 하이브리드 검색 방식을 이용한 디지털 지연 고정 루프 회로를 초기화시킨다(S160).
위 S130 과정의 판단 결과, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 기준 지연 분해능 이내로 제거된 경우에는 순차 검색 모드로 진행되며, 제2 지연 고정 루프의 카운터를 이용한 순차 검색 모드를 수행한다(S210). 카운터는 업 또는 다운 동작을 통한 순차 검색 방식을 이용하여 위상 에러를 제거하기에 적합한 출력 디지털 비트를 생성한다.
입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 목표 지연 분해능 이내로 제거되었는지 판단하는 과정을 수행한다(S220).
판단 결과, 목표 지연 분해능 이내로 제거된 경우에는 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 동작을 종료한다.
한편, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 목표 지연 분해능 이내로 제거되지 않은 경우에는 제1 지연 고정 루프의 가변 연속 근가 레지스터를 카운터 모드로 전환하여 순차 검색을 수행한다(S230).
그리고 나서, 제2 지연 고정 루프의 카운터를 이용하여 순차 검색을 수행한다(S240).
도 8은 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 동작 알고리즘의 일 예를 나타내는 순서도이다.
도 8을 참조하면, 2진 검색 모드 동작의 시작과 함께 제1 지연 고정 루프(100) 내 가변 연속 근사 레지스터의 출력 비트 Q[6:0]은 '0000000'으로 리셋되고, 제2 지연 고정 루프(200) 내 카운터(240)의 출력 비트 C[6:0]은 위상보간기(210)의 초기 지연 시간 'tm'을 위해 0100000 로 설정된다. 위상 검출기(160)와 제어부(150)를 통해 제어되는 가변 연속 근사 레지스터(150)는 디지털 제어 지연 라인(110)과 위상보간 범위 선택기(120)를 제어하여 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 제거하기 위해 적합한 출력 디지털 비트 Q[6:0]을 생성함에 있어 유효 출력 디지털 비트(Q[N:0], N=6)를 순차적으로 증가시키는 방식을 이용한다. 출력 디지털 비트 Q[6:0]를 순차적으로 증가시키는 방식은 디지털 지연 고정 루프 회로의 고질적인 단점인 하모닉-락 현상을 효과적으로 제거한다. 초기에는 본 발명의 실시예에 따른 설계시의 설정에 따라 LSB 5-비트 Q[4:0]만을 출력한다. LSB 5-비트 Q[4:0]을 이용하여 디지털 제어 지연 라인(110)과 위상보간 범위 선택기(120)를 제어하여 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 제1 지연 고정 루프의 설정 지연 분해능(제2 지연분해능) 이내로 제거할 수 있는 적합한 지연량이 생성된 경우, 제1 지연 고정 루프(100)를 통한 2진 검색 모드는 종료되고, 제2 지연 고정 루프(200)를 통한 순차 검색 모드가 시작된다.
한편, 적합한 지연량이 생성되지 못한 경우(즉, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 제2 지연 분해능 이내로 제거되지 못한 경우)에는 가변 연속 근사 레지스터(150)는 리셋됨과 동시에 유효 출력 디지털 비트 (Q[4:0])를 1-비트만큼 증가시켜 2진 검색을 다시 수행한다. 이와 같은 2진 검색 모드 동작은 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 제1 지연 고정 루프의 최종 지연 분해능(즉, 제2 지연 분해능) 이내로 제거될 때까지 반복된다. 최대 유효 출력 디지털 비트(Q[6:0])를 모두 사용한 경우에도 위상 에러가 제2 지연 분해능 이내로 충분히 제거되지 못하는 경우에는 동작 가능한 주파수 영역을 벗어난 입력 클록 신호가 인가된 것으로 간주하고, 하이브리드 검색 방식을 이용한 디지털 지연 고정 루프 회로를 초기화시킨다. 2진 검색 모드가 성공적으로 완료되면, 제2 지연 고정 루프를 이용한 순차 검색 모드가 시작된다. 순차 검색 모드에서 제2 위상 검출기에 의해 제어되는 카운터(240)는 위상 보간기(210)를 제어하여 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러를 제거함에 있어 순차 검색 방식을 이용한다. 초기 설정에 따라 '0100000'으로 설정된 카운터(240)는 업 또는 다운 동작을 통해 적합한 출력 디지털 비트 C[6:0]를 출력한다.
입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 제2 지연 고정 루프(200)의 최종 지연 분해능(즉, 제3 지연 분해능) 이내로 제거된 경우 하이브리드 검색 방식을 이용한 디지털 지연 고정 루프 회로의 동작은 완료된다. 그러나, PVT(Process, voltage, temperature)변화 또는 예상치 못한 외부 요인 등에 따라 입력 클록 신호(CLKIN) 위상의 갑작스런 변화로 인해 위상 에러가 제거되지 못한 경우, 제1 지연 고정 루프(100)의 가변 연속 근사 레지스터(150)는 카운터 모드로 모드 전환이 이루어지고, 순차 검색 방식을 이용해 위상 에러를 제거한다. 그리고 나서, 제2 지연 고정 루프(200)의 카운터를 이용한 순차 검색 방식 모드를 진행하여 위상 에러를 제거한다.
도 9는 본 발명의 실시예에 따른 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 신호 흐름도이다.
도 9를 참조하면, 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로는 제1 지연 고정 루프(100)의 가변 연속 근사 레지스터(150)에 인가되는 'Start'의 발생에 따라 2진 검색 모드 동작을 시작한다. 가변 연속 근사 레지스터(150)는 구동 클록 'SCLK'의 하강 에지에 동기되어 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상에러를 검출하는 제1 위상 검출기(160)의 출력 신호 'Comp'에 따라 출력 디지털 비트 Q[6:0]을 생성한다.
첫 번째 2진 검색 모드는 초기 설정에 따라 유효 디지털 제어 비트 Q[4:0]을 이용하여 진행된다. 2진 검색 모드가 완료되면 가변 연속 근사 레지스터는 'Stop' 신호를 발생시키고, 이때 유효 디지털 제어 비트 Q[4:0]에 의해 생성되는 지연량이 부족한 경우 위상 검출기(160)의 'LockSAR' 신호는 'Low' 전압 레벨을 유지한다. 이때, 제어부(170)은 'Reset' 신호를 발생시켜서 가변 연속 근사 레지스터(150)의 출력 디지털 비트 Q[6:0]을 초기화시키고 유효 디지털 제어 비트 Q[4:0]을 1-비트만큼 증가시켜 Q[5:0]을 이용하여 2진 검색 모드를 재시작하도록 한다.
두 번째 2진 검색 모드가 완료되면 첫 번째 경우와 마찬가지로 'Stop' 신호가 발생하고, 이때 위상 에러가 제1 지연 고정 루프(100)의 최종 지연 분해능(제2 지연 분해능)인 'td1' 이내로 제거되었다면, 제1 위상 검출기(160)는 'LockSAR'신호를 발생시킨다. 'Stop' 신호와 'LockSAR' 신호가 동시에 발생하면, 'PI_EN' 신호가 발생하여 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로는 제2 지연 고정 루프(200)를 통해 진행되는 순차 검색 모드로 모드 전환을 이룬다.
순차 검색 모드에서는 제2 위상 검출기(250)에 의해 출력되는 'Up/Down'신호에 따라 카운터(240)가 출력 디지털 비트 C[6:0]을 생성하고, 락 이후 카운터(240)는 1-비트 토글링 동작을 반복하며 PVT 또는 예상치 못한 외부 요인에 의해 발생할 수 있는 입력 클록 신호(CLKIN)의 위상 변화에 대응하기 위한 폐루프를 구성하며 동작을 완료한다.
도 10은 본 발명의 실시예에 따른 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 락킹 프로세스의 시뮬레이션 결과를 나타낸 도이다.
도 10은 본 발명의 실시예에 따른 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 락 과정(Locking Process)에서 제1 지연 고정 루프(100)와 제2 지연 고정 루프(200)를 통해 생성되는 디지털 비트 Q[6:0], C[6:0]과 락 이후 위상 에러가 제거된 상태의 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)에 대한 시뮬레이션 결과 파형을 나타낸다.
도 10에 도시된 시뮬레이션 결과는 250MHz의 동작 주파수를 갖는 입력 클록 신호(CLKIN)가 인가된 경우이다. 가변 연속 근사 레지스터(150)의 출력 디지털 제어 비트 Q[6:0] 중 초기 설정에 따른 유효 디지털 제어 비트(Q[4:0]만을 이용하여 제1 지연 고정 루프(100)를 통해 2진 검색 모드 동작이 이루어진다.
첫 번째 비트 검색이 완료되었을 때, 조정 가능한 지연량이 부족하여 가변 연속 근사 레지스터(150)는 1 비트만큼 유효 디지털 제어 비트(Q[5:0])를 증가시키는 것을 확인할 수 있다. 이후, 제1 지연 고정 루프(100)를 통한 2진 검색 모드가 완료되고, 제2 지연 고정 루프(200)를 통한 순차 검색 모드로 모드 전환이 이루어지며, 최종적으로 카운터(240)는 1 비트 토글 동작을 반복한다. 본 실시예의 경우, 카운터(240)는 7-비트 카운터가 사용된다. 모든 동작의 완료 이후, 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)은 'td2 / 27'의 높은 분해능으로 동기된다.
이상에서 설명한 것은 본 발명에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 : 제1 지연 고정 루프 110 : 디지털 제어 지연 라인
120 : 위상보간 범위 선택기 130 : 제1 디코더
140 : 제2 디코더 150 : 가변 연속 근사 레지스터
160 : 제1 위상 검출기 170 : 제어부
200 : 제2 지연 고정 루프 210 : 위상 보간기
220 : 컨버터 230 : 디지털- 아날로그 변환기
240 : 카운터 250 : 제2 위상 검출기

Claims (13)

  1. 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)의 위상 에러를 미리 설정된 지연 분해능 이내로 제거하며, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 가변 연속 근사 레지스터를 이용한 2진 검색 방식을 적용하는 제1 지연 고정 루프; 및
    상기 제1 지연 고정 루프의 후단에 설치되며, 상기 제1 지연 고정 루프의 출력 신호를 입력받아 상기 입력 클록 신호와 출력 클록 신호의 위상 에러를 미리 설정된 최종 지연 분해능 이내로 제거하고, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 카운터를 이용한 순차 검색 방식을 적용하는 제2 지연 고정 루프;를 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  2. 제1항에 있어서,
    상기 제1 지연 고정 루프는,
    상기 입력 클록 신호를 입력받아, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제1 지연 분해능 이내로 감소시키며, 지연 라인 출력 클록 신호(DLMID)를 생성하는 디지털 제어 지연 라인;
    상기 디지털 제어 지연 라인의 후단에 배치되며, 상기 지연 라인 출력 클록 신호(DLMID)를 입력받아 미리 결정된 지연 분해능 만큼의 위상 차이를 갖는 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 생성하고, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제2 지연 분해능 이내로 감소시키는 위상보간 범위 선택기; 및
    상기 가변 연속 근사 레지스터의 동작을 제어하며, 상기 제2 지연 고정 루프의 동작 개시를 제어하는 제어부;를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  3. 제1항에 있어서,
    상기 가변 연속 근사 레지스터는 유효 출력 디지털 비트를 미리 설정된 수에서 순차적으로 증가시키면서 2진 검색을 수행하여, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제거하기 위한 출력 디지털 비트를 생성하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  4. 제2항에 있어서,
    상기 제1 지연 고정 루프는,
    상기 가변 연속 근사 레지스터의 출력 디지털 비트의 코드를 변환하여 상기 디지털 제어 지연 라인에 제공하는 제1 디코더를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  5. 제2항에 있어서,
    상기 가변 연속 근사 레지스터의 출력 디지털 비트의 코드를 변환하여 상기 위상보간 범위 선택기에 제공하는 제2 디코더를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  6. 제2항에 있어서,
    상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 검출하고, 상기 가변 연속 근사 레지스터의 출력 디지털 비트 검색을 제어하는 비교 신호를 생성하며, 락 여부를 판단하여 상기 제어부를 제어하는 락 판정 신호를 생성하는 제1 위상 검출기를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  7. 제1항에 있어서,
    상기 제2 지연 고정 루프는,
    상기 제1 지연 고정 루프의 후단에 배치되며, 제1 지연 고정 루프 출력 클록신호를 입력받아 제3 지연 분해능으로 위상 보간을 수행하는 위상 보간기; 및
    상기 위상 보간기의 후단에 배치되며, 상기 위상 보간기의 출력을 풀-스윙 클록으로 변환하여 출력하는 컨버터;를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  8. 제6항에 있어서,
    상기 제2 지연 고정 루프는,
    상기 카운터의 출력 디지털 비트를 아날로그 제어 전류로 변환하여 출력하는 디지털-아날로그 변환기; 및
    상기 입력 클록 신호와 출력 클록 신호의 위상 에러를 비교하여, 상기 카운터 동작을 제어하는 신호를 생성하는 제2 위상 검출기;를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  9. 제6항에 있어서,
    상기 카운터는 업 또는 다운 동작을 통한 순차 검색 방식을 이용하여 위상 에러를 제거하기 위한 출력 디지털 비트를 생성하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  10. 제2항에 있어서,
    상기 디지털 제어 지연 라인은 제1 지연 분해능을 갖는 다수개의 낸드 게이트 타입의 디지털 제어 지연 유닛을 포함하며,
    상기 위상보간 범위 선택기는 제2 지연 분해능을을 갖는 다수개의 낸드 게이트 타입의 격자 지연 유닛을 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법으로서,
    제1 지연 고정 루프의 2진 검색 모드의 동작이 개시되어, 가변 연속 근사 레지스터를 이용하여 2진 검색을 수행하는 단계;
    입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 기준 지연 분해능 이내로 제거되었는지 판단하는 단계;
    판단 결과, 상기 위상 에러가 기준 지연 분해능 이내로 제거된 경우에는 제2 지연 고정 루프의 순차 검색 모드 단계로 진행되며, 상기 위상 에러가 기준 지연 분해능 이내로 제거되지 않은 경우에는, 최대 유효 출력 디지털 비트를 모두 사용했는지 판단하는 단계; 및
    판단 결과, 최대 유효 출력 디지털 비트를 모두 사용하지 않은 경우, 2진 검색 모드를 재시작하고, 최대 유효 출력 디지털 비트를 모두 사용한 경우에는 하이브리드 검색 방식을 이용한 디지털 지연 고정 루프 회로를 초기화하는 단계;를 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법.
  12. 제11항에 있어서,
    상기 제2 지연 고정 루프의 순차 검색 모드 단계는,
    상기 제2 지연 고정 루프의 카운터를 이용한 순차 검색을 수행하는 단계;
    상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러가 목표 지연 분해능 이내로 제거되었는지 판단하는 단계; 및
    판단 결과, 목표 지연 분해능 이내로 제거된 경우에는 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 동작을 종료하는 단계;를 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법.
  13. 제12항에 있어서,
    상기 판단 결과, 상기 위상 에러가 목표 지연 분해능 이내로 제거되지 않은 경우에는 상기 제1 지연 고정 루프의 가변 연속 근가 레지스터를 카운터 모드로 전환하여 순차 검색을 수행하는 단계; 및
    상기 제2 지연 고정 루프의 카운터를 이용하여 순차 검색을 수행하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법.
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* Cited by examiner, † Cited by third party
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KR100596428B1 (ko) 2004-07-30 2006-07-06 주식회사 하이닉스반도체 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프

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