DE102021106588B4

DE102021106588B4 - Überwachungsvorrichtung für einen Prozessortakt mit Unterdrückung von Falschbewertungen aufgrund von Aliasing-Effekten

Info

Publication number: DE102021106588B4
Application number: DE102021106588.7A
Authority: DE
Inventors: Stephan Richter
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2021-03-18
Filing date: 2021-03-18
Publication date: 2023-11-30
Anticipated expiration: 2041-03-19
Also published as: DE102021106588A1

Abstract

Die Erfindung betrifft eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) mit verschieden Prozessortaktfrequenzen, die fehlerhaft sein können. Ein Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz betreibt die Überwachungsvorrichtung (SD). Der Betrag des Frequenzwerts der erwarteten Prozessortaktfrequenz des Prozessortakts (CLP) kann dabei kleiner oder größer als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz des Überwachungstakts (CLS) sein. Die Überwachungsvorrichtung (SD) umfasst eine dritte Bewertungsvorrichtung (CNT), einen Betrag des Frequenzwerts der Frequenz eines ersten internen Prozessortakts (CLI1) erfasst, der aus dem Prozessortakt abgeleitet ist. Die dritte Bewertungsvorrichtung (CNT) selektiert das erste Prozessortaktbewertungsergebnis einer ersten Überwachungsteilvorrichtung (Af3f4), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) oberhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, und das zweite Prozessortaktbewertungsergebnis einer zweiten Überwachungsteilvorrichtung (Af1f2), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) unterhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, als Prozessortaktbewertungsergebnis der Vorrichtung.

Description

Feld der Erfindung
Die Erfindung richtet sich auf eine Überwachungsvorrichtung zur Überwachung eines Prozessortakts eines Prozessors, wobei die Überwachungsvorrichtung Teilvorrichtungen zur Unterdrückung von Falschbewertungen aufgrund von Aliasing-Effekten aufweist.
Allgemeine Einleitung
Rechnersysteme weisen einen Prozessor auf, der mit einem Prozessortakt betrieben wird. Liegt der Prozessortakt nicht an oder weist seine Prozessortaktfrequenz einen zu kleinen oder zu großen Prozessortaktfrequenzwert auf, so kann es zu Störungen des Programmablaufes kommen. Dies ist insbesondere bei Rechnersystemen für sicherheitskritische Anwendungen u.U. fatal.
Beispielsweise kann eine etwas zu niedrige Prozessortaktfrequenz in einer sicherheitskritischen Echtzeitanwendung zu einer unvollständigen Abarbeitung sicherheitskritischer Prozesse durch den Prozessor in einem vorgegebenen Zeitlimit führen. Damit ist eine solche Unterschreitung eines minimalen, erlaubten Werts der Prozessortaktfrequenz ein sicherheitskritischer Vorfall ersten Ranges.
Beispielsweise kann eine etwas zu hohe Prozessortaktfrequenz in einer sicherheitskritischen Echtzeitanwendung zu einer fehlerhaften Abarbeitung sicherheitskritischer Prozesse und Prozessorbefehle durch den Prozessor führen. Damit ist eine solche Überschreitung eines maximalen, erlaubten Werts der Prozessortaktfrequenz ebenfalls ein sicherheitskritischer Vorfall ersten Ranges.
Die hier vorgestellte Erfindung überwacht die Prozessortaktfrequenz des Prozessortakts und soll Anwendung in sicherheitskritischen Anwendungen finden.
Beim Einsatz von Prozessoren in sicherheitskritischen Anwendungen ist die Überwachung des Prozessortakts wichtig. In vielen Fällen kann die Frequenz des Prozessortakts, mit dem der Prozessor betrieben wird, aus verschiedenen Gründen, zu denen auch mögliche Fehlerzustände zählen, im Betrieb unterschiedliche Frequenzen annehmen. Bei der Überwachung bei verschiedenen, möglichen Frequenzen des Prozessortakts (CLP) mittels einer Überwachungsvorrichtung (SD) ist eine möglichst kurze Reaktionszeit der Überwachungsvorrichtung (SD) notwendig.
Mit der hier vorgestellten Vorrichtung lassen sich z.B. Prozessortakte auf eine jeweilige korrekte Prozessortaktfrequenz mit kurzen Reaktionszeiten in Fehlerfällen überwachen. Die Überwachung durch die hier vorgestellte Vorrichtung hat insbesondere die Eigenschaft, dass der Prozessortakt (CLP) verschiedene und stark unterschiedliche Prozessortaktfrequenzen aufweisen kann, ohne dass die Überwachung durch Aliasing-Effekte infolge der Wechselwirkung des Prozessortakts (CLP) mit dem Überwachungstakt (CLS), der die Überwachungsvorrichtung (SD) antreibt, versagt. Die Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors weist dabei einen vom Prozessortakt (CLP) bevorzugt unabhängigen Überwachungstakt (CLS) auf, der die Überwachungsvorrichtung (SD) unabhängig vom Prozessortakt (CLP) antreibt. Der Überwachungstakt (CLS) ist unabhängig vom Prozessortakt (CLP) und weist eine Überwachungstaktfrequenz auf. Die Überwachungstaktfrequenz des Überwachungstakts (CLS) sollte bevorzugt das Nyquist-Theorem in Relation zur Prozessortaktfrequenz des Prozessortakts (CLP) erfüllen. Dies ist typischerweise aber eben nicht für alle denkbaren Fehler des Prozessortakts (CLP) sichergestellt. Die Überwachungsvorrichtung (SD) überwacht einen überwachten Takt. Ein überwachter Takt kann beispielsweise ein erster interner Prozessortakt (CLI1) sein, der beispielsweise einen ersten Vorteiler (VT1) aus dem Prozessortakt (CLP) ableitet. Dieser überwachte Takt ist der Prozessortakt (CLP) oder ein aus dem Prozessortakt (CLP) abgeleiteter Takt. Sofern auch Fehlerfälle auftreten können, in denen die Prozessortaktfrequenz so hoch ist, dass für den überwachten Takt, den die Überwachungsvorrichtung (SD) überwacht, die Überwachungstaktfrequenz des Überwachungstakts (CLS) nicht mindestens doppelt so hoch ist wie die Frequenz des überwachten Taktes, so führt dies zu einer Verletzung des Nyquist-Theorems in diesen Fehlerfällen und damit zu sogenannten Aliasing-Effekten, die ohne besondere Maßnahmen zu fehlerhaften Überwachungsergebnissen der Überwachungsvorrichtung (SD) für diesen überwachten Takt führen können. Durch unterschiedliche konfigurierbare Eingangsfrequenzen benötigt man in der Regel große Vorteiler, die bei langsamer Frequenzkonfiguration dann aber zu einer langen Verzögerung und damit zu einer zu langen Reaktionszeit bei der der Überwachung des überwachten Taktes führen. Verzichtet man auf die großen Vorteiler für niedrige Frequenzen und tastet den überwachten Takt direkt ab, bleibt das Risiko von Aliasing-Effekten, die das Ergebnis verfälschen können.
Problematisch ist es, wenn der Betrag des Frequenzwerts der zu überwachenden Prozessortaktfrequenz sehr viel höher ist als der Betrag des Frequenzwerts der Zielfrequenz der Prozessortaktfrequenz. Bei einer Signalabtastung mittels des Überwachungstakts mit einer Abtastfrequenz entsprechend der Überwachungstaktfrequenz unterhalb der doppelten Frequenz des zu überwachenden Taktsignals können ansonsten Aliasing-Effekte auftreten. Normalerweise werden solche Fehler durch Anti-Aliasing Schaltungen gefiltert. Sollen aber über ein Signal verschiedene Frequenzen überwacht werden und ist das Spektrum der zu überwachenden Frequenzen sehr hoch und können die Frequenzen über der halben Abtastfrequenz liegen, so ist ein sicherer Ausschluss von Aliasing-Effekten nicht bei allen Konfigurationen ohne zusätzliche Schaltungen möglich.
Eine naheliegende Lösung dafür ist, einen asynchronen Taktteiler so groß zu dimensionieren, dass höhere Eingangsfrequenzen durch Anti-Aliasing Schaltungen gefiltert werden und der Frequenzwert der geteilten Taktfrequenz somit in jedem Fall kleiner als die halbe Abtastfrequenz ist. Diese Lösung hat jedoch eine relativ große Verzögerung in der Bewertung kleinerer Frequenzen zur Folge.
Eine Schaltung zur Realisierung einer geeigneten Überwachungsvorrichtung (SD) für den Prozessortakt (CLP) soll in der Lage sein, verschiedene, je nach Konfiguration mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) daraufhin zu überwachen, ob der Frequenzwert dieser Prozessortaktfrequenzen des Prozessortakts (CLP) sich in einem konfigurierten Zielbereich des Frequenzwerts dieses Prozessortakts (CLP) befindet. Dabei sollen Prozessortaktfrequenzen des Prozessortakts (CLP) überwacht werden, die sowohl weit unterhalb der halben Abtastfrequenz, also der halben Überwachungstaktfrequenz (CLS), liegen, als auch Prozessortaktfrequenzen des Prozessortakts (CLP), die über der halben Abtastfrequenz, also der halben Überwachungstaktfrequenz (CLS), liegen. Aliasing-Effekte, die bei der Überwachung von eigentlich niedrigeren Prozessortaktfrequenzen des Prozessortakts (CLP) aufgrund von Unterabtastung auftreten und zu einem fälschlicherweise positiven Überwachungsergebnis in Form des Ergebnissignals (ES) führen, sollen verhindert werden.
Aus der US 8 937 496 B1 ist eine Taktüberwachungsschaltung bekannt, die so konfiguriert ist, dass sie erste und zweite Taktsignale empfängt, die in jeweiligen Taktdomänen erzeugt werden. Die Taktüberwachungsschaltung der US 8 937 496 B1 enthält einen ersten Zähler, der so konfiguriert ist, dass er Taktzyklen des ersten Taktsignals für eine erste Zeitperiode zählt, die durch Taktzyklen des zweiten Taktsignals begrenzt ist. Der erste Zähler der US 8 937 496 B1 gibt einen Zählwert aus, der die Anzahl der gezählten Taktzyklen angibt. Die Taktüberwachungsschaltung der US 8 937 496 B1 umfasst auch eine Schwellenwertkomparatorschaltung, die so konfiguriert ist, dass sie als Reaktion auf den Ablauf der ersten Zeitperiode und den vom ersten Zähler ausgegebenen ersten Zählwert, der außerhalb eines erwarteten Bereichs liegt, ein Fehlersignal erzeugt.
Aus der US 2014 / 0 232 434 A1 ist ein integrierter Schaltkreis bekannt, der zwei Oszillatoren zur Erzeugung eines ersten Taktsignals und eines zweiten Taktsignals umfasst. Neben dem Vergleich der Frequenzen des ersten Taktsignals und des zweiten Taktsignals ist die integrierte Schaltungsvorrichtung der US 2014 / 0 232 434 A1 so konfiguriert, dass sie überwacht, ob jede Frequenz innerhalb des Frequenztoleranzbereichs liegt oder nicht. Die integrierte Schaltungsvorrichtung der US 2014 / 0 232 434 A1 wählt ein Ausgangstaktsignal entweder aus dem ersten Taktsignal oder dem zweiten Taktsignal entsprechend den Ergebnissen des Vergleichs der Frequenzen des ersten Taktsignals und des zweiten Taktsignals und ob das erste Taktsignal und das zweite Taktsignal jeweils innerhalb des Frequenztoleranzbereichs liegen oder nicht.
Aus der US 2016 / 0 359 476 A1 ist eine Vorrichtung bekannt, die einen ersten und einen zweiten Taktmonitor umfasst. Der erste Taktmonitor der US 2016 / 0 359 476 A1 kann so konfiguriert sein, dass er ein erstes Taktsignal empfängt und ein erstes Signal durchsetzt, wenn die Frequenz des ersten Taktsignals größer als ein erster oberer Schwellenwert ist, und ein zweites Signal durchsetzt, wenn die Frequenz des ersten Taktsignals kleiner als ein erster unterer Schwellenwert ist. Der zweite Taktmonitor der US 2016 / 0 359 476 A1 kann so konfiguriert sein, dass er ein zweites Taktsignal mit einer höheren Frequenz als die des ersten Taktsignals empfängt. Der zweite Taktmonitor der US 2016 / 0 359 476 A1 kann so konfiguriert sein, dass er das zweite Taktsignal in Abhängigkeit vom ersten Taktsignal mit einem zweiten oberen und unteren Schwellenwert vergleicht und ein drittes Signal ausgibt, wenn die Frequenz des zweiten Taktsignals größer als der zweite obere Schwellenwert ist, und ein viertes Signal ausgibt, wenn die Frequenz kleiner als der zweite untere Schwellenwert ist.
Aus der US 2010 / 0 308 868 A1 sind eine Taktüberwachungseinheit und ein elektronisches System, das von einem Takt getaktet wird und die Taktüberwachungseinheit verwendet, bekannt. Die Taktüberwachungseinheit der US 2010 / 0 308 868 A1 analysiert den Takt auf der Grundlage eines Monitortakts, der zusammen mit dem Takt oder getrennt von der Taktüberwachungseinheit bereitgestellt wird. Die Taktüberwachungseinheit der US 2010 / 0 308 868 A1 umfasst mindestens eine Aktivitätseinheit, eine Abweichungseinheit und einen Hilfstaktgenerator. Der Hilfstaktgenerator der US 2010 / 0 308 868 A1 gibt einen Hilfstakt aus. Die Aktivitätseinheit der US 2010 / 0 308 868 A1 erkennt das Vorhandensein des Monitortakts anhand des Hilfstakts und das Vorhandensein des Hilfstakts anhand des Monitortakts. Die Abweichungseinheit der US 2010 / 0 308 868 A1 erkennt Taktfehler im Monitortakt auf der Grundlage des Hilfstakts. Mit der Taktüberwachungseinheit der US 2010 / 0 308 868 A1 kann der Takt detaillierter überwacht werden und es ist möglich, auf unterschiedliche Taktfehler in dem Takt mit unterschiedlichen Fehlerbehandlungsverfahren zu reagieren, z.B. durch Auslösen einer Abschaltung der von der Elektronik gesteuerten Geräte.
Keine der technischen Lehren der vorstehenden vier Schriften aus der Patentliteratur löst das oben beschriebene Aliasing-Problem.
Aufgabe
Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen, die die obigen Nachteile des Stands der Technik nicht aufweist und weitere Vorteile aufweist.
Diese Aufgabe wird durch Vorrichtungen der Ansprüche 1 bis 3 gelöst.
Lösung der Aufgabe
Zur besseren Klarheit verwendet diese Schrift im Folgenden Begriffe der Bezugszeichenliste immer mit den Bezugszeichen in Klammern. Diese Schrift erläutert den Vorschlag mit Hilfe der 1.
Die Erfindung betrifft eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) mit verschiedenen Prozessortaktfrequenzen, die fehlerhaft sein können. Ein Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz betreibt die Überwachungsvorrichtung (SD). Der Betrag des Frequenzwerts der erwarteten Prozessortaktfrequenz des Prozessortakts (CLP) kann dabei kleiner oder größer als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz des Überwachungstakts (CLS) sein. Die Überwachungsvorrichtung (SD) umfasst eine dritte Bewertungsvorrichtung (CNT), einen Betrag des Frequenzwerts der Frequenz eines ersten internen Prozessortakts (CLI1) erfasst, der aus dem Prozessortakt abgeleitet ist. Die dritte Bewertungsvorrichtung (CNT) selektiert das erste Prozessortaktbewertungsergebnis einer ersten Überwachungsteilvorrichtung (Af3f4), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) oberhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, und das zweite Prozessortaktbewertungsergebnis einer zweiten Überwachungsteilvorrichtung (Af1f2), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) unterhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, als Prozessortaktbewertungsergebnis der Vorrichtung.
Zur Lösung des Problems schlägt diese Schrift vor, dass eine vorschlagsgemäße Überwachungsvorrichtung (SD) für die zu überprüfende mögliche Prozessortaktfrequenz des Prozessortakts (CLP) eines Prozessors eine gleichzeitige Bewertung von 2 unterschiedlichen Erkennungsverfahren anwendet.
Letztlich sind vorschlagsgemäß zwei Erkennungssignalpfade vorgesehen. In dem Beispiel der 1 ist dies ein erster, oberer Signalpfad (S1) und ein zweiter, unterer Signalpfad (S2).
Der erste, in der 1 oben befindliche Signalpfad (S1) überwacht die Prozessortaktfrequenz des Prozessortakts (CLP) für den Fall, dass der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) betragsmäßig größer als ein erster Schwellwert ist.
Ein erster Vorteiler (VT1) teilt die Prozessortaktfrequenz des Prozessortakts (CLP) auf eine erste interne Prozessortaktfrequenz eines ersten internen Prozessortakts (CLI1). Bevorzugt ist dieser erste Vorteiler (VT1) als asynchroner Teiler in Form einer Kette aus Toggle-Flip-Flops aufgebaut.
Der Betrag der ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) entspricht daher typischerweise dem durch 2ⁿ dividierten Betrag der Prozessortaktfrequenz des Prozessortakts (CLP). Dabei ist n die Anzahl der hintereinandergeschalteten Toggle-Flip-Flop-Stufen des ersten Vorteilers (VT1). Liegt der Betrag dieser ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) nun über dem halben Betrag der Überwachungstaktfrequenz des Überwachungstakts (CLS) der Überwachungsvorrichtung (SD), so können die Flip-Flops der Überwachungsvorrichtung bei der Abtastung des ersten internen Prozessortakts (CLI1) nicht mehr das Nyquist-Theorem erfüllen. Das Teilerverhältnis des ersten Vorteilers (VT1) des ersten, oberen Signalpfads (S1) der Überwachungsvorrichtung (SD) und damit die Anzahl n der Toggle-Flip-Flop-Stufen des ersten Vorteilers ist (VT1) daher so hoch, dass auch im schlimmsten Fehlerfall die erste interne Prozessortaktfrequenz in Relation zur Überwachungstaktfrequenz des Überwachungstakts (CLS) das Nyquist-Theorem erfüllt. Das bedeutet, dass der Betrag der ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) kleiner als der halbe Betrag der Überwachungstaktfrequenz des Überwachungstakts(CLS) der Überwachungsvorrichtung (SD) ist.
Der zweite in der 1 unten befindliche Signalpfad (S2) überwacht die Prozessortaktfrequenz des Prozessortakts (CLP) für den Fall, dass der Betrag der Prozessortaktfrequenz betragsmäßig kleiner als ein zweiter Schwellwert ist, der gleich dem ersten Schwellwert sein kann.
Ein optional vorhandener zweiter Vorteiler (VT2) teilt die Prozessortaktfrequenz des Prozessortakts (CLP) auf eine zweite interne Prozessortaktfrequenz eines zweiten internen Prozessortakts (CLI2). Bevorzugt ist dieser zweite Vorteiler (VT2) ebenfalls als asynchroner Teiler in Form einer Kette aus Toggle-Flip-Flops aufgebaut. Fehlt der zweite Vorteiler (VT2), so ist der zweite interne Prozessortakt (CLI2) gleich dem Prozessortakt (CLP). Fehlt der zweite Vorteiler (VT2), so ist die zweite interne Prozessortaktfrequenz gleich der Prozessortaktfrequenz. Der Betrag der zweiten internen Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) entspricht daher typischerweise dem durch 2^m dividierten Betrag der Prozessortaktfrequenz des Prozessortakts (CLP). Dabei ist m die Anzahl der hintereinandergeschalteten Toggle-Flip-Flop-Stufen des zweiten Vorteilers (VT2). Um eine schnelle Reaktionszeit zu ermöglichen, sollte das Teilerverhältnis des zweiten Vorteilers (VT2) des zweiten, unteren Signalpfads (S2) der Überwachungsvorrichtung (SD) und damit die Anzahl m der Toggle-Flip-Flop-Stufen des zweiten Vorteilers (VT2) daher so niedrig sein, dass die Überwachungsvorrichtung (SD) die zeitlichen Reaktionsanforderungen noch einhält, wenn im schlimmsten Fehlerfall der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) und damit der Betrag der zweiten internen Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) einen Minimalwert unterschreitet. Von daher ist das Weglassen des zweiten Vorteilers (VT2) in vielen Fällen sehr sinnvoll. Liegt der Betrag der zweiten internen Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) nun über dem halben Betrag der Überwachungstaktfrequenz (CLS) des Überwachungstakts der Überwachungsvorrichtung (SD), so können die Flip-Flops der Überwachungsvorrichtung (SD) bei der Abtastung des zweiten internen Prozessortakts (CLI2) nicht mehr das Nyquist-Theorem erfüllen. Genau dann kommt es zu Aliasing -Effekten, die das Ergebnis einer Überprüfung der zweiten internen Prozessortaktfrequenz durch die Überwachungsvorrichtung (SD) in sicherheitsrelevanter Weise verfälschen können.
Der erste, obere Signalpfad (S1) dient somit bevorzugt zur Bewertung hoher Prozessortaktfrequenzen, während der zweite, untere Signalpfad (S2) bevorzugt zur Bewertung niedriger Prozessortaktfrequenzen dient.
Die Kernidee des Vorschlags ist nun, eine dritte Bewertungsvorrichtung (CNT) in Form eines Zählers vorzusehen, die den ersten internen Prozessortakt (CLI1) bewertet und daraus ein Signal ableitet, das angibt, ob die zweite interne Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) betragsmäßig oberhalb oder unterhalb des halben Betrages der Überwachungstaktfrequenz des Überwachungstakts(CLS) liegt, der die Überwachungstaktdomain (CLSD) der Überwachungsvorrichtung (SD) taktet.
Liegt die zweite interne Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) betragsmäßig oberhalb des halben Betrages der Überwachungstaktfrequenz des Überwachungstakts der Überwachungstaktdomain (CLSD), so ist das Bewertungsergebnis einer zweiten Bewertungsvorrichtung (Af1f2) im zweiten, unteren Signalpfad (S2) der Überwachungsvorrichtung (SD) ungültig. Die dritte Bewertungsvorrichtung (CNT) unterdrückt dann das Bewertungsergebnis der zweiten Bewertungsvorrichtung (Af1f2), die sich im zweiten, unteren Signalpfad (S2) befindet.
Diese Konstruktion senkt die Antwortzeit der Überwachungsvorrichtung (SD) für die Bewertung der Prozessortaktfrequenz des Prozessortakts (CLP) wesentlich. Sie vermeidet darüber hinaus Aliasing-Effekte.
Zur besseren Klarheit beschreiben wir die Erfindung nochmals in anderer Weise. Der Vorschlag ist auf dem Gebiet der digitalen Schaltungsentwicklung einzuordnen. Im Gegensatz zum Stand der Technik nutzt das vorgeschlagene Signalverarbeitungssystem somit zwei Verfahren:

Ein erstes Verfahren im ersten, oberen Signalpfad (S1) dient zur Erkennung und Auswertung von hohen erlaubten Prozessortaktfrequenzen des Prozessortakts (CLP). Ein zweites Verfahren im zweiten, unteren Signalpfad (S2) dient zur Erkennung und Auswertung niedriger erlaubter Prozessortaktfrequenzen des Prozessortakts (CLP). Ein drittes Verfahren erkennt, dass hohe Frequenzen des Prozessortakts (CLP) auf der Leitung des Prozessortakts (CLP) vorliegen und dass somit das zweite Verfahren bei hohen Frequenzen des Prozessortakts (CLP) des Prozessors fehlerhafte Werte liefern kann. Das dritte Verfahren unterdrückt im Fall einer zu hohen Prozessortaktfrequenz des Prozessortakts (CLP) das Ergebnis des zweiten Verfahrens. Die dritte Bewertungsvorrichtung (CNT) führt dieses dritte Verfahren durch.

Daraus ergibt sich der Vorteil, dass beim Auswerten von erwarteten, niedrigeren und erlaubten Prozessortaktfrequenzen des Prozessortakts (CLP) fehlerhaft im zweiten, unteren Signalpfad (S2) gemessene zweite Frequenzmesswerte, die aufgrund von Aliasing-Fehlern betragsmäßig gegenüber der echten Prozessortaktfrequenz zu hohe zweite Frequenzmesswerte sind, als solche fehlerhafte und zu hohe Frequenzmesswerte erkannt werden und dass gleichzeitig die Geschwindigkeit der Auswertung von niedrigen erlaubten Prozessortaktfrequenzen des Prozessortakts (CLP) nicht durch Vorteiler, beispielsweise einen zweiten Vorteiler (VT2) mit m>0, unnötig verzögert wird.
Der Kern der vorschlagsgemäßen technischen Lösung umfasst einen Zähler als dritte Bewertungsvorrichtung (CNT), der Flanken des bereits heruntergeteilten Prozessortakts (CLP) als Startsignal und Stoppsignal des Zählvorgangs des Zählers verwendet.
Bevorzugt zählt dieser Zähler die Takte und/oder Halbtakte des Überwachungstaktes (CLS) zwischen zwei Flanken des ersten internen Prozessortakts (CLI1).
Die Überwachungsschaltung (SD) weist bevorzugt einen eigenen, unabhängigen Überwachungsoszillator (OSCS) auf, der einen Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz erzeugt. Stattdessen kann eine solche Überwachungsschaltung (SD) auch einen externen, unabhängigen Takt verwenden.
Der Zähler (CNT), der die dritte Bewertungsvorrichtung (CNT) darstellt, inkrementiert beispielsweise mit jedem Takt des Überwachungstakts (CLS), beispielsweise mit jeder steigenden Flanke und/oder mit jeder fallenden Flanke des Überwachungstakts (CLS), seinen logischen Zählerstand um eine logische Zählschrittweite. Der Zähler (CNT) beginnt seine logische Zählung mit einem Startsignal mit einem typischerweise vorgegebenen logischen Zählerstartwert. Der Zähler (CNT) beendet seine logische Zählung mit einem Stoppsignal. Bevorzugt extrahiert die Überwachungsvorrichtung (SD) das Startsignal für den Zähler (CNT) und das Stoppsignal für den Zähler (CNT) aus den steigenden und/oder fallenden Flanken des ersten internen Prozessortakts (CLI1). Bevorzugt ist die logische Zählschrittweite des Zählers (CNT) 1. Die logische Zählschrittweite kann aber auch von 1 abweichen. Bei dem Zähler (CNT) kann es sich auch um ein Schieberegister handeln, das bevorzugt mit einem einfach primitiven Polynom rückgekoppelt ist. Die physikalische Zählschrittweite weicht dann von 1 ab und ist dann nicht konstant. Den physikalischen Zählerständen können aber logische Zählerwerte zugeordnet sein, sodass dann eine logische Zählschrittweite die Differenz der Werte zweier aufeinanderfolgender logischer Zählerwerte zweier aufeinanderfolgender physikalischer Zählerstände sein kann. Der besagte logische Zählerstandwert des Zählers (CNT) weist bevorzugt einen definierten, oberen, dritten Schwellwert auf. Der besagte logische Zählerstandwert des Zählers (CNT) weist bevorzugt einen definierten, unteren, vierten Schwellwert auf. Bei dem dieser Schrift zugrundeliegenden Implementierungsbeispiel lag die untere Schwelle, also der dritte Schwellwert, bei etwa 1,6Mhz oder ca. 20 Zählimpulsen. Zählt der Zähler (CNT) Flanken des Überwachungstakts (CLP) in der Zeit zwischen zwei Taktflanken des ersten internen Prozessortakts (CLI1), der überwacht werden soll, nur bis zum unteren, vierten Schwellwert, so setzt der Zähler (CNT) bevorzugt mit dem Eintreffen des Stoppsignals beispielsweise in Form der zweiten Taktflanke des ersten internen Prozessortakts (CLI1) oder in einem zeitlichen Zusammenhang mit diesem Eintreffen des Stoppsignals ein Flag auf einen ersten logischen Wert und markiert so das Überprüfungsergebnis (R3) der dritten Bewertungsvorrichtung (CNT) damit als Ausfall (Englisch „fail“). Nur zur Erläuterung nehmen wir willkürlich beispielhaft einen unteren vierten Schwellwert von 19 an. Zählt der Zähler (CNT) seinen logischen Zählerstand mit dem Überwachungstakt (CLS) bis zum Eintreffen des Stoppsignals, also beispielsweise bis zur nächsten Prozessortaktflanke des ersten internen Prozessortakts (CLI1), bis zum oberen, dritten Schwellwert hoch oder darüber hinaus, so setzt der Zähler (CNT) das besagte Flag auf einen zweiten logischen Wert und markiert damit das Überprüfungsergebnis (R3) als fehlerfrei (Englisch: „pass“). Nur zur Erläuterung nehmen wir willkürlich beispielhaft einen oberen dritten Schwellwert von 21 an. Bei logischen Zählwerten des Zählers (CNT) zum Zeitpunkt des Eintreffens des Stoppsignals, also beispielsweise der zweiten Prozessortaktflanke des ersten internen Prozessortakts (CLI1), zwischen dem oberen Schwellwert und dem unteren Schwellwert, also in unserem Beispiel beispielsweise einem logischen Zählwert des Zählers (CNT) von willkürlich beispielhaft 20, so bleibt das Überprüfungsergebnis (R3) der vorherigen Auswertung des logischen Zählerstands des Zählers (CNT), unabhängig davon ob es „pass“ oder „fail“ war, bevorzugt bestehen. D.h., in diesem Fall bleibt das Überprüfungsergebnis (R3) „pass“, wenn es zuvor „pass“ war und das Überprüfungsergebnis (R3) bleibt „fail“, wenn es zuvor „fail“ war. Ist das Überprüfungsergebnis (R3) in Form des dritten pass/fail-Signals „fail“, so ist auch das Ergebnis der Auswertung für die Frequenzen im niedrigen Frequenzbereich (f1 und f2) „fail“ und damit der Wert des zweiten pass/fail-Signals (R2) „fail“. Ist das Überprüfungsergebnis in Form des Überprüfungsergebnis (R3) „pass“, entscheidet die Auswertung für die Frequenzkonfiguration f1 und f2 (Af1f2) über das Ergebnis und damit über den Wert des zweiten pass/fail-Signals (R2).
In einer beispielhaften Implementierung des Vorschlags zählt eine Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) im ersten, oberen Signalpfad (S1) mittels eines zweiten Zählers die steigenden Flanken des ersten vorgeteilten Prozessortakts (V1), also des mittels des ersten Synchronteilers (ST1) vorgeteilten ersten internen Prozessortakts (CLI1). Dieser zweite Zähler ist typischerweise Teil der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4). Aus der gewählten Konfiguration leitet die Überwachungsvorrichtung (SD) einen fünften Schwellwert „Count_min“ als untere Grenze und einen sechsten Schwellwert „Count_max“ als obere Grenze ab. Das Ausgangssignal der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) ist ein erstes pass/fail-Signal (R1). Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) setzt das erste pass/fail-Signal (R1) auf den logischen Wert „pass“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen liegt. Der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) liegt bevorzugt innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen, wenn der logische Zählwert größer als der fünfte Schwellwert „Count_min“ als untere Grenze und kleiner als der sechste Schwellwert „Count_max“ ist.
Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) setzt das erste pass/fail-Signal (R1) auf den Wert „pass“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den sechsten Schwellwert „Count_max“ unterschreitet und wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den fünften Schwellwert „Count_min“ überschreitet.
Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) setzt das erste pass/fail-Signal (R1) auf den Wert „fail“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den sechsten Schwellwert „Count_max“ überschreitet oder wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den fünften Schwellwert „Count_min“ unterschreitet.
Bevorzugt sollte der Betrag des sechsten Schwellwerts um ca. 10% über dem erwarteten Betrag des typischen Zählwerts für die typische erste interne Prozessortaktfrequenz des typischen ersten internen Prozessortakts (CLI1) liegen. Bevorzugt sollte der Betrag des fünften Schwellwerts um ca. 10% unter dem erwarteten Betrag des typischen Zählwerts für die typische erste interne Prozessortaktfrequenz des typischen ersten internen Prozessortakts (CLI1) liegen.
In der beispielhaften Implementierung des Vorschlags zählt eine Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) mittels eines dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) die steigenden Flanken des zweiten vorgeteilten Prozessortakts (V2), also des mittels des zweiten Synchronteilers (ST2) vorgeteilten zweiten internen Prozessortakts (CLI2). Aus der gewählten Konfiguration leitet die Überwachungsvorrichtung (SD) wieder einen siebten Schwellwert „Count_min“ als untere Grenze und einen achten Schwellwert „Count_max“ als obere Grenze ab. Das Ausgangssignal der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) ist ein zweites pass/fail-Signal (R2). Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den Wert „pass“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen liegt. Der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) liegt bevorzugt innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen, wenn der logische Zählwert größer als der siebte Schwellwert „Count_min“ als untere Grenze und kleiner als der achte Schwellwert „Count_max“ ist.
Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den Wert „pass“, wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Aflgf2) den achten Schwellwert „Count_max“ unterschreitet und wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) den siebten Schwellwert „Count_min“ überschreitet.
Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den Wert „fail“, wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Aflgf2) den achten Schwellwert „Count_max“ überschreitet oder wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) den siebten Schwellwert „Count_min“ unterschreitet.
Bevorzugt sollte der Betrag des achten Schwellwerts um ca. 10% über dem erwarteten Betrag des typischen Zählwerts für die typische zweite interne Prozessortaktfrequenz des typischen zweiten internen Prozessortakts (CLI2) liegen. Bevorzugt sollte der Betrag des siebten Schwellwerts um ca. 10% unter dem erwarteten Betrag des typischen Zählwerts für die typische zweite interne Prozessortaktfrequenz des typischen zweiten internen Prozessortakts (CLI2) liegen.
Beispiel: Im Rahmen einer mikrointegrierten Schaltung soll ein externer Prozessortakt (CLP) überwacht werden. Die zu prüfende Frequenz des externen Prozessortakts (CLP) ist dabei konfigurierbar und kann f1: 4kHz, f2: 25kHz, f3: 2MHz und f4: 4MHz betragen. Zur Auswertung / Abtastung steht ein Überwachungsoszillator (OSCS) der Überwachungsschaltung (SD) mit 4 MHz als Überwachungstaktfrequenz des Überwachungstakts (CLS) zur Verfügung. Für eine erfolgreiche Abtastung muss der erste Vorteiler (VT1) die Frequenzen f3 und f4 teilen. In dem Beispiel ist eine Teilung des externen Prozessortakts (CLP) durch einen Faktor 16 in den ersten internen Prozessortakt (CLI1) sinnvoll. Demgegenüber kann die Überwachungsschaltung (SD) die Frequenzen f1 und f2 direkt abtasten. In dem Beispiel der 1 tastet im oberen, ersten Signalpfad (S1) der erste Synchronteiler (ST1) den ersten internen Prozessortakt (CLI1) ab und teilt diesen typischerweise nochmals und bildet den ersten vorgeteilten Prozessortakt (V1). In dem Beispiel der 1 tastet im zweiten, unteren Signalpfad (S2) ein zweiter Synchronteiler (ST2) den zweiten internen Prozessortakt (CLI2) ab und teilt diesen typischerweise nochmals und bildet den zweiten vorgeteilten Prozessortakt (V2).
Im ersten, oberen Signalpfad (S1) vermisst die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den ersten vorgeteilten Prozessortakt (V1), den der erste Synchronteiler (ST1) durch Teilung aus dem ersten internen Prozessortakt (CLI1) erzeugt. Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) ermittelt auf Basis dieses ersten vorgeteilten Prozessortakts (V1), den der erste Synchronteiler (ST1) durch Teilung aus dem ersten internen Prozessortakt (CLI1) erzeugt, einen ersten Wert, der die erste interne Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) repräsentiert.
Im zweiten, unteren Signalpfad (S2) vermisst die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) den zweiten vorgeteilten Prozessortakt (V2), den der zweite Synchronteiler (ST2) durch Teilung aus dem zweiten internen Prozessortakt (CLI2) erzeugt. Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) ermittelt auf Basis dieses zweiten vorgeteilten Prozessortakts (V2), den der zweite Synchronteiler (ST2) durch Teilung aus dem zweiten internen Prozessortakt (CLI2) erzeugt, einen zweiten Wert, der die zweite interne Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) repräsentiert.
Ein erster Filter, der bevorzugt ein erster Tiefpass ist, unterdrückt in dem hier vorgestellten Beispiel in der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) bevorzugt Frequenzen, die höher als beispielsweise 17MHz sind. Der erste Filter ist also bevorzugt ein Teil der der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) im ersten, oberen Signalpfad (S1).
Ein zweiter Filter, der bevorzugt ein zweiter Tiefpass ist, unterdrückt in dem hier vorgestellten Beispiel in der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) bevorzugt Frequenzen, die höher als beispielsweise 17MHz sind. Der zweite Filter ist also bevorzugt ein Teil der der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) im zweiten, unteren Signalpfad (S2).
Das zu lösende Problem, dass Aliasing-Effekte auftreten können, bleibt trotz dieser Filterungen im ersten Filter und im zweiten Filter bestehen. Dieser Fall tritt auf, wenn nämlich die Konfigurationsvorrichtung (CONF) der Überwachungsvorrichtung (SD) auf die niedrigen Frequenzen f1 oder f2 gestellt wird. Diese Konfiguration bedeutet, dass die Überwachungsvorrichtung (SD) den zweiten, unteren Signalpfad (S2) mittels des Multiplexers (MUX) auswählt. Ist der zweite Vorteiler (VT2) nicht vorhanden, was empfohlen ist, so liegt dann im zweiten, unteren Signalpfad (S2) eine direkte Abtastung des Prozessortakts (CLP) mit der Überwachungstaktfrequenz des Überwachungstakts (CLS) vor. Liegt nun als Prozessortakt (CLP) aber ein Prozessortakt (CLP) mit einer Prozessortaktfrequenz der Größe f3 oder f4 an, so treten Aliasing-Effekte auf. Solche Aliasing-Effekte können bei z.B. 4,025MHz dazu führen, dass ein Prozessortakt (CLP) mit 4,025MHz Prozessortaktfrequenz als gültiges 25kHz Signal eines erwarteten Prozessortakts (CLP) mit einer erwarteten Prozessortaktfrequenz von 25kHz abgetastet und interpretiert wird. Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) erkennt also einen 25kHz Takt, obwohl in Wirklichkeit ein 4MHz Takt anliegt, und bewertet daher die Prozessortaktfrequenz als korrekt, obwohl dieser nicht korrekt ist. Ein Messaufbau kann dieses sicherheitskritische Problem im Labor leicht demonstrieren. Ebenso ist eine Simulation in der Lage, dieses Problem nachvollziehbar nachzuweisen.
Die hier vorgestellte Erfindung schlägt nun vor, um das Problem zu lösen, den ersten internen Prozessortakt (CLI1) zu benutzen, um zu bewerten, ob der Prozessortakt (CLP) eine Prozessortaktfrequenz höher als ein achter Schwellwert hat. In dem oben angegebenen Beispiel teilt der erste Vorteiler (VT1) die Prozessortaktfrequenz der Prozessortakts (CLP) durch einen beispielhaften, willkürlichen Faktor 16. Der Frequenzwert des vierten Schwellwerts kann in dem oben beschriebenen Beispiel beispielsweise bei 1,6 MHz liegen.
Die Überprüfung, ob die Prozessortaktfrequenz des Prozessortakts (CLP) über dem vierten Schwellwert liegt, benötigt keine zusätzliche Verzögerung und das Ergebnis kann benutzt werden, um zu entscheiden, ob sich die Prozessortaktfrequenz des Prozessorttakts (CLP) für die Konfiguration f1 und f2 überhaupt im erlaubten und gültigen und abtastbaren Frequenzwertbereich befindet. Die vorschlagsgemäße Vorrichtung weist also eine Vorrichtung mit der dritten Bewertungsvorrichtung (CNT) auf, die prüft, ob die Abtastung des zweiten, internen Prozessortakts (CLI2) mit der Überwachungstaktfrequenz des Überwachungstaktes (CLS) der Überwachungsvorrichtung (SD) das Nyquist-Theorem erfüllt oder nicht. Im Falle eines fehlenden zweiten Vorteilers (VT2) weist die vorschlagsgemäße Vorrichtung somit mit der dritten Bewertungsvorrichtung (CNT) eine Vorrichtung auf, die prüft, ob die Abtastung des Prozessortakts (CLP) mit der Überwachungstaktfrequenz des Überwachungstaktes (CLS) der Überwachungsvorrichtung (SD) das Nyquist-Theorem erfüllt oder nicht.
Ist der Betrag des Frequenzwerts der Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als die Hälfte des Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) der Überwachungsvorrichtung (SD), so ist das Nyquist-Theorem erfüllt und es treten keine Aliasing-Effekte auf. Die Prozessortaktfrequenz des Prozessortakts (CLP) Eingangssignal befindet sich dann im gültigen Frequenzbereich für die Abtastung mit der Überwachungstaktfrequenz des Überwachungstakts (CLS). Ein Konstrukteur wählt den vierten Schwellwert der dritten Bewertungsvorrichtung (CNT) bevorzugt so, dass bei einer Unterschreitung des vierten Schwellwerts infolge eines ausreichend niedrigen Betrags der Prozessortaktfrequenz des Prozessortakts (CLP) eine „pass“ Bewertung des dritten pass/fail-Signals sichergestellt ist.
Ist der Betrag des Frequenzwerts der Prozessortaktfrequenz des Prozessortakts (CLP) größer als die Hälfte des Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) der Überwachungsvorrichtung (SD), so ist das Nyquist-Theorem nicht erfüllt und es treten Aliasing-Effekte auf. Die Prozessortaktfrequenz des Prozessortakts (CLP) befindet sich dann im nicht-gültigen Frequenzbereich für die Abtastung mit der Überwachungstaktfrequenz des Überwachungstakts (CLS). Bevorzugt entspricht der vierte Schwellwert der Hälfte des Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS).
VARIANTE 1
Die hier vorgelegte Schrift beschreibt somit eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors. Ein Prozessortaktsystem versorgt den Prozessor mit einem prozessorinternen Prozessortakt, der von dem Prozessortakt (CLP) abhängt. Der Prozessortakt (CLP) kann verschiedene zu überprüfende, mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) aufweisen. Fehlerzustände des Prozessortaktsystems können diese beispielsweise zum Teil hervorrufen. Diese Fehlerzustände soll die Überwachungsvorrichtung (SD) erkennen und bei deren Vorliegen geeignete Maßnahmen ergreifen und/oder Signalisierungen vornehmen. Diese verschiedenen zu überprüfenden, möglichen Prozessortaktfrequenzen des Prozessortakts (CLP) können somit fehlerhaft und nicht fehlerhaft sein. Eine Konfigurationsvorrichtung (CONF) stellt mittels eines Konfigurationssignals in Abhängigkeit von einem Konfigurationswert die durch die Überwachungsvorrichtung (SD) erwartete Prozessortaktfrequenz des Prozessortakts (CLP) ein. Diese Einstellung erfolgt insbesondere durch Konfiguration des Prozessortaktsystems für die Verwendung der betreffenden Prozessortaktfrequenz des Prozessortakts (CLP). Die Konfigurationsvorrichtung (CONF) kann in Abhängigkeit von diesem Konfigurationswert eine erste erwartete Prozessortaktfrequenz als die betreffende Prozessortaktfrequenz dieser zu überprüfenden möglichen Prozessortaktfrequenzen einstellen. Die Konfigurationseinrichtung (CONF) kann darüber hinaus in Abhängigkeit von einem Konfigurationswert eine zweite erwartete Prozessortaktfrequenz, die von der ersten Prozessortaktfrequenz verschieden ist, als die betreffende Prozessortaktfrequenz dieser zu überprüfenden möglichen Prozessortaktfrequenzen einstellen. Ein Überwachungstakt (CLS), der unabhängig vom Prozessortakt (CLP) ist und der eine Überwachungstaktfrequenz aufweist, bettreibt die Überwachungstaktdomain (CLSD) der Überwachungsvorrichtung (SD). Der Betrag des Frequenzwerts der ersten erwarteten Prozessortaktfrequenz ist kleiner als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz. Der Betrag des Frequenzwerts der zweiten erwarteten Prozessortaktfrequenz ist größer als oder gleich als dem halben Betrag des Frequenzwerts der Überwachungstaktfrequenz. Die Überwachungsteilvorrichtung weist einen ersten insbesondere asynchronen Vorteiler (VT1) auf, der die Prozessortaktfrequenz des Prozessortakts (CLP) durch einen vorgegebenen oder vorgebbaren Faktor teilt, um einen ersten internen Prozessortakt (CLI1) zu erzeugen. Die Überwachungsvorrichtung (SD) umfasst bevorzugt einen Zähler (CNT) als dritte Bewertungsvorrichtung (CNT). Der Zähler (CNT) ändert zwischen dem Eintreffen eines Startsignals und dem Eintreffen eines Stoppsignals seinen Zählerstand um eine ganzzahlige logische Zählschrittweite größer Null mit bevorzugt jedem Takt des Überwachungstakts (CLS) oder einem aus dem Überwachungstakt (CLS) abgeleiteten Takt. Der Zähler (CNT) erzeugt das Startsignal und das Stoppsignal bevorzugt in Abhängigkeit von dem ersten internen Prozessortakt (CLI1) oder von einem in einem festen zeitlichen Zusammenhang mit dem ersten internen Prozessortakt (CLI1) stehenden Takt. Der Zähler (CNT) setzt bevorzugt mit dem Startsignal seinen Zählerstand auf einen logischen Startwert. Der Zähler (CNT) setzt ein drittes pass/fail-Signal (R3) auf einen zweiten logischen Wert, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands kleiner als ein vierter Schwellwert ist. Der Zähler (CNT) setzt das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands größer als ein dritter Schwellwert ist, der größer als der vierte Schwellwert ist oder gleich dem vierten Schwellwert ist. Der Zähler (CNT) ändert den logischen Wert des dritten pass/fail-Signals (R3) nicht, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands größer als der vierte Schwellwert und kleiner als der dritte Schwellwert ist. Eine erste Überwachungsteilvorrichtung (Af3f4) überwacht die Frequenz des ersten internen Prozessortakts (CLI1) und erzeugt in Abhängigkeit von dem Überwachungsergebnis ein erstes pass/fail-Signal (R1). Das dritte pass/fail-Signal (R3) kann dabei bevorzugt einen ersten logischen Wert und einen zweiten logischen Wert annehmen. Eine zweite Überwachungsteilvorrichtung (Af1f2) überwacht die Frequenz des Prozessortakts (CLP) und erzeugt in Abhängigkeit von dem Überwachungsergebnis dieser Überwachung und in Abhängigkeit von dem dritten pass/fail-Signal (R3) ein zweites pass/fail-Signal (R2). Das zweite pass/fail-Signal (R2) hat den ersten logischen Wert, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert hat. Das zweite pass/fail-Signal (R2) hat den ersten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung der Frequenz des Prozessortakts (CLP) den ersten logischen Wert annimmt. Das zweite pass/fail-Signal (R2) nimmt den zweiten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung der Frequenz des Prozessortakts (CLP) den zweiten logischen Wert hat. Die Konfigurationsvorrichtung (CONF) gibt in Abhängigkeit von dem Konfigurationswert den logischen Wert des ersten pass/fail-Signals(R1) weiter oder den logischen Wert des zweiten pass/fail-Signals (R2) als logischen Wert des Überwachungsergebnisses der Überwachung des Prozessortakts (CLP) weiter.
VARIANTE2
In einer zweiten Variante schlägt die hier vorgestellte technische Lehre eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors vor. Ein Prozessortaktsystem mit einem prozessorinternen Prozessortakt, der von dem Prozessortakt (CLP) abhängt, versorgt den Prozessor. Der Prozessortakt (CLP) kann verschiedene, mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) aufweisen. Diese verschiedenen, möglichen Prozessortaktfrequenzen des Prozessortakts (CLP) können fehlerhaft und nicht fehlerhaft sein. Ein Überwachungstakt (CLS) treibt die Überwachungsvorrichtung (SD) an. Der Überwachungstakt ist bevorzugt unabhängig vom Prozessortakt (CLP) und weist eine Überwachungstaktfrequenz auf. Der Betrag des Frequenzwerts der erwarteten Prozessortaktfrequenz des Prozessortakts (CLP) kann dabei kleiner oder größer als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz des Überwachungstakts (CLS) sein. Die Überwachungsteilvorrichtung weist bevorzugt einen ersten, insbesondere asynchronen Vorteiler (VT1) auf, der die Prozessortaktfrequenz des Prozessortakts (CLP) durch einen vorgegebenen oder vorgebbaren ganzzahligen Teiler Faktor teilt und einen ersten internen Prozessortakt (CLI1) erzeugt. Die Überwachungsvorrichtung (SD) umfasst eine dritte Bewertungsvorrichtung (CNT). Die dritte Bewertungsvorrichtung (CNT) erfasst einen Betrag des Frequenzwerts der ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1). Die dritte Bewertungsvorrichtung (CNT) bewertet diesen Frequenzwert dahingehend, ob der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) unterhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt oder ob der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) oberhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt. Die dritte Bewertungsvorrichtung (CNT) erzeugt ein drittes pass/fail-Signal (R3). Die dritte Bewertungsvorrichtung (CNT) setzt das dritte pass/fail-Signal (R3) auf einen zweiten logischen Wert, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) kleiner als ein vierter Schwellwert ist. Die dritte Bewertungsvorrichtung (CNT) setzt das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) größer als ein dritter Schwellwert ist, der größer als der vierte Schwellwert ist oder gleich dem vierten Schwellwert ist. Die dritte Bewertungsvorrichtung (CNT) ändert den logischen Wert des dritten pass/fail-Signals (R3) nicht, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) größer als der vierte Schwellwert und kleiner als der dritte Schwellwert ist. Eine erste Überwachungsteilvorrichtung (Af3f4) überwacht den Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) und erzeugt in Abhängigkeit von dem Überwachungsergebnis ein erstes pass/fail-Signal (R1). Das erste pass/fail-Signal (R1) kann einen ersten logischen Wert und einen zweiten logischen Wert annehmen. Eine zweite Überwachungsteilvorrichtung (Af1f2) überwacht den Betrag der Frequenz des Prozessortakts (CLP) und erzeugt in Abhängigkeit von dem Überwachungsergebnis dieser Überwachung und in Abhängigkeit von dem dritten pass/fail-Signal (R3) ein zweites pass/fail-Signal (R2). Das zweite pass/fail-Signal (R2) nimmt den ersten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert annimmt. Das zweite pass/fail-Signal (R2) nimmt den ersten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung des Betrags der Frequenz des Prozessortakts (CLP) den ersten logischen Wert annimmt. Das zweite pass/fail-Signal (R2) nimmt den zweiten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung des Betrags der Frequenz des Prozessortakts (CLP) den zweiten logischen Wert annimmt. Ein Multiplexer (MUX) gibt in Abhängigkeit von einem Konfigurationswert den logischen Wert des ersten pass/fail-Signals (R1) weiter oder den logischen Wert des zweiten pass/fail-Signals (R2) als logischen Wert des Überwachungsergebnisses der Überwachung des Prozessortakts (CLP) durch die Überwachungsvorrichtung (SD) weiter.
VARIANTE 3
Diese Schrift beschreibt darüber hinaus eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors. Die Überwachungsvorrichtung (SD) umfasst einen ersten Vorteiler (VT1), eine erste Überwachungsteilvorrichtung (Af3f4), eine zweite Überwachungsteilvorrichtung (Af1f2), eine dritte Bewertungsvorrichtung (CNT), einen ersten internen Prozessortakt (CLI1), einen zweiten internen Prozessortakt (CLI2), einen ersten Synchronteiler (ST1), einen zweiten Synchronteiler (ST2), ein erstes Ausgangssignal (V1) des ersten Synchronteilers (ST1), ein zweites Ausgangssignal (V2) des zweiten Synchronteilers (ST2), einen Überwachungsoszillator (OSCS), einen Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz, ein erstes pass/fail-Signal (R1), ein zweites pass/fail-Signal (R2), ein drittes pass/fail-Signal (R3) und einen Multiplexer (MUX). Dieser Text bezeichnet das erste Ausgangssignal (V1) des ersten Synchronteilers (ST1) auch als ersten vorgeteilten Prozessortakt. Dieser Text bezeichnet das zweite Ausgangssignal (V2) des zweiten Synchronteilers (ST2) auch als zweiten vorgeteilten Prozessortakt. Der zweite interne Prozessortakt (CLI2), kann gleich dem Prozessortakt (CLP) sein und hängt typischerweise von dem ersten Prozessortakt (CLP) ab. Der Überwachungsoszillator (OSCS) erzeugt den Überwachungstakt (CLS). Der erste Vorteiler (VT1) teilt den Prozessortakt (CLP) zu dem ersten internen Prozessortakt (CLI1). Der erste Synchronteiler (ST1) tastet den ersten internen Prozessortakt (CLI1) mit dem Überwachungstakt (CLS) ab und teilt den so abgetasteten, ersten, internen Prozessortakt (CLI1) zum ersten Ausgangssignal (V1) des ersten Synchronteilers (ST1). Der zweite Synchronteiler (ST2) tastet den zweiten, internen, Prozessortakt (CLI2) mit dem Überwachungstakt (CLS) ab und teilt den so abgetasteten, zweiten, internen Prozessortakt (CLI2) mit dem Überwachungstakt (CLS) zum zweiten Ausgangssignal (V2) des zweiten Synchronteilers (ST2). Die erste Überwachungsteilvorrichtung (Af3f4) erzeugt in Abhängigkeit vom ersten vorgeteilten Prozessortakt (v1) ein erstes pass/fail-Signal (R1). Die zweite Überwachungsteilvorrichtung (Af1f2) erzeugt in Abhängigkeit vom zweiten vorgeteilten Prozessortakt (V2) ein zweites pass/fail-Signal (R2). Die dritte Bewertungsvorrichtung (CNT) tastet den ersten internen Prozessortakt (CLI1) mit dem Überwachungstakt (CLS) ab. Die dritte Bewertungsvorrichtung (CNT) erzeugt in Abhängigkeit von dem abgetasteten ersten internen Prozessortakt (CLI1) ein drittes pass/fail-Signal (R3). Die dritte Bewertungsvorrichtung (CNT) setzt das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als ein dritter Schwellwert ist, und auf einen zweiten logischen Wert, der vom ersten logischen Wert verschieden ist, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als der vierte Schwellwert ist. Die erste Überwachungsteilvorrichtung (Af3f4) setzt das erste pass/fail-Signal (R1) auf den ersten logischen Wert, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als ein fünfter Schwellwert ist, und auf den zweiten logischen Wert setzt, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) größer als der fünfte Schwellwert und kleiner als ein sechster Schwellwert ist. Die zweite Überwachungsteilvorrichtung (Af1f1) setzt das zweite pass/fail-Signal (R2) auf den ersten logischen Wert, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert hat, und auf den ersten logischen Wert, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) größer als ein vierter Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat. Die zweite Überwachungsteilvorrichtung (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den ersten logischen Wert, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als der siebte Schwellwert ist und wenn die Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als ein achter Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat. Die zweite Überwachungsteilvorrichtung (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den zweiten logischen Wert, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) größer als der siebte Schwellwert und kleiner als ein achter Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat. Der Multiplexer (MUX) gibt in Abhängigkeit von einem Konfigurationssignal entweder das erste pass/fail-Signal (R1) oder das zweite pass/fail-Signal (R2) als Ergebnissignal (ES) aus.
Vorteil
Die hier vorgestellte technische Lösung einer Überwachungsvorrichtung (SD) für einen Prozessortakt (CLP) ermöglicht die sicherheitskonforme Überwachung des Prozessortakts (CLP) auch in solchen Frequenzbereichen der Prozessortaktfrequenz, die aufgrund von Aliasing-Effekten mit Überwachungsvorrichtungen aus dem Stand der Technik zu Falschbewertungen führen würden.
Bezugszeichenliste

Af1f2: Auswertung für Frequenzkonfiguration f1 und f2 (Aflf2);
Af3f4: Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4);
CLI1: erster interner Prozessortakt;
CLI2: zweiter interner Prozessortakt;
CLP: Prozessortakt;
CLS: Überwachungstakt;
CLSD: Überwachungstaktdomain. Der Überwachungstakt (CLS) taktet mit einer Überwachungstaktfrequenz alle in der Überwachungstaktdomain (CLSD) liegenden digitalen und getakteten Komponenten der Überwachungsvorrichtung (1: ST1, Af3f4, CNT, ST2, Af1f2, OSCS, M UX);
CNT: dritte Bewertungsvorrichtung. Die dritte Bewertungsvorrichtung (CNT) ist typischerweise ein Zähler;
CONF: Konfigurationsvorrichtung. Die Konfigurationsvorrichtung (CONF) steuert mittels eines Konfigurationssignals den Multiplexer (MUX);
ES: Ergebnissignal;
MUX: Multiplexer;
OSCS: Überwachungsoszillator;
R1: erstes pass/fail-Signal;
R2: zweites pass/fail-Signal;
R3: Überprüfungsergebnis (R3) der dritten Bewertungsvorrichtung (CNT), auch als drittes pass/fail-Signal (R3) bezeichnet;
S1: erster, oberer Signalpfad;
S2: zweiter, unterer Signalpfad;
SD: Überwachungsvorrichtung;
ST1: erster Synchronteiler;
ST2: zweiter Synchronteiler;
V1: erstes Ausgangssignal des ersten Synchronteilers (ST1). Der Text dieser Schrift bezeichnet das erste Ausgangssignal (V1) des ersten Synchronteilers (ST1) auch als ersten vorgeteilten Prozessortakt (V1);
V2: zweites Ausgangssignal des zweiten Synchronteilers (ST2). Der Text dieser Schrift bezeichnet das zweite Ausgangssignal (V2) des zweiten Synchronteilers (ST2) auch als zweiten vorgeteilten Prozessortakt (V2);
VT1: erster Vorteiler;
VT2: zweiter Vorteiler;

Claims

Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors, wobei der Prozessor von einem Prozessortaktsystem mit einem prozessorinternen Prozessortakt versorgt wird, der von dem Prozessortakt (CLP) abhängt und wobei der Prozessortakt (CLP) verschiedene zu überprüfende, mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) aufweisen kann und wobei diese verschiedenen zu überprüfenden, möglichen Prozessortaktfrequenzen des Prozessortakts (CLP) fehlerhaft und nicht fehlerhaft sein können und wobei eine Konfigurationsvorrichtung (CONF) in Abhängigkeit von einem Konfigurationswert die durch die Überwachungsvorrichtung (SD) erwartete Prozessortaktfrequenz des Prozessortakts (CLP) einstellt, wobei diese Einstellung insbesondere durch Konfiguration des Prozessortaktsystems für die Verwendung der betreffenden Prozessortaktfrequenz des Prozessortakts (CLP) erfolgt und wobei die Konfigurationsvorrichtung (CONF) in Abhängigkeit von diesem Konfigurationswert eine erste erwartete Prozessortaktfrequenz als die betreffende Prozessortaktfrequenz dieser zu überprüfenden möglichen Prozessortaktfrequenzen einstellen kann und wobei die Konfigurationsvorrichtung (CONF) in Abhängigkeit von diesem Konfigurationswert eine zweite erwartete Prozessortaktfrequenz, die von der ersten Prozessortaktfrequenz verschieden ist, als die betreffende Prozessortaktfrequenz dieser zu überprüfenden möglichen Prozessortaktfrequenzen einstellen kann und wobei die Überwachungsvorrichtung (SD) mit einem Überwachungstakt (CLS) betrieben wird, der unabhängig vom Prozessortakt (CLP) ist und der eine Überwachungstaktfrequenz aufweist, und wobei der Betrag des Frequenzwerts der ersten erwarteten Prozessortaktfrequenz kleiner als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz ist und wobei der Betrag des Frequenzwerts der zweiten erwarteten Prozessortaktfrequenz größer als oder gleich dem halben Betrag des Frequenzwerts der Überwachungstaktfrequenz ist und wobei Überwachungsteilvorrichtung einen ersten insbesondere asynchronen Vorteiler (VT1) aufweist, der die Prozessortaktfrequenz des Prozessortakts (CLP) durch einen vorgegebenen oder vorgebbaren Faktor teilt, um einen ersten internen Prozessortakt (CLI1) zu erzeugen, und wobei die Überwachungsvorrichtung (SD) einen Zähler (CNT) als dritte Bewertungsvorrichtung umfasst und wobei der Zähler (CNT), zwischen dem Eintreffen eines Startsignals und dem Eintreffen eines Stoppsignals seinen Zählerstand um eine ganzzahlige logische Zählschrittweite größer Null mit dem Überwachungstakt (CLS) oder einem aus dem Überwachungstakt (CLS) abgeleiteten Takt ändert und wobei der Zähler (CNT) das Startsignal und das Stoppsignal in Abhängigkeit von dem ersten internen Prozessortakt (CLI1) oder von einem in einem festen zeitlichen Zusammenhang mit dem ersten internen Prozessortakt (CLI1) stehenden Takt erzeugt und wobei der Zähler (CNT) mit dem Startsignal seinen Zählerstand auf einen logischen Startwert setzt und wobei der Zähler (CNT) ein drittes pass/fail-Signal (R3) auf einen ersten logischen Wert setzt, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands kleiner als ein vierter Schwellwert ist und wobei der Zähler (CNT) das dritte pass/fail-Signal (R3) auf einen zweiten logischen Wert setzt, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands größer als ein dritter Schwellwert ist, der größer als der vierte Schwellwert ist oder gleich dem vierten Schwellwert ist, und wobei der Zähler (CNT) den logischen Wert des dritten pass/fail-Signals (R3) nicht ändert, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands größer als der vierte Schwellwert und kleiner als der dritte Schwellwert ist und wobei eine erste Überwachungsteilvorrichtung (Af3f4) die Frequenz des ersten internen Prozessortakts (CLI1) überwacht und in Abhängigkeit von dem Überwachungsergebnis ein erstes pass/fail-Signal (R1) erzeugt und wobei das dritte pass/fail-Signal (R3) einen ersten logischen Wert und einen zweiten logischen Wert annehmen kann und wobei eine zweite Überwachungsteilvorrichtung (Af1f2) die Frequenz des Prozessortakts (CLP) überwacht und in Abhängigkeit von dem Überwachungsergebnis dieser Überwachung und in Abhängigkeit von dem dritten pass/fail-Signal (R3) ein zweites pass/fail-Signal (R2) erzeugt und wobei das zweite pass/fail-Signal (R2) den ersten logischen Wert annimmt, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert annimmt und wobei das zweite pass/fail-Signal (R2) den ersten logischen Wert annimmt, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung der Frequenz des Prozessortakts (CLP) den ersten logischen Wert annimmt und wobei das zweite pass/fail-Signal (R2) den zweiten logischen Wert annimmt, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung der Frequenz des Prozessortakts (CLP) den zweiten logischen Wert annimmt und wobei die Konfigurationsvorrichtung (CONF) in Abhängigkeit von dem Konfigurationswert entweder den logischen Wert des ersten pass/fail-Signals (R1) weitergibt oder den logischen Wert des zweiten pass/fail-Signals (R2) als logischen Wert des Überwachungsergebnisses der Überwachung des Prozessortakts (CLP) weitergibt.
Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors, wobei der Prozessor von einem Prozessortaktsystem mit einem prozessorinternen Prozessortakt versorgt wird, der von dem Prozessortakt (CLP) abhängt und wobei der Prozessortakt (CLP) verschiedene, mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) aufweisen kann und wobei diese verschiedenen, möglichen Prozessortaktfrequenzen des Prozessortakts (CLP) fehlerhaft und nicht fehlerhaft sein können und wobei die Überwachungsvorrichtung (SD) mit einem Überwachungstakt (CLS) betrieben wird, der unabhängig vom Prozessortakt (CLP) ist und der eine Überwachungstaktfrequenz aufweist, und wobei der Betrag des Frequenzwerts der erwarteten Prozessortaktfrequenz des Prozessortakts (CLP) kleiner oder größer als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz des Überwachungstakts (CLS) sein kann und wobei eine Überwachungsteilvorrichtung einen ersten, insbesondere asynchronen Vorteiler (VT1) aufweist, der die Prozessortaktfrequenz des Prozessortakts (CLP) durch einen vorgegebenen oder vorgebbaren ganzzahligen Teiler Faktor teilt und einen ersten internen Prozessortakt (CLI1) erzeugt und wobei die Überwachungsvorrichtung (SD) eine dritte Bewertungsvorrichtung (CNT) umfasst und wobei die dritte Bewertungsvorrichtung (CNT) einen Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) erfasst und wobei die dritte Bewertungsvorrichtung (CNT) diesen Frequenzwert dahingehend bewertet, ob der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) unterhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt oder ob der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) oberhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt und wobei die dritte Bewertungsvorrichtung (CNT) ein drittes pass/fail-Signal (R3) erzeugt und wobei die dritte Bewertungsvorrichtung (CNT) das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert setzt, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) kleiner als ein zweiter Schwellwert ist und wobei die dritte Bewertungsvorrichtung (CNT) das dritte pass/fail-Signal (R3) auf einen zweiten logischen Wert setzt, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) größer als ein dritter Schwellwert ist, der größer als der vierte Schwellwert ist oder gleich dem vierten Schwellwert ist, und wobei die dritte Bewertungsvorrichtung (CNT) den logischen Wert des dritten pass/fail-Signals (R3) nicht ändert, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) größer als der vierte Schwellwert und kleiner als der dritte Schwellwert ist und wobei eine erste Überwachungsteilvorrichtung (Af3f4) den Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) überwacht und in Abhängigkeit von dem Überwachungsergebnis ein erstes pass/fail-Signal (R1) erzeugt und wobei das erste pass/fail-Signal (R1) einen ersten logischen Wert und einen zweiten logischen Wert annehmen kann und wobei eine zweite Überwachungsteilvorrichtung (Af1f2) den Betrag der Frequenz des Prozessortakts (CLP) überwacht und in Abhängigkeit von dem Überwachungsergebnis dieser Überwachung und in Abhängigkeit von dem dritten pass/fail-Signal (R3) ein zweites pass/fail-Signal (R2) erzeugt und wobei das zweite pass/fail-Signal (R2) den ersten logischen Wert annimmt, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert annimmt und wobei das zweite pass/fail-Signal (R2) den ersten logischen Wert annimmt, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung des Betrags der Frequenz des Prozessortakts (CLP) den ersten logischen Wert annimmt und wobei das zweite pass/fail-Signal (R2) den zweiten logischen Wert annimmt, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung des Betrags der Frequenz des Prozessortakts (CLP) den zweiten logischen Wert annimmt und wobei ein Multiplexer (MUX) in Abhängigkeit von einem Konfigurationswert entweder den logischen Wert des ersten pass/fail-Signals(R1) weitergibt oder den logischen Wert des zweiten pass/fail-Signals (R2) als logischen Wert des Überwachungsergebnisses der Überwachung des Prozessortakts (CLP) durch die Überwachungsvorrichtung (S1) weitergibt.
Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors, wobei die Überwachungsvorrichtung (SD) einem ersten Vorteiler (VT1) umfasst und wobei die Überwachungsvorrichtung (SD) eine erste Überwachungsteilvorrichtung (Af3f4) umfasst und wobei die Überwachungsvorrichtung (SD) eine zweite Überwachungsteilvorrichtung (Af1f2) umfasst und wobei die Überwachungsvorrichtung (SD) eine dritte Bewertungsvorrichtung (CNT) umfasst und wobei die Überwachungsvorrichtung (SD) einen ersten internen Prozessortakt (CLI1) umfasst und wobei die Überwachungsvorrichtung (SD) einen zweiten internen Prozessortakt (CLI2) umfasst, der gleich dem Prozessortakt (CLP) sein kann und der von dem ersten Prozessortakt (CLP) abhängt, oder der ein erster interner Prozessortakt (CLI1) ist, der von dem ersten Prozessortakt (CLP) abhängt, und wobei die Überwachungsvorrichtung (SD) einen ersten Synchronteiler (ST1) umfasst und wobei die Überwachungsvorrichtung (SD) einen zweiten Synchronteiler (ST2) umfasst und wobei die Überwachungsvorrichtung (SD) ein erstes Ausgangssignal (V1) des ersten Synchronteilers (ST1) umfasst und wobei die Überwachungsvorrichtung (SD) ein zweites Ausgangssignal (V2) des zweiten Synchronteilers (ST2) umfasst und wobei die Überwachungsvorrichtung (SD) einen Überwachungsoszillator (OSCS) umfasst und wobei die Überwachungsvorrichtung (SD) einen Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz umfasst und wobei die Überwachungsvorrichtung (SD) ein erstes pass/fail-Signal (R1) umfasst und wobei die Überwachungsvorrichtung (SD) ein zweites pass/fail-Signal (R2) umfasst und wobei die Überwachungsvorrichtung (SD) ein drittes pass/fail-Signal (R3) umfasst und wobei die Überwachungsvorrichtung (SD) einen Multiplexer (MUX) umfasst und wobei der Überwachungsoszillator (OSCS) den Überwachungstakt (CLS) erzeugt und wobei der erste Vorteiler (VT1) den Prozessortakt (CLP) zu dem ersten internen Prozessortakt (CLI1) teilt und wobei der erste Synchronteiler (ST1) den ersten internen Prozessortakt (CLI1) mit dem Überwachungstakt (CLS) abtastet und zum ersten Ausgangssignal (V1) des ersten Synchronteilers (ST1) teilt und wobei der zweite Synchronteiler (ST2) den zweiten internen Prozessortakt (CLI2) mit dem Überwachungstakt (CLS) abtastet und zum zweiten Ausgangssignal (V2) des zweiten Synchronteilers (ST2) teilt und wobei die erste Überwachungsteilvorrichtung (Af3f4) ein erstes pass/fail-Signal (R1) erzeugt und wobei die zweite Überwachungsteilvorrichtung (Af1f2) ein zweites pass/fail-Signal (R2) erzeugt und wobei die dritte Bewertungsvorrichtung (CNT) den ersten internen Prozessortakt (CLI1) mit dem Überwachungstakt (CLS) abtastet und wobei die dritte Bewertungsvorrichtung (CNT) in Abhängigkeit von dem abgetasteten ersten internen Prozessortakt (CLI1) ein drittes pass/fail-Signal (R3) erzeugt und wobei die dritte Bewertungsvorrichtung (CNT) das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert setzt, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als ein dritter Schwellwert ist und wobei die dritte Bewertungsvorrichtung (CNT) das dritte pass/fail-Signal (R3) auf einen zweiten logischen Wert setzt, der vom ersten logischen Wert verschieden ist, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als ein vierter Schwellwert ist und wobei die erste Überwachungsteilvorrichtung (Af3f4) das erste pass/fail-Signal (R1) auf den ersten logischen Wert setzt, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als ein sechster Schwellwert oder kleiner als ein fünfter Schwellwert ist und wobei die erste Überwachungsteilvorrichtung (Af3f4) das erste pass/fail-Signal (R1) auf den zweiten logischen Wert setzt, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als der fünfte Schwellwert und kleiner als der sechste Schwellwert ist und wobei die zweite Überwachungsteilvorrichtung (Af1f1) das zweite pass/fail-Signal (R2) auf den ersten logischen Wert setzt, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert hat und wobei die zweite Überwachungsteilvorrichtung (Af1f2) das zweite pass/fail-Signal (R2) auf den ersten logischen Wert setzt, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als ein siebter Schwellwert und größer als ein achter Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat und wobei die zweite Überwachungsteilvorrichtung (Af1f2) das zweite pass/fail-Signal (R2) auf den zweiten logischen Wert setzt, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als der zweite Schwellwert und kleiner als der achte Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat und wobei die zweite Überwachungsteilvorrichtung (Af1f2) das zweite pass/fail-Signal (R2) auf den ersten logischen Wert setzt, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als der siebte Schwellwert und größer als der achte Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat und wobei der Multiplexer (MUX) in Abhängigkeit von einem Konfigurationssignal entweder das erste pass/fail-Signal (R1) oder das zweite pass/fail-Signal (R2) als Ergebnissignal (ES) ausgibt.