DE102021106588B4 - Monitoring device for a processor clock with suppression of false evaluations due to aliasing effects - Google Patents
Monitoring device for a processor clock with suppression of false evaluations due to aliasing effects Download PDFInfo
- Publication number
- DE102021106588B4 DE102021106588B4 DE102021106588.7A DE102021106588A DE102021106588B4 DE 102021106588 B4 DE102021106588 B4 DE 102021106588B4 DE 102021106588 A DE102021106588 A DE 102021106588A DE 102021106588 B4 DE102021106588 B4 DE 102021106588B4
- Authority
- DE
- Germany
- Prior art keywords
- monitoring
- processor clock
- clock
- frequency
- pass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000011156 evaluation Methods 0.000 title claims abstract description 96
- 238000012806 monitoring device Methods 0.000 title claims abstract description 75
- 230000000694 effects Effects 0.000 title description 18
- 230000001629 suppression Effects 0.000 title 1
- 238000012544 monitoring process Methods 0.000 claims abstract description 219
- 230000001360 synchronised effect Effects 0.000 claims description 32
- 230000008859 change Effects 0.000 claims description 4
- 230000002123 temporal effect Effects 0.000 claims description 3
- 238000005070 sampling Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 230000004044 response Effects 0.000 description 7
- 238000005259 measurement Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 210000002023 somite Anatomy 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3055—Monitoring arrangements for monitoring the status of the computing system or of the computing system component, e.g. monitoring if the computing system is on, off, available, not available
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Debugging And Monitoring (AREA)
Abstract
Die Erfindung betrifft eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) mit verschieden Prozessortaktfrequenzen, die fehlerhaft sein können. Ein Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz betreibt die Überwachungsvorrichtung (SD). Der Betrag des Frequenzwerts der erwarteten Prozessortaktfrequenz des Prozessortakts (CLP) kann dabei kleiner oder größer als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz des Überwachungstakts (CLS) sein. Die Überwachungsvorrichtung (SD) umfasst eine dritte Bewertungsvorrichtung (CNT), einen Betrag des Frequenzwerts der Frequenz eines ersten internen Prozessortakts (CLI1) erfasst, der aus dem Prozessortakt abgeleitet ist. Die dritte Bewertungsvorrichtung (CNT) selektiert das erste Prozessortaktbewertungsergebnis einer ersten Überwachungsteilvorrichtung (Af3f4), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) oberhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, und das zweite Prozessortaktbewertungsergebnis einer zweiten Überwachungsteilvorrichtung (Af1f2), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) unterhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, als Prozessortaktbewertungsergebnis der Vorrichtung.The invention relates to a monitoring device (SD) for monitoring a processor clock (CLP) with different processor clock frequencies, which can be faulty. A monitoring clock (CLS) with a monitoring clock frequency operates the monitoring device (SD). The amount of the frequency value of the expected processor clock frequency of the processor clock (CLP) can be smaller or larger than half the amount of the frequency value of the monitoring clock frequency of the monitoring clock (CLS). The monitoring device (SD) comprises a third evaluation device (CNT), which detects an amount of the frequency value of the frequency of a first internal processor clock (CLI1), which is derived from the processor clock. The third evaluation device (CNT) selects the first processor clock evaluation result of a first monitoring sub-device (Af3f4) if the amount of the processor clock frequency of the processor clock (CLP) is above half the amount of the monitoring clock frequency of the monitoring clock (CLS), and the second processor clock evaluation result of a second monitoring sub-device (Af1f2) , when the amount of the processor clock frequency of the processor clock (CLP) is below half the amount of the monitor clock frequency of the monitor clock (CLS), as a processor clock evaluation result of the device.
Description
Feld der ErfindungField of invention
Die Erfindung richtet sich auf eine Überwachungsvorrichtung zur Überwachung eines Prozessortakts eines Prozessors, wobei die Überwachungsvorrichtung Teilvorrichtungen zur Unterdrückung von Falschbewertungen aufgrund von Aliasing-Effekten aufweist.The invention is directed to a monitoring device for monitoring a processor clock of a processor, the monitoring device having subdevices for suppressing incorrect evaluations due to aliasing effects.
Allgemeine EinleitungGeneral introduction
Rechnersysteme weisen einen Prozessor auf, der mit einem Prozessortakt betrieben wird. Liegt der Prozessortakt nicht an oder weist seine Prozessortaktfrequenz einen zu kleinen oder zu großen Prozessortaktfrequenzwert auf, so kann es zu Störungen des Programmablaufes kommen. Dies ist insbesondere bei Rechnersystemen für sicherheitskritische Anwendungen u.U. fatal.Computer systems have a processor that is operated with a processor clock. If the processor clock is not present or if its processor clock frequency is too small or too high, disruptions to the program flow can occur. This can be particularly fatal in computer systems for safety-critical applications.
Beispielsweise kann eine etwas zu niedrige Prozessortaktfrequenz in einer sicherheitskritischen Echtzeitanwendung zu einer unvollständigen Abarbeitung sicherheitskritischer Prozesse durch den Prozessor in einem vorgegebenen Zeitlimit führen. Damit ist eine solche Unterschreitung eines minimalen, erlaubten Werts der Prozessortaktfrequenz ein sicherheitskritischer Vorfall ersten Ranges.For example, a slightly too low processor clock frequency in a safety-critical real-time application can lead to incomplete processing of safety-critical processes by the processor within a specified time limit. This means that such a fall below the minimum permitted value of the processor clock frequency is a safety-critical incident of the first order.
Beispielsweise kann eine etwas zu hohe Prozessortaktfrequenz in einer sicherheitskritischen Echtzeitanwendung zu einer fehlerhaften Abarbeitung sicherheitskritischer Prozesse und Prozessorbefehle durch den Prozessor führen. Damit ist eine solche Überschreitung eines maximalen, erlaubten Werts der Prozessortaktfrequenz ebenfalls ein sicherheitskritischer Vorfall ersten Ranges.For example, a slightly too high processor clock frequency in a safety-critical real-time application can lead to incorrect processing of safety-critical processes and processor commands by the processor. This means that exceeding a maximum permitted value of the processor clock frequency is also a safety-critical incident of the first order.
Die hier vorgestellte Erfindung überwacht die Prozessortaktfrequenz des Prozessortakts und soll Anwendung in sicherheitskritischen Anwendungen finden.The invention presented here monitors the processor clock frequency of the processor clock and is intended to be used in safety-critical applications.
Beim Einsatz von Prozessoren in sicherheitskritischen Anwendungen ist die Überwachung des Prozessortakts wichtig. In vielen Fällen kann die Frequenz des Prozessortakts, mit dem der Prozessor betrieben wird, aus verschiedenen Gründen, zu denen auch mögliche Fehlerzustände zählen, im Betrieb unterschiedliche Frequenzen annehmen. Bei der Überwachung bei verschiedenen, möglichen Frequenzen des Prozessortakts (CLP) mittels einer Überwachungsvorrichtung (SD) ist eine möglichst kurze Reaktionszeit der Überwachungsvorrichtung (SD) notwendig.When using processors in safety-critical applications, monitoring the processor clock is important. In many cases, the frequency of the processor clock at which the processor operates may assume different frequencies during operation for various reasons, including possible error conditions. When monitoring at different possible frequencies of the processor clock (CLP) using a monitoring device (SD), the shortest possible response time of the monitoring device (SD) is necessary.
Mit der hier vorgestellten Vorrichtung lassen sich z.B. Prozessortakte auf eine jeweilige korrekte Prozessortaktfrequenz mit kurzen Reaktionszeiten in Fehlerfällen überwachen. Die Überwachung durch die hier vorgestellte Vorrichtung hat insbesondere die Eigenschaft, dass der Prozessortakt (CLP) verschiedene und stark unterschiedliche Prozessortaktfrequenzen aufweisen kann, ohne dass die Überwachung durch Aliasing-Effekte infolge der Wechselwirkung des Prozessortakts (CLP) mit dem Überwachungstakt (CLS), der die Überwachungsvorrichtung (SD) antreibt, versagt. Die Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors weist dabei einen vom Prozessortakt (CLP) bevorzugt unabhängigen Überwachungstakt (CLS) auf, der die Überwachungsvorrichtung (SD) unabhängig vom Prozessortakt (CLP) antreibt. Der Überwachungstakt (CLS) ist unabhängig vom Prozessortakt (CLP) und weist eine Überwachungstaktfrequenz auf. Die Überwachungstaktfrequenz des Überwachungstakts (CLS) sollte bevorzugt das Nyquist-Theorem in Relation zur Prozessortaktfrequenz des Prozessortakts (CLP) erfüllen. Dies ist typischerweise aber eben nicht für alle denkbaren Fehler des Prozessortakts (CLP) sichergestellt. Die Überwachungsvorrichtung (SD) überwacht einen überwachten Takt. Ein überwachter Takt kann beispielsweise ein erster interner Prozessortakt (CLI1) sein, der beispielsweise einen ersten Vorteiler (VT1) aus dem Prozessortakt (CLP) ableitet. Dieser überwachte Takt ist der Prozessortakt (CLP) oder ein aus dem Prozessortakt (CLP) abgeleiteter Takt. Sofern auch Fehlerfälle auftreten können, in denen die Prozessortaktfrequenz so hoch ist, dass für den überwachten Takt, den die Überwachungsvorrichtung (SD) überwacht, die Überwachungstaktfrequenz des Überwachungstakts (CLS) nicht mindestens doppelt so hoch ist wie die Frequenz des überwachten Taktes, so führt dies zu einer Verletzung des Nyquist-Theorems in diesen Fehlerfällen und damit zu sogenannten Aliasing-Effekten, die ohne besondere Maßnahmen zu fehlerhaften Überwachungsergebnissen der Überwachungsvorrichtung (SD) für diesen überwachten Takt führen können. Durch unterschiedliche konfigurierbare Eingangsfrequenzen benötigt man in der Regel große Vorteiler, die bei langsamer Frequenzkonfiguration dann aber zu einer langen Verzögerung und damit zu einer zu langen Reaktionszeit bei der der Überwachung des überwachten Taktes führen. Verzichtet man auf die großen Vorteiler für niedrige Frequenzen und tastet den überwachten Takt direkt ab, bleibt das Risiko von Aliasing-Effekten, die das Ergebnis verfälschen können.With the device presented here, for example, processor clocks can be monitored for a correct processor clock frequency with short response times in the event of errors. The monitoring by the device presented here has the particular property that the processor clock (CLP) can have different and very different processor clock frequencies without the monitoring being affected by aliasing effects as a result of the interaction of the processor clock (CLP) with the monitoring clock (CLS). the monitoring device (SD) drives fails. The monitoring device (SD) for monitoring a processor clock (CLP) of a processor has a monitoring clock (CLS), which is preferably independent of the processor clock (CLP), and which drives the monitoring device (SD) independently of the processor clock (CLP). The monitoring clock (CLS) is independent of the processor clock (CLP) and has a monitoring clock frequency. The monitoring clock frequency of the monitoring clock (CLS) should preferably satisfy the Nyquist theorem in relation to the processor clock frequency of the processor clock (CLP). However, this is typically not guaranteed for all conceivable processor clock errors (CLP). The monitoring device (SD) monitors a monitored clock. A monitored clock can be, for example, a first internal processor clock (CLI1), which, for example, derives a first prescaler (VT1) from the processor clock (CLP). This monitored clock is the processor clock (CLP) or a clock derived from the processor clock (CLP). If error cases can also occur in which the processor clock frequency is so high that for the monitored clock that the monitoring device (SD) monitors, the monitoring clock frequency of the monitoring clock (CLS) is not at least twice as high as the frequency of the monitored clock, this results This leads to a violation of the Nyquist theorem in these error cases and thus to so-called aliasing effects, which, without special measures, can lead to incorrect monitoring results of the monitoring device (SD) for this monitored cycle. Due to different configurable input frequencies, large prescalers are usually required, which, if the frequency configuration is slow, then lead to a long delay and thus to a response time that is too long when monitoring the monitored clock cycle. If you do without the large prescalers for low frequencies and sample the monitored clock directly, there remains the risk of aliasing effects that can distort the result.
Problematisch ist es, wenn der Betrag des Frequenzwerts der zu überwachenden Prozessortaktfrequenz sehr viel höher ist als der Betrag des Frequenzwerts der Zielfrequenz der Prozessortaktfrequenz. Bei einer Signalabtastung mittels des Überwachungstakts mit einer Abtastfrequenz entsprechend der Überwachungstaktfrequenz unterhalb der doppelten Frequenz des zu überwachenden Taktsignals können ansonsten Aliasing-Effekte auftreten. Normalerweise werden solche Fehler durch Anti-Aliasing Schaltungen gefiltert. Sollen aber über ein Signal verschiedene Frequenzen überwacht werden und ist das Spektrum der zu überwachenden Frequenzen sehr hoch und können die Frequenzen über der halben Abtastfrequenz liegen, so ist ein sicherer Ausschluss von Aliasing-Effekten nicht bei allen Konfigurationen ohne zusätzliche Schaltungen möglich.It is problematic if the magnitude of the frequency value of the processor clock frequency to be monitored is much higher than the magnitude of the frequency value of the target frequency of the processor clock frequency. When a signal is sampled using the monitoring clock with a sampling frequency corresponding to the monitoring clock frequency below Twice the frequency of the clock signal to be monitored, otherwise aliasing effects can occur. Normally such errors are filtered by anti-aliasing circuits. However, if different frequencies are to be monitored via a signal and the spectrum of the frequencies to be monitored is very high and the frequencies can be above half the sampling frequency, a reliable exclusion of aliasing effects is not possible in all configurations without additional circuits.
Eine naheliegende Lösung dafür ist, einen asynchronen Taktteiler so groß zu dimensionieren, dass höhere Eingangsfrequenzen durch Anti-Aliasing Schaltungen gefiltert werden und der Frequenzwert der geteilten Taktfrequenz somit in jedem Fall kleiner als die halbe Abtastfrequenz ist. Diese Lösung hat jedoch eine relativ große Verzögerung in der Bewertung kleinerer Frequenzen zur Folge.An obvious solution to this is to dimension an asynchronous clock divider so large that higher input frequencies are filtered by anti-aliasing circuits and the frequency value of the divided clock frequency is therefore always smaller than half the sampling frequency. However, this solution results in a relatively large delay in the evaluation of smaller frequencies.
Eine Schaltung zur Realisierung einer geeigneten Überwachungsvorrichtung (SD) für den Prozessortakt (CLP) soll in der Lage sein, verschiedene, je nach Konfiguration mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) daraufhin zu überwachen, ob der Frequenzwert dieser Prozessortaktfrequenzen des Prozessortakts (CLP) sich in einem konfigurierten Zielbereich des Frequenzwerts dieses Prozessortakts (CLP) befindet. Dabei sollen Prozessortaktfrequenzen des Prozessortakts (CLP) überwacht werden, die sowohl weit unterhalb der halben Abtastfrequenz, also der halben Überwachungstaktfrequenz (CLS), liegen, als auch Prozessortaktfrequenzen des Prozessortakts (CLP), die über der halben Abtastfrequenz, also der halben Überwachungstaktfrequenz (CLS), liegen. Aliasing-Effekte, die bei der Überwachung von eigentlich niedrigeren Prozessortaktfrequenzen des Prozessortakts (CLP) aufgrund von Unterabtastung auftreten und zu einem fälschlicherweise positiven Überwachungsergebnis in Form des Ergebnissignals (ES) führen, sollen verhindert werden.A circuit for realizing a suitable monitoring device (SD) for the processor clock (CLP) should be able to monitor various processor clock frequencies of the processor clock (CLP), which are possible depending on the configuration, to determine whether the frequency value of these processor clock frequencies of the processor clock (CLP) is in a configured target range of the frequency value of this processor clock (CLP). The aim is to monitor processor clock frequencies of the processor clock (CLP) that are well below half the sampling frequency, i.e. half the monitoring clock frequency (CLS), as well as processor clock frequencies of the processor clock (CLP) that are above half the sampling frequency, i.e. half the monitoring clock frequency (CLS ), lay. Aliasing effects that occur when monitoring actually lower processor clock frequencies of the processor clock (CLP) due to undersampling and lead to a falsely positive monitoring result in the form of the result signal (ES) should be prevented.
Aus der
Aus der
Aus der
Aus der
Keine der technischen Lehren der vorstehenden vier Schriften aus der Patentliteratur löst das oben beschriebene Aliasing-Problem.None of the technical teachings of the above four patent literature documents solve the aliasing problem described above.
AufgabeTask
Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen, die die obigen Nachteile des Stands der Technik nicht aufweist und weitere Vorteile aufweist.The proposal is therefore based on the task of creating a solution that does not have the above disadvantages of the prior art and has further advantages.
Diese Aufgabe wird durch Vorrichtungen der Ansprüche 1 bis 3 gelöst.This task is solved by devices of claims 1 to 3.
Lösung der AufgabeSolution to the task
Zur besseren Klarheit verwendet diese Schrift im Folgenden Begriffe der Bezugszeichenliste immer mit den Bezugszeichen in Klammern. Diese Schrift erläutert den Vorschlag mit Hilfe der
Die Erfindung betrifft eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) mit verschiedenen Prozessortaktfrequenzen, die fehlerhaft sein können. Ein Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz betreibt die Überwachungsvorrichtung (SD). Der Betrag des Frequenzwerts der erwarteten Prozessortaktfrequenz des Prozessortakts (CLP) kann dabei kleiner oder größer als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz des Überwachungstakts (CLS) sein. Die Überwachungsvorrichtung (SD) umfasst eine dritte Bewertungsvorrichtung (CNT), einen Betrag des Frequenzwerts der Frequenz eines ersten internen Prozessortakts (CLI1) erfasst, der aus dem Prozessortakt abgeleitet ist. Die dritte Bewertungsvorrichtung (CNT) selektiert das erste Prozessortaktbewertungsergebnis einer ersten Überwachungsteilvorrichtung (Af3f4), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) oberhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, und das zweite Prozessortaktbewertungsergebnis einer zweiten Überwachungsteilvorrichtung (Af1f2), wenn der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) unterhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt, als Prozessortaktbewertungsergebnis der Vorrichtung.The invention relates to a monitoring device (SD) for monitoring a processor clock (CLP) with different processor clock frequencies that can be faulty. A monitoring clock (CLS) with a monitoring clock frequency operates the monitoring device (SD). The amount of the frequency value of the expected processor clock frequency of the processor clock (CLP) can be smaller or larger than half the amount of the frequency value of the monitoring clock frequency of the monitoring clock (CLS). The monitoring device (SD) comprises a third evaluation device (CNT), which detects an amount of the frequency value of the frequency of a first internal processor clock (CLI1), which is derived from the processor clock. The third evaluation device (CNT) selects the first processor clock evaluation result of a first monitoring sub-device (Af3f4) if the amount of the processor clock frequency of the processor clock (CLP) is above half the amount of the monitoring clock frequency of the monitoring clock (CLS), and the second processor clock evaluation result of a second monitoring sub-device (Af1f2) , when the amount of the processor clock frequency of the processor clock (CLP) is below half the amount of the monitor clock frequency of the monitor clock (CLS), as a processor clock evaluation result of the device.
Zur Lösung des Problems schlägt diese Schrift vor, dass eine vorschlagsgemäße Überwachungsvorrichtung (SD) für die zu überprüfende mögliche Prozessortaktfrequenz des Prozessortakts (CLP) eines Prozessors eine gleichzeitige Bewertung von 2 unterschiedlichen Erkennungsverfahren anwendet.To solve the problem, this document proposes that a proposed monitoring device (SD) uses a simultaneous evaluation of 2 different detection methods for the possible processor clock frequency of the processor clock (CLP) of a processor to be checked.
Letztlich sind vorschlagsgemäß zwei Erkennungssignalpfade vorgesehen. In dem Beispiel der
Der erste, in der
Ein erster Vorteiler (VT1) teilt die Prozessortaktfrequenz des Prozessortakts (CLP) auf eine erste interne Prozessortaktfrequenz eines ersten internen Prozessortakts (CLI1). Bevorzugt ist dieser erste Vorteiler (VT1) als asynchroner Teiler in Form einer Kette aus Toggle-Flip-Flops aufgebaut.A first prescaler (VT1) divides the processor clock frequency of the processor clock (CLP) into a first internal processor clock frequency of a first internal processor clock (CLI1). This first prescaler (VT1) is preferably constructed as an asynchronous divider in the form of a chain of toggle flip-flops.
Der Betrag der ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) entspricht daher typischerweise dem durch 2n dividierten Betrag der Prozessortaktfrequenz des Prozessortakts (CLP). Dabei ist n die Anzahl der hintereinandergeschalteten Toggle-Flip-Flop-Stufen des ersten Vorteilers (VT1). Liegt der Betrag dieser ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) nun über dem halben Betrag der Überwachungstaktfrequenz des Überwachungstakts (CLS) der Überwachungsvorrichtung (SD), so können die Flip-Flops der Überwachungsvorrichtung bei der Abtastung des ersten internen Prozessortakts (CLI1) nicht mehr das Nyquist-Theorem erfüllen. Das Teilerverhältnis des ersten Vorteilers (VT1) des ersten, oberen Signalpfads (S1) der Überwachungsvorrichtung (SD) und damit die Anzahl n der Toggle-Flip-Flop-Stufen des ersten Vorteilers ist (VT1) daher so hoch, dass auch im schlimmsten Fehlerfall die erste interne Prozessortaktfrequenz in Relation zur Überwachungstaktfrequenz des Überwachungstakts (CLS) das Nyquist-Theorem erfüllt. Das bedeutet, dass der Betrag der ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) kleiner als der halbe Betrag der Überwachungstaktfrequenz des Überwachungstakts(CLS) der Überwachungsvorrichtung (SD) ist.The amount of the first internal processor clock frequency of the first internal processor clock (CLI1) therefore typically corresponds to the amount of the processor clock frequency of the processor clock (CLP) divided by 2 n . Here n is the number of toggle flip-flop stages of the first prescaler (VT1) connected in series. If the amount of this first internal processor clock frequency of the first internal processor clock (CLI1) is now above half the amount of the monitoring clock frequency of the monitoring clock (CLS) of the monitoring device (SD), the flip-flops of the monitoring device can be used when scanning the first internal processor clock (CLI1). no longer satisfy the Nyquist theorem. The division ratio of the first prescaler (VT1) of the first, upper signal path (S1) of the monitoring device (SD) and thus the number n of toggle flip-flop stages of the first prescaler is (VT1) so high that even in the worst case of error the first internal processor clock frequency in relation to the monitoring clock frequency of the monitoring clock (CLS) satisfies the Nyquist theorem. This means that the magnitude of the first internal processor clock frequency of the first internal processor clock (CLI1) is less than half the magnitude of the monitoring clock frequency of the monitoring clock (CLS) of the monitoring device (SD).
Der zweite in der
Ein optional vorhandener zweiter Vorteiler (VT2) teilt die Prozessortaktfrequenz des Prozessortakts (CLP) auf eine zweite interne Prozessortaktfrequenz eines zweiten internen Prozessortakts (CLI2). Bevorzugt ist dieser zweite Vorteiler (VT2) ebenfalls als asynchroner Teiler in Form einer Kette aus Toggle-Flip-Flops aufgebaut. Fehlt der zweite Vorteiler (VT2), so ist der zweite interne Prozessortakt (CLI2) gleich dem Prozessortakt (CLP). Fehlt der zweite Vorteiler (VT2), so ist die zweite interne Prozessortaktfrequenz gleich der Prozessortaktfrequenz. Der Betrag der zweiten internen Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) entspricht daher typischerweise dem durch 2m dividierten Betrag der Prozessortaktfrequenz des Prozessortakts (CLP). Dabei ist m die Anzahl der hintereinandergeschalteten Toggle-Flip-Flop-Stufen des zweiten Vorteilers (VT2). Um eine schnelle Reaktionszeit zu ermöglichen, sollte das Teilerverhältnis des zweiten Vorteilers (VT2) des zweiten, unteren Signalpfads (S2) der Überwachungsvorrichtung (SD) und damit die Anzahl m der Toggle-Flip-Flop-Stufen des zweiten Vorteilers (VT2) daher so niedrig sein, dass die Überwachungsvorrichtung (SD) die zeitlichen Reaktionsanforderungen noch einhält, wenn im schlimmsten Fehlerfall der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) und damit der Betrag der zweiten internen Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) einen Minimalwert unterschreitet. Von daher ist das Weglassen des zweiten Vorteilers (VT2) in vielen Fällen sehr sinnvoll. Liegt der Betrag der zweiten internen Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) nun über dem halben Betrag der Überwachungstaktfrequenz (CLS) des Überwachungstakts der Überwachungsvorrichtung (SD), so können die Flip-Flops der Überwachungsvorrichtung (SD) bei der Abtastung des zweiten internen Prozessortakts (CLI2) nicht mehr das Nyquist-Theorem erfüllen. Genau dann kommt es zu Aliasing -Effekten, die das Ergebnis einer Überprüfung der zweiten internen Prozessortaktfrequenz durch die Überwachungsvorrichtung (SD) in sicherheitsrelevanter Weise verfälschen können.An optional second prescaler (VT2) divides the processor clock frequency of the processor clock (CLP) into a second internal processor clock frequency of a second internal processor clock (CLI2). This second prescaler (VT2) is preferably also constructed as an asynchronous divider in the form of a chain of toggle flip-flops. If the second prescaler (VT2) is missing, the second internal processor clock (CLI2) is equal to the processor clock (CLP). If the second prescaler (VT2) is missing, the second internal processor clock frequency is equal to the processor clock frequency. The amount of the second internal processor clock frequency of the second internal processor clock (CLI2) therefore typically corresponds to the amount of the processor clock frequency of the processor clock (CLP) divided by 2 m . Here m is the number of toggle flip-flop stages of the second prescaler (VT2) connected in series. In order to enable a fast response time, the division ratio of the second prescaler (VT2) of the second, lower signal path (S2) of the monitoring device (SD) and thus the number m of toggle flip-flop stages of the second prescaler (VT2) should therefore be like this be low that the monitoring device (SD) still complies with the time response requirements if, in the worst case of error, the amount of the processor clock frequency of the processor clock (CLP) and thus the amount of the second internal processor clock frequency of the second internal processor clock (CLI2) falls below a minimum value. Therefore, omitting the second prescaler (VT2) makes a lot of sense in many cases. If the amount of the second internal processor clock frequency of the second internal processor clock (CLI2) is now above half the amount of the monitoring clock frequency (CLS) of the monitoring clock of the monitoring device (SD), then the flip-flops of the monitoring device (SD) can when sampling the second internal processor clock (CLI2) no longer satisfy the Nyquist theorem. It is precisely then that aliasing effects occur, which can falsify the result of a check of the second internal processor clock frequency by the monitoring device (SD) in a safety-relevant manner.
Der erste, obere Signalpfad (S1) dient somit bevorzugt zur Bewertung hoher Prozessortaktfrequenzen, während der zweite, untere Signalpfad (S2) bevorzugt zur Bewertung niedriger Prozessortaktfrequenzen dient.The first, upper signal path (S1) is therefore preferably used to evaluate high processor clock frequencies, while the second, lower signal path (S2) is preferably used to evaluate low processor clock frequencies.
Die Kernidee des Vorschlags ist nun, eine dritte Bewertungsvorrichtung (CNT) in Form eines Zählers vorzusehen, die den ersten internen Prozessortakt (CLI1) bewertet und daraus ein Signal ableitet, das angibt, ob die zweite interne Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) betragsmäßig oberhalb oder unterhalb des halben Betrages der Überwachungstaktfrequenz des Überwachungstakts(CLS) liegt, der die Überwachungstaktdomain (CLSD) der Überwachungsvorrichtung (SD) taktet.The core idea of the proposal is now to provide a third evaluation device (CNT) in the form of a counter, which evaluates the first internal processor clock (CLI1) and derives a signal from it that indicates whether the second internal processor clock frequency of the second internal processor clock (CLI2) is in absolute terms is above or below half the amount of the monitoring clock frequency of the monitoring clock (CLS), which clocks the monitoring clock domain (CLSD) of the monitoring device (SD).
Liegt die zweite interne Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) betragsmäßig oberhalb des halben Betrages der Überwachungstaktfrequenz des Überwachungstakts der Überwachungstaktdomain (CLSD), so ist das Bewertungsergebnis einer zweiten Bewertungsvorrichtung (Af1f2) im zweiten, unteren Signalpfad (S2) der Überwachungsvorrichtung (SD) ungültig. Die dritte Bewertungsvorrichtung (CNT) unterdrückt dann das Bewertungsergebnis der zweiten Bewertungsvorrichtung (Af1f2), die sich im zweiten, unteren Signalpfad (S2) befindet.If the amount of the second internal processor clock frequency of the second internal processor clock (CLI2) is above half the amount of the monitoring clock frequency of the monitoring clock of the monitoring clock domain (CLSD), then the evaluation result of a second evaluation device (Af1f2) in the second, lower signal path (S2) of the monitoring device (SD) invalid. The third evaluation device (CNT) then suppresses the evaluation result of the second evaluation device (Af1f2), which is located in the second, lower signal path (S2).
Diese Konstruktion senkt die Antwortzeit der Überwachungsvorrichtung (SD) für die Bewertung der Prozessortaktfrequenz des Prozessortakts (CLP) wesentlich. Sie vermeidet darüber hinaus Aliasing-Effekte.This design significantly reduces the response time of the monitor (SD) for evaluating the processor clock frequency of the processor clock (CLP). It also avoids aliasing effects.
Zur besseren Klarheit beschreiben wir die Erfindung nochmals in anderer Weise. Der Vorschlag ist auf dem Gebiet der digitalen Schaltungsentwicklung einzuordnen. Im Gegensatz zum Stand der Technik nutzt das vorgeschlagene Signalverarbeitungssystem somit zwei Verfahren:
- Ein erstes Verfahren im ersten, oberen Signalpfad (S1) dient zur Erkennung und Auswertung von hohen erlaubten Prozessortaktfrequenzen des Prozessortakts (CLP). Ein zweites Verfahren im zweiten, unteren Signalpfad (S2) dient zur Erkennung und Auswertung niedriger erlaubter Prozessortaktfrequenzen des Prozessortakts (CLP). Ein drittes Verfahren erkennt, dass hohe Frequenzen des Prozessortakts (CLP) auf der Leitung des Prozessortakts (CLP) vorliegen und dass somit das zweite Verfahren bei hohen Frequenzen des Prozessortakts (CLP) des Prozessors fehlerhafte Werte liefern kann. Das dritte Verfahren unterdrückt im Fall einer zu hohen Prozessortaktfrequenz des Prozessortakts (CLP) das Ergebnis des zweiten Verfahrens. Die dritte Bewertungsvorrichtung (CNT) führt dieses dritte Verfahren durch.
- A first method in the first, upper signal path (S1) is used to detect and evaluate high permitted processor clock frequencies of the processor clock (CLP). A second method in the second, lower signal path (S2) is used to detect and evaluate low permitted processor clock frequencies of the processor clock (CLP). A third method detects that high frequencies of the processor clock (CLP) are present on the line of the processor clock (CLP) and that the second method can therefore deliver incorrect values at high frequencies of the processor clock (CLP) of the processor. The third method suppresses the result of the second method if the processor clock frequency of the processor clock (CLP) is too high. The third evaluation device (CNT) carries out this third procedure.
Daraus ergibt sich der Vorteil, dass beim Auswerten von erwarteten, niedrigeren und erlaubten Prozessortaktfrequenzen des Prozessortakts (CLP) fehlerhaft im zweiten, unteren Signalpfad (S2) gemessene zweite Frequenzmesswerte, die aufgrund von Aliasing-Fehlern betragsmäßig gegenüber der echten Prozessortaktfrequenz zu hohe zweite Frequenzmesswerte sind, als solche fehlerhafte und zu hohe Frequenzmesswerte erkannt werden und dass gleichzeitig die Geschwindigkeit der Auswertung von niedrigen erlaubten Prozessortaktfrequenzen des Prozessortakts (CLP) nicht durch Vorteiler, beispielsweise einen zweiten Vorteiler (VT2) mit m>0, unnötig verzögert wird.This results in the advantage that when evaluating expected, lower and permitted processor clock frequencies of the processor clock (CLP), second frequency measurement values measured incorrectly in the second, lower signal path (S2). due to aliasing errors, second frequency measurement values are too high compared to the real processor clock frequency, as such incorrect and excessively high frequency measurement values are recognized and at the same time the speed of evaluation of low permitted processor clock frequencies of the processor clock (CLP) is not achieved by prescalers, for example a second prescaler ( VT2) with m>0, is delayed unnecessarily.
Der Kern der vorschlagsgemäßen technischen Lösung umfasst einen Zähler als dritte Bewertungsvorrichtung (CNT), der Flanken des bereits heruntergeteilten Prozessortakts (CLP) als Startsignal und Stoppsignal des Zählvorgangs des Zählers verwendet.The core of the proposed technical solution includes a counter as a third evaluation device (CNT), which uses edges of the already divided down processor clock (CLP) as a start signal and stop signal of the counting process of the counter.
Bevorzugt zählt dieser Zähler die Takte und/oder Halbtakte des Überwachungstaktes (CLS) zwischen zwei Flanken des ersten internen Prozessortakts (CLI1).This counter preferably counts the cycles and/or half cycles of the monitoring clock (CLS) between two edges of the first internal processor clock (CLI1).
Die Überwachungsschaltung (SD) weist bevorzugt einen eigenen, unabhängigen Überwachungsoszillator (OSCS) auf, der einen Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz erzeugt. Stattdessen kann eine solche Überwachungsschaltung (SD) auch einen externen, unabhängigen Takt verwenden.The monitoring circuit (SD) preferably has its own independent monitoring oscillator (OSCS), which generates a monitoring clock (CLS) with a monitoring clock frequency. Instead, such a monitoring circuit (SD) can also use an external, independent clock.
Der Zähler (CNT), der die dritte Bewertungsvorrichtung (CNT) darstellt, inkrementiert beispielsweise mit jedem Takt des Überwachungstakts (CLS), beispielsweise mit jeder steigenden Flanke und/oder mit jeder fallenden Flanke des Überwachungstakts (CLS), seinen logischen Zählerstand um eine logische Zählschrittweite. Der Zähler (CNT) beginnt seine logische Zählung mit einem Startsignal mit einem typischerweise vorgegebenen logischen Zählerstartwert. Der Zähler (CNT) beendet seine logische Zählung mit einem Stoppsignal. Bevorzugt extrahiert die Überwachungsvorrichtung (SD) das Startsignal für den Zähler (CNT) und das Stoppsignal für den Zähler (CNT) aus den steigenden und/oder fallenden Flanken des ersten internen Prozessortakts (CLI1). Bevorzugt ist die logische Zählschrittweite des Zählers (CNT) 1. Die logische Zählschrittweite kann aber auch von 1 abweichen. Bei dem Zähler (CNT) kann es sich auch um ein Schieberegister handeln, das bevorzugt mit einem einfach primitiven Polynom rückgekoppelt ist. Die physikalische Zählschrittweite weicht dann von 1 ab und ist dann nicht konstant. Den physikalischen Zählerständen können aber logische Zählerwerte zugeordnet sein, sodass dann eine logische Zählschrittweite die Differenz der Werte zweier aufeinanderfolgender logischer Zählerwerte zweier aufeinanderfolgender physikalischer Zählerstände sein kann. Der besagte logische Zählerstandwert des Zählers (CNT) weist bevorzugt einen definierten, oberen, dritten Schwellwert auf. Der besagte logische Zählerstandwert des Zählers (CNT) weist bevorzugt einen definierten, unteren, vierten Schwellwert auf. Bei dem dieser Schrift zugrundeliegenden Implementierungsbeispiel lag die untere Schwelle, also der dritte Schwellwert, bei etwa 1,6Mhz oder ca. 20 Zählimpulsen. Zählt der Zähler (CNT) Flanken des Überwachungstakts (CLP) in der Zeit zwischen zwei Taktflanken des ersten internen Prozessortakts (CLI1), der überwacht werden soll, nur bis zum unteren, vierten Schwellwert, so setzt der Zähler (CNT) bevorzugt mit dem Eintreffen des Stoppsignals beispielsweise in Form der zweiten Taktflanke des ersten internen Prozessortakts (CLI1) oder in einem zeitlichen Zusammenhang mit diesem Eintreffen des Stoppsignals ein Flag auf einen ersten logischen Wert und markiert so das Überprüfungsergebnis (R3) der dritten Bewertungsvorrichtung (CNT) damit als Ausfall (Englisch „fail“). Nur zur Erläuterung nehmen wir willkürlich beispielhaft einen unteren vierten Schwellwert von 19 an. Zählt der Zähler (CNT) seinen logischen Zählerstand mit dem Überwachungstakt (CLS) bis zum Eintreffen des Stoppsignals, also beispielsweise bis zur nächsten Prozessortaktflanke des ersten internen Prozessortakts (CLI1), bis zum oberen, dritten Schwellwert hoch oder darüber hinaus, so setzt der Zähler (CNT) das besagte Flag auf einen zweiten logischen Wert und markiert damit das Überprüfungsergebnis (R3) als fehlerfrei (Englisch: „pass“). Nur zur Erläuterung nehmen wir willkürlich beispielhaft einen oberen dritten Schwellwert von 21 an. Bei logischen Zählwerten des Zählers (CNT) zum Zeitpunkt des Eintreffens des Stoppsignals, also beispielsweise der zweiten Prozessortaktflanke des ersten internen Prozessortakts (CLI1), zwischen dem oberen Schwellwert und dem unteren Schwellwert, also in unserem Beispiel beispielsweise einem logischen Zählwert des Zählers (CNT) von willkürlich beispielhaft 20, so bleibt das Überprüfungsergebnis (R3) der vorherigen Auswertung des logischen Zählerstands des Zählers (CNT), unabhängig davon ob es „pass“ oder „fail“ war, bevorzugt bestehen. D.h., in diesem Fall bleibt das Überprüfungsergebnis (R3) „pass“, wenn es zuvor „pass“ war und das Überprüfungsergebnis (R3) bleibt „fail“, wenn es zuvor „fail“ war. Ist das Überprüfungsergebnis (R3) in Form des dritten pass/fail-Signals „fail“, so ist auch das Ergebnis der Auswertung für die Frequenzen im niedrigen Frequenzbereich (f1 und f2) „fail“ und damit der Wert des zweiten pass/fail-Signals (R2) „fail“. Ist das Überprüfungsergebnis in Form des Überprüfungsergebnis (R3) „pass“, entscheidet die Auswertung für die Frequenzkonfiguration f1 und f2 (Af1f2) über das Ergebnis und damit über den Wert des zweiten pass/fail-Signals (R2).The counter (CNT), which represents the third evaluation device (CNT), increments its logical counter reading by a logical one, for example, with each cycle of the monitoring clock (CLS), for example with each rising edge and/or with each falling edge of the monitoring clock (CLS). Counting step size. The counter (CNT) begins its logical counting with a start signal with a typically predetermined logical counter start value. The counter (CNT) ends its logical counting with a stop signal. The monitoring device (SD) preferably extracts the start signal for the counter (CNT) and the stop signal for the counter (CNT) from the rising and/or falling edges of the first internal processor clock (CLI1). The logical counting step size of the counter (CNT) is preferably 1. However, the logical counting step size can also deviate from 1. The counter (CNT) can also be a shift register, which is preferably fed back with a simple primitive polynomial. The physical counting step size then deviates from 1 and is then not constant. However, logical counter values can be assigned to the physical counter readings, so that a logical counting increment can then be the difference between the values of two successive logical counter values of two successive physical counter readings. Said logical count value of the counter (CNT) preferably has a defined, upper, third threshold value. Said logical count value of the counter (CNT) preferably has a defined, lower, fourth threshold value. In the implementation example on which this document is based, the lower threshold, i.e. the third threshold, was around 1.6 MHz or around 20 counting pulses. If the counter (CNT) counts edges of the monitoring clock (CLP) in the time between two clock edges of the first internal processor clock (CLI1) that is to be monitored, only up to the lower, fourth threshold value, the counter (CNT) preferably sets when they arrive of the stop signal, for example in the form of the second clock edge of the first internal processor clock (CLI1) or in a temporal connection with this arrival of the stop signal, sets a flag to a first logical value and thus marks the check result (R3) of the third evaluation device (CNT) as a failure ( English “fail”). Just for the sake of explanation, we arbitrarily assume a lower fourth threshold value of 19 as an example. If the counter (CNT) counts its logical count with the monitoring clock (CLS) until the stop signal arrives, for example until the next processor clock edge of the first internal processor clock (CLI1), up to or beyond the upper, third threshold value, the counter sets (CNT) sets the said flag to a second logical value and thus marks the verification result (R3) as error-free (English: “pass”). Just for the sake of explanation, we arbitrarily assume an upper third threshold value of 21 as an example. For logical count values of the counter (CNT) at the time of arrival of the stop signal, for example the second processor clock edge of the first internal processor clock (CLI1), between the upper threshold value and the lower threshold value, for example in our example a logical count value of the counter (CNT) of 20, for example, the check result (R3) of the previous evaluation of the logical counter reading of the counter (CNT), regardless of whether it was “pass” or “fail”, is preferred. I.e., in this case the verification result (R3) remains “pass” if it was previously “pass” and the verification result (R3) remains “fail” if it was previously “fail”. If the check result (R3) in the form of the third pass/fail signal is “fail”, then the result of the evaluation for the frequencies in the low frequency range (f1 and f2) is also “fail” and thus the value of the second pass/fail signal. Signal (R2) “fail”. If the check result in the form of the check result (R3) is “pass”, the evaluation for the frequency configuration f1 and f2 (Af1f2) decides on the result and thus on the value of the second pass/fail signal (R2).
In einer beispielhaften Implementierung des Vorschlags zählt eine Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) im ersten, oberen Signalpfad (S1) mittels eines zweiten Zählers die steigenden Flanken des ersten vorgeteilten Prozessortakts (V1), also des mittels des ersten Synchronteilers (ST1) vorgeteilten ersten internen Prozessortakts (CLI1). Dieser zweite Zähler ist typischerweise Teil der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4). Aus der gewählten Konfiguration leitet die Überwachungsvorrichtung (SD) einen fünften Schwellwert „Count_min“ als untere Grenze und einen sechsten Schwellwert „Count_max“ als obere Grenze ab. Das Ausgangssignal der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) ist ein erstes pass/fail-Signal (R1). Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) setzt das erste pass/fail-Signal (R1) auf den logischen Wert „pass“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen liegt. Der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) liegt bevorzugt innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen, wenn der logische Zählwert größer als der fünfte Schwellwert „Count_min“ als untere Grenze und kleiner als der sechste Schwellwert „Count_max“ ist.In an exemplary implementation of the proposal, an evaluation for frequency configuration f3 and f4 (Af3f4) in the first, upper signal path (S1) counts the increases using a second counter the edges of the first pre-divided processor clock (V1), i.e. the first internal processor clock (CLI1) pre-divided by means of the first synchronous divider (ST1). This second counter is typically part of the evaluation for frequency configuration f3 and f4 (Af3f4). From the selected configuration, the monitoring device (SD) derives a fifth threshold value “Count_min” as the lower limit and a sixth threshold value “Count_max” as the upper limit. The output signal of the evaluation for frequency configuration f3 and f4 (Af3f4) is a first pass/fail signal (R1). The evaluation for frequency configuration f3 and f4 (Af3f4) sets the first pass/fail signal (R1) to the logical value “pass” if the logical count value of the second counter of the evaluation for frequency configuration f3 and f4 (Af3f4) is within the expected limits for this selected configuration of frequencies. The logical count value of the second counter of the evaluation for frequency configuration f3 and f4 (Af3f4) is preferably within the expected limits for this selected configuration of frequencies if the logical count value is greater than the fifth threshold value “Count_min” as the lower limit and less than the sixth threshold value “Count_max” is.
Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) setzt das erste pass/fail-Signal (R1) auf den Wert „pass“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den sechsten Schwellwert „Count_max“ unterschreitet und wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den fünften Schwellwert „Count_min“ überschreitet.The evaluation for frequency configuration f3 and f4 (Af3f4) sets the first pass/fail signal (R1) to the value “pass” if the logical count value of the second counter of the evaluation for frequency configuration f3 and f4 (Af3f4) exceeds the sixth threshold “Count_max " and if the logical count value of the second counter of the evaluation for frequency configuration f3 and f4 (Af3f4) exceeds the fifth threshold value "Count_min".
Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) setzt das erste pass/fail-Signal (R1) auf den Wert „fail“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den sechsten Schwellwert „Count_max“ überschreitet oder wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den fünften Schwellwert „Count_min“ unterschreitet.The evaluation for frequency configuration f3 and f4 (Af3f4) sets the first pass/fail signal (R1) to the value “fail” if the logical count value of the second counter of the evaluation for frequency configuration f3 and f4 (Af3f4) exceeds the sixth threshold “Count_max " or if the logical count value of the second counter of the evaluation for frequency configuration f3 and f4 (Af3f4) falls below the fifth threshold value "Count_min".
Bevorzugt sollte der Betrag des sechsten Schwellwerts um ca. 10% über dem erwarteten Betrag des typischen Zählwerts für die typische erste interne Prozessortaktfrequenz des typischen ersten internen Prozessortakts (CLI1) liegen. Bevorzugt sollte der Betrag des fünften Schwellwerts um ca. 10% unter dem erwarteten Betrag des typischen Zählwerts für die typische erste interne Prozessortaktfrequenz des typischen ersten internen Prozessortakts (CLI1) liegen.Preferably, the amount of the sixth threshold value should be approximately 10% above the expected amount of the typical count value for the typical first internal processor clock frequency of the typical first internal processor clock (CLI1). Preferably, the amount of the fifth threshold value should be approximately 10% below the expected amount of the typical count value for the typical first internal processor clock frequency of the typical first internal processor clock (CLI1).
In der beispielhaften Implementierung des Vorschlags zählt eine Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) mittels eines dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) die steigenden Flanken des zweiten vorgeteilten Prozessortakts (V2), also des mittels des zweiten Synchronteilers (ST2) vorgeteilten zweiten internen Prozessortakts (CLI2). Aus der gewählten Konfiguration leitet die Überwachungsvorrichtung (SD) wieder einen siebten Schwellwert „Count_min“ als untere Grenze und einen achten Schwellwert „Count_max“ als obere Grenze ab. Das Ausgangssignal der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) ist ein zweites pass/fail-Signal (R2). Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den Wert „pass“, wenn der logische Zählwert des zweiten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen liegt. Der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) liegt bevorzugt innerhalb der erwarteten Grenzen für diese gewählte Konfiguration der Frequenzen, wenn der logische Zählwert größer als der siebte Schwellwert „Count_min“ als untere Grenze und kleiner als der achte Schwellwert „Count_max“ ist.In the exemplary implementation of the proposal, an evaluation for frequency configuration f1 and f2 (Af1f2) counts the rising edges of the second pre-divided processor clock (V2), i.e. by means of the second synchronous divider (ST2 ) pre-split second internal processor clock (CLI2). From the selected configuration, the monitoring device (SD) again derives a seventh threshold value “Count_min” as the lower limit and an eighth threshold value “Count_max” as the upper limit. The output signal of the evaluation for frequency configuration f1 and f2 (Af1f2) is a second pass/fail signal (R2). The evaluation for frequency configuration f1 and f2 (Af1f2) sets the second pass/fail signal (R2) to the value “pass” if the logical count value of the second counter of the evaluation for frequency configuration f1 and f2 (Af1f2) is within the expected limits for this selected configuration of frequencies lies. The logical count value of the third counter of the evaluation for frequency configuration f1 and f2 (Af1f2) is preferably within the expected limits for this selected configuration of frequencies if the logical count value is greater than the seventh threshold value “Count_min” as the lower limit and less than the eighth threshold value “Count_max” is.
Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den Wert „pass“, wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Aflgf2) den achten Schwellwert „Count_max“ unterschreitet und wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) den siebten Schwellwert „Count_min“ überschreitet.The evaluation for frequency configuration f1 and f2 (Af1f2) sets the second pass/fail signal (R2) to the value “pass” if the logical count value of the third counter of the evaluation for frequency configuration f1 and f2 (Aflgf2) reaches the eighth threshold “Count_max " and if the logical count value of the third counter of the evaluation for frequency configuration f1 and f2 (Af1f2) exceeds the seventh threshold value "Count_min".
Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den Wert „fail“, wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Aflgf2) den achten Schwellwert „Count_max“ überschreitet oder wenn der logische Zählwert des dritten Zählers der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) den siebten Schwellwert „Count_min“ unterschreitet.The evaluation for frequency configuration f1 and f2 (Af1f2) sets the second pass/fail signal (R2) to the value “fail” if the logical count value of the third counter of the evaluation for frequency configuration f1 and f2 (Aflgf2) exceeds the eighth threshold “Count_max " or if the logical count value of the third counter of the evaluation for frequency configuration f1 and f2 (Af1f2) falls below the seventh threshold value "Count_min".
Bevorzugt sollte der Betrag des achten Schwellwerts um ca. 10% über dem erwarteten Betrag des typischen Zählwerts für die typische zweite interne Prozessortaktfrequenz des typischen zweiten internen Prozessortakts (CLI2) liegen. Bevorzugt sollte der Betrag des siebten Schwellwerts um ca. 10% unter dem erwarteten Betrag des typischen Zählwerts für die typische zweite interne Prozessortaktfrequenz des typischen zweiten internen Prozessortakts (CLI2) liegen.Preferably, the amount of the eighth threshold value should be approximately 10% above the expected amount of the typical count value for the typical second internal processor clock frequency of the typical second internal processor clock (CLI2). Preferably, the magnitude of the seventh threshold value should be approximately 10% below the expected magnitude of the typical count value for the typical second internal processor clock frequency of the typical second internal processor clock (CLI2).
Beispiel: Im Rahmen einer mikrointegrierten Schaltung soll ein externer Prozessortakt (CLP) überwacht werden. Die zu prüfende Frequenz des externen Prozessortakts (CLP) ist dabei konfigurierbar und kann f1: 4kHz, f2: 25kHz, f3: 2MHz und f4: 4MHz betragen. Zur Auswertung / Abtastung steht ein Überwachungsoszillator (OSCS) der Überwachungsschaltung (SD) mit 4 MHz als Überwachungstaktfrequenz des Überwachungstakts (CLS) zur Verfügung. Für eine erfolgreiche Abtastung muss der erste Vorteiler (VT1) die Frequenzen f3 und f4 teilen. In dem Beispiel ist eine Teilung des externen Prozessortakts (CLP) durch einen Faktor 16 in den ersten internen Prozessortakt (CLI1) sinnvoll. Demgegenüber kann die Überwachungsschaltung (SD) die Frequenzen f1 und f2 direkt abtasten. In dem Beispiel der
Im ersten, oberen Signalpfad (S1) vermisst die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) den ersten vorgeteilten Prozessortakt (V1), den der erste Synchronteiler (ST1) durch Teilung aus dem ersten internen Prozessortakt (CLI1) erzeugt. Die Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) ermittelt auf Basis dieses ersten vorgeteilten Prozessortakts (V1), den der erste Synchronteiler (ST1) durch Teilung aus dem ersten internen Prozessortakt (CLI1) erzeugt, einen ersten Wert, der die erste interne Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1) repräsentiert.In the first, upper signal path (S1), the evaluation for frequency configuration f3 and f4 (Af3f4) measures the first pre-divided processor clock (V1), which the first synchronous divider (ST1) generates by dividing the first internal processor clock (CLI1). The evaluation for frequency configuration f3 and f4 (Af3f4) determines a first value based on this first pre-divided processor clock (V1), which the first synchronous divider (ST1) generates by dividing the first internal processor clock (CLI1), which is the first internal processor clock frequency of the first internal processor clock (CLI1).
Im zweiten, unteren Signalpfad (S2) vermisst die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) den zweiten vorgeteilten Prozessortakt (V2), den der zweite Synchronteiler (ST2) durch Teilung aus dem zweiten internen Prozessortakt (CLI2) erzeugt. Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) ermittelt auf Basis dieses zweiten vorgeteilten Prozessortakts (V2), den der zweite Synchronteiler (ST2) durch Teilung aus dem zweiten internen Prozessortakt (CLI2) erzeugt, einen zweiten Wert, der die zweite interne Prozessortaktfrequenz des zweiten internen Prozessortakts (CLI2) repräsentiert.In the second, lower signal path (S2), the evaluation for frequency configuration f1 and f2 (Af1f2) measures the second pre-divided processor clock (V2), which the second synchronous divider (ST2) generates by dividing the second internal processor clock (CLI2). The evaluation for frequency configuration f1 and f2 (Af1f2) determines a second value based on this second pre-divided processor clock (V2), which the second synchronous divider (ST2) generates by dividing the second internal processor clock (CLI2), which is the second internal processor clock frequency of the second internal processor clock (CLI2).
Ein erster Filter, der bevorzugt ein erster Tiefpass ist, unterdrückt in dem hier vorgestellten Beispiel in der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) bevorzugt Frequenzen, die höher als beispielsweise 17MHz sind. Der erste Filter ist also bevorzugt ein Teil der der Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4) im ersten, oberen Signalpfad (S1).In the example presented here, a first filter, which is preferably a first low pass, preferably suppresses frequencies that are higher than, for example, 17MHz in the evaluation for frequency configuration f3 and f4 (Af3f4). The first filter is therefore preferably part of the evaluation for frequency configuration f3 and f4 (Af3f4) in the first, upper signal path (S1).
Ein zweiter Filter, der bevorzugt ein zweiter Tiefpass ist, unterdrückt in dem hier vorgestellten Beispiel in der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) bevorzugt Frequenzen, die höher als beispielsweise 17MHz sind. Der zweite Filter ist also bevorzugt ein Teil der der Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) im zweiten, unteren Signalpfad (S2).In the example presented here, a second filter, which is preferably a second low pass, preferably suppresses frequencies that are higher than, for example, 17MHz in the evaluation for frequency configuration f1 and f2 (Af1f2). The second filter is therefore preferably part of the evaluation for frequency configuration f1 and f2 (Af1f2) in the second, lower signal path (S2).
Das zu lösende Problem, dass Aliasing-Effekte auftreten können, bleibt trotz dieser Filterungen im ersten Filter und im zweiten Filter bestehen. Dieser Fall tritt auf, wenn nämlich die Konfigurationsvorrichtung (CONF) der Überwachungsvorrichtung (SD) auf die niedrigen Frequenzen f1 oder f2 gestellt wird. Diese Konfiguration bedeutet, dass die Überwachungsvorrichtung (SD) den zweiten, unteren Signalpfad (S2) mittels des Multiplexers (MUX) auswählt. Ist der zweite Vorteiler (VT2) nicht vorhanden, was empfohlen ist, so liegt dann im zweiten, unteren Signalpfad (S2) eine direkte Abtastung des Prozessortakts (CLP) mit der Überwachungstaktfrequenz des Überwachungstakts (CLS) vor. Liegt nun als Prozessortakt (CLP) aber ein Prozessortakt (CLP) mit einer Prozessortaktfrequenz der Größe f3 oder f4 an, so treten Aliasing-Effekte auf. Solche Aliasing-Effekte können bei z.B. 4,025MHz dazu führen, dass ein Prozessortakt (CLP) mit 4,025MHz Prozessortaktfrequenz als gültiges 25kHz Signal eines erwarteten Prozessortakts (CLP) mit einer erwarteten Prozessortaktfrequenz von 25kHz abgetastet und interpretiert wird. Die Auswertung für Frequenzkonfiguration f1 und f2 (Af1f2) erkennt also einen 25kHz Takt, obwohl in Wirklichkeit ein 4MHz Takt anliegt, und bewertet daher die Prozessortaktfrequenz als korrekt, obwohl dieser nicht korrekt ist. Ein Messaufbau kann dieses sicherheitskritische Problem im Labor leicht demonstrieren. Ebenso ist eine Simulation in der Lage, dieses Problem nachvollziehbar nachzuweisen.The problem to be solved, that aliasing effects can occur, remains despite this filtering in the first filter and in the second filter. This case occurs when the configuration device (CONF) of the monitoring device (SD) is set to the low frequencies f1 or f2. This configuration means that the monitoring device (SD) selects the second, lower signal path (S2) using the multiplexer (MUX). If the second prescaler (VT2) is not present, which is recommended, then there is a direct sampling of the processor clock (CLP) with the monitoring clock frequency of the monitoring clock (CLS) in the second, lower signal path (S2). However, if the processor clock (CLP) is a processor clock (CLP) with a processor clock frequency of size f3 or f4, aliasing effects occur. At 4.025MHz, for example, such aliasing effects can result in a processor clock (CLP) with a 4.025MHz processor clock frequency being sampled and interpreted as a valid 25kHz signal of an expected processor clock (CLP) with an expected processor clock frequency of 25kHz. The evaluation for frequency configuration f1 and f2 (Af1f2) recognizes a 25kHz clock, although in reality there is a 4MHz clock, and therefore evaluates the processor clock frequency as correct, even though it is not correct. A measurement setup can easily demonstrate this safety-critical problem in the laboratory. A simulation is also able to demonstrate this problem in a comprehensible manner.
Die hier vorgestellte Erfindung schlägt nun vor, um das Problem zu lösen, den ersten internen Prozessortakt (CLI1) zu benutzen, um zu bewerten, ob der Prozessortakt (CLP) eine Prozessortaktfrequenz höher als ein achter Schwellwert hat. In dem oben angegebenen Beispiel teilt der erste Vorteiler (VT1) die Prozessortaktfrequenz der Prozessortakts (CLP) durch einen beispielhaften, willkürlichen Faktor 16. Der Frequenzwert des vierten Schwellwerts kann in dem oben beschriebenen Beispiel beispielsweise bei 1,6 MHz liegen.The invention presented here now proposes, in order to solve the problem, to use the first internal processor clock (CLI1) to evaluate whether the processor clock (CLP) has a processor clock frequency higher than an eighth threshold. In the example given above, the first prescaler (VT1) divides the processor clock frequency of the processor clock (CLP) by an exemplary, arbitrary factor of 16. The frequency value of the fourth threshold value can be, for example, 1.6 MHz in the example described above.
Die Überprüfung, ob die Prozessortaktfrequenz des Prozessortakts (CLP) über dem vierten Schwellwert liegt, benötigt keine zusätzliche Verzögerung und das Ergebnis kann benutzt werden, um zu entscheiden, ob sich die Prozessortaktfrequenz des Prozessorttakts (CLP) für die Konfiguration f1 und f2 überhaupt im erlaubten und gültigen und abtastbaren Frequenzwertbereich befindet. Die vorschlagsgemäße Vorrichtung weist also eine Vorrichtung mit der dritten Bewertungsvorrichtung (CNT) auf, die prüft, ob die Abtastung des zweiten, internen Prozessortakts (CLI2) mit der Überwachungstaktfrequenz des Überwachungstaktes (CLS) der Überwachungsvorrichtung (SD) das Nyquist-Theorem erfüllt oder nicht. Im Falle eines fehlenden zweiten Vorteilers (VT2) weist die vorschlagsgemäße Vorrichtung somit mit der dritten Bewertungsvorrichtung (CNT) eine Vorrichtung auf, die prüft, ob die Abtastung des Prozessortakts (CLP) mit der Überwachungstaktfrequenz des Überwachungstaktes (CLS) der Überwachungsvorrichtung (SD) das Nyquist-Theorem erfüllt oder nicht.Checking whether the processor clock frequency of the processor clock (CLP) is above the fourth threshold does not require any additional delay and the result can be used to decide whether the processor clock frequency of the processor clock (CLP) is at all permitted for the configuration f1 and f2 and valid and scannable frequency value range. The proposed device therefore has a device with the third evaluation device (CNT), which checks whether the sampling of the second, internal processor clock (CLI2) with the monitoring clock frequency of the monitoring clock (CLS) of the monitoring device (SD) satisfies the Nyquist theorem or not . In the event of a missing second prescaler (VT2), the proposed device thus has a device with the third evaluation device (CNT), which checks whether the sampling of the processor clock (CLP) corresponds to the monitoring clock frequency of the monitoring clock (CLS) of the monitoring device (SD). Nyquist theorem fulfilled or not.
Ist der Betrag des Frequenzwerts der Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als die Hälfte des Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) der Überwachungsvorrichtung (SD), so ist das Nyquist-Theorem erfüllt und es treten keine Aliasing-Effekte auf. Die Prozessortaktfrequenz des Prozessortakts (CLP) Eingangssignal befindet sich dann im gültigen Frequenzbereich für die Abtastung mit der Überwachungstaktfrequenz des Überwachungstakts (CLS). Ein Konstrukteur wählt den vierten Schwellwert der dritten Bewertungsvorrichtung (CNT) bevorzugt so, dass bei einer Unterschreitung des vierten Schwellwerts infolge eines ausreichend niedrigen Betrags der Prozessortaktfrequenz des Prozessortakts (CLP) eine „pass“ Bewertung des dritten pass/fail-Signals sichergestellt ist.If the magnitude of the frequency value of the processor clock frequency of the processor clock (CLP) is less than half of the magnitude of the monitoring clock frequency of the monitoring clock (CLS) of the monitoring device (SD), then the Nyquist theorem is fulfilled and no aliasing effects occur. The processor clock frequency of the processor clock (CLP) input signal is then in the valid frequency range for sampling with the monitoring clock frequency of the monitoring clock (CLS). A designer preferably selects the fourth threshold value of the third evaluation device (CNT) in such a way that if the fourth threshold value is undershot due to a sufficiently low amount of the processor clock frequency of the processor clock (CLP), a “pass” evaluation of the third pass/fail signal is ensured.
Ist der Betrag des Frequenzwerts der Prozessortaktfrequenz des Prozessortakts (CLP) größer als die Hälfte des Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) der Überwachungsvorrichtung (SD), so ist das Nyquist-Theorem nicht erfüllt und es treten Aliasing-Effekte auf. Die Prozessortaktfrequenz des Prozessortakts (CLP) befindet sich dann im nicht-gültigen Frequenzbereich für die Abtastung mit der Überwachungstaktfrequenz des Überwachungstakts (CLS). Bevorzugt entspricht der vierte Schwellwert der Hälfte des Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS).If the magnitude of the frequency value of the processor clock frequency of the processor clock (CLP) is greater than half of the magnitude of the monitoring clock frequency of the monitoring clock (CLS) of the monitoring device (SD), the Nyquist theorem is not fulfilled and aliasing effects occur. The processor clock frequency of the processor clock (CLP) is then in the invalid frequency range for sampling with the supervisory clock frequency of the supervisory clock (CLS). The fourth threshold value preferably corresponds to half the amount of the monitoring clock frequency of the monitoring clock (CLS).
VARIANTE 1VERSION 1
Die hier vorgelegte Schrift beschreibt somit eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors. Ein Prozessortaktsystem versorgt den Prozessor mit einem prozessorinternen Prozessortakt, der von dem Prozessortakt (CLP) abhängt. Der Prozessortakt (CLP) kann verschiedene zu überprüfende, mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) aufweisen. Fehlerzustände des Prozessortaktsystems können diese beispielsweise zum Teil hervorrufen. Diese Fehlerzustände soll die Überwachungsvorrichtung (SD) erkennen und bei deren Vorliegen geeignete Maßnahmen ergreifen und/oder Signalisierungen vornehmen. Diese verschiedenen zu überprüfenden, möglichen Prozessortaktfrequenzen des Prozessortakts (CLP) können somit fehlerhaft und nicht fehlerhaft sein. Eine Konfigurationsvorrichtung (CONF) stellt mittels eines Konfigurationssignals in Abhängigkeit von einem Konfigurationswert die durch die Überwachungsvorrichtung (SD) erwartete Prozessortaktfrequenz des Prozessortakts (CLP) ein. Diese Einstellung erfolgt insbesondere durch Konfiguration des Prozessortaktsystems für die Verwendung der betreffenden Prozessortaktfrequenz des Prozessortakts (CLP). Die Konfigurationsvorrichtung (CONF) kann in Abhängigkeit von diesem Konfigurationswert eine erste erwartete Prozessortaktfrequenz als die betreffende Prozessortaktfrequenz dieser zu überprüfenden möglichen Prozessortaktfrequenzen einstellen. Die Konfigurationseinrichtung (CONF) kann darüber hinaus in Abhängigkeit von einem Konfigurationswert eine zweite erwartete Prozessortaktfrequenz, die von der ersten Prozessortaktfrequenz verschieden ist, als die betreffende Prozessortaktfrequenz dieser zu überprüfenden möglichen Prozessortaktfrequenzen einstellen. Ein Überwachungstakt (CLS), der unabhängig vom Prozessortakt (CLP) ist und der eine Überwachungstaktfrequenz aufweist, bettreibt die Überwachungstaktdomain (CLSD) der Überwachungsvorrichtung (SD). Der Betrag des Frequenzwerts der ersten erwarteten Prozessortaktfrequenz ist kleiner als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz. Der Betrag des Frequenzwerts der zweiten erwarteten Prozessortaktfrequenz ist größer als oder gleich als dem halben Betrag des Frequenzwerts der Überwachungstaktfrequenz. Die Überwachungsteilvorrichtung weist einen ersten insbesondere asynchronen Vorteiler (VT1) auf, der die Prozessortaktfrequenz des Prozessortakts (CLP) durch einen vorgegebenen oder vorgebbaren Faktor teilt, um einen ersten internen Prozessortakt (CLI1) zu erzeugen. Die Überwachungsvorrichtung (SD) umfasst bevorzugt einen Zähler (CNT) als dritte Bewertungsvorrichtung (CNT). Der Zähler (CNT) ändert zwischen dem Eintreffen eines Startsignals und dem Eintreffen eines Stoppsignals seinen Zählerstand um eine ganzzahlige logische Zählschrittweite größer Null mit bevorzugt jedem Takt des Überwachungstakts (CLS) oder einem aus dem Überwachungstakt (CLS) abgeleiteten Takt. Der Zähler (CNT) erzeugt das Startsignal und das Stoppsignal bevorzugt in Abhängigkeit von dem ersten internen Prozessortakt (CLI1) oder von einem in einem festen zeitlichen Zusammenhang mit dem ersten internen Prozessortakt (CLI1) stehenden Takt. Der Zähler (CNT) setzt bevorzugt mit dem Startsignal seinen Zählerstand auf einen logischen Startwert. Der Zähler (CNT) setzt ein drittes pass/fail-Signal (R3) auf einen zweiten logischen Wert, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands kleiner als ein vierter Schwellwert ist. Der Zähler (CNT) setzt das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands größer als ein dritter Schwellwert ist, der größer als der vierte Schwellwert ist oder gleich dem vierten Schwellwert ist. Der Zähler (CNT) ändert den logischen Wert des dritten pass/fail-Signals (R3) nicht, wenn mit dem Eintreffen des Stoppsignals der logische Wert seines Zählerstands größer als der vierte Schwellwert und kleiner als der dritte Schwellwert ist. Eine erste Überwachungsteilvorrichtung (Af3f4) überwacht die Frequenz des ersten internen Prozessortakts (CLI1) und erzeugt in Abhängigkeit von dem Überwachungsergebnis ein erstes pass/fail-Signal (R1). Das dritte pass/fail-Signal (R3) kann dabei bevorzugt einen ersten logischen Wert und einen zweiten logischen Wert annehmen. Eine zweite Überwachungsteilvorrichtung (Af1f2) überwacht die Frequenz des Prozessortakts (CLP) und erzeugt in Abhängigkeit von dem Überwachungsergebnis dieser Überwachung und in Abhängigkeit von dem dritten pass/fail-Signal (R3) ein zweites pass/fail-Signal (R2). Das zweite pass/fail-Signal (R2) hat den ersten logischen Wert, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert hat. Das zweite pass/fail-Signal (R2) hat den ersten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung der Frequenz des Prozessortakts (CLP) den ersten logischen Wert annimmt. Das zweite pass/fail-Signal (R2) nimmt den zweiten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung der Frequenz des Prozessortakts (CLP) den zweiten logischen Wert hat. Die Konfigurationsvorrichtung (CONF) gibt in Abhängigkeit von dem Konfigurationswert den logischen Wert des ersten pass/fail-Signals(R1) weiter oder den logischen Wert des zweiten pass/fail-Signals (R2) als logischen Wert des Überwachungsergebnisses der Überwachung des Prozessortakts (CLP) weiter.The document presented here therefore describes a monitoring device (SD) for monitoring a processor clock speed (CLP) of a processor. A processor clock system provides the processor with an internal processor clock that depends on the processor clock (CLP). The processor clock (CLP) can have various possible processor clock frequencies of the processor clock (CLP) to be checked. For example, error states in the processor clock system can sometimes cause this. The monitoring device (SD) should recognize these error states and, if they occur, take appropriate measures and/or signal. These various possible processor clock frequencies of the processor clock (CLP) to be checked can therefore be faulty and not faulty. A configuration device (CONF) sets the processor clock frequency of the processor clock (CLP) expected by the monitoring device (SD) by means of a configuration signal depending on a configuration value. This setting is made in particular by configuring the processor clock system to use the relevant processor clock frequency of the processor clock (CLP). Depending on this configuration value, the configuration device (CONF) can set a first expected processor clock frequency as the relevant processor clock frequency of these possible processor clock frequencies to be checked. The configuration device (CONF) can also, depending on a configuration value, set a second expected processor clock frequency, which is different from the first processor clock frequency, as the relevant processor clock frequency of these possible processor clock frequencies to be checked. A watchdog clock (CLS), which is independent of the processor clock (CLP) and which has a watchdog clock frequency, operates the watchdog clock domain (CLSD) of the watchdog device (SD). The magnitude of the frequency value of the first expected processor clock frequency is less than half the magnitude of the frequency value of the monitoring clock frequency. The magnitude of the frequency value of the second expected processor clock frequency is greater than or equal to half the magnitude of the frequency value of the monitoring clock frequency. The monitoring sub-device has a first, in particular asynchronous, prescaler (VT1), which divides the processor clock frequency of the processor clock (CLP) by a predetermined or predeterminable factor in order to generate a first internal processor clock (CLI1). The monitoring device (SD) preferably comprises a counter (CNT) as a third evaluation device (CNT). Between the arrival of a start signal and the arrival of a stop signal, the counter (CNT) changes its count by an integer logical counting increment greater than zero, preferably with each cycle of the monitoring clock (CLS) or a cycle derived from the monitoring clock (CLS). The counter (CNT) generates the start signal and the stop signal preferably depending on the first internal processor clock (CLI1) or on a clock that has a fixed temporal connection with the first internal processor clock (CLI1). The counter (CNT) preferably sets its count to a logical start value using the start signal. The counter (CNT) sets a third pass/fail signal (R3) to a second logical value, if, when the stop signal arrives, the logical value of its counter reading is less than a fourth threshold value. The counter (CNT) sets the third pass/fail signal (R3) to a first logical value if, when the stop signal arrives, the logical value of its counter reading is greater than a third threshold value which is greater than or equal to the fourth threshold value fourth threshold. The counter (CNT) does not change the logical value of the third pass/fail signal (R3) if, when the stop signal arrives, the logical value of its counter reading is greater than the fourth threshold value and less than the third threshold value. A first monitoring subdevice (Af3f4) monitors the frequency of the first internal processor clock (CLI1) and generates a first pass/fail signal (R1) depending on the monitoring result. The third pass/fail signal (R3) can preferably assume a first logical value and a second logical value. A second monitoring subdevice (Af1f2) monitors the frequency of the processor clock (CLP) and generates a second pass/fail signal (R2) depending on the monitoring result of this monitoring and depending on the third pass/fail signal (R3). The second pass/fail signal (R2) has the first logical value when the third pass/fail signal (R3) has the first logical value. The second pass/fail signal (R2) has the first logical value when the third pass/fail signal (R3) has the second logical value and the monitoring result of the second monitoring sub-device (Af1f2) is based on monitoring the frequency of the processor clock ( CLP) takes the first logical value. The second pass/fail signal (R2) assumes the second logical value when the third pass/fail signal (R3) has the second logical value and the monitoring result of the second monitoring sub-device (Af1f2) is based on monitoring the frequency of the processor clock ( CLP) has the second logical value. Depending on the configuration value, the configuration device (CONF) passes on the logical value of the first pass/fail signal (R1) or the logical value of the second pass/fail signal (R2) as the logical value of the monitoring result of monitoring the processor clock (CLP ) further.
VARIANTE2VARIANT 2
In einer zweiten Variante schlägt die hier vorgestellte technische Lehre eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors vor. Ein Prozessortaktsystem mit einem prozessorinternen Prozessortakt, der von dem Prozessortakt (CLP) abhängt, versorgt den Prozessor. Der Prozessortakt (CLP) kann verschiedene, mögliche Prozessortaktfrequenzen des Prozessortakts (CLP) aufweisen. Diese verschiedenen, möglichen Prozessortaktfrequenzen des Prozessortakts (CLP) können fehlerhaft und nicht fehlerhaft sein. Ein Überwachungstakt (CLS) treibt die Überwachungsvorrichtung (SD) an. Der Überwachungstakt ist bevorzugt unabhängig vom Prozessortakt (CLP) und weist eine Überwachungstaktfrequenz auf. Der Betrag des Frequenzwerts der erwarteten Prozessortaktfrequenz des Prozessortakts (CLP) kann dabei kleiner oder größer als der halbe Betrag des Frequenzwerts der Überwachungstaktfrequenz des Überwachungstakts (CLS) sein. Die Überwachungsteilvorrichtung weist bevorzugt einen ersten, insbesondere asynchronen Vorteiler (VT1) auf, der die Prozessortaktfrequenz des Prozessortakts (CLP) durch einen vorgegebenen oder vorgebbaren ganzzahligen Teiler Faktor teilt und einen ersten internen Prozessortakt (CLI1) erzeugt. Die Überwachungsvorrichtung (SD) umfasst eine dritte Bewertungsvorrichtung (CNT). Die dritte Bewertungsvorrichtung (CNT) erfasst einen Betrag des Frequenzwerts der ersten internen Prozessortaktfrequenz des ersten internen Prozessortakts (CLI1). Die dritte Bewertungsvorrichtung (CNT) bewertet diesen Frequenzwert dahingehend, ob der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) unterhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt oder ob der Betrag der Prozessortaktfrequenz des Prozessortakts (CLP) oberhalb des halben Betrags der Überwachungstaktfrequenz des Überwachungstakts (CLS) liegt. Die dritte Bewertungsvorrichtung (CNT) erzeugt ein drittes pass/fail-Signal (R3). Die dritte Bewertungsvorrichtung (CNT) setzt das dritte pass/fail-Signal (R3) auf einen zweiten logischen Wert, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) kleiner als ein vierter Schwellwert ist. Die dritte Bewertungsvorrichtung (CNT) setzt das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) größer als ein dritter Schwellwert ist, der größer als der vierte Schwellwert ist oder gleich dem vierten Schwellwert ist. Die dritte Bewertungsvorrichtung (CNT) ändert den logischen Wert des dritten pass/fail-Signals (R3) nicht, wenn der Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) größer als der vierte Schwellwert und kleiner als der dritte Schwellwert ist. Eine erste Überwachungsteilvorrichtung (Af3f4) überwacht den Betrag des Frequenzwerts der Frequenz des ersten internen Prozessortakts (CLI1) und erzeugt in Abhängigkeit von dem Überwachungsergebnis ein erstes pass/fail-Signal (R1). Das erste pass/fail-Signal (R1) kann einen ersten logischen Wert und einen zweiten logischen Wert annehmen. Eine zweite Überwachungsteilvorrichtung (Af1f2) überwacht den Betrag der Frequenz des Prozessortakts (CLP) und erzeugt in Abhängigkeit von dem Überwachungsergebnis dieser Überwachung und in Abhängigkeit von dem dritten pass/fail-Signal (R3) ein zweites pass/fail-Signal (R2). Das zweite pass/fail-Signal (R2) nimmt den ersten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert annimmt. Das zweite pass/fail-Signal (R2) nimmt den ersten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung des Betrags der Frequenz des Prozessortakts (CLP) den ersten logischen Wert annimmt. Das zweite pass/fail-Signal (R2) nimmt den zweiten logischen Wert an, wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert annimmt und das Überwachungsergebnis der zweiten Überwachungsteilvorrichtung (Af1f2) aufgrund der Überwachung des Betrags der Frequenz des Prozessortakts (CLP) den zweiten logischen Wert annimmt. Ein Multiplexer (MUX) gibt in Abhängigkeit von einem Konfigurationswert den logischen Wert des ersten pass/fail-Signals (R1) weiter oder den logischen Wert des zweiten pass/fail-Signals (R2) als logischen Wert des Überwachungsergebnisses der Überwachung des Prozessortakts (CLP) durch die Überwachungsvorrichtung (SD) weiter.In a second variant, the technical teaching presented here proposes a monitoring device (SD) for monitoring a processor clock speed (CLP) of a processor. A processor clock system with an internal processor clock that depends on the processor clock (CLP) supplies the processor. The processor clock (CLP) can have different possible processor clock frequencies of the processor clock (CLP). These different possible processor clock frequencies of the processor clock frequency (CLP) can be faulty and non-faulty. A supervisory clock (CLS) drives the supervisory device (SD). The monitoring clock is preferably independent of the processor clock (CLP) and has a monitoring clock frequency. The amount of the frequency value of the expected processor clock frequency of the processor clock (CLP) can be smaller or larger than half the amount of the frequency value of the monitoring clock frequency of the monitoring clock (CLS). The monitoring sub-device preferably has a first, in particular asynchronous prescaler (VT1), which divides the processor clock frequency of the processor clock (CLP) by a predetermined or predeterminable integer divider factor and generates a first internal processor clock (CLI1). The monitoring device (SD) includes a third evaluation device (CNT). The third evaluation device (CNT) detects an amount of the frequency value of the first internal processor clock frequency of the first internal processor clock (CLI1). The third evaluation device (CNT) evaluates this frequency value as to whether the amount of the processor clock frequency of the processor clock (CLP) is below half the amount of the monitoring clock frequency of the monitoring clock (CLS) or whether the amount of the processor clock frequency of the processor clock (CLP) is above half the amount of the monitoring clock frequency of the monitoring cycle (CLS). The third evaluation device (CNT) generates a third pass/fail signal (R3). The third evaluation device (CNT) sets the third pass/fail signal (R3) to a second logical value if the magnitude of the frequency value of the frequency of the first internal processor clock (CLI1) is less than a fourth threshold value. The third evaluation device (CNT) sets the third pass/fail signal (R3) to a first logical value when the magnitude of the frequency value of the frequency of the first internal processor clock (CLI1) is greater than a third threshold value which is greater than the fourth threshold value is or is equal to the fourth threshold value. The third evaluation device (CNT) does not change the logical value of the third pass/fail signal (R3) when the magnitude of the frequency value of the frequency of the first internal processor clock (CLI1) is greater than the fourth threshold and less than the third threshold. A first monitoring subdevice (Af3f4) monitors the magnitude of the frequency value of the frequency of the first internal processor clock (CLI1) and generates a first pass/fail signal (R1) depending on the monitoring result. The first pass/fail signal (R1) can assume a first logical value and a second logical value. A second monitoring sub-device (Af1f2) monitors the magnitude of the frequency of the processor clock (CLP) and generates a second pass/fail signal (R3) depending on the monitoring result of this monitoring and depending on the third pass/fail signal (R3). fail signal (R2). The second pass/fail signal (R2) assumes the first logical value when the third pass/fail signal (R3) assumes the first logical value. The second pass/fail signal (R2) assumes the first logical value when the third pass/fail signal (R3) assumes the second logical value and the monitoring result of the second monitoring sub-device (Af1f2) based on the monitoring of the magnitude of the frequency of the Processor clock (CLP) assumes the first logical value. The second pass/fail signal (R2) assumes the second logical value when the third pass/fail signal (R3) assumes the second logical value and the monitoring result of the second monitoring sub-device (Af1f2) based on the monitoring of the magnitude of the frequency of the Processor clock (CLP) assumes the second logical value. Depending on a configuration value, a multiplexer (MUX) passes on the logical value of the first pass/fail signal (R1) or the logical value of the second pass/fail signal (R2) as the logical value of the monitoring result of monitoring the processor clock (CLP ) through the monitoring device (SD).
VARIANTE 3VARIANT 3
Diese Schrift beschreibt darüber hinaus eine Überwachungsvorrichtung (SD) zur Überwachung eines Prozessortakts (CLP) eines Prozessors. Die Überwachungsvorrichtung (SD) umfasst einen ersten Vorteiler (VT1), eine erste Überwachungsteilvorrichtung (Af3f4), eine zweite Überwachungsteilvorrichtung (Af1f2), eine dritte Bewertungsvorrichtung (CNT), einen ersten internen Prozessortakt (CLI1), einen zweiten internen Prozessortakt (CLI2), einen ersten Synchronteiler (ST1), einen zweiten Synchronteiler (ST2), ein erstes Ausgangssignal (V1) des ersten Synchronteilers (ST1), ein zweites Ausgangssignal (V2) des zweiten Synchronteilers (ST2), einen Überwachungsoszillator (OSCS), einen Überwachungstakt (CLS) mit einer Überwachungstaktfrequenz, ein erstes pass/fail-Signal (R1), ein zweites pass/fail-Signal (R2), ein drittes pass/fail-Signal (R3) und einen Multiplexer (MUX). Dieser Text bezeichnet das erste Ausgangssignal (V1) des ersten Synchronteilers (ST1) auch als ersten vorgeteilten Prozessortakt. Dieser Text bezeichnet das zweite Ausgangssignal (V2) des zweiten Synchronteilers (ST2) auch als zweiten vorgeteilten Prozessortakt. Der zweite interne Prozessortakt (CLI2), kann gleich dem Prozessortakt (CLP) sein und hängt typischerweise von dem ersten Prozessortakt (CLP) ab. Der Überwachungsoszillator (OSCS) erzeugt den Überwachungstakt (CLS). Der erste Vorteiler (VT1) teilt den Prozessortakt (CLP) zu dem ersten internen Prozessortakt (CLI1). Der erste Synchronteiler (ST1) tastet den ersten internen Prozessortakt (CLI1) mit dem Überwachungstakt (CLS) ab und teilt den so abgetasteten, ersten, internen Prozessortakt (CLI1) zum ersten Ausgangssignal (V1) des ersten Synchronteilers (ST1). Der zweite Synchronteiler (ST2) tastet den zweiten, internen, Prozessortakt (CLI2) mit dem Überwachungstakt (CLS) ab und teilt den so abgetasteten, zweiten, internen Prozessortakt (CLI2) mit dem Überwachungstakt (CLS) zum zweiten Ausgangssignal (V2) des zweiten Synchronteilers (ST2). Die erste Überwachungsteilvorrichtung (Af3f4) erzeugt in Abhängigkeit vom ersten vorgeteilten Prozessortakt (v1) ein erstes pass/fail-Signal (R1). Die zweite Überwachungsteilvorrichtung (Af1f2) erzeugt in Abhängigkeit vom zweiten vorgeteilten Prozessortakt (V2) ein zweites pass/fail-Signal (R2). Die dritte Bewertungsvorrichtung (CNT) tastet den ersten internen Prozessortakt (CLI1) mit dem Überwachungstakt (CLS) ab. Die dritte Bewertungsvorrichtung (CNT) erzeugt in Abhängigkeit von dem abgetasteten ersten internen Prozessortakt (CLI1) ein drittes pass/fail-Signal (R3). Die dritte Bewertungsvorrichtung (CNT) setzt das dritte pass/fail-Signal (R3) auf einen ersten logischen Wert, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als ein dritter Schwellwert ist, und auf einen zweiten logischen Wert, der vom ersten logischen Wert verschieden ist, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als der vierte Schwellwert ist. Die erste Überwachungsteilvorrichtung (Af3f4) setzt das erste pass/fail-Signal (R1) auf den ersten logischen Wert, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als ein fünfter Schwellwert ist, und auf den zweiten logischen Wert setzt, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) größer als der fünfte Schwellwert und kleiner als ein sechster Schwellwert ist. Die zweite Überwachungsteilvorrichtung (Af1f1) setzt das zweite pass/fail-Signal (R2) auf den ersten logischen Wert, wenn das dritte pass/fail-Signal (R3) den ersten logischen Wert hat, und auf den ersten logischen Wert, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) größer als ein vierter Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat. Die zweite Überwachungsteilvorrichtung (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den ersten logischen Wert, wenn die Prozessortaktfrequenz des Prozessortakts (CLP) größer als der siebte Schwellwert ist und wenn die Prozessortaktfrequenz des Prozessortakts (CLP) kleiner als ein achter Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat. Die zweite Überwachungsteilvorrichtung (Af1f2) setzt das zweite pass/fail-Signal (R2) auf den zweiten logischen Wert, wenn der Betragswert der Prozessortaktfrequenz des Prozessortakts (CLP) größer als der siebte Schwellwert und kleiner als ein achter Schwellwert ist und wenn das dritte pass/fail-Signal (R3) den zweiten logischen Wert hat. Der Multiplexer (MUX) gibt in Abhängigkeit von einem Konfigurationssignal entweder das erste pass/fail-Signal (R1) oder das zweite pass/fail-Signal (R2) als Ergebnissignal (ES) aus.This document also describes a monitoring device (SD) for monitoring a processor clock speed (CLP) of a processor. The monitoring device (SD) comprises a first prescaler (VT1), a first monitoring sub-device (Af3f4), a second monitoring sub-device (Af1f2), a third evaluation device (CNT), a first internal processor clock (CLI1), a second internal processor clock (CLI2), a first synchronous divider (ST1), a second synchronous divider (ST2), a first output signal (V1) of the first synchronous divider (ST1), a second output signal (V2) of the second synchronous divider (ST2), a monitoring oscillator (OSCS), a monitoring clock (CLS ) with a monitoring clock frequency, a first pass/fail signal (R1), a second pass/fail signal (R2), a third pass/fail signal (R3) and a multiplexer (MUX). This text also refers to the first output signal (V1) of the first synchronous divider (ST1) as the first pre-divided processor clock. This text also refers to the second output signal (V2) of the second synchronous divider (ST2) as the second pre-divided processor clock. The second internal processor clock (CLI2) may be equal to the processor clock (CLP) and typically depends on the first processor clock (CLP). The monitoring oscillator (OSCS) generates the monitoring clock (CLS). The first prescaler (VT1) divides the processor clock (CLP) to the first internal processor clock (CLI1). The first synchronous divider (ST1) samples the first internal processor clock (CLI1) with the monitoring clock (CLS) and divides the thus sampled first internal processor clock (CLI1) to the first output signal (V1) of the first synchronous divider (ST1). The second synchronous divider (ST2) samples the second, internal, processor clock (CLI2) with the monitoring clock (CLS) and divides the thus sampled, second, internal processor clock (CLI2) with the monitoring clock (CLS) to the second output signal (V2) of the second Synchronous divider (ST2). The first monitoring subdevice (Af3f4) generates a first pass/fail signal (R1) depending on the first pre-divided processor clock (v1). The second monitoring subdevice (Af1f2) generates a second pass/fail signal (R2) depending on the second pre-divided processor clock (V2). The third evaluation device (CNT) samples the first internal processor clock (CLI1) with the monitoring clock (CLS). The third evaluation device (CNT) generates a third pass/fail signal (R3) depending on the sampled first internal processor clock (CLI1). The third evaluation device (CNT) sets the third pass/fail signal (R3) to a first logical value when the processor clock frequency of the processor clock (CLP) is greater than a third threshold value and to a second logical value different from the first logical value is different if the processor clock frequency of the processor clock (CLP) is less than the fourth threshold value. The first monitoring subdevice (Af3f4) sets the first pass/fail signal (R1) to the first logical value if the absolute value of the processor clock frequency of the processor clock (CLP) is less than a fifth threshold value, and sets it to the second logical value if the Absolute value of the processor clock frequency of the processor clock (CLP) is greater than the fifth threshold value and less than a sixth threshold value. The second monitoring subdevice (Af1f1) sets the second pass/fail signal (R2) to the first logical value when the third pass/fail signal (R3) has the first logical value, and to the first logical value when the amount value the processor clock frequency of the processor clock (CLP) is greater than a fourth threshold value and when the third pass/fail signal (R3) has the second logical value. The second monitoring subdevice (Af1f2) sets the second pass/fail signal (R2) to the first logical value if the processor clock frequency of the processor clock (CLP) is greater than the seventh threshold value and if the processor clock frequency of the processor clock (CLP) is less than an eighth Threshold value and when the third pass/fail signal (R3) has the second logical value. The second monitoring subdevice (Af1f2) sets the second pass/fail signal (R2) to the second logical value if the absolute value of the processor clock frequency of the processor clock (CLP) is greater than the seventh threshold value and less than an eighth threshold value and if the third pass /fail signal (R3) has the second logical value. Depending on a configuration signal, the multiplexer (MUX) either outputs the first pass/fail signal (R1) or the second pass/fail signal (R2) as the result signal (ES).
VorteilAdvantage
Die hier vorgestellte technische Lösung einer Überwachungsvorrichtung (SD) für einen Prozessortakt (CLP) ermöglicht die sicherheitskonforme Überwachung des Prozessortakts (CLP) auch in solchen Frequenzbereichen der Prozessortaktfrequenz, die aufgrund von Aliasing-Effekten mit Überwachungsvorrichtungen aus dem Stand der Technik zu Falschbewertungen führen würden.The technical solution presented here of a monitoring device (SD) for a processor clock (CLP) enables safety-compliant monitoring of the processor clock (CLP) even in frequency ranges of the processor clock frequency that would lead to incorrect evaluations due to aliasing effects with monitoring devices from the prior art.
BezugszeichenlisteReference symbol list
- Af1f2Af1f2
- Auswertung für Frequenzkonfiguration f1 und f2 (Aflf2);Evaluation for frequency configuration f1 and f2 (Aflf2);
- Af3f4Af3f4
- Auswertung für Frequenzkonfiguration f3 und f4 (Af3f4);Evaluation for frequency configuration f3 and f4 (Af3f4);
- CLI1CLI1
- erster interner Prozessortakt;first internal processor clock;
- CLI2CLI2
- zweiter interner Prozessortakt;second internal processor clock;
- CLPCLP
- Prozessortakt;processor clock;
- CLSCLS
- Überwachungstakt;monitoring cycle;
- CLSDCLSD
-
Überwachungstaktdomain. Der Überwachungstakt (CLS) taktet mit einer Überwachungstaktfrequenz alle in der Überwachungstaktdomain (CLSD) liegenden digitalen und getakteten Komponenten der Überwachungsvorrichtung (
1 : ST1, Af3f4, CNT, ST2, Af1f2, OSCS, M UX);Monitor clock domain. The monitoring clock (CLS) clocks all digital and clocked components of the monitoring device in the monitoring clock domain (CLSD) at a monitoring clock frequency (1 : ST1, Af3f4, CNT, ST2, Af1f2, OSCS, MUX); - CNTCNT
- dritte Bewertungsvorrichtung. Die dritte Bewertungsvorrichtung (CNT) ist typischerweise ein Zähler;third evaluation device. The third evaluation device (CNT) is typically a counter;
- CONFCONF
- Konfigurationsvorrichtung. Die Konfigurationsvorrichtung (CONF) steuert mittels eines Konfigurationssignals den Multiplexer (MUX);Configuration device. The configuration device (CONF) controls the multiplexer (MUX) using a configuration signal;
- ESIT
- Ergebnissignal;result signal;
- MUXMUX
- Multiplexer;Multiplexer;
- OSCSOSCS
- Überwachungsoszillator;monitoring oscillator;
- R1R1
- erstes pass/fail-Signal;first pass/fail signal;
- R2R2
- zweites pass/fail-Signal;second pass/fail signal;
- R3R3
- Überprüfungsergebnis (R3) der dritten Bewertungsvorrichtung (CNT), auch als drittes pass/fail-Signal (R3) bezeichnet;Check result (R3) of the third evaluation device (CNT), also referred to as third pass/fail signal (R3);
- S1S1
- erster, oberer Signalpfad;first, upper signal path;
- S2S2
- zweiter, unterer Signalpfad;second, lower signal path;
- SDSD
- Überwachungsvorrichtung;monitoring device;
- ST1ST1
- erster Synchronteiler;first synchronous divider;
- ST2ST2
- zweiter Synchronteiler;second synchronous divider;
- V1V1
- erstes Ausgangssignal des ersten Synchronteilers (ST1). Der Text dieser Schrift bezeichnet das erste Ausgangssignal (V1) des ersten Synchronteilers (ST1) auch als ersten vorgeteilten Prozessortakt (V1);first output signal of the first synchronous divider (ST1). The text of this document also refers to the first output signal (V1) of the first synchronous divider (ST1) as the first pre-divided processor clock (V1);
- V2V2
- zweites Ausgangssignal des zweiten Synchronteilers (ST2). Der Text dieser Schrift bezeichnet das zweite Ausgangssignal (V2) des zweiten Synchronteilers (ST2) auch als zweiten vorgeteilten Prozessortakt (V2);second output signal of the second synchronous divider (ST2). The text of this document also refers to the second output signal (V2) of the second synchronous divider (ST2) as the second pre-divided processor clock (V2);
- VT1VT1
- erster Vorteiler;first advantager;
- VT2VT2
- zweiter Vorteiler;second advantager;
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102021106588.7A DE102021106588B4 (en) | 2021-03-18 | 2021-03-18 | Monitoring device for a processor clock with suppression of false evaluations due to aliasing effects |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102021106588.7A DE102021106588B4 (en) | 2021-03-18 | 2021-03-18 | Monitoring device for a processor clock with suppression of false evaluations due to aliasing effects |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102021106588A1 DE102021106588A1 (en) | 2022-10-20 |
DE102021106588B4 true DE102021106588B4 (en) | 2023-11-30 |
Family
ID=83447073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102021106588.7A Active DE102021106588B4 (en) | 2021-03-18 | 2021-03-18 | Monitoring device for a processor clock with suppression of false evaluations due to aliasing effects |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102021106588B4 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100308868A1 (en) | 2007-09-03 | 2010-12-09 | Nxp B.V. | Clock supervision unit |
US20140232434A1 (en) | 2013-02-18 | 2014-08-21 | Renesas Electronics Corporation | Integrated circuit device |
US8937496B1 (en) | 2014-08-20 | 2015-01-20 | Xilinx, Inc. | Clock monitor |
US20160359476A1 (en) | 2015-06-04 | 2016-12-08 | Apple Inc. | Method for reduced power clock frequency monitoring |
-
2021
- 2021-03-18 DE DE102021106588.7A patent/DE102021106588B4/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100308868A1 (en) | 2007-09-03 | 2010-12-09 | Nxp B.V. | Clock supervision unit |
US20140232434A1 (en) | 2013-02-18 | 2014-08-21 | Renesas Electronics Corporation | Integrated circuit device |
US8937496B1 (en) | 2014-08-20 | 2015-01-20 | Xilinx, Inc. | Clock monitor |
US20160359476A1 (en) | 2015-06-04 | 2016-12-08 | Apple Inc. | Method for reduced power clock frequency monitoring |
Also Published As
Publication number | Publication date |
---|---|
DE102021106588A1 (en) | 2022-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102009002682B4 (en) | Device and method for residual evaluation of a residual for detecting system errors in the system behavior of a system of an aircraft | |
EP3265754B1 (en) | Measuring bridge arrangement with improved error detection | |
DE3702408C2 (en) | ||
EP2616827B1 (en) | Apparatus for monitoring operating parameters of integrated circuits and integrated circuit with operating parameter monitoring | |
DE102015121576A1 (en) | CRYSTAL OSCILLATOR | |
DE69637490T2 (en) | TESTABLE SWITCHING AND TESTING PROCEDURES | |
DE102021106588B4 (en) | Monitoring device for a processor clock with suppression of false evaluations due to aliasing effects | |
DE10127054B4 (en) | Method for monitoring a voltage supply of a control device in a motor vehicle | |
DE112021002293T5 (en) | SYSTEM AND METHOD FOR MONITORING AN ANALOG FRONT END CIRCUIT (AFE CIRCUIT) OF AN INDUCTIVE POSITION SENSOR | |
EP3745596A1 (en) | Digital input switching for receiving digital input signals of at least one signal provider | |
EP1025501B1 (en) | Method and device for checking an error control procedure of a circuit | |
EP3948311B1 (en) | Circuit arrangement and method for monitoring a signal formed by alternating voltage | |
DE4232720C1 (en) | Function self-monitoring and measurement signal processor for vibration-fill-state limit switches - has parallel-working microprocessors each associated with pair of safety relays, which are switched-over for each self-test while maintaining connection state with external relay | |
DE102007007339A1 (en) | Electronic printed circuit board's production error e.g. process error, detecting method, involves subjecting pin of circuit with direct current voltage source and/or charging unit in relation to remaining pins | |
EP3404430B1 (en) | Method for monitoring an operation of a binary interface and related binary interface | |
EP3701276B1 (en) | Integrated circuit and asic | |
DE102012022397B4 (en) | Method and device for evaluating signals coming from an OSSD output switching element | |
EP2090945B1 (en) | Input components and method for recognising errors | |
DE102006046031B3 (en) | Method and device for testing a sensor, in particular a unidirectional or bidirectional acceleration sensor or yaw rate sensor | |
DE102017208171B3 (en) | Method for monitoring operation of a binary interface and corresponding binary interface | |
DE102021001093B4 (en) | Embedded test instrument for high-speed interfaces | |
DE102004042079B3 (en) | Method for measuring a transit time of a digital circuit and corresponding device | |
DE102006040821B4 (en) | Method and device for checking output signals of an integrated circuit | |
EP1491985B1 (en) | Method for time generation in a data processing unit | |
DE10239460A1 (en) | Continuous insulated electrical wire manufacturing test unit has conducting rollers with high voltage connection and bus controlled test electronics |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division |