JP3581874B2 - 周波数範囲検出器 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、一般的には位相同期ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）に関し、より特定的には位相同期ループの周波数範囲検出器に関する。
【０００２】
本願は、“位相同期ループにおけるデジタル制御負荷で動作する電圧制御発振器”と題する同時係属中の米国出願 第０７／ 、代理人整理番号ＣＸ０９２００８に関連し、該米国出願は、１９９２年９月にアハマッド・アトリス他によって出願され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃｏｒｐ．（コーデックス・コーポレイション）に譲渡されている。
【０００３】
さらに、本願は、“高周波数電圧制御発振器”と題する同時係属中の米国出願第０７／ 、代理人整理番号ＣＸ０９２００９に関連し、該米国出願は、１９９２年９月にアハマッド・アトリス他によって出願され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃｏｒｐ．に譲渡されている。
【０００４】
【従来の技術】
従来の位相同期ループ（ＰＬＬ）は、一般的に、入力信号と電圧制御発振器（ＶＣＯ）の出力信号との間の位相差を監視するための位相検出器を含んでいる。この位相検出器は、ＶＣＯの入力のループノードにおいてループフィルタを充電および放電するチャージポンプのために、アップ制御信号とダウン制御信号を生成する。ループフィルタに現れたループ電圧は、ＶＣＯの出力周波数を決定する。よく解っていることであるが、チャージポンプを駆動するアップおよびダウン制御信号は、ＶＣＯの入力における適切なループフィルタ電圧を、位相検出器へ供給される（２つの）信号間の予め決められた位相関係を維持するように設定する。
【０００５】
ＰＬＬは、データ通信、コンピュータ用途におけるローカル・エリア・ネットワーク、マイクロプロセッサ、およびデータ転送を制御するためのデータ蓄積の用途に広く使用されている。ＰＬＬは、しばしば低コストおよび低電力動作を提供するために、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術で実現され、それによってシステム設計者はトラッキング範囲や周波数補助のアクイジション（ｆｒｅｑｕｅｎｃｙ−ａｉｄｅｄ ａｃｑｕｉｓｉｔｉｏｎ：周波数差を使用した引き込みを意味する）を拡張することができる。ＰＬＬの動作周波数は、より高い通信データレートの要求に応じるために増加し続けているので、システム設計者は、（その高周波数の）ＰＬＬの動作に影響を及ぼす温度や製造プロセスの変動の問題を処理しなければならない。ＶＣＯは、温度とプロセスに最も敏感な構成要素であり、高周波数ＰＬＬの動作に影響を及ぼす。
【０００６】
【発明が解決しようとする課題】
ところが、ＣＭＯＳ技術で実現したＶＣＯ（例えば、奇数個のインバータをループ状に接続したリング・オシレータなど）は、一般的に温度とプロセスに対して、ゲートの遅延量が変化すると、制御電圧に対する発振周波数変化量（周波数利得）も大きく変動し、ＰＬＬの同期特性に大きな影響を与える欠点があった。以下にその一例を示す。
【０００７】
従来のＣＭＯＳ−ＶＣＯの一般的な最大動作周波数は、最悪の場合のプロセスにおいて１００ＭＨｚである。動作環境およびウエハの特性に基づいた最悪の場合のプロセスや高温の条件下でさえ、ＶＣＯは、最大のループノード電圧（ＶＤＤ）で、少なくとも２００ＭＨｚで動作することが望ましい。しかし、最良の場合の温度およびプロセスの条件下では、同じＶＣＯの設計は、同じループノード電圧ＶＤＤで、極めて高い周波数、たとえば８６０ＭＨｚで動作できるかもしれない。実際のところ、ＶＣＯ動作の全周波数利得カーブ（ＭＨｚ／ｖｏｌｔ）は、温度およびプロセスの条件によって影響を受ける。例えば、最悪の場合のプロセスにおけるＶＣＯの周波数利得は、２００ＭＨｚで１７ＭＨｚ／ｖｏｌｔであり、一方、最良の場合のプロセスの条件においては、ＶＣＯの周波数利得は３６５ＭＨｚ／ｖｏｌｔである。従って、ＶＣＯの出力周波数の不確実性は、ループノード電圧が与えられれば温度とプロセスのパラメータの関数として、ＰＬＬの精度、安定性、ジッタ、および同調範囲に影響を与える。
【０００８】
１つの解決方法は、ＶＣＯの出力周波数を監視し、そして望ましい動作周波数になるように調整することを含む。周波数検出回路は、ＶＣＯの周波数と比較するために既知のタイムベースを必要とするであろう。ＶＣＯの周波数と既知のタイムベースとの比較に基づけば、ＶＣＯの動作速度は、必要に応じて調整できるであろう。
【０００９】
従って、ＶＣＯが適切な周波数で動作していることを検出するために、周波数検出回路が必要である。
【００１０】
本発明の目的は、前述の従来例の装置における問題点に鑑み、ＰＬＬにおいて、温度およびプロセスの変動によってＰＬＬ内の各回路の特性が大きく変動する場合においても、高精度、高安定、低ジッタ、広い同調範囲、および高速動作を確保することにある。
【００１１】
【課題を解決するための手段および作用】
簡潔に述べれば、本発明は、周波数範囲検出器に関するものであって、第１の入力信号が第２の入力信号の予め決められた周波数範囲内にあることを検出するための回路を具備する。第１の回路は、第１および第２のクロック信号を前記第２の入力信号から生成し、この場合前記第１および第２のクロック信号は逆位相を有する。第２の回路は、前記第２のクロック信号を受信し、該第２のクロック信号が第１の論理状態へ切り換ったことを検出して、出力において出力信号を供給するように結合されている。シフトレジスタは、前記第１のクロック信号を受信するデータ入力と、前記第１の入力信号を受信する第１のクロック入力と、前記第２の回路の前記出力信号を受信するリセット入力と、本回路の第１の出力信号を提供するための出力と、を有する。
【００１２】
他の態様では、本発明は、第１の入力信号が第２の入力信号の予め決められた周波数範囲内にあることを検出する方法であり、前記第２の入力から、逆位相になるように第１および第２のクロック信号を生成する段階と、前記第２のクロック信号が第１の論理状態へ切り換ったことを検出しかつダウンパルス信号を提供する段階と、前記第１のクロック信号をシフトレジスタに沿って前記第１の入力信号からのクロックの受信に応じてシフトする段階と、前記ダウンパルスを受信してシフトレジスタをリセットする段階と、前記第１の入力信号が前記第２の入力信号の周波数の予め決められた分数値（ｐｒｅｄｅｔｅｒｍｉｎｅｄ ｆｒａｃｔｉｏｎ）よりも低い時に、シフトレジスタから第１の論理状態を有する第１の出力信号を提供する段階と、を具備する。前記第１の出力信号は、前記第１の入力信号が前記第２の入力信号の周波数の予め決められた分数値よりも高い時には、第２の論理状態を有する。
【００１３】
【実施例】
以下、図面を参照して本発明の実施例につき説明する。デジタル位相同期ループ（ＰＬＬ）は、図１に示されており、従来のＣＭＯＳ集積回路プロセスを用いた集積回路として製造するのに適している。例えば２ＭＨｚで動作するデジタル入力信号ＶＲＥＦは、位相検出器１４の第１の入力に供給され、アップ制御信号とダウン制御信号をチャージポンプ１６に対して生成する。チャージポンプ１６の出力は、ループノード１８を駆動し、ループノード１８とグランドの電位との間に結合されたキャパシタ（ここには示されていない）を含むループフィルタ２０を充電および放電する。ループノード１８のループ電圧は、ＶＣＯ２２を制御して出力２４に発振器信号ＯＳＣＯＵＴを発生させる。ＯＳＣＯＵＴ信号は、逆位相クロック発生器２８によって逆位相クロック信号ＰＸおよびＰＹに分けられ、さらにプログラマブルＮ分周回路３０によって周波数分周されＯＳＣＯＵＴ／Ｎ信号を提供し、位相検出器１４の第２入力に供給される。プログラマブルＮ分周回路３０は、外部の制御信号Ｎを受信し、分周数（ｄｉｖｉｓｏｒ）Ｎ、例えばＮ＝１００を選択する。
【００１４】
アップ制御信号は、ループ電圧を増加させ、それによってＶＣＯ２２の出力周波数が高くなり、一方、ダウン制御信号は、ループ電圧を減少させ、それによってＶＣＯ２２の出力周波数が低くなる。アップおよびダウン制御信号のパルス幅によって、ループフィルタ２０へ送り込まれる電荷量が決まる。入力信号ＶＲＥＦとＯＳＣＯＵＴ／Ｎ信号との間の位相差が大きくなると、アップ或いはダウン制御信号のパルス幅も大きくなり、またチャージポンプ１６からの充電電流が流れる時間も長くなり、ループノード１８は、位相差を最小にするようにＶＣＯの周波数を変える電圧へ駆動される。従って、相互に排他的な（同時にアクティブになることがない）アップおよびダウン制御信号は、ＶＣＯ２２を、位相検出器１４の第１および第２の入力に供給される２つの信号間の予め決められた位相関係を維持するように駆動する。
【００１５】
回路３２は、ループノード１８へ結合された出力を含み、入力信号ＶＲＥＦに応答して動作し、システムの動作開始時或いはシステムリセット時に、ループノード１８を正の電源電位ＶＤＤ（５．０ボルト）に初期化する。さらにまた、Ｎ分周回路３０は、ＯＳＣＯＵＴ／２信号、すなわちＯＳＣＯＵＴＳ信号の２分の１の割合で動作する信号を、周波数範囲検出器３４へ提供し、そこでＯＳＣＯＵＴ信号が予め決められた周波数範囲内にあるか否かを検出する。周波数範囲検出器３４は、制御信号を負荷制御回路３６へ送り、そこでデジタル制御される負荷３８のための負荷制御信号ＤＬ０−ＤＬ５を発生する。周波数範囲検出器３４および負荷制御回路３６は、ＶＣＯ２２の出力周波数を監視することによってキャパシティブな負荷を調整し、従ってＶＣＯ２２の動作速度を調整することによって、特定のループノード電圧で与えられる予め決められた出力周波数が得られる。従って、ＶＣＯ２２は、デジタル制御される負荷を用いてＶＣＯ２２の出力周波数を調整する方法によって、温度やプロセスに依存しないで動作する。
【００１６】
図２へ移ると、ＶＤＤに初期化の回路（ＩＮＩＴＩＡＬＩＺＥ−ＴＯ−ＶＤＤ）３２がより詳細に示されており、出力がループノード１８へ結合されて、システムの動作開始時或いはシステムリセット時にループノード１８を最大の正の電源電位ＶＤＤに設定することによって、ＶＣＯ２２は最大動作周波数へ初期化される。ＶＣＯの周波数の広がりは、最悪の場合のプロセスと最良の場合のプロセスとの間で最大となり、ＶＤＤなるループノード電圧では、２００ＭＨｚから８６０ＭＨｚの間で変化する。この広い周波数の広がりは、温度やプロセスに依存しない（でＰＬＬが動作できる）２００ＭＨｚの範囲に、ＶＣＯ周波数を低下させるのに必要な負荷の数を決定するのに重要である。デジタル負荷制御はＶＣＯ２２をより低い動作周波数へ調整するのみに必要とされるので、初期化のプロセスによって、全体の設計は簡単になる。
【００１７】
システムリセット時では、能動論理（ａｃｔｉｖｅ ｌｏｇｉｃ）“１”のリセット信号が、トランジスタ４０をオンし、ノード４２をグランド電位で動作する電源導体４４からの論理“０”へ引く（ノード４２を電源導体４４と同電位にするという意味）。トランジスタ４６，４８，５０，５２，５４，および５６は、ヒステリシスを持つインバータ（シュミット・トリガ）として動作し、それによって、シュミット・トリガ４６−５６の低い方の閾値（１．６ボルト）よりも低いノード４２のローレベル信号によって、トランジスタ４６および４８がオンし、インバータ６０の入力におけるノード５８を論理“１”にし、またインバータ６０の出力を論理“０”にする。トランジスタ５０および５２は、この時非導通である。
【００１８】
能動論理“１”のリセット信号は、インバータ６１で反転され、ＡＮＤゲート６２の出力を論理“０”へ駆動してトランジスタ６４をオンにする。しかし、インバータ６０の出力における論理“０”は、論理“１”のリセット信号と組み合わされて、ＮＯＲゲート６６の出力に論理“０”を提供し、トランジスタ６８をオフにしてリセットが能動のときノード４２をＶＤＤから絶縁する。また、論理“１”のリセット信号は、トランジスタ７０，７２，７４，７６，および７８、とインバータ８０，８２，８４，８６，８８，および９０を含む遅延回路をも初期化する。トランジスタ９２，９４，９６，９８、および１００のゲートにおける論理“１”によって、インバータ８０，８４，および８８の入力は、電源導体４４からの論理“０”が提供され、インバータ８２および８６の入力には、ＶＤＤのような正の電位で動作する電源導体１０２からの論理“１”が提供される。ＶＤＤ ＤＥＴＥＣＴ信号は、能動のリセット信号の間インバータ８８の入力が論理“０”に設定されているとすれば、インバータ６０の出力から偶数の反転に続いて論理“０”となる。論理“０”のＶＤＤ ＤＥＴＥＣＴ信号は、図１に示すように、ＡＮＤゲート１０３の手段によって周波数検出器３４からの反転されたＨＩＧＨ ＦＲＥＱ２信号と“ＡＮＤ動作（論理積）”され、チャージポンプ１６はディスエイブル化（外部からの制御を受け付けなくすることを意味する）される。ディスエイブル機能を有するチャージポンプ回路は、ＰＬＬの技術では良く知られており、例えば、ＡＮＤゲート１０３の出力信号を、チャージポンプ１６の充電および放電用のトランジスタを駆動するためのアップ制御信号とダウン制御信号とで別々に“ＡＮＤをとる”ことにより構成できる。
【００１９】
２．０ＭＨｚの入力信号ＶＲＥＦは、Ｎ分周回路１０４によって１２５ｋＨｚに分周され、その後逆位相クロック発生器１０８で逆位相クロック信号Ｘ ＣＬＫおよびＹ ＣＬＫが提供される。Ｎ＝１６のＮ分周回路は、技術上良く知られている。逆位相クロック発生器２８および１０８の実施例は、図３に示されており、ＶＣＯ２２からのＯＳＣＯＵＴ信号は、インバータ１２６，１２８，１３０，および１３２を通してＡＮＤゲート１３４の第１の入力へ供給される。インバータ１２６の出力は、インバータ１３６および１３８を通してＡＮＤゲート１４０の第１の入力へ結合される。ＡＮＤゲート１３４の出力によって、ＰＸクロック信号が提供され、同時にそれはインバータ１４２を通してＡＮＤゲート１４０の第２の入力へ供給される。同様に、ＡＮＤゲート１４０の出力によって、ＰＹクロック信号が提供され、同時にそれはインバータ１４４を通してＡＮＤゲート１３４の第２の入力へ供給される。ノード１４６におけるインバータ１３０の出力は、インバータ１４７を通してインバータ１３８の入力へ結合され、一方ノード１４８におけるインバータ１３６の出力は、インバータ１４９を通してインバータ１３２の入力へ結合される。
【００２０】
ＯＳＣＯＵＴ信号が論理“０”へ切り換ったとき、インバータ１２６の出力は論理“１”となる。インバータ１３６は、ノード１４６が論理“１”に切り換る前にノード１４８の論理“０”への切り換りを試みる、なぜならばノード１４８は、ＯＳＣＯＵＴ信号からはインバータ２つ分のみの遅延であり、一方ノード１４６はインバータ３つ分の遅延であるためである。しかし、ノード１４８の論理“０”への遷移は、インバータ１４７によって遅くなる、これはノード１４６が、ＯＳＣＯＵＴ信号が論理“０”へ変化してからインバータ２つ分の遅延後も論理“０”だからである。インバータ１４７は、インバータ１３０の出力が状態を変化させるまで、ノード１４８を論理“１”にホールドするよう作用する。ＯＳＣＯＵＴ信号が論理“１”に切り換るときも同様のシナリオに従う。従って、インバータ１３２および１３８の遷移は１８０°位相がずれた状態で重なり、またマークレベルが約５０％の所で交差し、それによって、ＯＳＣＯＵＴ信号とノード１４６および１４８との間の不平衡なインバータの数によって負わされた遅延差を解消する。
【００２１】
インバータ１３２の出力が論理“０”のとき、ＡＮＤゲート１３４の出力におけるＰＸクロック信号は、論理“０”になる。ＡＮＤゲート１４０は、インバータ１４２および１３８の出力からそれぞれ論理“１”を受信し、論理“１”のＰＹクロック信号を提供する。インバータ１３８の出力が論理“０”になったときは、ＰＹクロック信号は論理“０”となる。ＡＮＤゲート１３４は、インバータ１３２および１４４の出力からそれぞれ論理“１”を受信し、論理“１”のＰＸクロック信号を提供する。よって、ＰＸおよびＰＹクロック信号は、実質的にマークレベルが５０％の所で逆位相で切り換り、ＯＳＣＯＵＴ信号の周波数で動作する。クロック発生器１０８で供給されるＸ ＣＬＫおよびＹ ＣＬＫクロック信号も、同様に実質的にマークレベルが５０％の所で逆位相で切り換り、ＶＲＥＦ信号が１６分周された周波数で動作する。
【００２２】
図２において、システムリセットに続いて、リセット信号は論理“０”になり、トランジスタ４０がオフとなってノード４２は切り離される。トランジスタ９２−１００は、もはや導通しない。インバータ１１０はＡＮＤゲート１１２および１１４のそれぞれの第１の入力に論理“１”を供給し、一方、同じＡＮＤゲートの第２の入力は、それぞれＸ ＣＬＫおよびＹ ＣＬＫクロック信号を受信する。Ｘ ＣＬＫ信号が論理“１”となっている時間の間、トランジスタ７０，７４，および７８は導通となり、前段のインバータからの論理状態を通過させる。Ｙ ＣＬＫ信号が論理“１”となっている時間の間、トランジスタ７２および７６は導通となり、前段のインバータからの論理状態を通過させる。従って、システムリセットに続くインバータ６０の出力における論理“０”の状態は、Ｘ ＣＬＫおよびＹ ＣＬＫクロック信号の３つのクロックの周期の後、トランジスタ７０−７８およびインバータ８０−９０を通過する。ＶＤＤ ＤＥＴＥＣＴ信号は論理“０”のままである。
【００２３】
ＨＩＧＨ ＦＲＥＱ１が、インバータ１１６の入力において、論理“１”であると仮定する。リセット信号が非能動になった後、論理“０”のＶＤＤ ＤＥＴＥＣＴ信号とＨＩＧＨ ＦＲＥＱ１信号によって、ＡＮＤゲート６２の出力は論理“０”に維持され、トランジスタ６４は導通する。トランジスタ６４は、ループノード１８へ、その電位を導体１０２からの電源電位ＶＤＤの方へ充電するために、電流を注ぐ。その論理“０”のリセット信号によって、ＮＯＲゲート６６の出力は論理“１”に駆動され、トランジスタ６８はオンとなる。トランジスタ１１８と１２０は、それらのドレインとソースが互いに結合されて構成されており、そのためノード４２の電位は、トランジスタ６８のドレイン−ソース間の電位を無視すると、ループノード１８よりもゲート−ソース間の接合電位（ＶＧＳ＝０．８ボルト）２つ分低い。ループノード１８の電圧が例えば４．０ボルトになり、かつノード４２がシュミットトリガ４６−５６の上位のヒステリシスの閾値、例えば２．４ボルト（４．０ボルト−２ＶＧＳ）であると、トランジスタ５０および５２は導通となりノード５８は論理“０”に引き寄せられる。インバータ６０の出力は、論理“１”に切り換る。
【００２４】
ノード５８における論理“０”によって、また、トランジスタ５４がオンになり、シュミットトリガ４６−５６の下位のヒステリシスの閾値が、トランジスタ４８のソースに設定される（これは、トランジスタ４８のソース（ノード５８の反対側）が０ボルトになることによって、ＶＤＤ＝４ボルトのとき、ノード４２が２ボルト以下でトランジスタ４６がオンになっても、直ちにトランジスタ４８のソースが４ボルトにならないため、トランジスタ４８の下位の閾値が４ボルト／２以下になることを意味する）。すなわち、ノード４２は、ノード５８が論理“１”へ切り換って戻るためには、１．６ボルトより低くならなければならない。（ノード５８が論理“０”のとき）トランジスタ１２４もまた導通であり、ノード４２をＶＤＤからの論理“１”へ引き寄せる。インバータ６０の出力における論理“１”は、トランジスタ７０−７８を通してＸ ＣＬＫおよびＹ ＣＬＫ信号の３つの周期の間にクロック伝達され、ＶＤＤ ＤＥＴＥＣＴ信号を論理“１”に切り換え、ループノード１８が実質的にＶＤＤで動作していることを表す。トランジスタ１２２は、連続的な論理“１”のＶＤＤ ＤＥＴＥＣＴ信号のために、ノード４２を論理“１”に、かつインバータ６０の出力を論理“１”に保つためのフィードバックを提供する。トランジスタ７０−７８を通した遅延によって、ループノード１８が４．０ボルトから実質的に５．０ボルトに増加するための余分の時間が提供される。この遅延は、７０−７８のようなトランジスタや８０−８８のようなインバータを追加したり取り除いたりすることによって、特定の用途に対して必要に応じて増加したり減少させたりすることができる。
【００２５】
ＰＬＬ１０の初期化プロセスの第１のフェーズは、ループノード１８がＶＤＤになったときに完了する。第２のフェーズは、最大ループノード電圧ＶＤＤが与えられたとき知られた最大出力周波数、例えば２００ＭＨｚを発生するために、ＶＣＯ２２の負荷を調整することを含む。ＶＣＯ２２が、ループノード電圧ＶＤＤで２００ＭＨｚで発振するように適切に負荷がかけられると、ＰＬＬ１０は、通常の動作を開始することができる。そして、必要なときに、他のリセット信号によって再度全てにわたる初期化プロセスが始まる。
【００２６】
図４には、ＶＣＯ２２が、リングオシレータとして示されており、それは電流利得（ｃｕｒｒｅｎｔ−ｇａｉｎ）が制御可能な３つのインバータ段と、各インバータ段の出力におけるデジタル制御される負荷３８とを有している。ループノード１８におけるループノード電圧は、電流源トランジスタ１５０，１５２，１５４，１５６，１５８，および１６０のゲートに供給される。トランジスタ１６２は、ノード１６８，１７０，および１７２にそれぞれ接続されたトランジスタ１６４，１６５，および１６６のドレインにおける３つの等しい出力を有する第１の電流ミラー回路の入力として動作する。トランジスタ１５０および１６２を通る電流の流れによって、トランジスタ１６４−１６６に対してＶＧＳが設定され、それぞれ同じ電流を流すようにする。同様に、トランジスタ１７４は、ノード１６８，１７０，および１７２にそれぞれ接続されたトランジスタ１７６，１７８，および１８０のドレインにおける３つの等しい出力を有する第２の電流ミラー回路の入力として動作する。トランジスタ１５２および１７４を通る電流の流れによって、トランジスタ１７６−１８０に対してＶＧＳが設定され、それぞれ同じ電流を流すようにする。トランジスタ１８２は、ノード１６８，１７０，および１７２にそれぞれ接続されたトランジスタ１８４，１８６，および１８８のドレインにおける３つの等しい出力を有する第３の電流ミラー回路の入力として動作する。トランジスタ１５４および１８２を通る電流の流れによって、トランジスタ１８４−１８８に対してＶＧＳが設定され、それぞれ同じ電流を流すようにする。
【００２７】
トランジスタ１９０および１９２は、第１のインバータを形成し、トランジスタ１９０のソースは、ノード１６８へ結合された第１の導電端子として作用し、一方トランジスタ１９２のソースは、トランジスタ１５６のドレインに結合された第２の導電端子である。トランジスタ１９０および１９２のドレインは、ノード１９６でデジタル負荷１９４へ共に結合され、デジタル負荷制御信号ＤＬ０およびＤＬ１に応答してキャパシティブな負荷が提供される。トランジスタ２００および２０２は、ノード１７０とトランジスタ１５８のドレインとの間に結合される第２のインバータを形成する。トランジスタ２００および２０２のドレインは、ノード２０６でデジタル負荷２０４へ共に結合され、デジタル負荷制御信号ＤＬ２およびＤＬ３に応答してキャパシティブな負荷が提供される。トランジスタ２０８および２１０は、ノード１７２とトランジスタ１６０のドレインとの間に結合される第３のインバータを形成する。トランジスタ２０８および２１０のドレインは、出力２４でデジタル負荷２１２へ共に結合され、デジタル負荷制御信号ＤＬ４およびＤＬ５に応答してキャパシティブな負荷が提供される。
【００２８】
３インバータのリングオシレータの動作は、技術上良く知られている。簡単に言えば、第３のインバータ２０８−２１０の出力は、第１のインバータ１９０−１９２の入力へフィードバックされ、各インバータ段が１８０°の位相シフトを生じることによって回路全体として発振が引き起こされる。トランジスタ２１８および２２０は、電源導体１０２と４４の間に結合されて、トランジスタ２０８−２１０のようにインバータとして動作し、ｐチャネルトランジスタ１９０，２００，および２０８と、ｎチャネルトランジスタ１９２，２０２，および２１０との間の不整合（ｍｉｓｍａｔｃｈｅｓ）を補償する。トランジスタの不整合を低減することによって、ＯＳＣＯＵＴ信号に対して５０％のデューティサイクルが提供できる。トランジスタ２１８および２２０のより詳細な動作は、米国特許
第５，０８１，４２８号に開示されており、参照のためここに導入される。
【００２９】
ＶＣＯ２２において、電流源トランジスタ１５０および１５６−１６０は、インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０のスイッチング速度を、電流ミラートランジスタ１６２−１６６を通して制御する。ループノード電圧が増加すると、トランジスタ１５０および１５６−１６２はより多くの電流を流す。トランジスタ１５０および１６２を通る電流の流れは、トランジスタ１６４を通る流れに反映される（ｍｉｒｒｏｒｅｄ）。従って、インバータ用トランジスタ１９０−１９２は、ループノード電圧が増加するに従ってより多くの電流を流し、トランジスタ２００−２０２のゲートにおけるキャパシタンスを充放電し、それによって後者のトランジスタ２００−２０２がより高い周波数でスイッチングできるようになる。トランジスタ１６５および１５８もまた、トランジスタ２００−２０２により多くの電流を流し、トランジスタ２０８−２１０のゲートにおけるキャパシタンスを充放電し、それによって後者のトランジスタ２０８−２１０がより高い周波数でスイッチングできるようになる。同様に、トランジスタ１６６および１６０は、トランジスタ２０８−２１０を通してより多くの電流を引き込みかつ供給し、それによってトランジスタ１９０−１９２がより高い周波数でスイッチングできるようになる。総合的な効果は、ＶＣＯがループノード電圧の増加に伴いより高い出力周波数のＯＳＣＯＵＴを発生することである。より低いループノード電圧では、トランジスタ１５０および１５６−１６６とそれぞれのインバータ用トランジスタ段を流れる電流が減少し、それによってＶＣＯ２２の出力周波数が低くなる。
【００３０】
ＶＣＯ２２の最大出力周波数を高くする１つの技術は、１９０−１９２，２００−２０２，および２０８−２１０のようなインバータ用トランジスタのゲート幅の拡張、および／またはゲート長の縮小を含み、それによって与えられたゲート電圧に対してそれぞれがより多くの電流をながすようにすることである。他のアプローチは、１５０および１５６−１６６のような電流源トランジスタのゲート幅を拡張すること、および／またはゲート長を縮小することである。ループノード電圧をによるトランジスタ１５０および１６２における電流の変化に即座に応答することを保証するため、トランジスタ１６４−１６６のゲートにおける負荷を最小にすることは重要である。このアプローチには、ゲートの幾何学的形状の増大によって前のインバータ回路段から見たゲートキャパシタンスや拡散キャパシタンスも増大することにより、上限が存在する。追加されるキャパシタンスによって、発振は遅くなっていく。ＣＭＯＳデバイスの実践的な上限は、最悪のプロセスの場合において約１００ＭＨｚである。
【００３１】
ＶＣＯ２２のキーとなる特徴は、付加的な電流ミラー回路の使用であり、これによりトランジスタ１６４−１６６のゲートにおけるキャパシティブな負荷が減少し、一方インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０を流れる電流が増加する。従って、電流源トランジスタ１５２は、電流ミラートランジスタ１７４−１８０を通して、インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０のスイッチング速度の制御を助ける。ループノード電圧が増加すると、トランジスタ１５２および１７４はより多くの電流を流し、この電流はトランジスタ１７６−１８０を通って反映される（ｍｉｒｒｏｒｅｄ）。同様に、電流源トランジスタ１５４は、電流ミラートランジスタ１８２−１８８を通して、インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０のスイッチング速度の制御を助ける。ループノード電圧が増加すると、トランジスタ１５４および１８２はより多くの電流を流し、この電流はトランジスタ１８４−１８８を通って反映される（ｍｉｒｒｏｒｅｄ）。
【００３２】
トランジスタ１６４，１７６，および１８４からノード１６８へ流れ込む電流の和によって、インバータ用トランジスタ１９０−１９２には、トランジスタ１６４，１７６，および１８４のゲートにおけるキャパシタンスを増加させることなく、トランジスタ２００−２０２のゲートにおけるキャパシタンスを充放電する電流の３倍の電流を流すことができる。同様に、トランジスタ１６５，１７８，および１８６からノード１７０へ流れ込む電流の和によって、インバータ用トランジスタ２００−２０２には、トランジスタ１６５，１７８，および１８６のゲートにおけるキャパシタンスを増加させることなく、トランジスタ２０８−２１０のゲートにおけるキャパシタンスを充放電する電流の３倍の電流を流すことができる。最後に、トランジスタ１６６，１８０，および１８８からノード１７２へ流れ込む電流の和によって、インバータ用トランジスタ２０８−２１０には、トランジスタ１６６，１８０，および１８８のゲートにおけるキャパシタンスを増加させることなく、トランジスタ１９０−１９２のゲートにおけるキャパシタンスを充放電する電流の３倍の電流を流すことができる。トランジスタ１５０−１５４および１６２−１８８は、与えられたループノード電圧の値で同様の電流をそれぞれ流すような同じ幾何学的な形状で構成されている。トランジスタ１５６−１６０は、それぞれノード１６８，１７０，および１７２のノードへ流れ込む総電流を引き込む（ｓｉｎｋ）ために、トランジスタ１５０−１５４の幅／長さの比率の３倍で形成されている。
【００３３】
各電流ミラー回路は、分離された電流源トランジスタ１５０−１５４を用いたそれ自体の入力を有する。例えば、トランジスタ１７６および１８４は、トランジスタ１６４のゲートに負荷を与えない。同様に、トランジスタ１６４および１８４は、トランジスタ１７６のゲートに負荷を与えず、またトランジスタ１６４および１７６は、トランジスタ１８４のゲートに負荷を与えない。さらに、ノード１６８へ流れる電流の和によって、インバータ用トランジスタ１９０−１９２がより高い速度で、ノード１９６の論理状態を切り換えることができる。電流ミラー回路の入力における余分の負荷は、ループノード電圧の変化への応答を遅くするが、そのような負荷を与えることなく、インバータ用トランジスタを流れる電流を増加させることによって、最悪の場合のプロセスにおいてＶＣＯ２２の最大動作周波数を２００ＭＨｚへ増大できるという望ましい結果が達成される。
【００３４】
付加的な電流ミラー回路は、これらの電流ミラー回路の入力におけるキャパシティブな負荷を増やすことなしに、インバータ用トランジスタ段を流れる電流をさらに増加させるために加えられていると理解される。各電流ミラー回路は、１５０およびノード１６８−１７２へそれぞれ接続される１６２−１６６のようなトランジスタを含むであろう。さらに、各電流ミラー回路からの対応する手段を備えたより多くのインバータ段を含めることによって、さらなる拡張が可能である。例えば、５つのインバータ用トランジスタ段の場合では、各電流ミラー回路は、各インバータ段のｐチャネルトランジスタのソースへそれぞれ１つずつ接続される５つの出力を有することが必要となろう。他の選択肢として、電流ミラー回路の数を最小の２つ、例えば、トランジスタ１５０，１６２−１６６と、トランジスタ１５２，１７４−１８０とに低減することもできる。
【００３５】
ＶＣＯ２２の他の特徴は、ノード１９６，２０６，および出力２４においてデジタル的に負荷をかけることである。周波数範囲検出器３４は、ＶＣＯ２２の出力周波数を監視し、また負荷制御回路３６へ制御信号ＤＬ０−ＤＬ５を送信して、デジタル負荷１９４，２０４，および２１２を能動化しＶＣＯ２２を望ましい動作周波数に下げる。ＶＤＤに初期化の回路３２がループノード電圧をＶＤＤに設定し、そのため負荷制御回路３６はＶＣＯ２２を２００ＭＨｚの望ましい動作周波数に下げるために負荷を増加するのみでよい。ＶＣＯ２２は最悪の場合のプロセスに対して２００ＭＨｚで動作するよう設計されることを思い起こすべきである。従って、最悪の場合の条件下においては、負荷を最小にするか或いは加える必要はない。しかし、よりよい条件においては、負荷制御回路３６は、キャパシティブ負荷を増加することによって、ＶＣＯのインバータ段のスイッチング速度を下げなければならない。
【００３６】
例えば、ＶＣＯ２２が、システムの起動後、４００ＭＨｚで動作を始めたと仮定する。周波数範囲検出器３４は、望ましい周波数よりもより高い周波数を検出し、負荷制御回路３６に対して負荷を増大するように促す。負荷制御回路３６はＤＬ０の負荷制御信号を論理“１”にし、図５の伝達ゲート２２４をイネーブル（ここでは導通を意味する）にする。伝達ゲート２２４は、ｐチャネルおよびｎチャネルのＣＭＯＳトランジスタ（ここでは示されていない）で、それらのドレインとソースを互いに結合させて構成することができる。インバータ２２６は、ＤＬ０を反転させてｐチャネルトランジスタをイネーブルにする。伝達ゲート２２４の第１の導電端子は、ノード１９６に結合されている。キャパシタ２２８は、伝達ゲート２２４の第２の導電端子と電源導体４４との間に結合されている。ノード１９６における負荷は、伝達ゲート２２４を通るキャパシタ２２８の値によって増加する。ＶＣＯ２２の出力周波数は、キャパシタ２２８によって負わされた付加的な遅延のために、低くなる。もし、ＶＣＯ２２が、まだ望ましい２００ＭＨｚなる周波数よりも高い周波数で動作している場合、負荷制御回路３６はＤＬ１信号を論理“１”にして伝達ゲート２３０をイネーブルにする。インバータ２３２は、伝達ゲート２３０のｐチャネル側をイネーブルにする。伝達ゲート２３０の第１の導電端子は、ノード１９６に結合されている。キャパシタ２３４は、伝達ゲート２３０の第２の導電端子と電源導体４４との間に結合されている。ノード１９６における負荷は、伝達ゲート２３０を介して接続されるキャパシタ２３４によって増加する。キャパシタ２２８および２３４の値によって、周波数の減少のステップが決まる。
【００３７】
デジタル負荷２０４および２１２は、図５においてデジタル負荷１９４について述べたのと同様の構成に従う。負荷をかけるプロセスは、ＶＣＯ２２を望ましい２００ＭＨｚなる動作周波数に下げるまで、負荷制御回路３６がＤＬ２，ＤＬ３，ＤＬ４，およびＤＬ５信号を順次能動化することによって続けられる。実践的には、より多くのキャパシティブな負荷、例えば、１ノード当たり９個のキャパシタを、ノード１９６、２０６、およびＶＣＯ２２の出力２４に接続することができる。負荷制御回路３６は、各キャパシティブな負荷に対して１つの負荷制御信号を供給しなければならず、３つのノードそれぞれへ接続される９個のキャパシタに対しては２７の負荷制御信号を供給しなければならない。各々０．１ｐＦの値を有する２７個のキャパシタによって、ＶＣＯ２２の全調整範囲は２００−８６０ＭＨｚとなり、６００ＭＨｚを越える動作の場合の５０ＭＨｚのステップから、２００ＭＨｚに近い動作の場合の８．０ＭＨｚのステップまでを範囲とする非線形なステップである。追加的な負荷のキャパシタ、および／またはより大きい周波数ステップを、最悪の場合のプロセスおよび高温の環境と、最良の場合のプロセスおよび低温の環境との間における周波数の広がりに依存して使用できる。実際に、周波数範囲検出器３４は、ＩＣの温度は正規の動作が始まった後上昇するので、２００ＭＨｚより少し高い周波数、たとえば２３０ＭＨｚを検出するように設計すべきである。さらにまた、そのより高い周波数では、ＶＣＯ２２を減速するために少なくとも１つのキャパシティブな負荷が能動化されることは確実である。
【００３８】
ＶＣＯ２２の出力周波数を監視するために、ＯＳＣＯＵＴ信号が、Ｎ分周回路によって１／２分周され、図６に示すように逆位相クロック発生器２４０にＯＳＣＯＵＴ／２として供給されＰＸ２およびＰＹ２クロック信号を提供する。逆位相クロック発生器２４０は図３で述べたのと同じ構成とすることができる。入力信号ＶＲＥＦは、逆位相クロック発生器２４２へ供給され、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号を提供する。逆位相クロック発生器２４２は、さらに図７で説明されており、入力信号ＶＲＥＦは、インバータ２４４によって反転されてからＡＮＤゲート２４８の第１の入力へ供給され、該ＡＮＤゲート２４８はその出力においてＹ ＣＬＫ２クロック信号を提供する。入力信号ＶＲＥＦはまた、ＡＮＤゲート２５０の第１の入力へ供給され、該ＡＮＤゲート２５０はその出力においてＸ ＣＬＫ２クロック信号を提供する。Ｘ ＣＬＫ２クロック信号は、インバータ２５２によって反転され、ＡＮＤゲート２４８の第２の入力へ供給される。Ｙ ＣＬＫ２クロック信号は、インバータ２５４によって反転され、ＡＮＤゲート２５０の第２の入力へ供給される。
【００３９】
入力信号ＶＲＥＦが論理“０”のとき、ＡＮＤゲート２５０の出力におけるＸ ＣＬＫ２クロック信号は論理“０”になる。ＡＮＤゲート２４８は、インバータ２４４および２５２の出力から共に論理“１”を受信し、論理“１”なるＹ ＣＬＫ２クロック信号を提供する。入力信号ＶＲＥＦが論理“１”になると、Ｙ ＣＬＫ２クロック信号はインバータ２４４のために論理“０”になる。ＡＮＤゲート２５０は、入力信号ＶＲＥＦおよびインバータ２５４の出力から共に論理“１”を受信し、論理“１”なるＸ ＣＬＫ２クロック信号を提供する。従って、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号は、入力信号ＶＲＥＦの周波数で動作する逆位相の信号である。
【００４０】
図６に戻れば、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号は、５００ナノセカンド（ｎｓ）の周期を有する２．０ＭＨｚで動作し、一方ＰＸ２およびＰＹ２クロック信号は、１０ｎｓの周期を有する１００ＭＨｚで動作する。ダウン検出回路２６０は、ＰＸ２およびＰＹ２クロック信号に応答して動作し、Ｙ ＣＬＫ２クロック信号の“０”方向への遷移を検出したときに、１０ｎｓの論理“１”なるＤＯＷＮ ＰＵＬＳＥを提供する。ダウン検出回路２６０のさらなる詳細が図８に示されている。Ｙ ＣＬＫ２クロック信号が、図９の時間ｔ０において論理“１”のとき、インバータ２６２の出力は論理“０”であり、ＡＮＤゲート２６４の出力におけるＤＯＷＮ ＰＵＬＳＥ信号は論理“０”である、図８参照。ＰＸ２クロック信号が論理“１”のとき、論理“１”なるＹ ＣＬＫ２クロック信号はトランジスタ２６６を通過する。インバータ２６８は、Ｙ ＣＬＫ２クロック信号を反転し、トランジスタ２７０はＰＹ２クロック信号が論理“１”になったときに、反転されたＹ ＣＬＫ２クロック信号を通過させる。Ｙ ＣＬＫ２クロック信号は、インバータ２７２の出力において論理“１”に戻り、かつＰＸ２クロック信号の引き続くハイの状態の間トランジスタ２７４を通過する。インバータ２７６および２７８を通ってさらに２回反転した後、論理“１”なるＹ ＣＬＫ２クロック信号は、ＡＮＤゲート２６４の第１の入力に到達する。ＤＯＷＮ ＰＵＬＳＥ信号は、その（ＡＮＤゲート２６４の）第２の入力における論理“０”のために、論理“０”のままである。
【００４１】
Ｙ ＣＬＫ２クロック信号が、図９のｔ１の時刻において論理“０”へ遷移したとき、インバータ２６２の出力は論理“１”となり、そしてＡＮＤゲート２６４の出力におけるＤＯＷＮ ＰＵＬＳＥ信号は、インバータ２７８の出力が時刻ｔ１においてまだ論理“１”であるため、論理“１”に切り換る、図９参照。ＰＸ２クロック信号の完全な１周期（論理“１”から論理“０”に遷移し再び論理“１”へ）の後、論理“０”なるＹ ＣＬＫ２は、トランジスタ２６６，２７０，および２７４と、インバータ２６８，２７２，２７６，および２７８とを通過し、ＡＮＤゲート２６４の第１の入力に到達する。ＤＯＷＮ ＰＵＬＳＥ信号は、時刻ｔ２において論理“０”へ戻る。Ｙ ＣＬＫ２クロック信号は、次の論理“１”なるＤＯＷＮ ＰＵＬＳＥ信号が発生するまでに、インバータ２７８の出力を論理“１”にプリセットするために論理“１”に切り換えて戻らねばならない。このようにして、ＤＯＷＮ ＰＵＬＳＥ信号は、Ｙ ＣＬＫ２クロック信号の論理“０”への遷移ごとに、ＰＸ２クロック信号の約１周期の間、論理“１”となる。
【００４２】
Ｘ ＣＬＫ２信号は、図６に示すようにＡＮＤゲート２８０の第１の入力に供給される。ＤＯＷＮ ＰＵＬＳＥ信号は、インバータ２８２によって反転され、そしてＡＮＤゲート２８０の第２の入力に供給される。シフトレジスタ２８４は、ＡＮＤゲート２８０の出力からのデータを受信し、該データをＰＸ２およびＰＹ２クロック信号に応答して、直列につながった２５のビット位置に沿ってシフトする。ＡＮＤゲート２８０の出力が論理“１”のとき、ＡＮＤゲート２８５はＰＸ２クロック信号をシフトレジスタ２８４へ通し、またＡＮＤゲート２８６はＰＹ２クロック信号をシフトレジスタ２８４へ通す。シフトレジスタ２８４の最終段のビットは、インバータ２８８および２９０によってバッファリングされ、ＨＩＧＨ ＦＲＥＱ１信号を提供する。論理“１”なるＤＯＷＮ ＰＵＬＳＥは、例えば、図９の時刻ｔ１において、シフトレジスタ２８４の２５ビットを論理“０”へリセットする。
【００４３】
図９の時刻ｔ２の後、Ｘ ＣＬＫ２クロック信号は論理“１”でかつインバータ２８２の出力は論理“１”であり、これによりシフトレジスタ２８４のデータ入力は論理“１”を受信できる。ＰＸ２およびＰＹ２クロック信号は、Ｘ ＣＬＫ２クロック信号がハイの状態の間、シフトレジスタ２８４に沿って論理“１”をシフトし始める。ＯＳＣＯＵＴ／２信号はＶＣＯ２２の出力周波数の１／２であり、一方Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号の周期は５００ｎｓであることは前に述べた。Ｘ ＣＬＫ２クロック信号のハイの状態は、２５０ｎｓである。もし、ＯＳＣＯＵＴ／２の周波数が２００ＭＨｚよりも高いと、ＰＸ２およびＰＹ２クロックの周期は１０ｎｓよりも短くなり、（Ｘ ＣＬＫ２クロック信号のハイ状態である）論理“１”は、Ｘ ＣＬＫ２クロック信号が論理“０”に戻る前にシフトレジスタ２８４の２５番目のビット位置へ到達する。そしてＨＩＧＨ ＦＲＥＱ１信号は論理“１”となる。一度Ｘ ＣＬＫ２クロック信号が論理“０”に切り換わると、ＡＮＤゲート２８０の出力は論理“０”となりかつＡＮＤゲート２８５および２８６なる手段によって、シフトレジスタ２８４へクロックがこれ以上到達しないようになる。シフトレジスタ２８４の２５番目のビット位置の最後の値は、Ｘ ＣＬＫ２クロック信号がロー状態の間、ＨＩＧＨ ＦＲＥＱ１信号として維持される。以上示した代わりに、もしＯＳＣＯＵＴ／２信号が望み通りに１００ＭＨｚで動作しているとすると、ＰＸ２およびＰＹ２クロックの周期は１０ｎｓとなりシフトレジスタ２８４の２５番目のビット位置は、Ｘ ＣＬＫ２クロック信号が論理“０”へ切り換ったときは、まだ論理“０”である。ＨＩＧＨ ＦＲＥＱ１信号はまた、図２のインバータ１１６へ向かい、周波数範囲検出器３４および負荷制御回路３６が所望の動作周波数を達成するためＶＣＯ２２の負荷を調整している間、ループノード１８においてＶＤＤを維持するために図２のトランジスタ６４を導通させたままにする。一度ＶＣＯ２２が２００ＭＨｚで動作するようになると、ＨＩＧＨ ＦＲＥＱ１信号は論理“０”となり、トランジスタ６４はオフとなる。
【００４４】
実践的には、ＶＣＯ２２が２００ＭＨｚより下回らないことを保証するためには、シフトレジスタ２８４は２９ビットに広げることができる。より長いシフトレジスタ２８４によって、Ｘ ＣＬＫ２クロック信号が論理“１”となっている間に論理“１”を最終段のビット位置までシフトさせることなく、ＯＳＣＯＵＴ／２信号の周波数をより高くできる。その結果、負荷がより少なくなり、それに応じてＶＣＯ２２の出力周波数がより高くなる。
【００４５】
ＶＣＯ２２が望ましい周波数で動作しているか否かの実際の決定は、ＳＡＭＰＬＥパルスの発生時におけるＨＩＧＨ ＦＲＥＱ２信号の状態によって行われる。Ｙ ＣＬＫ２クロック信号は、トランジスタ２９４，２９６，２９８および３００と、インバータ３０２，３０４，３０６，３０８および３１０とを含む遅延回路を通って遅延される。トランジスタ２９４および２９８のゲートは、ＰＸ２クロック信号を受信し、一方トランジスタ２９６および３００のゲートはＰＹ２クロック信号を受信する。ダウン検出回路３１２は、図８において述べた回路２６０と同様の構成に従い、Ｙ ＣＬＫ２クロック信号の立上がりエッジがあってから予め決められた遅延の後、１０ｎｓの論理“１”のパルスを出力する。
Ｙ ＣＬＫ２クロック信号は、インバータ３０２によって反転され、ＰＸ２クロック信号がハイの状態の間にトランジスタ２９４を通過する。Ｙ ＣＬＫ２クロック信号は、インバータ３０４によって再度反転され、ＰＹ２クロック信号がハイの状態の間にトランジスタ２９６を通過する。それぞれＰＸ２およびＰＹ２クロック信号が次のハイの状態の間に、２重の反転がインバータ３０６および３０８とトランジスタ２９８および３００をそれぞれ通して、繰り返される。インバータ３１０によってＹ ＣＬＫ２クロック信号の奇数回の反転が行われ、それによってダウン検出回路３１２は、Ｙ ＣＬＫ２クロック信号の立上がりエッジがあってからＰＸ２およびＰＹ２の２つのクロックの周期の後、論理“１”のパルスを提供する。ダウン検出回路３１２は、図９の時刻ｔ３において論理“１”のＳＡＭＰＬＥパルスを生成し、トランジスタ３１６をイネーブル（導通状態を意味する）にし、ＨＩＧＨ ＦＲＥＱ１信号をインバータ３１８および３２０を通してＨＩＧＨ ＦＲＥＱ２信号とする、図９参照。ＨＩＧＨ ＦＲＥＱ２信号がＳＡＭＰＬＥパルスの後、論理“１”であると、その時は負荷制御回路３６は次のデジタル負荷信号を発行しＶＣＯ２２にかかる負荷を増加させる。ＨＩＧＨ ＦＲＥＱ２信号がＳＡＭＰＬＥパルスの後、論理“０”であるならば、その時はＶＣＯ２２は望ましい周波数で動作している。
【００４６】
図１０へ移ると、負荷制御回路３６が、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号と、ＨＩＧＨ ＦＲＥＱ２信号と、ＶＤＤ ＤＥＴＥＣＴ信号と、ＲＥＳＥＴ信号と、を受信する負荷セル３２２と共に示されている。負荷セル３２４は、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号と、ＨＩＧＨ ＦＲＥＱ２信号と、ＲＥＳＥＴ信号と、負荷セル３２２からのＤＬ０制御信号と、を受信する。負荷セル３２２は、電源導体１０２から論理“１”を受信するために結合されている入力を含んでいる。負荷セル３２２の第１の出力は、負荷セル３２４の入力に結合されており、一方負荷セル３２２の第２の出力は、デジタル負荷制御信号ＤＬ０を提供する。負荷セル３２４の第１の出力は、次の負荷セルの入力に結合されており、一方負荷セル３２４の第２の出力は、デジタル負荷制御信号ＤＬ１を提供する。負荷制御回路３６は、他に４つの負荷セルを含み（図には示されていない）、デジタル負荷制御信号ＤＬ２，ＤＬ３，ＤＬ４およびＤＬ５を提供する。各負荷セルは、負荷セル３２２の入力が固定的な論理“１”を受信することを除いて同様の構成に従っている。加えて、負荷セル３２４と残りの負荷セルは、ＶＤＤ ＤＥＴＥＣＴ信号の代わりに、前段からの負荷制御信号を受信する。
【００４７】
図１１に示された負荷セル３２２の動作について検討する。論理“１”のＲＥＳＥＴ信号によって、トランジスタ３２６はオンされ、ノード３２８は電源導体４４によって論理“０”へ引かれる。この論理“０”は、インバータ３３０および３３２と、Ｘ ＣＬＫ２クロック信号の次のハイ状態においてトランジスタ３３４とを通過する。負荷セル３２２の第１の出力は、インバータ３３６および３３８に続いて論理“０”となり、一方、ＤＬ０信号は論理“０”となる。論理“１”のＲＥＳＥＴ信号によって、ＶＤＤに初期化の回路３２で初期化のプロセスが開始したことを思い出すと、ＶＤＤ ＤＥＴＥＣＴ信号はループノード１８がＶＤＤになるまで論理“０”がに留まる。ＡＮＤゲート３４０の出力は、論理“０”であり、トランジスタ３４２は導通しない。従って、システムリセットによって、デジタル負荷制御信号ＤＬ０−ＤＬ５は論理“０”に設定される。
【００４８】
システムリセットの後では、ＲＥＳＥＴ信号は論理“０”となり、トランジスタ３２６はオフとなりノード３２８は解放される。ＶＤＤ ＤＥＴＥＣＴ信号は、ループノード１８の初期化の後、論理“１”に切り換る。Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号の引き続くサイクルの間、周波数範囲検出器３４はＶＣＯ２２の出力周波数をチェックし、もし２００ＭＨｚを越えていると、論理“１”のＨＩＧＨ ＦＲＥＱ２信号を発行する。ＶＤＤ ＤＥＴＥＣＴ信号と、ＨＩＧＨ ＦＲＥＱ２信号と、Ｙ ＣＬＫ２クロック信号とが全て論理“１”のとき、ＡＮＤゲート３４０は論理“１”となり、トランジスタ３４２はオンにされ論理“１”が電源導体１０２からノード３２８へ通される。インバータ３３０の出力は論理“０”へ切り換り、インバータ３３２の出力は論理“１”となる。トランジスタ３４４は、インバータ３３０の出力における論理“０”を保持するために、インバータ３３２の出力における論理“１”をラッチしてインバータ３３０の入力へ戻している。ＤＬ０信号は、インバータ３４６に続いて論理“１”となる。Ｘ ＣＬＫ２クロック信号の次のハイ状態の間、トランジスタ３３４はオンとなり論理“１”がインバータ３３６および３３８を通して負荷セル３２４の入力へ送られる。論理“１”のＤＬ０信号によって、図５の伝達ゲート２２４はイネーブル（導通化）され、また以前に述べたように図４のノード１９６の負荷が増大される。
【００４９】
Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号の次のサイクルの間において、周波数範囲検出器３４が再びＶＣＯ２２の出力周波数が高すぎると判断した場合、周波数範囲検出器３４は、さらに別の論理“１”なるＨＩＧＨ ＦＲＥＱ２信号を論理“１”のるＳＡＭＰＬＥパルスに続いて発行する。負荷セル３２２からのＤＬ０信号は、負荷セル３２４のトランジスタ３４２をイネーブル（導通化）するために、負荷セル３２４のＡＮＤゲート３４０へ論理“１”を供給する。さらに論理“１”なるＹ ＣＬＫ２クロック信号や論理“１”なるＨＩＧＨ ＦＲＥＱ２信号によって、負荷セル３２２のインバータ３３８の出力における論理“１”が、負荷セル３２４の３４２のようなトランジスタを通過し、図１１で述べたように内部でラッチされる。ＤＬ１信号は論理“１”となり、図５の伝達ゲート２３０を能動化し、ノード１９６にさらに負荷をかける。それに従ってＶＣＯ２２の出力周波数は低下する。負荷セル３２４を通して処理された論理“１”は、必要な場合次の負荷セルへ送るための準備としてＸ ＣＬＫ２クロック信号の次のハイ状態に続いて、負荷セル３２４の３３８のようなインバータの出力においてラッチされる。
【００５０】
このプロセスは、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号のそれぞれのサイクルの間、ＶＣＯ２２が所望の動作周波数に低下するまで続けられ、デジタル負荷制御信号ＤＬ２，ＤＬ３，ＤＬ４およびＤＬ５を順次イネーブル（論理“１”とし負荷をかけることを意味する）する。ＰＸ２およびＰＹ２クロック信号は、Ｘ ＣＬＫ２クロック信号のハイ状態の間に、シフトレジスタ２８４が論理“１”を２５ビット目の位置にシフトしないような適切な周期に広がる。ＨＩＧＨ ＦＲＥＱ１信号は、論理“０”のまま保持され、また、ＨＩＧＨ ＦＲＥＱ２信号は、論理“１”なるＳＡＭＰＬＥパルスで論理“０”となる。次の負荷セルにおいて３４０のようなＡＮＤゲートの出力は、論理“０”となりかつ３４２のようなトランジスタをディスエーブル（非導通）する。よって、前段の負荷セルからの論理“１”は次の負荷セルへ送られない。このようにして、ＶＣＯ２２は、所望の周波数で動作する。
【００５１】
さらにまた、図２のＡＮＤゲート６２の３つの入力がそれぞれ論理“１”である場合、そのＡＮＤゲート６２の出力は論理“１”となりトランジスタ６４をターンオフし、それによってＰＬＬ１０からＶＤＤに初期化の回路３２を効果的に取り去ることができる。論理“１”なるＶＤＤ ＤＥＴＥＣＴ信号および論理“０”なるＨＩＧＨ ＦＲＥＱ２信号によって、チャージポンプ１６がイネーブル（動作可能状態とされることを意味する）され、通常動作の間にループノード１８が制御される。
【００５２】
本発明の特定の実施例が示され述べられたが、さらなる修正や改善が当業者によって考えられるであろう。本発明はここに示した特定の構成に限られたものではないことが理解され、また添付の請求項によって本発明の真の精神および範囲から離れていない全ての修正をカバーすることが意図されている。
【００５３】
【発明の効果】
以上のように，本発明の周波数範囲検出器によって、ＶＣＯの周波数の特性を検出して、ＶＣＯの負荷をデジタル的に調整し該ＶＣＯの特性をＰＬＬが位相を引き込める範囲内に設定できるため、ＶＣＯのプロセス条件が変動しその周波数特性に不確実性が存在しても、高精度、高安定、低ジッタのＰＬＬ動作が得られる。
【図面の簡単な説明】
【図１】本発明の１実施例に係るＰＬＬを示すブロック図である。
【図２】図１の回路におけるＶＤＤに初期化の回路を示す電気回路およびブロック図である。
【図３】図１の回路における逆位相クロック発生器を示す電気回路図である。
【図４】図１の回路における高周波数ＶＣＯを示す電気回路およびブロック図である。
【図５】図４の回路におけるデジタル負荷を示す電気回路図である。
【図６】図１の回路における周波数範囲検出器を示す電気回路およびブロック図である。
【図７】図６の回路における逆位相クロック発生器を示す電気回路図である。
【図８】図６の回路におけるダウン検出器を示す電気回路図である。
【図９】図６の回路における周波数範囲検出器の説明で有用な波形図である。
【図１０】図１の回路における負荷制御回路を示すブロック図である。
【図１１】図１０回路におけるの負荷セルを示す電気回路図である。
【符号の説明】
１０ 位相同期ループ
１４ 位相検出器
１６ チャージポンプ
１８ ループノード
２０ ループフィルタ
２２ ＶＣＯ
２４ 出力
２８ 逆位相クロック発生器
３０ プログラマブルＮ分周回路
３２ ＶＤＤに初期化の回路
３４ 周波数範囲検出器
３６ 負荷制御回路
３８ デジタル制御される負荷
４０ トランジスタ
４２，５８ ノード
４４ グランド電位で動作する電源導体
４６，４８，５４ シュミットトリガインバータを構成するトランジスタ
５０，５２，５６ シュミットトリガインバータを構成するトランジスタ
６０，６１ インバータ
６２ ＡＮＤゲート
６４ トランジスタ
６６ ＮＯＲゲート
６８ トランジスタ
７０，７２，７４，７６，７８ トランジスタ
８０，８２，８４，８６，８８，９０ インバータ
９２，９４，９６，９８，１００ トランジスタ
１０２ 正の電位で動作する電源導体
１０３ ＡＮＤゲート
１０４ Ｎ分周回路
１０８ 逆位相クロック発生器
１１０ インバータ
１１２，１１４ ＡＮＤゲート
１１６ インバータ
１１８，１２０ トランジスタ
１２２ トランジスタ
１２４ トランジスタ
１２６，１２８，１３０，１３２，１３６，１３８，１４２，１４４，１４７，１４９ インバータ
１４６，１４８ ノード
１３４，１４０ ＡＮＤゲート
１５０，１５２，１５４，１５６，１５８，１６０ 電流源トランジスタ
１６２，１６４，１６４，１６６ トランジスタ
１７４，１７６，１７８，１８０ トランジスタ
１８２，１８４，１８６，１８８ トランジスタ
１６８，１７０，１７２ ノード
１９０，２００，２０８，２１８ ｐチャネルトランジスタ
１９２，２０２，２１０，２２０ ｎチャネルトランジスタ
１９４，２０４，２１２ デジタル負荷
１９６，２０６ ノード
２２４，２３０ 伝達ゲート
２２６，２３２ インバータ
２２８，２３４ キャパシタ
２４０，２４２ 逆位相クロック発生器
２４４，２５２，２５４ インバータ
２４８，２５０ ＡＮＤゲート
２６０，３１２ ダウン検出回路
２６２，２６８，２７２，２７６，２７８ インバータ
２６４ ＡＮＤゲート
２６６，２７０，２７４ トランジスタ
２８０，２８５，２８６ ＡＮＤゲート
２８２，２８８，２９０，３１８，３２０ インバータ
２８４ シフトレジスタ
２９４，２９６，２９８，３００ トランジスタ
３０２，３０４，３０６，３０８，３１０ インバータ
３１６ トランジスタ
３２２，３２４ 負荷セル
３２６，３３４，３４２，３４４ トランジスタ
３２８ ノード
３３０，３３２，３３６，３３８，３４６ インバータ
３４０ ＡＮＤゲート
【産業上の利用分野】
本発明は、一般的には位相同期ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）に関し、より特定的には位相同期ループの周波数範囲検出器に関する。
【０００２】
本願は、“位相同期ループにおけるデジタル制御負荷で動作する電圧制御発振器”と題する同時係属中の米国出願 第０７／ 、代理人整理番号ＣＸ０９２００８に関連し、該米国出願は、１９９２年９月にアハマッド・アトリス他によって出願され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃｏｒｐ．（コーデックス・コーポレイション）に譲渡されている。
【０００３】
さらに、本願は、“高周波数電圧制御発振器”と題する同時係属中の米国出願第０７／ 、代理人整理番号ＣＸ０９２００９に関連し、該米国出願は、１９９２年９月にアハマッド・アトリス他によって出願され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃｏｒｐ．に譲渡されている。
【０００４】
【従来の技術】
従来の位相同期ループ（ＰＬＬ）は、一般的に、入力信号と電圧制御発振器（ＶＣＯ）の出力信号との間の位相差を監視するための位相検出器を含んでいる。この位相検出器は、ＶＣＯの入力のループノードにおいてループフィルタを充電および放電するチャージポンプのために、アップ制御信号とダウン制御信号を生成する。ループフィルタに現れたループ電圧は、ＶＣＯの出力周波数を決定する。よく解っていることであるが、チャージポンプを駆動するアップおよびダウン制御信号は、ＶＣＯの入力における適切なループフィルタ電圧を、位相検出器へ供給される（２つの）信号間の予め決められた位相関係を維持するように設定する。
【０００５】
ＰＬＬは、データ通信、コンピュータ用途におけるローカル・エリア・ネットワーク、マイクロプロセッサ、およびデータ転送を制御するためのデータ蓄積の用途に広く使用されている。ＰＬＬは、しばしば低コストおよび低電力動作を提供するために、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術で実現され、それによってシステム設計者はトラッキング範囲や周波数補助のアクイジション（ｆｒｅｑｕｅｎｃｙ−ａｉｄｅｄ ａｃｑｕｉｓｉｔｉｏｎ：周波数差を使用した引き込みを意味する）を拡張することができる。ＰＬＬの動作周波数は、より高い通信データレートの要求に応じるために増加し続けているので、システム設計者は、（その高周波数の）ＰＬＬの動作に影響を及ぼす温度や製造プロセスの変動の問題を処理しなければならない。ＶＣＯは、温度とプロセスに最も敏感な構成要素であり、高周波数ＰＬＬの動作に影響を及ぼす。
【０００６】
【発明が解決しようとする課題】
ところが、ＣＭＯＳ技術で実現したＶＣＯ（例えば、奇数個のインバータをループ状に接続したリング・オシレータなど）は、一般的に温度とプロセスに対して、ゲートの遅延量が変化すると、制御電圧に対する発振周波数変化量（周波数利得）も大きく変動し、ＰＬＬの同期特性に大きな影響を与える欠点があった。以下にその一例を示す。
【０００７】
従来のＣＭＯＳ−ＶＣＯの一般的な最大動作周波数は、最悪の場合のプロセスにおいて１００ＭＨｚである。動作環境およびウエハの特性に基づいた最悪の場合のプロセスや高温の条件下でさえ、ＶＣＯは、最大のループノード電圧（ＶＤＤ）で、少なくとも２００ＭＨｚで動作することが望ましい。しかし、最良の場合の温度およびプロセスの条件下では、同じＶＣＯの設計は、同じループノード電圧ＶＤＤで、極めて高い周波数、たとえば８６０ＭＨｚで動作できるかもしれない。実際のところ、ＶＣＯ動作の全周波数利得カーブ（ＭＨｚ／ｖｏｌｔ）は、温度およびプロセスの条件によって影響を受ける。例えば、最悪の場合のプロセスにおけるＶＣＯの周波数利得は、２００ＭＨｚで１７ＭＨｚ／ｖｏｌｔであり、一方、最良の場合のプロセスの条件においては、ＶＣＯの周波数利得は３６５ＭＨｚ／ｖｏｌｔである。従って、ＶＣＯの出力周波数の不確実性は、ループノード電圧が与えられれば温度とプロセスのパラメータの関数として、ＰＬＬの精度、安定性、ジッタ、および同調範囲に影響を与える。
【０００８】
１つの解決方法は、ＶＣＯの出力周波数を監視し、そして望ましい動作周波数になるように調整することを含む。周波数検出回路は、ＶＣＯの周波数と比較するために既知のタイムベースを必要とするであろう。ＶＣＯの周波数と既知のタイムベースとの比較に基づけば、ＶＣＯの動作速度は、必要に応じて調整できるであろう。
【０００９】
従って、ＶＣＯが適切な周波数で動作していることを検出するために、周波数検出回路が必要である。
【００１０】
本発明の目的は、前述の従来例の装置における問題点に鑑み、ＰＬＬにおいて、温度およびプロセスの変動によってＰＬＬ内の各回路の特性が大きく変動する場合においても、高精度、高安定、低ジッタ、広い同調範囲、および高速動作を確保することにある。
【００１１】
【課題を解決するための手段および作用】
簡潔に述べれば、本発明は、周波数範囲検出器に関するものであって、第１の入力信号が第２の入力信号の予め決められた周波数範囲内にあることを検出するための回路を具備する。第１の回路は、第１および第２のクロック信号を前記第２の入力信号から生成し、この場合前記第１および第２のクロック信号は逆位相を有する。第２の回路は、前記第２のクロック信号を受信し、該第２のクロック信号が第１の論理状態へ切り換ったことを検出して、出力において出力信号を供給するように結合されている。シフトレジスタは、前記第１のクロック信号を受信するデータ入力と、前記第１の入力信号を受信する第１のクロック入力と、前記第２の回路の前記出力信号を受信するリセット入力と、本回路の第１の出力信号を提供するための出力と、を有する。
【００１２】
他の態様では、本発明は、第１の入力信号が第２の入力信号の予め決められた周波数範囲内にあることを検出する方法であり、前記第２の入力から、逆位相になるように第１および第２のクロック信号を生成する段階と、前記第２のクロック信号が第１の論理状態へ切り換ったことを検出しかつダウンパルス信号を提供する段階と、前記第１のクロック信号をシフトレジスタに沿って前記第１の入力信号からのクロックの受信に応じてシフトする段階と、前記ダウンパルスを受信してシフトレジスタをリセットする段階と、前記第１の入力信号が前記第２の入力信号の周波数の予め決められた分数値（ｐｒｅｄｅｔｅｒｍｉｎｅｄ ｆｒａｃｔｉｏｎ）よりも低い時に、シフトレジスタから第１の論理状態を有する第１の出力信号を提供する段階と、を具備する。前記第１の出力信号は、前記第１の入力信号が前記第２の入力信号の周波数の予め決められた分数値よりも高い時には、第２の論理状態を有する。
【００１３】
【実施例】
以下、図面を参照して本発明の実施例につき説明する。デジタル位相同期ループ（ＰＬＬ）は、図１に示されており、従来のＣＭＯＳ集積回路プロセスを用いた集積回路として製造するのに適している。例えば２ＭＨｚで動作するデジタル入力信号ＶＲＥＦは、位相検出器１４の第１の入力に供給され、アップ制御信号とダウン制御信号をチャージポンプ１６に対して生成する。チャージポンプ１６の出力は、ループノード１８を駆動し、ループノード１８とグランドの電位との間に結合されたキャパシタ（ここには示されていない）を含むループフィルタ２０を充電および放電する。ループノード１８のループ電圧は、ＶＣＯ２２を制御して出力２４に発振器信号ＯＳＣＯＵＴを発生させる。ＯＳＣＯＵＴ信号は、逆位相クロック発生器２８によって逆位相クロック信号ＰＸおよびＰＹに分けられ、さらにプログラマブルＮ分周回路３０によって周波数分周されＯＳＣＯＵＴ／Ｎ信号を提供し、位相検出器１４の第２入力に供給される。プログラマブルＮ分周回路３０は、外部の制御信号Ｎを受信し、分周数（ｄｉｖｉｓｏｒ）Ｎ、例えばＮ＝１００を選択する。
【００１４】
アップ制御信号は、ループ電圧を増加させ、それによってＶＣＯ２２の出力周波数が高くなり、一方、ダウン制御信号は、ループ電圧を減少させ、それによってＶＣＯ２２の出力周波数が低くなる。アップおよびダウン制御信号のパルス幅によって、ループフィルタ２０へ送り込まれる電荷量が決まる。入力信号ＶＲＥＦとＯＳＣＯＵＴ／Ｎ信号との間の位相差が大きくなると、アップ或いはダウン制御信号のパルス幅も大きくなり、またチャージポンプ１６からの充電電流が流れる時間も長くなり、ループノード１８は、位相差を最小にするようにＶＣＯの周波数を変える電圧へ駆動される。従って、相互に排他的な（同時にアクティブになることがない）アップおよびダウン制御信号は、ＶＣＯ２２を、位相検出器１４の第１および第２の入力に供給される２つの信号間の予め決められた位相関係を維持するように駆動する。
【００１５】
回路３２は、ループノード１８へ結合された出力を含み、入力信号ＶＲＥＦに応答して動作し、システムの動作開始時或いはシステムリセット時に、ループノード１８を正の電源電位ＶＤＤ（５．０ボルト）に初期化する。さらにまた、Ｎ分周回路３０は、ＯＳＣＯＵＴ／２信号、すなわちＯＳＣＯＵＴＳ信号の２分の１の割合で動作する信号を、周波数範囲検出器３４へ提供し、そこでＯＳＣＯＵＴ信号が予め決められた周波数範囲内にあるか否かを検出する。周波数範囲検出器３４は、制御信号を負荷制御回路３６へ送り、そこでデジタル制御される負荷３８のための負荷制御信号ＤＬ０−ＤＬ５を発生する。周波数範囲検出器３４および負荷制御回路３６は、ＶＣＯ２２の出力周波数を監視することによってキャパシティブな負荷を調整し、従ってＶＣＯ２２の動作速度を調整することによって、特定のループノード電圧で与えられる予め決められた出力周波数が得られる。従って、ＶＣＯ２２は、デジタル制御される負荷を用いてＶＣＯ２２の出力周波数を調整する方法によって、温度やプロセスに依存しないで動作する。
【００１６】
図２へ移ると、ＶＤＤに初期化の回路（ＩＮＩＴＩＡＬＩＺＥ−ＴＯ−ＶＤＤ）３２がより詳細に示されており、出力がループノード１８へ結合されて、システムの動作開始時或いはシステムリセット時にループノード１８を最大の正の電源電位ＶＤＤに設定することによって、ＶＣＯ２２は最大動作周波数へ初期化される。ＶＣＯの周波数の広がりは、最悪の場合のプロセスと最良の場合のプロセスとの間で最大となり、ＶＤＤなるループノード電圧では、２００ＭＨｚから８６０ＭＨｚの間で変化する。この広い周波数の広がりは、温度やプロセスに依存しない（でＰＬＬが動作できる）２００ＭＨｚの範囲に、ＶＣＯ周波数を低下させるのに必要な負荷の数を決定するのに重要である。デジタル負荷制御はＶＣＯ２２をより低い動作周波数へ調整するのみに必要とされるので、初期化のプロセスによって、全体の設計は簡単になる。
【００１７】
システムリセット時では、能動論理（ａｃｔｉｖｅ ｌｏｇｉｃ）“１”のリセット信号が、トランジスタ４０をオンし、ノード４２をグランド電位で動作する電源導体４４からの論理“０”へ引く（ノード４２を電源導体４４と同電位にするという意味）。トランジスタ４６，４８，５０，５２，５４，および５６は、ヒステリシスを持つインバータ（シュミット・トリガ）として動作し、それによって、シュミット・トリガ４６−５６の低い方の閾値（１．６ボルト）よりも低いノード４２のローレベル信号によって、トランジスタ４６および４８がオンし、インバータ６０の入力におけるノード５８を論理“１”にし、またインバータ６０の出力を論理“０”にする。トランジスタ５０および５２は、この時非導通である。
【００１８】
能動論理“１”のリセット信号は、インバータ６１で反転され、ＡＮＤゲート６２の出力を論理“０”へ駆動してトランジスタ６４をオンにする。しかし、インバータ６０の出力における論理“０”は、論理“１”のリセット信号と組み合わされて、ＮＯＲゲート６６の出力に論理“０”を提供し、トランジスタ６８をオフにしてリセットが能動のときノード４２をＶＤＤから絶縁する。また、論理“１”のリセット信号は、トランジスタ７０，７２，７４，７６，および７８、とインバータ８０，８２，８４，８６，８８，および９０を含む遅延回路をも初期化する。トランジスタ９２，９４，９６，９８、および１００のゲートにおける論理“１”によって、インバータ８０，８４，および８８の入力は、電源導体４４からの論理“０”が提供され、インバータ８２および８６の入力には、ＶＤＤのような正の電位で動作する電源導体１０２からの論理“１”が提供される。ＶＤＤ ＤＥＴＥＣＴ信号は、能動のリセット信号の間インバータ８８の入力が論理“０”に設定されているとすれば、インバータ６０の出力から偶数の反転に続いて論理“０”となる。論理“０”のＶＤＤ ＤＥＴＥＣＴ信号は、図１に示すように、ＡＮＤゲート１０３の手段によって周波数検出器３４からの反転されたＨＩＧＨ ＦＲＥＱ２信号と“ＡＮＤ動作（論理積）”され、チャージポンプ１６はディスエイブル化（外部からの制御を受け付けなくすることを意味する）される。ディスエイブル機能を有するチャージポンプ回路は、ＰＬＬの技術では良く知られており、例えば、ＡＮＤゲート１０３の出力信号を、チャージポンプ１６の充電および放電用のトランジスタを駆動するためのアップ制御信号とダウン制御信号とで別々に“ＡＮＤをとる”ことにより構成できる。
【００１９】
２．０ＭＨｚの入力信号ＶＲＥＦは、Ｎ分周回路１０４によって１２５ｋＨｚに分周され、その後逆位相クロック発生器１０８で逆位相クロック信号Ｘ ＣＬＫおよびＹ ＣＬＫが提供される。Ｎ＝１６のＮ分周回路は、技術上良く知られている。逆位相クロック発生器２８および１０８の実施例は、図３に示されており、ＶＣＯ２２からのＯＳＣＯＵＴ信号は、インバータ１２６，１２８，１３０，および１３２を通してＡＮＤゲート１３４の第１の入力へ供給される。インバータ１２６の出力は、インバータ１３６および１３８を通してＡＮＤゲート１４０の第１の入力へ結合される。ＡＮＤゲート１３４の出力によって、ＰＸクロック信号が提供され、同時にそれはインバータ１４２を通してＡＮＤゲート１４０の第２の入力へ供給される。同様に、ＡＮＤゲート１４０の出力によって、ＰＹクロック信号が提供され、同時にそれはインバータ１４４を通してＡＮＤゲート１３４の第２の入力へ供給される。ノード１４６におけるインバータ１３０の出力は、インバータ１４７を通してインバータ１３８の入力へ結合され、一方ノード１４８におけるインバータ１３６の出力は、インバータ１４９を通してインバータ１３２の入力へ結合される。
【００２０】
ＯＳＣＯＵＴ信号が論理“０”へ切り換ったとき、インバータ１２６の出力は論理“１”となる。インバータ１３６は、ノード１４６が論理“１”に切り換る前にノード１４８の論理“０”への切り換りを試みる、なぜならばノード１４８は、ＯＳＣＯＵＴ信号からはインバータ２つ分のみの遅延であり、一方ノード１４６はインバータ３つ分の遅延であるためである。しかし、ノード１４８の論理“０”への遷移は、インバータ１４７によって遅くなる、これはノード１４６が、ＯＳＣＯＵＴ信号が論理“０”へ変化してからインバータ２つ分の遅延後も論理“０”だからである。インバータ１４７は、インバータ１３０の出力が状態を変化させるまで、ノード１４８を論理“１”にホールドするよう作用する。ＯＳＣＯＵＴ信号が論理“１”に切り換るときも同様のシナリオに従う。従って、インバータ１３２および１３８の遷移は１８０°位相がずれた状態で重なり、またマークレベルが約５０％の所で交差し、それによって、ＯＳＣＯＵＴ信号とノード１４６および１４８との間の不平衡なインバータの数によって負わされた遅延差を解消する。
【００２１】
インバータ１３２の出力が論理“０”のとき、ＡＮＤゲート１３４の出力におけるＰＸクロック信号は、論理“０”になる。ＡＮＤゲート１４０は、インバータ１４２および１３８の出力からそれぞれ論理“１”を受信し、論理“１”のＰＹクロック信号を提供する。インバータ１３８の出力が論理“０”になったときは、ＰＹクロック信号は論理“０”となる。ＡＮＤゲート１３４は、インバータ１３２および１４４の出力からそれぞれ論理“１”を受信し、論理“１”のＰＸクロック信号を提供する。よって、ＰＸおよびＰＹクロック信号は、実質的にマークレベルが５０％の所で逆位相で切り換り、ＯＳＣＯＵＴ信号の周波数で動作する。クロック発生器１０８で供給されるＸ ＣＬＫおよびＹ ＣＬＫクロック信号も、同様に実質的にマークレベルが５０％の所で逆位相で切り換り、ＶＲＥＦ信号が１６分周された周波数で動作する。
【００２２】
図２において、システムリセットに続いて、リセット信号は論理“０”になり、トランジスタ４０がオフとなってノード４２は切り離される。トランジスタ９２−１００は、もはや導通しない。インバータ１１０はＡＮＤゲート１１２および１１４のそれぞれの第１の入力に論理“１”を供給し、一方、同じＡＮＤゲートの第２の入力は、それぞれＸ ＣＬＫおよびＹ ＣＬＫクロック信号を受信する。Ｘ ＣＬＫ信号が論理“１”となっている時間の間、トランジスタ７０，７４，および７８は導通となり、前段のインバータからの論理状態を通過させる。Ｙ ＣＬＫ信号が論理“１”となっている時間の間、トランジスタ７２および７６は導通となり、前段のインバータからの論理状態を通過させる。従って、システムリセットに続くインバータ６０の出力における論理“０”の状態は、Ｘ ＣＬＫおよびＹ ＣＬＫクロック信号の３つのクロックの周期の後、トランジスタ７０−７８およびインバータ８０−９０を通過する。ＶＤＤ ＤＥＴＥＣＴ信号は論理“０”のままである。
【００２３】
ＨＩＧＨ ＦＲＥＱ１が、インバータ１１６の入力において、論理“１”であると仮定する。リセット信号が非能動になった後、論理“０”のＶＤＤ ＤＥＴＥＣＴ信号とＨＩＧＨ ＦＲＥＱ１信号によって、ＡＮＤゲート６２の出力は論理“０”に維持され、トランジスタ６４は導通する。トランジスタ６４は、ループノード１８へ、その電位を導体１０２からの電源電位ＶＤＤの方へ充電するために、電流を注ぐ。その論理“０”のリセット信号によって、ＮＯＲゲート６６の出力は論理“１”に駆動され、トランジスタ６８はオンとなる。トランジスタ１１８と１２０は、それらのドレインとソースが互いに結合されて構成されており、そのためノード４２の電位は、トランジスタ６８のドレイン−ソース間の電位を無視すると、ループノード１８よりもゲート−ソース間の接合電位（ＶＧＳ＝０．８ボルト）２つ分低い。ループノード１８の電圧が例えば４．０ボルトになり、かつノード４２がシュミットトリガ４６−５６の上位のヒステリシスの閾値、例えば２．４ボルト（４．０ボルト−２ＶＧＳ）であると、トランジスタ５０および５２は導通となりノード５８は論理“０”に引き寄せられる。インバータ６０の出力は、論理“１”に切り換る。
【００２４】
ノード５８における論理“０”によって、また、トランジスタ５４がオンになり、シュミットトリガ４６−５６の下位のヒステリシスの閾値が、トランジスタ４８のソースに設定される（これは、トランジスタ４８のソース（ノード５８の反対側）が０ボルトになることによって、ＶＤＤ＝４ボルトのとき、ノード４２が２ボルト以下でトランジスタ４６がオンになっても、直ちにトランジスタ４８のソースが４ボルトにならないため、トランジスタ４８の下位の閾値が４ボルト／２以下になることを意味する）。すなわち、ノード４２は、ノード５８が論理“１”へ切り換って戻るためには、１．６ボルトより低くならなければならない。（ノード５８が論理“０”のとき）トランジスタ１２４もまた導通であり、ノード４２をＶＤＤからの論理“１”へ引き寄せる。インバータ６０の出力における論理“１”は、トランジスタ７０−７８を通してＸ ＣＬＫおよびＹ ＣＬＫ信号の３つの周期の間にクロック伝達され、ＶＤＤ ＤＥＴＥＣＴ信号を論理“１”に切り換え、ループノード１８が実質的にＶＤＤで動作していることを表す。トランジスタ１２２は、連続的な論理“１”のＶＤＤ ＤＥＴＥＣＴ信号のために、ノード４２を論理“１”に、かつインバータ６０の出力を論理“１”に保つためのフィードバックを提供する。トランジスタ７０−７８を通した遅延によって、ループノード１８が４．０ボルトから実質的に５．０ボルトに増加するための余分の時間が提供される。この遅延は、７０−７８のようなトランジスタや８０−８８のようなインバータを追加したり取り除いたりすることによって、特定の用途に対して必要に応じて増加したり減少させたりすることができる。
【００２５】
ＰＬＬ１０の初期化プロセスの第１のフェーズは、ループノード１８がＶＤＤになったときに完了する。第２のフェーズは、最大ループノード電圧ＶＤＤが与えられたとき知られた最大出力周波数、例えば２００ＭＨｚを発生するために、ＶＣＯ２２の負荷を調整することを含む。ＶＣＯ２２が、ループノード電圧ＶＤＤで２００ＭＨｚで発振するように適切に負荷がかけられると、ＰＬＬ１０は、通常の動作を開始することができる。そして、必要なときに、他のリセット信号によって再度全てにわたる初期化プロセスが始まる。
【００２６】
図４には、ＶＣＯ２２が、リングオシレータとして示されており、それは電流利得（ｃｕｒｒｅｎｔ−ｇａｉｎ）が制御可能な３つのインバータ段と、各インバータ段の出力におけるデジタル制御される負荷３８とを有している。ループノード１８におけるループノード電圧は、電流源トランジスタ１５０，１５２，１５４，１５６，１５８，および１６０のゲートに供給される。トランジスタ１６２は、ノード１６８，１７０，および１７２にそれぞれ接続されたトランジスタ１６４，１６５，および１６６のドレインにおける３つの等しい出力を有する第１の電流ミラー回路の入力として動作する。トランジスタ１５０および１６２を通る電流の流れによって、トランジスタ１６４−１６６に対してＶＧＳが設定され、それぞれ同じ電流を流すようにする。同様に、トランジスタ１７４は、ノード１６８，１７０，および１７２にそれぞれ接続されたトランジスタ１７６，１７８，および１８０のドレインにおける３つの等しい出力を有する第２の電流ミラー回路の入力として動作する。トランジスタ１５２および１７４を通る電流の流れによって、トランジスタ１７６−１８０に対してＶＧＳが設定され、それぞれ同じ電流を流すようにする。トランジスタ１８２は、ノード１６８，１７０，および１７２にそれぞれ接続されたトランジスタ１８４，１８６，および１８８のドレインにおける３つの等しい出力を有する第３の電流ミラー回路の入力として動作する。トランジスタ１５４および１８２を通る電流の流れによって、トランジスタ１８４−１８８に対してＶＧＳが設定され、それぞれ同じ電流を流すようにする。
【００２７】
トランジスタ１９０および１９２は、第１のインバータを形成し、トランジスタ１９０のソースは、ノード１６８へ結合された第１の導電端子として作用し、一方トランジスタ１９２のソースは、トランジスタ１５６のドレインに結合された第２の導電端子である。トランジスタ１９０および１９２のドレインは、ノード１９６でデジタル負荷１９４へ共に結合され、デジタル負荷制御信号ＤＬ０およびＤＬ１に応答してキャパシティブな負荷が提供される。トランジスタ２００および２０２は、ノード１７０とトランジスタ１５８のドレインとの間に結合される第２のインバータを形成する。トランジスタ２００および２０２のドレインは、ノード２０６でデジタル負荷２０４へ共に結合され、デジタル負荷制御信号ＤＬ２およびＤＬ３に応答してキャパシティブな負荷が提供される。トランジスタ２０８および２１０は、ノード１７２とトランジスタ１６０のドレインとの間に結合される第３のインバータを形成する。トランジスタ２０８および２１０のドレインは、出力２４でデジタル負荷２１２へ共に結合され、デジタル負荷制御信号ＤＬ４およびＤＬ５に応答してキャパシティブな負荷が提供される。
【００２８】
３インバータのリングオシレータの動作は、技術上良く知られている。簡単に言えば、第３のインバータ２０８−２１０の出力は、第１のインバータ１９０−１９２の入力へフィードバックされ、各インバータ段が１８０°の位相シフトを生じることによって回路全体として発振が引き起こされる。トランジスタ２１８および２２０は、電源導体１０２と４４の間に結合されて、トランジスタ２０８−２１０のようにインバータとして動作し、ｐチャネルトランジスタ１９０，２００，および２０８と、ｎチャネルトランジスタ１９２，２０２，および２１０との間の不整合（ｍｉｓｍａｔｃｈｅｓ）を補償する。トランジスタの不整合を低減することによって、ＯＳＣＯＵＴ信号に対して５０％のデューティサイクルが提供できる。トランジスタ２１８および２２０のより詳細な動作は、米国特許
第５，０８１，４２８号に開示されており、参照のためここに導入される。
【００２９】
ＶＣＯ２２において、電流源トランジスタ１５０および１５６−１６０は、インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０のスイッチング速度を、電流ミラートランジスタ１６２−１６６を通して制御する。ループノード電圧が増加すると、トランジスタ１５０および１５６−１６２はより多くの電流を流す。トランジスタ１５０および１６２を通る電流の流れは、トランジスタ１６４を通る流れに反映される（ｍｉｒｒｏｒｅｄ）。従って、インバータ用トランジスタ１９０−１９２は、ループノード電圧が増加するに従ってより多くの電流を流し、トランジスタ２００−２０２のゲートにおけるキャパシタンスを充放電し、それによって後者のトランジスタ２００−２０２がより高い周波数でスイッチングできるようになる。トランジスタ１６５および１５８もまた、トランジスタ２００−２０２により多くの電流を流し、トランジスタ２０８−２１０のゲートにおけるキャパシタンスを充放電し、それによって後者のトランジスタ２０８−２１０がより高い周波数でスイッチングできるようになる。同様に、トランジスタ１６６および１６０は、トランジスタ２０８−２１０を通してより多くの電流を引き込みかつ供給し、それによってトランジスタ１９０−１９２がより高い周波数でスイッチングできるようになる。総合的な効果は、ＶＣＯがループノード電圧の増加に伴いより高い出力周波数のＯＳＣＯＵＴを発生することである。より低いループノード電圧では、トランジスタ１５０および１５６−１６６とそれぞれのインバータ用トランジスタ段を流れる電流が減少し、それによってＶＣＯ２２の出力周波数が低くなる。
【００３０】
ＶＣＯ２２の最大出力周波数を高くする１つの技術は、１９０−１９２，２００−２０２，および２０８−２１０のようなインバータ用トランジスタのゲート幅の拡張、および／またはゲート長の縮小を含み、それによって与えられたゲート電圧に対してそれぞれがより多くの電流をながすようにすることである。他のアプローチは、１５０および１５６−１６６のような電流源トランジスタのゲート幅を拡張すること、および／またはゲート長を縮小することである。ループノード電圧をによるトランジスタ１５０および１６２における電流の変化に即座に応答することを保証するため、トランジスタ１６４−１６６のゲートにおける負荷を最小にすることは重要である。このアプローチには、ゲートの幾何学的形状の増大によって前のインバータ回路段から見たゲートキャパシタンスや拡散キャパシタンスも増大することにより、上限が存在する。追加されるキャパシタンスによって、発振は遅くなっていく。ＣＭＯＳデバイスの実践的な上限は、最悪のプロセスの場合において約１００ＭＨｚである。
【００３１】
ＶＣＯ２２のキーとなる特徴は、付加的な電流ミラー回路の使用であり、これによりトランジスタ１６４−１６６のゲートにおけるキャパシティブな負荷が減少し、一方インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０を流れる電流が増加する。従って、電流源トランジスタ１５２は、電流ミラートランジスタ１７４−１８０を通して、インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０のスイッチング速度の制御を助ける。ループノード電圧が増加すると、トランジスタ１５２および１７４はより多くの電流を流し、この電流はトランジスタ１７６−１８０を通って反映される（ｍｉｒｒｏｒｅｄ）。同様に、電流源トランジスタ１５４は、電流ミラートランジスタ１８２−１８８を通して、インバータ用トランジスタ１９０−１９２，２００−２０２，および２０８−２１０のスイッチング速度の制御を助ける。ループノード電圧が増加すると、トランジスタ１５４および１８２はより多くの電流を流し、この電流はトランジスタ１８４−１８８を通って反映される（ｍｉｒｒｏｒｅｄ）。
【００３２】
トランジスタ１６４，１７６，および１８４からノード１６８へ流れ込む電流の和によって、インバータ用トランジスタ１９０−１９２には、トランジスタ１６４，１７６，および１８４のゲートにおけるキャパシタンスを増加させることなく、トランジスタ２００−２０２のゲートにおけるキャパシタンスを充放電する電流の３倍の電流を流すことができる。同様に、トランジスタ１６５，１７８，および１８６からノード１７０へ流れ込む電流の和によって、インバータ用トランジスタ２００−２０２には、トランジスタ１６５，１７８，および１８６のゲートにおけるキャパシタンスを増加させることなく、トランジスタ２０８−２１０のゲートにおけるキャパシタンスを充放電する電流の３倍の電流を流すことができる。最後に、トランジスタ１６６，１８０，および１８８からノード１７２へ流れ込む電流の和によって、インバータ用トランジスタ２０８−２１０には、トランジスタ１６６，１８０，および１８８のゲートにおけるキャパシタンスを増加させることなく、トランジスタ１９０−１９２のゲートにおけるキャパシタンスを充放電する電流の３倍の電流を流すことができる。トランジスタ１５０−１５４および１６２−１８８は、与えられたループノード電圧の値で同様の電流をそれぞれ流すような同じ幾何学的な形状で構成されている。トランジスタ１５６−１６０は、それぞれノード１６８，１７０，および１７２のノードへ流れ込む総電流を引き込む（ｓｉｎｋ）ために、トランジスタ１５０−１５４の幅／長さの比率の３倍で形成されている。
【００３３】
各電流ミラー回路は、分離された電流源トランジスタ１５０−１５４を用いたそれ自体の入力を有する。例えば、トランジスタ１７６および１８４は、トランジスタ１６４のゲートに負荷を与えない。同様に、トランジスタ１６４および１８４は、トランジスタ１７６のゲートに負荷を与えず、またトランジスタ１６４および１７６は、トランジスタ１８４のゲートに負荷を与えない。さらに、ノード１６８へ流れる電流の和によって、インバータ用トランジスタ１９０−１９２がより高い速度で、ノード１９６の論理状態を切り換えることができる。電流ミラー回路の入力における余分の負荷は、ループノード電圧の変化への応答を遅くするが、そのような負荷を与えることなく、インバータ用トランジスタを流れる電流を増加させることによって、最悪の場合のプロセスにおいてＶＣＯ２２の最大動作周波数を２００ＭＨｚへ増大できるという望ましい結果が達成される。
【００３４】
付加的な電流ミラー回路は、これらの電流ミラー回路の入力におけるキャパシティブな負荷を増やすことなしに、インバータ用トランジスタ段を流れる電流をさらに増加させるために加えられていると理解される。各電流ミラー回路は、１５０およびノード１６８−１７２へそれぞれ接続される１６２−１６６のようなトランジスタを含むであろう。さらに、各電流ミラー回路からの対応する手段を備えたより多くのインバータ段を含めることによって、さらなる拡張が可能である。例えば、５つのインバータ用トランジスタ段の場合では、各電流ミラー回路は、各インバータ段のｐチャネルトランジスタのソースへそれぞれ１つずつ接続される５つの出力を有することが必要となろう。他の選択肢として、電流ミラー回路の数を最小の２つ、例えば、トランジスタ１５０，１６２−１６６と、トランジスタ１５２，１７４−１８０とに低減することもできる。
【００３５】
ＶＣＯ２２の他の特徴は、ノード１９６，２０６，および出力２４においてデジタル的に負荷をかけることである。周波数範囲検出器３４は、ＶＣＯ２２の出力周波数を監視し、また負荷制御回路３６へ制御信号ＤＬ０−ＤＬ５を送信して、デジタル負荷１９４，２０４，および２１２を能動化しＶＣＯ２２を望ましい動作周波数に下げる。ＶＤＤに初期化の回路３２がループノード電圧をＶＤＤに設定し、そのため負荷制御回路３６はＶＣＯ２２を２００ＭＨｚの望ましい動作周波数に下げるために負荷を増加するのみでよい。ＶＣＯ２２は最悪の場合のプロセスに対して２００ＭＨｚで動作するよう設計されることを思い起こすべきである。従って、最悪の場合の条件下においては、負荷を最小にするか或いは加える必要はない。しかし、よりよい条件においては、負荷制御回路３６は、キャパシティブ負荷を増加することによって、ＶＣＯのインバータ段のスイッチング速度を下げなければならない。
【００３６】
例えば、ＶＣＯ２２が、システムの起動後、４００ＭＨｚで動作を始めたと仮定する。周波数範囲検出器３４は、望ましい周波数よりもより高い周波数を検出し、負荷制御回路３６に対して負荷を増大するように促す。負荷制御回路３６はＤＬ０の負荷制御信号を論理“１”にし、図５の伝達ゲート２２４をイネーブル（ここでは導通を意味する）にする。伝達ゲート２２４は、ｐチャネルおよびｎチャネルのＣＭＯＳトランジスタ（ここでは示されていない）で、それらのドレインとソースを互いに結合させて構成することができる。インバータ２２６は、ＤＬ０を反転させてｐチャネルトランジスタをイネーブルにする。伝達ゲート２２４の第１の導電端子は、ノード１９６に結合されている。キャパシタ２２８は、伝達ゲート２２４の第２の導電端子と電源導体４４との間に結合されている。ノード１９６における負荷は、伝達ゲート２２４を通るキャパシタ２２８の値によって増加する。ＶＣＯ２２の出力周波数は、キャパシタ２２８によって負わされた付加的な遅延のために、低くなる。もし、ＶＣＯ２２が、まだ望ましい２００ＭＨｚなる周波数よりも高い周波数で動作している場合、負荷制御回路３６はＤＬ１信号を論理“１”にして伝達ゲート２３０をイネーブルにする。インバータ２３２は、伝達ゲート２３０のｐチャネル側をイネーブルにする。伝達ゲート２３０の第１の導電端子は、ノード１９６に結合されている。キャパシタ２３４は、伝達ゲート２３０の第２の導電端子と電源導体４４との間に結合されている。ノード１９６における負荷は、伝達ゲート２３０を介して接続されるキャパシタ２３４によって増加する。キャパシタ２２８および２３４の値によって、周波数の減少のステップが決まる。
【００３７】
デジタル負荷２０４および２１２は、図５においてデジタル負荷１９４について述べたのと同様の構成に従う。負荷をかけるプロセスは、ＶＣＯ２２を望ましい２００ＭＨｚなる動作周波数に下げるまで、負荷制御回路３６がＤＬ２，ＤＬ３，ＤＬ４，およびＤＬ５信号を順次能動化することによって続けられる。実践的には、より多くのキャパシティブな負荷、例えば、１ノード当たり９個のキャパシタを、ノード１９６、２０６、およびＶＣＯ２２の出力２４に接続することができる。負荷制御回路３６は、各キャパシティブな負荷に対して１つの負荷制御信号を供給しなければならず、３つのノードそれぞれへ接続される９個のキャパシタに対しては２７の負荷制御信号を供給しなければならない。各々０．１ｐＦの値を有する２７個のキャパシタによって、ＶＣＯ２２の全調整範囲は２００−８６０ＭＨｚとなり、６００ＭＨｚを越える動作の場合の５０ＭＨｚのステップから、２００ＭＨｚに近い動作の場合の８．０ＭＨｚのステップまでを範囲とする非線形なステップである。追加的な負荷のキャパシタ、および／またはより大きい周波数ステップを、最悪の場合のプロセスおよび高温の環境と、最良の場合のプロセスおよび低温の環境との間における周波数の広がりに依存して使用できる。実際に、周波数範囲検出器３４は、ＩＣの温度は正規の動作が始まった後上昇するので、２００ＭＨｚより少し高い周波数、たとえば２３０ＭＨｚを検出するように設計すべきである。さらにまた、そのより高い周波数では、ＶＣＯ２２を減速するために少なくとも１つのキャパシティブな負荷が能動化されることは確実である。
【００３８】
ＶＣＯ２２の出力周波数を監視するために、ＯＳＣＯＵＴ信号が、Ｎ分周回路によって１／２分周され、図６に示すように逆位相クロック発生器２４０にＯＳＣＯＵＴ／２として供給されＰＸ２およびＰＹ２クロック信号を提供する。逆位相クロック発生器２４０は図３で述べたのと同じ構成とすることができる。入力信号ＶＲＥＦは、逆位相クロック発生器２４２へ供給され、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号を提供する。逆位相クロック発生器２４２は、さらに図７で説明されており、入力信号ＶＲＥＦは、インバータ２４４によって反転されてからＡＮＤゲート２４８の第１の入力へ供給され、該ＡＮＤゲート２４８はその出力においてＹ ＣＬＫ２クロック信号を提供する。入力信号ＶＲＥＦはまた、ＡＮＤゲート２５０の第１の入力へ供給され、該ＡＮＤゲート２５０はその出力においてＸ ＣＬＫ２クロック信号を提供する。Ｘ ＣＬＫ２クロック信号は、インバータ２５２によって反転され、ＡＮＤゲート２４８の第２の入力へ供給される。Ｙ ＣＬＫ２クロック信号は、インバータ２５４によって反転され、ＡＮＤゲート２５０の第２の入力へ供給される。
【００３９】
入力信号ＶＲＥＦが論理“０”のとき、ＡＮＤゲート２５０の出力におけるＸ ＣＬＫ２クロック信号は論理“０”になる。ＡＮＤゲート２４８は、インバータ２４４および２５２の出力から共に論理“１”を受信し、論理“１”なるＹ ＣＬＫ２クロック信号を提供する。入力信号ＶＲＥＦが論理“１”になると、Ｙ ＣＬＫ２クロック信号はインバータ２４４のために論理“０”になる。ＡＮＤゲート２５０は、入力信号ＶＲＥＦおよびインバータ２５４の出力から共に論理“１”を受信し、論理“１”なるＸ ＣＬＫ２クロック信号を提供する。従って、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号は、入力信号ＶＲＥＦの周波数で動作する逆位相の信号である。
【００４０】
図６に戻れば、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号は、５００ナノセカンド（ｎｓ）の周期を有する２．０ＭＨｚで動作し、一方ＰＸ２およびＰＹ２クロック信号は、１０ｎｓの周期を有する１００ＭＨｚで動作する。ダウン検出回路２６０は、ＰＸ２およびＰＹ２クロック信号に応答して動作し、Ｙ ＣＬＫ２クロック信号の“０”方向への遷移を検出したときに、１０ｎｓの論理“１”なるＤＯＷＮ ＰＵＬＳＥを提供する。ダウン検出回路２６０のさらなる詳細が図８に示されている。Ｙ ＣＬＫ２クロック信号が、図９の時間ｔ０において論理“１”のとき、インバータ２６２の出力は論理“０”であり、ＡＮＤゲート２６４の出力におけるＤＯＷＮ ＰＵＬＳＥ信号は論理“０”である、図８参照。ＰＸ２クロック信号が論理“１”のとき、論理“１”なるＹ ＣＬＫ２クロック信号はトランジスタ２６６を通過する。インバータ２６８は、Ｙ ＣＬＫ２クロック信号を反転し、トランジスタ２７０はＰＹ２クロック信号が論理“１”になったときに、反転されたＹ ＣＬＫ２クロック信号を通過させる。Ｙ ＣＬＫ２クロック信号は、インバータ２７２の出力において論理“１”に戻り、かつＰＸ２クロック信号の引き続くハイの状態の間トランジスタ２７４を通過する。インバータ２７６および２７８を通ってさらに２回反転した後、論理“１”なるＹ ＣＬＫ２クロック信号は、ＡＮＤゲート２６４の第１の入力に到達する。ＤＯＷＮ ＰＵＬＳＥ信号は、その（ＡＮＤゲート２６４の）第２の入力における論理“０”のために、論理“０”のままである。
【００４１】
Ｙ ＣＬＫ２クロック信号が、図９のｔ１の時刻において論理“０”へ遷移したとき、インバータ２６２の出力は論理“１”となり、そしてＡＮＤゲート２６４の出力におけるＤＯＷＮ ＰＵＬＳＥ信号は、インバータ２７８の出力が時刻ｔ１においてまだ論理“１”であるため、論理“１”に切り換る、図９参照。ＰＸ２クロック信号の完全な１周期（論理“１”から論理“０”に遷移し再び論理“１”へ）の後、論理“０”なるＹ ＣＬＫ２は、トランジスタ２６６，２７０，および２７４と、インバータ２６８，２７２，２７６，および２７８とを通過し、ＡＮＤゲート２６４の第１の入力に到達する。ＤＯＷＮ ＰＵＬＳＥ信号は、時刻ｔ２において論理“０”へ戻る。Ｙ ＣＬＫ２クロック信号は、次の論理“１”なるＤＯＷＮ ＰＵＬＳＥ信号が発生するまでに、インバータ２７８の出力を論理“１”にプリセットするために論理“１”に切り換えて戻らねばならない。このようにして、ＤＯＷＮ ＰＵＬＳＥ信号は、Ｙ ＣＬＫ２クロック信号の論理“０”への遷移ごとに、ＰＸ２クロック信号の約１周期の間、論理“１”となる。
【００４２】
Ｘ ＣＬＫ２信号は、図６に示すようにＡＮＤゲート２８０の第１の入力に供給される。ＤＯＷＮ ＰＵＬＳＥ信号は、インバータ２８２によって反転され、そしてＡＮＤゲート２８０の第２の入力に供給される。シフトレジスタ２８４は、ＡＮＤゲート２８０の出力からのデータを受信し、該データをＰＸ２およびＰＹ２クロック信号に応答して、直列につながった２５のビット位置に沿ってシフトする。ＡＮＤゲート２８０の出力が論理“１”のとき、ＡＮＤゲート２８５はＰＸ２クロック信号をシフトレジスタ２８４へ通し、またＡＮＤゲート２８６はＰＹ２クロック信号をシフトレジスタ２８４へ通す。シフトレジスタ２８４の最終段のビットは、インバータ２８８および２９０によってバッファリングされ、ＨＩＧＨ ＦＲＥＱ１信号を提供する。論理“１”なるＤＯＷＮ ＰＵＬＳＥは、例えば、図９の時刻ｔ１において、シフトレジスタ２８４の２５ビットを論理“０”へリセットする。
【００４３】
図９の時刻ｔ２の後、Ｘ ＣＬＫ２クロック信号は論理“１”でかつインバータ２８２の出力は論理“１”であり、これによりシフトレジスタ２８４のデータ入力は論理“１”を受信できる。ＰＸ２およびＰＹ２クロック信号は、Ｘ ＣＬＫ２クロック信号がハイの状態の間、シフトレジスタ２８４に沿って論理“１”をシフトし始める。ＯＳＣＯＵＴ／２信号はＶＣＯ２２の出力周波数の１／２であり、一方Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号の周期は５００ｎｓであることは前に述べた。Ｘ ＣＬＫ２クロック信号のハイの状態は、２５０ｎｓである。もし、ＯＳＣＯＵＴ／２の周波数が２００ＭＨｚよりも高いと、ＰＸ２およびＰＹ２クロックの周期は１０ｎｓよりも短くなり、（Ｘ ＣＬＫ２クロック信号のハイ状態である）論理“１”は、Ｘ ＣＬＫ２クロック信号が論理“０”に戻る前にシフトレジスタ２８４の２５番目のビット位置へ到達する。そしてＨＩＧＨ ＦＲＥＱ１信号は論理“１”となる。一度Ｘ ＣＬＫ２クロック信号が論理“０”に切り換わると、ＡＮＤゲート２８０の出力は論理“０”となりかつＡＮＤゲート２８５および２８６なる手段によって、シフトレジスタ２８４へクロックがこれ以上到達しないようになる。シフトレジスタ２８４の２５番目のビット位置の最後の値は、Ｘ ＣＬＫ２クロック信号がロー状態の間、ＨＩＧＨ ＦＲＥＱ１信号として維持される。以上示した代わりに、もしＯＳＣＯＵＴ／２信号が望み通りに１００ＭＨｚで動作しているとすると、ＰＸ２およびＰＹ２クロックの周期は１０ｎｓとなりシフトレジスタ２８４の２５番目のビット位置は、Ｘ ＣＬＫ２クロック信号が論理“０”へ切り換ったときは、まだ論理“０”である。ＨＩＧＨ ＦＲＥＱ１信号はまた、図２のインバータ１１６へ向かい、周波数範囲検出器３４および負荷制御回路３６が所望の動作周波数を達成するためＶＣＯ２２の負荷を調整している間、ループノード１８においてＶＤＤを維持するために図２のトランジスタ６４を導通させたままにする。一度ＶＣＯ２２が２００ＭＨｚで動作するようになると、ＨＩＧＨ ＦＲＥＱ１信号は論理“０”となり、トランジスタ６４はオフとなる。
【００４４】
実践的には、ＶＣＯ２２が２００ＭＨｚより下回らないことを保証するためには、シフトレジスタ２８４は２９ビットに広げることができる。より長いシフトレジスタ２８４によって、Ｘ ＣＬＫ２クロック信号が論理“１”となっている間に論理“１”を最終段のビット位置までシフトさせることなく、ＯＳＣＯＵＴ／２信号の周波数をより高くできる。その結果、負荷がより少なくなり、それに応じてＶＣＯ２２の出力周波数がより高くなる。
【００４５】
ＶＣＯ２２が望ましい周波数で動作しているか否かの実際の決定は、ＳＡＭＰＬＥパルスの発生時におけるＨＩＧＨ ＦＲＥＱ２信号の状態によって行われる。Ｙ ＣＬＫ２クロック信号は、トランジスタ２９４，２９６，２９８および３００と、インバータ３０２，３０４，３０６，３０８および３１０とを含む遅延回路を通って遅延される。トランジスタ２９４および２９８のゲートは、ＰＸ２クロック信号を受信し、一方トランジスタ２９６および３００のゲートはＰＹ２クロック信号を受信する。ダウン検出回路３１２は、図８において述べた回路２６０と同様の構成に従い、Ｙ ＣＬＫ２クロック信号の立上がりエッジがあってから予め決められた遅延の後、１０ｎｓの論理“１”のパルスを出力する。
Ｙ ＣＬＫ２クロック信号は、インバータ３０２によって反転され、ＰＸ２クロック信号がハイの状態の間にトランジスタ２９４を通過する。Ｙ ＣＬＫ２クロック信号は、インバータ３０４によって再度反転され、ＰＹ２クロック信号がハイの状態の間にトランジスタ２９６を通過する。それぞれＰＸ２およびＰＹ２クロック信号が次のハイの状態の間に、２重の反転がインバータ３０６および３０８とトランジスタ２９８および３００をそれぞれ通して、繰り返される。インバータ３１０によってＹ ＣＬＫ２クロック信号の奇数回の反転が行われ、それによってダウン検出回路３１２は、Ｙ ＣＬＫ２クロック信号の立上がりエッジがあってからＰＸ２およびＰＹ２の２つのクロックの周期の後、論理“１”のパルスを提供する。ダウン検出回路３１２は、図９の時刻ｔ３において論理“１”のＳＡＭＰＬＥパルスを生成し、トランジスタ３１６をイネーブル（導通状態を意味する）にし、ＨＩＧＨ ＦＲＥＱ１信号をインバータ３１８および３２０を通してＨＩＧＨ ＦＲＥＱ２信号とする、図９参照。ＨＩＧＨ ＦＲＥＱ２信号がＳＡＭＰＬＥパルスの後、論理“１”であると、その時は負荷制御回路３６は次のデジタル負荷信号を発行しＶＣＯ２２にかかる負荷を増加させる。ＨＩＧＨ ＦＲＥＱ２信号がＳＡＭＰＬＥパルスの後、論理“０”であるならば、その時はＶＣＯ２２は望ましい周波数で動作している。
【００４６】
図１０へ移ると、負荷制御回路３６が、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号と、ＨＩＧＨ ＦＲＥＱ２信号と、ＶＤＤ ＤＥＴＥＣＴ信号と、ＲＥＳＥＴ信号と、を受信する負荷セル３２２と共に示されている。負荷セル３２４は、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号と、ＨＩＧＨ ＦＲＥＱ２信号と、ＲＥＳＥＴ信号と、負荷セル３２２からのＤＬ０制御信号と、を受信する。負荷セル３２２は、電源導体１０２から論理“１”を受信するために結合されている入力を含んでいる。負荷セル３２２の第１の出力は、負荷セル３２４の入力に結合されており、一方負荷セル３２２の第２の出力は、デジタル負荷制御信号ＤＬ０を提供する。負荷セル３２４の第１の出力は、次の負荷セルの入力に結合されており、一方負荷セル３２４の第２の出力は、デジタル負荷制御信号ＤＬ１を提供する。負荷制御回路３６は、他に４つの負荷セルを含み（図には示されていない）、デジタル負荷制御信号ＤＬ２，ＤＬ３，ＤＬ４およびＤＬ５を提供する。各負荷セルは、負荷セル３２２の入力が固定的な論理“１”を受信することを除いて同様の構成に従っている。加えて、負荷セル３２４と残りの負荷セルは、ＶＤＤ ＤＥＴＥＣＴ信号の代わりに、前段からの負荷制御信号を受信する。
【００４７】
図１１に示された負荷セル３２２の動作について検討する。論理“１”のＲＥＳＥＴ信号によって、トランジスタ３２６はオンされ、ノード３２８は電源導体４４によって論理“０”へ引かれる。この論理“０”は、インバータ３３０および３３２と、Ｘ ＣＬＫ２クロック信号の次のハイ状態においてトランジスタ３３４とを通過する。負荷セル３２２の第１の出力は、インバータ３３６および３３８に続いて論理“０”となり、一方、ＤＬ０信号は論理“０”となる。論理“１”のＲＥＳＥＴ信号によって、ＶＤＤに初期化の回路３２で初期化のプロセスが開始したことを思い出すと、ＶＤＤ ＤＥＴＥＣＴ信号はループノード１８がＶＤＤになるまで論理“０”がに留まる。ＡＮＤゲート３４０の出力は、論理“０”であり、トランジスタ３４２は導通しない。従って、システムリセットによって、デジタル負荷制御信号ＤＬ０−ＤＬ５は論理“０”に設定される。
【００４８】
システムリセットの後では、ＲＥＳＥＴ信号は論理“０”となり、トランジスタ３２６はオフとなりノード３２８は解放される。ＶＤＤ ＤＥＴＥＣＴ信号は、ループノード１８の初期化の後、論理“１”に切り換る。Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号の引き続くサイクルの間、周波数範囲検出器３４はＶＣＯ２２の出力周波数をチェックし、もし２００ＭＨｚを越えていると、論理“１”のＨＩＧＨ ＦＲＥＱ２信号を発行する。ＶＤＤ ＤＥＴＥＣＴ信号と、ＨＩＧＨ ＦＲＥＱ２信号と、Ｙ ＣＬＫ２クロック信号とが全て論理“１”のとき、ＡＮＤゲート３４０は論理“１”となり、トランジスタ３４２はオンにされ論理“１”が電源導体１０２からノード３２８へ通される。インバータ３３０の出力は論理“０”へ切り換り、インバータ３３２の出力は論理“１”となる。トランジスタ３４４は、インバータ３３０の出力における論理“０”を保持するために、インバータ３３２の出力における論理“１”をラッチしてインバータ３３０の入力へ戻している。ＤＬ０信号は、インバータ３４６に続いて論理“１”となる。Ｘ ＣＬＫ２クロック信号の次のハイ状態の間、トランジスタ３３４はオンとなり論理“１”がインバータ３３６および３３８を通して負荷セル３２４の入力へ送られる。論理“１”のＤＬ０信号によって、図５の伝達ゲート２２４はイネーブル（導通化）され、また以前に述べたように図４のノード１９６の負荷が増大される。
【００４９】
Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号の次のサイクルの間において、周波数範囲検出器３４が再びＶＣＯ２２の出力周波数が高すぎると判断した場合、周波数範囲検出器３４は、さらに別の論理“１”なるＨＩＧＨ ＦＲＥＱ２信号を論理“１”のるＳＡＭＰＬＥパルスに続いて発行する。負荷セル３２２からのＤＬ０信号は、負荷セル３２４のトランジスタ３４２をイネーブル（導通化）するために、負荷セル３２４のＡＮＤゲート３４０へ論理“１”を供給する。さらに論理“１”なるＹ ＣＬＫ２クロック信号や論理“１”なるＨＩＧＨ ＦＲＥＱ２信号によって、負荷セル３２２のインバータ３３８の出力における論理“１”が、負荷セル３２４の３４２のようなトランジスタを通過し、図１１で述べたように内部でラッチされる。ＤＬ１信号は論理“１”となり、図５の伝達ゲート２３０を能動化し、ノード１９６にさらに負荷をかける。それに従ってＶＣＯ２２の出力周波数は低下する。負荷セル３２４を通して処理された論理“１”は、必要な場合次の負荷セルへ送るための準備としてＸ ＣＬＫ２クロック信号の次のハイ状態に続いて、負荷セル３２４の３３８のようなインバータの出力においてラッチされる。
【００５０】
このプロセスは、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号のそれぞれのサイクルの間、ＶＣＯ２２が所望の動作周波数に低下するまで続けられ、デジタル負荷制御信号ＤＬ２，ＤＬ３，ＤＬ４およびＤＬ５を順次イネーブル（論理“１”とし負荷をかけることを意味する）する。ＰＸ２およびＰＹ２クロック信号は、Ｘ ＣＬＫ２クロック信号のハイ状態の間に、シフトレジスタ２８４が論理“１”を２５ビット目の位置にシフトしないような適切な周期に広がる。ＨＩＧＨ ＦＲＥＱ１信号は、論理“０”のまま保持され、また、ＨＩＧＨ ＦＲＥＱ２信号は、論理“１”なるＳＡＭＰＬＥパルスで論理“０”となる。次の負荷セルにおいて３４０のようなＡＮＤゲートの出力は、論理“０”となりかつ３４２のようなトランジスタをディスエーブル（非導通）する。よって、前段の負荷セルからの論理“１”は次の負荷セルへ送られない。このようにして、ＶＣＯ２２は、所望の周波数で動作する。
【００５１】
さらにまた、図２のＡＮＤゲート６２の３つの入力がそれぞれ論理“１”である場合、そのＡＮＤゲート６２の出力は論理“１”となりトランジスタ６４をターンオフし、それによってＰＬＬ１０からＶＤＤに初期化の回路３２を効果的に取り去ることができる。論理“１”なるＶＤＤ ＤＥＴＥＣＴ信号および論理“０”なるＨＩＧＨ ＦＲＥＱ２信号によって、チャージポンプ１６がイネーブル（動作可能状態とされることを意味する）され、通常動作の間にループノード１８が制御される。
【００５２】
本発明の特定の実施例が示され述べられたが、さらなる修正や改善が当業者によって考えられるであろう。本発明はここに示した特定の構成に限られたものではないことが理解され、また添付の請求項によって本発明の真の精神および範囲から離れていない全ての修正をカバーすることが意図されている。
【００５３】
【発明の効果】
以上のように，本発明の周波数範囲検出器によって、ＶＣＯの周波数の特性を検出して、ＶＣＯの負荷をデジタル的に調整し該ＶＣＯの特性をＰＬＬが位相を引き込める範囲内に設定できるため、ＶＣＯのプロセス条件が変動しその周波数特性に不確実性が存在しても、高精度、高安定、低ジッタのＰＬＬ動作が得られる。
【図面の簡単な説明】
【図１】本発明の１実施例に係るＰＬＬを示すブロック図である。
【図２】図１の回路におけるＶＤＤに初期化の回路を示す電気回路およびブロック図である。
【図３】図１の回路における逆位相クロック発生器を示す電気回路図である。
【図４】図１の回路における高周波数ＶＣＯを示す電気回路およびブロック図である。
【図５】図４の回路におけるデジタル負荷を示す電気回路図である。
【図６】図１の回路における周波数範囲検出器を示す電気回路およびブロック図である。
【図７】図６の回路における逆位相クロック発生器を示す電気回路図である。
【図８】図６の回路におけるダウン検出器を示す電気回路図である。
【図９】図６の回路における周波数範囲検出器の説明で有用な波形図である。
【図１０】図１の回路における負荷制御回路を示すブロック図である。
【図１１】図１０回路におけるの負荷セルを示す電気回路図である。
【符号の説明】
１０ 位相同期ループ
１４ 位相検出器
１６ チャージポンプ
１８ ループノード
２０ ループフィルタ
２２ ＶＣＯ
２４ 出力
２８ 逆位相クロック発生器
３０ プログラマブルＮ分周回路
３２ ＶＤＤに初期化の回路
３４ 周波数範囲検出器
３６ 負荷制御回路
３８ デジタル制御される負荷
４０ トランジスタ
４２，５８ ノード
４４ グランド電位で動作する電源導体
４６，４８，５４ シュミットトリガインバータを構成するトランジスタ
５０，５２，５６ シュミットトリガインバータを構成するトランジスタ
６０，６１ インバータ
６２ ＡＮＤゲート
６４ トランジスタ
６６ ＮＯＲゲート
６８ トランジスタ
７０，７２，７４，７６，７８ トランジスタ
８０，８２，８４，８６，８８，９０ インバータ
９２，９４，９６，９８，１００ トランジスタ
１０２ 正の電位で動作する電源導体
１０３ ＡＮＤゲート
１０４ Ｎ分周回路
１０８ 逆位相クロック発生器
１１０ インバータ
１１２，１１４ ＡＮＤゲート
１１６ インバータ
１１８，１２０ トランジスタ
１２２ トランジスタ
１２４ トランジスタ
１２６，１２８，１３０，１３２，１３６，１３８，１４２，１４４，１４７，１４９ インバータ
１４６，１４８ ノード
１３４，１４０ ＡＮＤゲート
１５０，１５２，１５４，１５６，１５８，１６０ 電流源トランジスタ
１６２，１６４，１６４，１６６ トランジスタ
１７４，１７６，１７８，１８０ トランジスタ
１８２，１８４，１８６，１８８ トランジスタ
１６８，１７０，１７２ ノード
１９０，２００，２０８，２１８ ｐチャネルトランジスタ
１９２，２０２，２１０，２２０ ｎチャネルトランジスタ
１９４，２０４，２１２ デジタル負荷
１９６，２０６ ノード
２２４，２３０ 伝達ゲート
２２６，２３２ インバータ
２２８，２３４ キャパシタ
２４０，２４２ 逆位相クロック発生器
２４４，２５２，２５４ インバータ
２４８，２５０ ＡＮＤゲート
２６０，３１２ ダウン検出回路
２６２，２６８，２７２，２７６，２７８ インバータ
２６４ ＡＮＤゲート
２６６，２７０，２７４ トランジスタ
２８０，２８５，２８６ ＡＮＤゲート
２８２，２８８，２９０，３１８，３２０ インバータ
２８４ シフトレジスタ
２９４，２９６，２９８，３００ トランジスタ
３０２，３０４，３０６，３０８，３１０ インバータ
３１６ トランジスタ
３２２，３２４ 負荷セル
３２６，３３４，３４２，３４４ トランジスタ
３２８ ノード
３３０，３３２，３３６，３３８，３４６ インバータ
３４０ ＡＮＤゲート
Claims (6)
- 第１の入力信号の周波数が、第２の入力信号の周波数に対して予め決められた周波数範囲内にあることを検出するための回路であって、
前記第２の入力信号から、第１および第２のクロック信号を生成し、前記第１および第２のクロック信号は逆位相を有する第１の手段（２４２）と、
前記第２のクロック信号を受信し、前記第２のクロック信号が第１の論理状態へ切り換ったことを検出して出力に出力信号を供給するように結合された第２の手段（２６０）と、
データ入力、第１のクロック入力、リセット入力及び出力を有し、前記データ入力は前記第１のクロック信号を受信し、前記第１のクロック入力は前記第１の入力信号を受信し、前記リセット入力は前記第２の手段の前記出力信号を受信し、前記出力は、前記回路の第１の出力信号を提供するシフトレジスタ（２８４）と、
を具備することを特徴とする前記回路。 - 請求項１記載の回路において、
第１及び第２の入力と出力とを有し、前記第１の入力は前記第１のクロック信号を受信し、前記出力は前記シフトレジスタの前記データ入力へ結合されている第１のＡＮＤゲート（２８０）と、
前記第２の手段の前記出力に結合されている入力を有し、かつ前記第１のＡＮＤゲートの前記第２の入力に結合されている出力を有する第１のインバータ（２８２）と、
をさらに具備することを特徴とする前記回路。 - 請求項２記載の回路において、
前記第１の入力信号から第３及び第４のクロック信号を生成し、前記第３及び第４のクロック信号は逆位相を有する第３の手段（２４０）と、
第１及び第２の入力と出力とを有し、前記第１の入力は前記第３のクロック信号を受信し、前記第２の入力は前記第１のＡＮＤゲートの前記出力へ結合されており、前記出力は前記シフトレジスタの前記第１のクロック入力に結合されている第２のＡＮＤゲート（２８５）と、
第１及び第２の入力と出力とを有し、前記第１の入力は前記第４のクロック信号を受信し、前記第２の入力は前記第１のＡＮＤゲートの前記出力へ結合されており、前記出力は前記シフトレジスタの第２のクロック入力に結合されている第３のＡＮＤゲート（２８６）と、
をさらに具備することを特徴とする前記回路。 - 請求項３記載の回路において、
前記第２のクロック信号を受信するように結合されている入力を有し、かつ遅延した第２のクロック信号を提供するための出力を有する第１の遅延回路（３０２−３１０）と、
前記遅延した第２のクロック信号を受信し、前記第２のクロック信号が前記第２の論理状態に切り換ったことを検出して出力に出力信号を提供するように結合された第４の手段（３１２）と、
ゲート、ドレイン及びソースを有し、前記ドレインは前記シフトレジスタの前記出力に結合され、前記ゲートは前記第４の手段の前記出力信号を受信し、前記ソースは前記回路の第２の出力信号を提供する第１のトランジスタ（３１６）と、
をさらに具備することを特徴とする前記回路。 - 第１の入力信号の周波数が、第２の入力信号の周波数に対して予め決められた周波数範囲内にあることを検出する方法であって、
前記第２の入力信号から第１及び第２のクロック信号を生成する段階であって、前記第１及び第２のクロック信号は逆位相を有するものと、
前記第２のクロック信号が第１の論理状態へ切り換ったことを検出し、ダウンパルス信号を提供する段階と、
第１の入力信号からのクロックの受信に応じて、シフトレジスタの直列につながったビット位置に沿って前記第１のクロック信号をシフトする段階と、
前記ダウンパルス信号を受信したことに応じて前記シフトレジスタをリセットする段階と、
前記第１の入力信号の周波数が前記第２の入力信号の周波数の予め決められた分数値に相当する周波数より低いとき、前記シフトレジスタから第１の論理状態を有する第１の出力信号を提供する段階であって、前記第１の入力信号の周波数が前記第２の入力信号の周波数の前記予め決められた分数値に相当する周波数よりも高いとき、第２の論理状態を有するものと、
を具備することを特徴とする第１の入力信号の周波数が第２の入力信号の周波数に対して予め決められた周波数範囲内にあることを検出する方法。 - 前記第２のクロック信号を遅延し、遅延した第２のクロック信号を提供する段階と、
前記遅延した第２のクロック信号が、第１の論理状態へ切り換ったことを検出する段階と、
前記遅延した第２のクロック信号が前記第１の論理状態へ切り換ったときに、前記シフトレジスタからの前記第１の出力信号をサンプリングして第２の出力信号を提供する段階と、
をさらに具備することを特徴とする請求項５記載の方法。
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| KR20060060158A (ko) * | 2004-11-30 | 2006-06-05 | 삼성전자주식회사 | 주파수 검출기를 이용하여 커패시턴스를 가변시키는 전압제어 발진기 및 위상 고정 루프 |
| JP5472781B2 (ja) * | 2008-10-08 | 2014-04-16 | Ｎｌｔテクノロジー株式会社 | シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法 |
| JP2012156676A (ja) * | 2011-01-25 | 2012-08-16 | Hitachi Ltd | 周波数判定回路および半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3080487A (en) * | 1959-07-06 | 1963-03-05 | Thompson Ramo Wooldridge Inc | Timing signal generator |
| JPS5410466B2 (ja) * | 1974-03-01 | 1979-05-07 | ||
| GB2030807B (en) * | 1978-10-02 | 1982-11-10 | Ibm | Latch circuit |
| US4333055A (en) * | 1979-11-23 | 1982-06-01 | Trw Inc. | Digital phase-frequency detector |
| US4389643A (en) * | 1981-10-05 | 1983-06-21 | Edison Control Corporation | Multiplexed pulse tone signal receiving apparatus |
| US4527080A (en) * | 1983-07-18 | 1985-07-02 | At&T Bell Laboratories | Digital phase and frequency comparator circuit |
| US4817448A (en) * | 1986-09-03 | 1989-04-04 | Micro Motion, Inc. | Auto zero circuit for flow meter |
| JP2608555B2 (ja) * | 1987-03-19 | 1997-05-07 | 富士通株式会社 | 位相比較回路 |
| US4988901A (en) * | 1988-04-15 | 1991-01-29 | Sharp Kabushiki Kaisha | Pulse detecting device for detecting and outputting a pulse signal related to the slower frequency input pulse |
| US5128623A (en) * | 1990-09-10 | 1992-07-07 | Qualcomm Incorporated | Direct digital synthesizer/direct analog synthesizer hybrid frequency synthesizer |
| US5121010A (en) * | 1991-02-14 | 1992-06-09 | Motorola, Inc. | Phase detector with deadzone window |
| US5161175A (en) * | 1991-05-28 | 1992-11-03 | Motorola, Inc. | Circuit and method of detecting an invalid clock signal |
-
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- 1992-11-19 US US07/978,588 patent/US5247215A/en not_active Expired - Lifetime
-
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