JP2016208156A - 発振回路及び位相同期回路 - Google Patents

Abstract

【課題】注入同期型発振器の発振周期の半分の長さのパルス幅を有する注入信号を生成することなく注入同期可能な発振周期型発振器を提供する。【解決手段】発振回路は、所定の範囲の発振周波数で発振する注入同期型発振器５と、パルス信号である注入信号を、注入同期型発振器５の所望の発振周期の整数倍の周期で注入同期型発振器５に出力する注入回路１０と、を有し、注入信号のパルス幅は、発振周期よりも大きいことを特徴とする。また、発振回路は、注入信号のパルス幅は、所望の発振周期の整数倍に所望の発振周期の０．５倍の長さを加えた値であることが好ましい。【選択図】図４

Description

本発明は、発振回路及び位相同期回路に関する。

近年、通信システム等の各種システムの動作が高速化している。このため、システムの動作に使用されるクロックを生成する発振器及び位相同期回路（Phase Locked Loop、ＰＬＬ）を高速で動作させるために、位相ノイズを低下させることが望まれている。発振器及びＰＬＬの位相ノイズを低下させるために、ＰＬＬのループ帯域を広くして、ＰＬＬに含まれる電圧制御発振器（voltage controlled oscillator、ＶＣＯ）の位相ノイズを低減することが知られる。しかしながら、ＰＬＬのループ帯域を広くすると、ＰＬＬのループ系が不安定性になるおそれがある。

一方、ＶＣＯ等の発振器に、発振器の自励発振周波数に極めて近い周波数の信号を注入して発振器の発振周波数を摂動することにより、注入した信号の周波数に発振器の発振周波数を同期させることが知られる（例えば、非特許文献１及び２を参照）。また、発振器の発振周波数の１／Ｎの周波数であるサブハーモニック（subharmonic）信号を発振器に注入することにより、位相ノイズを低減する注入同期型発振器が知られている（例えば、特許文献１及び２並びに非特許文献３〜５を参照）。

図１（ａ）は、注入同期型発振器を含むＰＬＬの一例の回路ブロック図である。図１（ｂ）は図１（ａ）に示す注入回路の一例を示す図であり、図１（ｃ）は図１（ａ）に示す注入同期型発振器から出力されるクロックＣＫ_outと、注入同期型発振器に注入される注入信号Ｖ_injのタイミングチャートである。

ＰＬＬ８００は、位相／周波数比較回路８０１と、チャージポンプ８０２と、ループフィルタ８０３と、注入同期型発振器８０４と、分周回路８０５と、注入回路８０６とを有する。位相／周波数比較回路８０１は、位相ノイズがない基準クロックRefclkと分周回路８０５で分周されたクロックＣＫ_outの位相及び周波数を比較する。位相／周波数比較回路８０１は、位相の比較結果を示す位相比較信号ＰＤ、及び周波数の比較結果を示す周波数比較信号ＦＤをチャージポンプ８０２に出力する。チャージポンプ８０２は、位相／周波数比較回路８０１から入力される位相比較信号ＰＤ及び周波数比較信号ＦＤを使用して、基準クロックRefclkと分周回路８０５で分周されたクロックＣＫ_outとの位相差及び周波数差を補償するための信号を生成する。ループフィルタ８０３は、チャージポンプ８０２から入力された信号に応じた制御電圧Ｖ_cを注入同期型発振器８０４に供給する。注入同期型発振器８０４は、注入回路８０６から注入される２５ｐｓのパルス幅を有する注入信号Ｖ_injに応じて、クロックＣＫ_outの周波数が２０ＧＨｚになるように動作する。

注入回路８０６は、第１反転素子８６１と、駆動能力が第１反転素子８６１の半分である第２反転素子８６２と、第１トランジスタ８６３と、第２トランジスタ８６４と、抵抗素子８６５と、第３反転素子８６６を有する。注入回路８０６は、振幅が１．２Ｖであり且つパルス幅が１００ｐｓであるパルス信号が入力されると、振幅が６００ｍＶであり且つパルス幅が２５ｐｓである注入信号Ｖ_injを出力する。注入回路８０６は、第１反転素子８６１及び駆動能力が第１反転素子８６１の半分である第２反転素子８６２を使用して、第１トランジスタ８６３及び第２トランジスタ８６４を制御して、パルス幅が入力信号のパルス幅の１／４である注入信号Ｖ_injを生成する。

注入回路８０６は、注入同期型発振器８０４のクロックＣＫ_outの所望の周期である５０ｐｓの半分の長さである２５ｐｓのパルス幅を有する注入信号Ｖ_injをＮ周期毎に注入同期型発振器８０４に注入する。注入同期型発振器８０４は、注入信号Ｖ_injが注入される毎に、注入信号Ｖ_injのパルス幅に応じて発振周波数を補正する。２５ｐｓのパルス幅を有する注入信号Ｖ_injが注入された注入同期型発振器８０４は、注入信号Ｖ_injに同期して、クロックＣＫ_outの周波数を注入信号Ｖ_injのパルス幅である２５ｐｓの２倍の５０ｐｓの周期に応じた周波数、すなわち２０ＧＨｚとする。注入回路８０６がクロックＣＫ_outの所望の周期の半分の長さのパルス幅を有する注入信号Ｖ_injをＮ周期毎に注入同期型発振器８０４に注入することで、注入同期型発振器８０４は、位相ノイズを低減することが可能になる。

注入同期型発振器８０４は、図１（ｃ）において矢印Ａで示すように、種々の要因で位相ノイズが発生するおそれがあるため、Ｎサイクル毎にクロックＣＫ_outの半周期と同一のパルス幅を有する注入信号Ｖ_injが注入される。注入同期型発振器８０４は、注入信号Ｖ_injが注入される毎に発振周波数が摂動されて、クロックＣＫ_outの周波数は、注入信号Ｖ_injが注入される毎に注入信号Ｖ_injのパルス幅に応じた周波数に同期する。

図２（ａ）は注入同期型発振器の他の例の回路ブロック図であり、図２（ｂ）は図２（ａ）に示す注入同期型発振器に注入される注入信号と図２（ａ）に示す注入同期型発振器から出力されるクロックを示すタイミングチャートである。

注入同期型発振器９００は、第１遅延素子９１０、第２遅延素子９２０及び第３遅延素子９３０と、第１トランジスタ９１１、第２トランジスタ９２１及び第３トランジスタ９３１と、第１電流源９１２、第２電流源９２２及び第３電流源９３２とを有する。第１遅延素子９１０〜第３遅延素子９３０のそれぞれは、差動型の反転素子であり、第１遅延素子９１０〜第３遅延素子９３０の順番で前段の遅延素子の反転信号が入力されるようにリング接続される。第１トランジスタ９１１〜第３トランジスタ９３１のそれぞれは、ｎＭＯＳトランジスタである。第１トランジスタ９１１のゲートは接地され、第１トランジスタ９１１のソース及びドレインは第１遅延素子９１０の差動入力端子のそれぞれに接続される。第２トランジスタ９２１のゲートは注入信号Ｖ_injが入力され、第２トランジスタ９２１のソース及びドレインは第２遅延素子９２０の差動入力端子のそれぞれに接続される。第３トランジスタ９３１のゲートは接地され、第３トランジスタ９３１のソース及びドレインは第３遅延素子９３０の差動入力端子のそれぞれに接続される。第１電流源９１２〜第３電流源９３２は、不図示のＤＡＣから入力される制御信号に応じて、第１遅延素子９１０〜第３遅延素子９３０のそれぞれに入力される電流を変化させる。第１電流源９１２〜第３電流源９３２が第１遅延素子９１０〜第３遅延素子９３０のそれぞれに入力される電流を変化させることにより、第１遅延素子９１０〜第３遅延素子９３０の遅延時間が変化し、クロックＣＫ_outの発振周波数が変化する。

注入同期型発振器９００では、所定の発振周期毎に注入信号Ｖ_injをＨレベルにすることにより、第２トランジスタ９２１のソース及びドレインを介して第２遅延素子９２０の差動入力端子間を短絡する。第２遅延素子９２０の差動入力端子間を短絡することにより、第２遅延素子９２０の差動入力信号の双方の位相は０°で一致するように補正される。注入同期型発振器９００は、所定の周期毎に第２遅延素子９２０の差動入力端子間を短絡させて、第２遅延素子９２０の差動入力信号の双方の位相を一致させることにより、クロックＣＫ_outの位相ノイズを低減させる。

このように、注入同期型発振器は、発振周波数の１／ｎの周波数を有するサブハーモニック信号である注入信号を注入することにより、位相ノイズを低減することが可能になる。

国際公開第２０１２／１３２８４７号 特開２００９−１１７８９４号公報

「A Study of Locking Phenomena in Oscillators」R. Adler, Proc. IEEE, vol. 61, pp. 1380 - 1385, Oct. 1973 「Injection Locking of Microwave Solid-State Oscillators」K. Kurokawa, Proc. IEEE, vol. 61, pp. 1336 - 1410, Oct. 1973. 「Study of Subharmonically Injection-Locked PLLs」J. Lee, et. al., JSSC, vol. 44, No. 5, pp. 1539 - 1553, May 2009 「Multi-Phase Injection Widens Lock Range of Ring-Oscillator-Based Frequency Dividers」A. Mirzaei, et. al., JSSC, vol. 43, No. 3, pp. 656 - 671, Mar. 2008 「A Compact, Low-Power and Low-Jitter Dual-Loop Injection Locked PLL Using All-Digital PVT Calibration」A. Musa, et. al., JSSC, vol. 49, No.1, pp. 50 - 60, Jan. 2014

しかしながら、図１に示す注入同期型発振器８０４では、動作周波数が高くなるに従って、注入回路８０６がクロックＣＫ_outの半周期の長さのパルス幅を有する注入信号Ｖ_injを生成することが困難になるおそれがある。また、図２に示す注入同期型発振器９００では、注入信号Ｖ_injがＨレベルになり第２遅延素子９２０の差動入力端子間が短絡される間、電源電圧ＶｄｄからグランドＶｓｓに貫通電流が流れる。第２遅延素子９２０の差動入力端子間が短絡されて流れる貫通電流の大きさは、注入信号Ｖ_injがＨレベルになるときの第２遅延素子９２０の入力信号の位相に応じて変化する。例えば、第２遅延素子９２０の差動入力信号の位相差が略０°のときに第２遅延素子９２０の差動入力端子間が短絡されると、貫通電流の大きさは略０になる。一方、第２遅延素子９２０の差動入力信号の位相差が略９０°のときに第２遅延素子９２０の差動入力端子間が短絡されると、入力される差動信号の振幅を０にするように貫通電流が流れるため、貫通電流の大きさは非常に大きくなる。注入同期型発振器９００では、注入信号Ｖ_injがＨレベルになるときの第２遅延素子９２０の差動入力信号の位相差に応じて、貫通電流の大きさが変化するので貫通電流の大きさを予測できず、貫通電流を適切な大きさに制御することは容易ではない。また、注入同期型発振器９００は、注入信号Ｖ_injがＨレベルになるときに大きな貫通電流が流れることにより、消費電力が増大するおそれがある。

一実施形態では、注入同期型発振器の発振周期の半分の長さのパルス幅を有する注入信号を生成することなく注入同期可能な発振周期型発振器を提供することを目的とする。また、他の実施形態では、注入信号を注入するときに流れる電流を制御可能な差動型の発振周期型発振器を提供することを目的とする。

１つの態様では、発振回路は、所定の範囲の発振周波数で発振する注入同期型発振器と、パルス信号である注入信号を、注入同期型発振器の所望の発振周期の整数倍の周期で注入同期型発振器に出力する注入回路と、を有し、注入信号のパルス幅は、発振周期よりも大きいことを特徴とする。

さらに、本発明に係る発振回路では、注入信号のパルス幅は、所望の発振周期の整数倍に所望の発振周期の０．５倍の長さを加えた値であることが好ましい。

さらに、本発明に係る発振回路では、注入信号のパルス幅は、所望の発振周期の１．５倍又は２．５倍であることが好ましい。

さらに、本発明に係る発振回路では、注入同期型発振器は、発振周期を有する第１クロックを出力する第１端子と、一端が注入回路に接続され、他端が第１端子に接続される第１容量結合キャパシタと、を有することが好ましい。

さらに、本発明に係る発振回路では、注入同期型発振器は、発振周期を有し且つ第１クロックを反転させた第２クロックを出力する第２端子と、一端が注入回路に接続され、他端が第２端子に接続される第２容量結合キャパシタとを更に有し、注入回路は、注入信号を出力するときに、第１端子に第１容量結合キャパシタを介して電流を供給すると共に、第２端子から第２容量結合キャパシタを介して電流を引抜くことが好ましい。

さらに、本発明に係る発振回路では、注入回路は、第１端子に供給する電流及び第２端子から引抜く電流の大きさを調整する注入制御素子を有することが好ましい。

さらに、他の態様では、本発明に係る位相同期回路は、所定の範囲の発振周波数でクロックを出力する注入同期型発振器と、基準クロックの位相及び周波数と、クロックの位相及び周波数とを比較して、比較結果に応じてクロックの周波数を調整する信号を注入同期型発振器に出力する位相／周波数比較部と、パルス信号である注入信号を、注入同期型発振器の所望の発振周期の整数倍の周期で注入同期型発振器に出力する注入回路と、を有し、注入信号のパルス幅は、発振周期よりも大きいことを特徴とする。

一実施形態では、注入同期型発振器の発振周期の半分の長さのパルス幅を有する注入信号を生成することなく注入同期可能な発振周期型発振器を提供することができる。また、他の実施形態では、注入信号を注入するときに流れる電流を制御可能な差動型の発振周期型発振器を提供することができる。

（ａ）は注入同期型発振器を含むＰＬＬの一例の回路ブロック図であり、（ｂ）は（ａ）に示す注入回路の一例を示す図であり、（ｃ）は（ａ）に示す注入同期型発振器から出力されるクロックと、注入同期型発振器に注入される注入信号のタイミングチャートである。 （ａ）は注入同期型発振器の他の例の回路ブロック図であり、（ｂ）は（ａ）に示す注入同期型発振器に注入される注入信号と（ａ）に示す注入同期型発振器から出力されるクロックを示すタイミングチャートである。 第１実施形態に係るＰＬＬの回路ブロック図である。 図３に示す注入同期型発振器の内部回路ブロック図である。 （ａ）は図３に示す注入回路の内部回路ブロック図であり、（ｂ）は注入回路に入力される基準クロック、注入回路から出力される注入信号及び注入同期型発振器から出力されるクロックのタイミングチャートである。 （ａ）は注入信号を示す図であり、（ｂ）は注入信号の高調波成分の一例を示す図である。 注入信号のパルス幅を変化させた場合の注入信号の高調波成分の分布の変化を示す図であり、（ａ）は注入信号のパルス幅がクロックの所望の周期の０．５倍である場合を示し、（ｂ）は注入信号のパルス幅がクロックの所望の周期の１．０倍である場合を示し、（ｃ）は注入信号のパルス幅がクロックの所望の周期の１．２５倍である場合を示し、（ｄ）は注入信号のパルス幅がクロックの所望の周期の１．５倍である場合を示す。 第２実施形態に係るＰＬＬの回路ブロック図である。 図８に示す注入同期型発振器の内部回路ブロック図である。 図８に示す注入回路の内部回路ブロック図である。 （ａ）は図９に示す注入同期型発振器において、注入電流のみにより同期される場合と、注入電流及び引抜電流の双方により同期される場合の位相誤差応答を示す図であり、（ｂ）は図９に示す注入同期型発振器において、注入電流のみにより同期される場合と、注入電流及び引抜電流の双方により同期される場合の電流の大きさを示す図である。 図４に示す注入同期型発振器により同期される場合と、図９に示す注入同期型発振器において注入電流のみにより同期される場合と、図９に示す注入同期型発振器において注入電流及び引抜電流の双方により同期される場合のロックレンジを比較する図である。

以下図面を参照して、本発明に係る発振回路及び位相同期回路について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。

（実施形態に係る発振回路の概要）
実施形態に係る発振回路は、所定の範囲の発振周波数で発振する注入同期型発振器と、パルス信号である注入信号を、注入同期型発振器の所望の発振周期の整数倍の周期で注入同期型発振器に出力する注入回路とを有する。ここで、実施形態に係る発振回路は、注入同期型発振器の同期に効果がある高調波を有するようにパルス幅を選択することにより、注入信号のパルス幅を注入同期型発振器の発振周期よりも大きくすることができる。実施形態に係る発振回路は、注入信号のパルス幅を注入同期型発振器の発振周期よりも大きくすることにより、発振周期の半分の長さのパルス幅を有する注入信号を生成することなく発振周期型発振器を同期することができる。

（第１実施形態に係る発振回路を含むＰＬＬの構成及び機能）
図３は、第１実施形態に係るＰＬＬの回路ブロック図である。

ＰＬＬ１は、位相／周波数比較回路２と、チャージポンプ３と、ループフィルタ４と、注入同期型発振器５と、分周回路６と、ロック検出回路７と、遅延回路８と、注入指示回路９と、注入回路１０とを有する。位相／周波数比較回路２は、位相ノイズがない基準クロックRefclkと分周回路６で分周されたクロックＣＫ_outの位相及び周波数を比較する。位相／周波数比較回路２は、位相の比較結果を示す位相比較信号ＰＤ及び周波数の比較結果を示す周波数比較信号ＦＤをチャージポンプ３に出力する。チャージポンプ３は、位相／周波数比較回路２から入力される位相比較信号ＰＤ及び周波数比較信号ＦＤを使用して、基準クロックRefclkと分周回路６で分周されたクロックＣＫ_outとの位相差及び周波数差を補償するための信号を生成する。ループフィルタ４は、チャージポンプ３から入力された信号に応じた制御電圧Ｖ_cを注入同期型発振器５に供給する。注入同期型発振器５は、ループフィルタ４から入力される制御電圧Ｖ_cに応じて、クロックＣＫ_outを出力する。分周回路６は、クロックＣＫ_outを分周して位相／周波数比較回路２及びロック検出回路７に出力する。ロック検出回路７は、基準クロックRefclkの位相と、分周されたクロックＣＫ_outの位相とを比較して、ＰＬＬ１がロック状態であるか否かを判定する。ＰＬＬ１がロック状態であると判定している間、ロック検出回路７は、チャージポンプ３に制御指示信号を出力すると共に、注入指示回路９に注入指示信号を出力する。遅延回路８は、遅延時間が可変の遅延回路であり、遅延制御信号に応じて基準クロックRefclkを遅延させる。遅延回路８は、適当な遅延時間で基準クロックRefclkを遅延させることにより、ＰＶＴ条件が変動した場合でも、クロックＣＫ_outの位相と、注入信号Ｖ_injの位相を一致させることができる。注入指示回路９は、ＡＮＤ素子であり、注入指示回路９からＨレベルの注入指示信号が入力されている間、遅延回路８によって遅延された基準クロックRefclkを注入回路１０に出力する。

図４は、注入同期型発振器５の内部回路ブロック図である。

注入同期型発振器５は、第１発振コイル１１と、第２発振コイル１２と、第１発振キャパシタ１３と、第２発振キャパシタ１４と、第１発振トランジスタ１５と、第２発振トランジスタ１６と、発振抵抗１７と、発振電流源１８とを有する。注入同期型発振器５は、注入トランジスタ１９と、注入電流源２０とを更に有する。第１発振コイル１１及び第２発振コイル１２は同一のインダクタンスを有し、一端が発振抵抗１７の一端に接続される。第１発振キャパシタ１３及び第２発振キャパシタ１４は、トランジスタサイズが等しいｐＭＯＳトランジスタで形成され、ソース及びドレインに制御電圧Ｖ_cが入力される。第１発振キャパシタ１３及び第２発振キャパシタ１４は、トランジスタサイズが等しいので、第１発振キャパシタ１３及び第２発振キャパシタ１４のキャパシタンスは等しい。第１発振トランジスタ１５及び第２発振トランジスタ１６は、ｎＭＯＳトランジスタである。第１発振トランジスタ１５のゲートは、第２発振コイル１２の他端、第２発振キャパシタ１４のゲート、第２発振トランジスタ１６のドレイン及び注入トランジスタのドレインに接続される。第２発振トランジスタ１６のゲートは、第１発振コイル１１の他端、第１発振キャパシタ１３のゲート及び第１発振トランジスタ１５のドレインに接続される。第１発振トランジスタ１５及び第２発振トランジスタ１６のソースは、発振電流源１８の一端に接続される。発振抵抗１７の他端は電源電圧Ｖｄｄに接続され、発振電流源１８の他端は接地される。注入トランジスタ１９は、ｎＭＯＳトランジスタであり、ゲートに注入回路１０から注入信号Ｖ_injが入力され、ソースが注入電流源２０の一端に接続される。注入電流源２０は、注入トランジスタ１９がオンする間、注入電流制御信号I_inj controlに応じた電流を引抜く。

注入同期型発振器５は、第１発振コイル１１及び第２発振コイル１２のインダクタンス、第１発振キャパシタ１３及び第２発振キャパシタ１４のキャパシタンス、及び発振抵抗１７の抵抗値により決定される自励発振周波数の近傍の発振帯域で発振する。すなわち、注入同期型発振器５は、第１発振コイル１１等により規定される時定数により決定される発振周波数の近傍の所定の範囲の発振周波数で発振する。注入同期型発振器５は、第１発振トランジスタ１５のドレインから発振周波数を有する第１クロックＣＫ１_outを出力し、第２発振トランジスタ１６のドレインから第１クロックＣＫ１_outの反転信号である第２クロックＣＫ２_outを出力する。注入同期型発振器５から出力されるクロックＣＫ_outは、第１クロックＣＫ１_outと、第２クロックＣＫ２_outとの差に相当する。また、注入同期型発振器５は、第１クロックＣＫ１_out及び第２クロックＣＫ２_outのＮサイクル毎にパルス信号として注入トランジスタ１９のゲートに印加される注入信号Ｖ_injのパルス幅に応じた発振周波数に同期される。

図５（ａ）は注入回路１０の内部回路ブロック図であり、図５（ｂ）は注入回路１０に入力される基準クロックRefclk、注入回路１０から出力される注入信号Ｖ_inj及び注入同期型発振器５から出力されるクロックＣＫ_outのタイミングチャートである。

注入回路１０は、パルス幅トランジスタ２１と、第１基準トランジスタ２２〜第３基準トランジスタ２４と、第１電流制御トランジスタ２５〜第４電流制御トランジスタ２８と、第１遅延素子２９〜第３遅延素子３１と、注入信号生成素子３２とを有する。注入回路１０は、第１注入抵抗３３及び第２注入抵抗３４を更に有する。パルス幅トランジスタ２１は、ゲートに入力されるパルス幅制御信号に応じた電流をドレイン電流として流す。第１基準トランジスタ２２及び第２基準トランジスタ２３は、カレントミラー回路であり、パルス幅トランジスタ２１及び第１基準トランジスタ２２のドレイン電流に等しい電流を第２基準トランジスタ２３のドレイン電流として流す。第３基準トランジスタ２４は、第２基準トランジスタ２３に直列接続され、第２基準トランジスタ２３のドレイン電流に等しい電流をドレイン電流として流す。第１電流制御トランジスタ２５及び第２電流制御トランジスタ２６は、第１基準トランジスタ２２とカレントミラー回路を形成し、第１基準トランジスタ２２のドレイン電流に等しい電流をドレイン電流として流す。同様に、第３電流制御トランジスタ２７及び第４電流制御トランジスタ２８は、第３基準トランジスタ２４とカレントミラー回路を形成し、第３基準トランジスタ２４のドレイン電流に等しい電流をドレイン電流として流す。第１遅延素子２９〜第３遅延素子３１は、直列接続され、基準クロックRefclkを遅延させる。第１遅延素子２９及び第２遅延素子３０は、パルス幅トランジスタ２１のゲートに入力されるパルス幅制御信号の電圧に応じて第１電流制御トランジスタ２５〜第４電流制御トランジスタ２８が変化することにより遅延時間が変化する。第３遅延素子３１は、第２遅延素子３０の出力信号の反転信号を出力する。注入信号生成素子３２は、２入力ＡＮＤ素子であり、一方の入力端子に基準クロックRefclkが入力され、他方の入力端子に第１遅延素子２９〜第３遅延素子３１で反転され且つ遅延された基準クロックRefclkが入力される。注入信号生成素子３２は、パルス幅制御信号の電圧に応じて基準クロックRefclkが第１遅延素子２９〜第３遅延素子３１で遅延された遅延時間に等しいパルス幅を有する注入信号Ｖ_injを出力する。注入回路１０は、パルス幅制御信号の電圧が調整されることにより、注入信号Ｖ_injのパルス幅をクロックＣＫ_outの所望の周期の１．５倍にする。

（第１実施形態に係る発振回路の作用効果）
本願発明の発明者は、注入同期型発振器を同期するときに使用するサブハーモニック信号である注入信号Ｖ_injのパルス幅をクロックの所望の周期の１．５倍にすることにより、注入信号Ｖ_injのパルス幅をクロックの所望の周期の０．５倍と同様な効果を奏することを見出した。（式１）は、サブハーモニック信号である注入信号Ｖ_injをフーリエ変換した式を示す。

ここで、Ｔ₀はクロックＣＫ_outの周期であり、ｔ_dは注入信号Ｖ_injのパルス幅であり、ｍは高調波の次数であり、ＮはクロックＣＫ_outの周期を１としたときの注入信号Ｖ_injが注入される周期である。すなわち、注入信号Ｖ_injの周期は、Ｎ×Ｔ₀になる。

図６（ａ）は注入信号Ｖ_injを示す図であり、図６（ｂ）は注入信号Ｖ_injの高調波成分の一例を示す図である。図６（ｂ）において、縦軸に平行に延伸する矢印のそれぞれは、クロックＣＫ_outの基本周波数成分、２次高調波成分、３次高調波成分、４次高調波成分及び５次高調波成分の大きさを示す。また、破線は、図６（ｂ）において、注入信号Ｖ_injの高調波成分の分布を示す。

（式１）に示すように、パルス信号は、パルス幅に依存する高調波成分のサイン関数の重ね合わせで表すことができる。パルス信号である注入信号Ｖ_injの高調波成分の中で、クロックＣＫ_outを同期する成分は、クロックＣＫ_outの基本周波数及び基本周波数の整数倍の高調波成分である。注入信号Ｖ_injの高調波成分の分布は、注入信号Ｖ_injのパルス幅を調整することで調整可能であり、注入信号Ｖ_injのパルス幅を調整することで注入同期型発振器５を効率的に同期できる注入信号Ｖ_injを生成できることを、本願発明の発明者は想到した。

図７は注入信号Ｖ_injのパルス幅を変化させた場合の注入信号Ｖ_injの高調波成分の分布の変化を示す図である。図７（ａ）は注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の０．５倍である場合を示し、図７（ｂ）は注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．０倍である場合を示す。図７（ｃ）は注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．２５倍である場合を示し、図７（ｄ）は注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．５倍である場合を示す。図７（ａ）〜７（ｄ）において、横軸は注入信号Ｖ_injの高調波成分を示し、縦軸はフーリエ係数［ｄＢ］を示す。図７（ａ）〜７（ｄ）において、クロックＣＫ_outの所望の周期を１としたときの注入信号Ｖ_injが注入される周期Ｎは４である。また、図７（ａ）〜７（ｄ）において、横軸に平行に延伸する４つの直線「fundamental」、「2nd」、「3rd」及び「4th」のそれぞれは、クロックＣＫ_outの基本周波数成分、２次高調波成分、３次高調波成分及び４次高調波成分を示す。

注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の０．５倍であるとき、注入信号Ｖ_injは、クロックＣＫ_outの基本周波数成分及び３次高調波成分を含むが、クロックＣＫ_outの２次高調波成分及び４次高調波成分を含まない。注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．０倍であるとき、注入信号Ｖ_injは、クロックＣＫ_outの基本周波数成分、２次高調波成分、３次高調波成分及び４次高調波成分を何れも含まない。注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．２５倍であるとき、注入信号Ｖ_injは、クロックＣＫ_outの基本周波数成分、２次高調波成分、３次高調波成分及び４次高調波成分を何れも含む。注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．５倍であるとき、注入信号Ｖ_injは、クロックＣＫ_outの基本周波数成分及び３次高調波成分を含むが、クロックＣＫ_outの２次高調波成分及び４次高調波成分を含まない。

図７（ａ）及び７（ｄ）に示す注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の０．５倍及び１．５倍であるときは、クロックＣＫ_outの基本周波数成分及び３次高調波成分を含むが、クロックＣＫ_outの２次高調波成分及び４次高調波成分を含まない。すなわち、注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の０．５倍及び１．５倍であるときは、クロックＣＫ_outを同期する成分であるクロックＣＫ_outの整数倍の高調波成分の分布は一致する。注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．５倍のときは、高調波成分の分布が注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の０．５倍のときと一致するので、クロックＣＫ_outの所望の周期の０．５倍のときと同様の注入効果を得ることができる。なお、本願発明の発明者は、注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の２．５倍等、注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の整数倍にクロックＣＫ_outの所望の周期の０．５倍の長さを加えた値であるときに同様な注入効果を奏することを確認した。

注入同期型発振器５及び注入回路１０で形成される実施形態に係る発振回路は、クロックＣＫ_outの所望の周期の１．５倍のパルス幅を有する注入信号Ｖ_injを注入同期型発振器５に注入して、クロックＣＫ_outの周期を所望の周期に同期する。実施形態に係る発振回路は、クロックＣＫ_outの所望の周期の０．５倍のパルス幅ではなく、クロックＣＫ_outの所望の周期の１．５倍のパルス幅を有する注入信号Ｖ_injを使用するため、注入回路１０に必要な帯域を大幅に緩和することができる。クロックＣＫ_outの所望の周期の０．５倍のパルス幅を有する注入信号Ｖ_injを使用する場合、クロックＣＫ_outの周波数が高くなるに従って、注入信号Ｖ_injは立上り遷移及び立下り遷移を急峻にすることが要求される。急峻な立上り遷移及び立下り遷移を有する注入信号Ｖ_injを生成する注入回路は、駆動能力が大きい素子を有する必要があり、注入回路の消費電力が大きくなる。実施形態に係る発振回路では、クロックＣＫ_outの所望の周期の１．５倍のパルス幅を有する注入信号Ｖ_injを使用するので、注入回路は、駆動能力が大きい素子を有する必要はなく、注入回路の消費電力を抑制できる。

（第２実施形態に係る発振回路を含むＰＬＬの構成及び機能）
図８は、第２実施形態に係るＰＬＬの回路ブロック図である。

ＰＬＬ１０１は、注入同期型発振器５の代わりに注入同期型発振器１０５が配置されること、及び注入回路１０の代わりに注入回路１１０が配置されることが第１実施形態に係るＰＬＬ１と相違する。注入同期型発振器１０５及び注入回路１１０以外のＰＬＬ１０１の回路は、同一符号が付されたＰＬＬ１の回路と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

図９は、注入同期型発振器１０５の内部回路ブロック図である。

注入同期型発振器１０５は、注入トランジスタ１９及び注入電流源２０を有さないこと、及び第１容量結合キャパシタ４１、第２容量結合キャパシタ４２、第１端子４３及び第２端子４４を有することが注入同期型発振器５と相違する。第１容量結合キャパシタ４１第２容量結合キャパシタ４２、第１端子４３及び第２端子４４以外の注入同期型発振器１０５の回路は、同一符号が付された注入同期型発振器５の回路と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

第１容量結合キャパシタ４１の一端は、注入回路１１０に接続される。第１容量結合キャパシタ４１の他端は、第１発振コイル１１の他端、第１クロックＣＫ_outの第１発振キャパシタ１３のゲート、第１発振トランジスタ１５のドレイン、第２発振トランジスタ１６のゲート及び第１端子４３に接続される。第２容量結合キャパシタ４２の一端は、注入回路１１０に接続される。第２容量結合キャパシタ４２の他端は、第２発振コイル１２の他端、第２発振キャパシタ１４のゲート、第２発振トランジスタ１６のドレイン、第１発振トランジスタ１５のゲート及び第２端子４４に接続される。第１容量結合キャパシタ４１及び第２容量結合キャパシタ４２のキャパシタンスは同一である。第１容量結合キャパシタ４１は、一端が接続された注入回路１１０から注入電流Ｉ_injが供給される。第２容量結合キャパシタ４２は、一端が接続された注入回路１１０によって注入電流Ｉ_injの反対方向の電流である引抜電流Ｉｂ_injが引抜かれる。注入同期型発振器１０５が発振するとき、第１端子４３は第１クロックＣＫ１_outを出力し、第２端子４４は第２クロックＣＫ２_outを出力する。

図１０は注入回路１１０の内部回路ブロック図である。

注入回路１１０は、注入バッファ５１と、注入反転素子５２と、第１注入制御トランジスタ５３と、第２注入制御トランジスタ５４とを有することが注入回路１０と相違する。注入バッファ５１、注入反転素子５２、第１注入制御トランジスタ５３及び第２注入制御トランジスタ５４以外の注入回路の素子は、同一符号が付された注入同期型発振器５の素子と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

注入バッファ５１は、入力端子が注入信号生成素子３２の出力端子に接続され、出力端子が第１注入制御トランジスタ５３のソースに接続される。注入バッファ５１の出力信号は、注入信号生成素子３２の出力信号がＨレベルのときＨレベルになり、注入信号生成素子３２の出力信号がＬレベルのときＬレベルになる。注入反転素子５２は、入力端子が注入信号生成素子３２の出力端子に接続され、出力端子が第２注入制御トランジスタ５４のソースに接続される。注入反転素子５２の出力信号は、注入信号生成素子３２の出力信号がＨレベルのときＬレベルになり、注入信号生成素子３２の出力信号がＬレベルのときＨレベルになる。第１注入制御トランジスタ５３及び第２注入制御トランジスタ５４のゲートは、注入電流制御信号I_inj controlが入力される。第１注入制御トランジスタ５３のドレインは注入同期型発振器１０５の第１容量結合キャパシタ４１の一端に接続され、第２注入制御トランジスタ５４のドレインは注入同期型発振器１０５の第２容量結合キャパシタ４２の一端に接続される。注入バッファ５１は、ゲートに入力される注入電流制御信号I_inj controlに応じた電流を、第１注入制御トランジスタ５３を介して注入同期型発振器１０５に供給する。また、注入反転素子５２は、ゲートに入力される注入電流制御信号I_inj controlに応じた電流を、第２注入制御トランジスタ５４を介して注入同期型発振器１０５から引抜く。

注入回路１１０では、注入信号生成素子３２の出力信号がＨレベルのとき、注入バッファ５１が注入同期型発振器５に注入信号を出力し、注入反転素子５２が注入同期型発振器５に反転注入信号を出力する。注入バッファ５１が注入同期型発振器５に注入信号を出力するとき、注入バッファ５１は、第１端子４３に第１容量結合キャパシタ４１を介して注入電流Ｉ_injを注入する。また、注入反転素子５２が注入同期型発振器５に反転注入信号を出力するとき、注入反転素子５２は、第２端子４４から第２容量結合キャパシタ４２を介して反転注入電流Ｉｂ_injを引抜く。

（第２実施形態に係る発振回路の作用効果）
本願発明の発明者は、注入同期型発振器を同期するときに容量結合キャパシタを介して電流を供給するまたは電流を引抜くことにより、注入信号Ｖ_injの高調波成分をより有効に使用することができることを見出した。（式２）は、第１容量結合キャパシタ４１及び第２容量結合キャパシタ４２を流れる電流I_injを示す式である。

ここで、式（１）と同様に、Ｔ₀はクロックＣＫ_outの周期であり、ｔ_dは注入信号Ｖ_injのパルス幅であり、ｍは高調波の次数であり、ＮはクロックＣＫ_outの周期を１としたときの注入信号Ｖ_injが注入される周期である。また、Ｃは第１容量結合キャパシタ４１及び第２容量結合キャパシタ４２のキャパシタンスである。

（式２）を（式１）と比較すると、第１容量結合キャパシタ４１及び第２容量結合キャパシタ４２を流れる電流I_injは、高調波の次数ｍを分母に有さない。（式１）は、高調波の次数ｍを分母に有するので、第１実施形態に係る発振回路のように、パルス電圧として注入信号を注入同期型発振器に注入すると、高調波成分は次数が大きくなるほど、振幅が小さくなる。このため、第１実施形態に係る発振回路では、注入信号の次数が大きい高調波成分は、注入同期型発振器５の同期に寄与できる比率が小さくなる。一方、（式２）に示すように注入信号に応じた電流を注入同期型発振器に注入する場合、注入信号の高調波成分は、次数にかかわらず注入同期型発振器５の同期に寄与できる。

また、第２実施形態に係る発振回路では、第１端子４３及び第２端子４４の双方に対照的に注入信号を注入することにより、注入同期型発振器をより効率的に同期できると共に、ロックレンジをより広くすることができる。

図１１（ａ）は注入同期型発振器１０５において、注入電流Ｉ_injのみにより同期される場合と、注入電流Ｉ_inj及び引抜電流Ｉｂ_injの双方により同期される場合の位相誤差応答を示す図である。図１１（ｂ）は注入同期型発振器１０５において、注入電流Ｉ_injのみにより同期される場合と、注入電流Ｉ_inj及び引抜電流Ｉｂ_injの双方により同期される場合の電流の大きさを示す図である。図１１（ａ）において、位相誤差応答は、所定の大きさの電流を注入同期型発振器１０５に注入したときの出力クロックの位相誤差応答を示す。図１１（ｂ）において、注入信号の周波数と、注入同期型発振器１０５の発振周波数とのオフセット周波数は２５ＭＨｚである。図１１（ａ）及び１１（ｂ）において、丸印は注入電流Ｉ_injのみにより同期される場合を示し、四角印は注入電流Ｉ_inj及び引抜電流Ｉｂ_injの双方により同期される場合を示す。図１１（ａ）及び１１（ｂ）において、横軸は、基本周波数を１としたときの高調波成分の周波数に対応する。図１１（ａ）において、縦軸は位相誤差応答の大きさを示し、図１１（ｂ）において、縦軸は、同期するために必要な電流の大きさを示す。なお、図１１（ｂ）の縦軸は電流の大きさが小さい方が上側に位置する。

注入電流Ｉ_injのみにより同期される場合、基本周波数成分及び３次高調波成分が大きいので、図７（ａ）及び７（ｄ）に示す注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の０．５倍及び１．５倍であるとき等で効率的に同期できる。また、注入電流Ｉ_inj及び引抜電流Ｉｂ_injの双方により同期される場合、２次高調波成分及び２次高調波成分が大きいので、図７（ｃ）に示す注入信号Ｖ_injのパルス幅がクロックＣＫ_outの所望の周期の１．２５倍であるとき等で更に効率的に同期できる。

図１２は、注入同期型発振器５により同期される場合と、注入同期型発振器１０５において注入電流Ｉ_injのみにより同期される場合と、注入電流Ｉ_inj及び引抜電流Ｉｂ_injの双方により同期される場合のロックレンジを比較する図である。図１２において、四角印は注入同期型発振器５により同期される場合を示し、三角印は注入電流Ｉ_injのみにより同期される場合を示し、丸印は注入電流Ｉ_inj及び引抜電流Ｉｂ_injの双方により同期される場合を示す。図１２において、横軸は注入電流と注入同期型発振器に流れる電流との比率を示し、縦軸はロックレンジを示す。

図１２に示すように、注入電流Ｉ_inj及び引抜電流Ｉｂ_injの双方により同期される場合のロックレンジは、注入同期型発振器１０５において注入電流Ｉ_injのみにより同期される場合のロックインレンジの約２倍である。また、注入同期型発振器１０５は、注入同期型発振器５よりもプルインレンジが広くなる。

（実施形態に係る発振回路の変形例）
第１実施形態及び第２実施形態に係る発振回路では、注入信号Ｖ_injのパルス幅は、クロックＣＫ_outの所望の周期の１．５倍であった。しかしながら、実施形態に係る発振回路では、注入信号Ｖ_injのパルス幅は、クロックＣＫ_outの所望の周期の１．２５倍、２．５倍及び３．５倍など、クロックＣＫ_outの周期よりも大きければよい。なお、実施形態に係る発振回路では、注入信号Ｖ_injのパルス幅は、所望の発振周期の整数倍に所望の発振周期の０．５倍の長さを加えた値であることが好ましい。

また、第１実施形態及び第２実施形態に係る発振回路では、注入同期型発振器は、ＬＣ発振器であるが、図２（ａ）に示すリング発振器などの他の発振器であってもよい。

１、１０１ ＰＬＬ（位相同期回路）
２ 位相／周波数比較回路
３ チャージポンプ
４ ループフィルタ
５、１０５ 注入同期型発振器
６ 分周回路
７ ロック検出回路
８ 遅延回路
９ 注入指示回路
１０、１１０ 注入回路

Claims (7)

1. 所定の範囲の発振周波数で発振する注入同期型発振器と、
   パルス信号である注入信号を、前記注入同期型発振器の所望の発振周期の整数倍の周期で前記注入同期型発振器に出力する注入回路と、を有し、
   前記注入信号のパルス幅は、前記発振周期よりも大きい、ことを特徴とする発振回路。
2. 前記注入信号のパルス幅は、前記所望の発振周期の整数倍に前記所望の発振周期の０．５倍の長さを加えた値である、請求項１に記載の発振回路。
3. 前記注入信号のパルス幅は、前記所望の発振周期の１．５倍又は２．５倍である、請求項２に記載の発振回路。
4. 前記注入同期型発振器は、
   前記発振周期を有する第１クロックを出力する第１端子と、
   一端が前記注入回路に接続され、他端が前記第１端子に接続される第１容量結合キャパシタと、を有する、請求項１〜３の何れか一項に記載の発振回路。
5. 前記注入同期型発振器は、
   前記発振周期を有し且つ前記第１クロックを反転させた第２クロックを出力する第２端子と、
   一端が前記注入回路に接続され、他端が前記第２端子に接続される第２容量結合キャパシタと、を更に有し、
   前記注入回路は、前記注入信号を出力するときに、前記第１端子に前記第１容量結合キャパシタを介して電流を供給すると共に、前記第２端子から前記第２容量結合キャパシタを介して電流を引抜く、請求項４に記載の発振回路。
6. 前記注入回路は、前記第１端子に供給する電流及び前記第２端子から引抜く電流の大きさを調整する注入制御素子を有する、請求項５に記載の発振回路。
7. 所定の範囲の発振周波数でクロックを出力する注入同期型発振器と、
   基準クロックの位相及び周波数と、前記クロックの位相及び周波数とを比較して、比較結果に応じて前記クロックの周波数を調整する信号を前記注入同期型発振器に出力する位相／周波数比較部と、
   パルス信号である注入信号を、前記注入同期型発振器の所望の発振周期の整数倍の周期で前記注入同期型発振器に出力する注入回路と、を有し、
   前記注入信号のパルス幅は、前記発振周期よりも大きい、ことを特徴とする位相同期回路。