JP2013232831A - 注入同期発振器 - Google Patents

Abstract

【課題】逓倍数が任意の大きな数であっても、大きな位相雑音低減効果が得られる注入同期発振器を提供する。
【解決手段】発振器９は、基準信号を各可変遅延回路３ａ〜３ｃで遅延したパルスに同期して発振するので、各可変遅延回路３ａ〜３ｃの遅延時間ΔＴを任意に設定することにより、基準信号に対して任意の逓倍数Ｎで発振させることができる。
また、基準信号遅延回路４およびパルス合成回路８により、発振器９に注入されるパルスの数が増えることから、見かけ上の注入信号の周波数が上がり、実効的な逓倍数Ｎが小さくなる。これにより、注入同期による位相雑音低減効果が大きくなる。
さらに、可変遅延回路３ａ〜３ｃによる遅延時間ΔＴが発振器出力信号の周期Ｔｏｓｃの整数倍と等しくなるように制御されるので、結果的に発振器９に注入するパルスのパルス間隔が位相雑音特性に対して最適な値となる。これにより、注入同期による位相雑音低減効果を最大限にすることができる。
【選択図】図１

Description

本発明は、マイクロ波帯またはミリ波帯の送受信装置に適用される注入同期発振器に関する。

マイクロ波帯またはミリ波帯の無線通信システムやレーダシステム、または光通信システムの送受信装置では、信号源回路に低位相雑音特性が要求される。
このような低位相雑音の信号源回路を実現する手段の一つに注入同期発振器がある。

図１０に従来の注入同期発振器のブロック図を示す。
パルス生成回路で、基準信号ＲＥＦに応じた幅の小さなパルスが生成され、発振器へ注入される。
図１１はパルス信号の注入とＰＬＬとを並列して使用した構成であり、図１０の構成よりも低雑音特性が期待できる。

図１２は逓倍数Ｎ＝８の場合の注入同期動作時のタイミングチャートである。
自励発振周波数がｆ´である発振器に、周波数がｆ／Ｎである基準信号より生成されたパルス信号を注入し、発振器の出力周波数をｆに同期させる。
ここで、ｆ≒ｆ´である。
このとき、発振器からの出力信号の位相は、注入された基準信号（ＲＥＦ）パルスの位相に同期している。
このため、注入同期時の発振器出力は、周波数が安定するだけでなく、自励発振時に比べて大幅に低減された位相雑音特性が得られる。
なお、注入同期とＰＬＬとを併用する場合は、ＰＬＬにより発振器の周波数はｆに調整され、更に注入同期により位相雑音が低減される（例えば、下記特許文献１、下記非特許文献１参照）。

特開２０１１−２３９２２６号公報

"Study of Subharmonically Injection-Locked PLLs"IEEE JOURNAL OF SOLID-STAGE CIRCUITS,VOL,44,NO.5,MAY 2009 pp1539-1553

注入同期発振器は、その出力位相が注入する基準信号の位相に同期されるため、低位相雑音特性が得られるが、注入信号と出力信号の周波数が離れている場合、注入効果が小さくなり、位相雑音の低減量も小さくなる。
つまり、逓倍数Ｎが大きな注入同期発振器では、位相雑音低減効果が得られにくいという課題がある。
例えば、上記非特許文献１における回路では、注入同期発振器を直列に接続し、個々の逓倍数を小さくすることで、逓倍数Ｎが大きな場合でも、位相雑音低減効果を得ている。
ただし、逓倍数Ｎが因数分解できない数の場合は、この構成を実現することができないという課題がある。

本発明は、逓倍数Ｎが任意の大きな数であっても、大きな位相雑音低減効果が得られる注入同期発振器を提供することを目的とする。

本発明の注入同期発振器は、直列に接続された複数の可変遅延回路からなり、入力される基準信号を該複数の可変遅延回路で遅延することによりタイミングの異なる複数の信号を出力する基準信号遅延回路と、基準信号遅延回路から出力されるタイミングの異なる複数の各信号に応じたパルスを生成するパルス生成回路と、パルス生成回路から出力される各パルスを合成するパルス合成回路と、パルス合成回路から出力されるパルスを注入信号として発振する発振器と、基準信号遅延回路から出力される信号間の遅延時間を検出する遅延時間検出回路と、発振器から出力される信号の周期を検出する発振周期検出回路と、遅延時間検出回路による出力信号と発振周期検出回路の出力信号とを用いて、可変遅延回路による遅延時間が正確に発振器出力信号の周期の整数倍となるように該可変遅延回路の遅延時間を制御するフィードバック回路とを備えたものである。

本発明によれば、発振器は、基準信号を複数の可変遅延回路で遅延したパルスに同期して発振するので、複数の可変遅延回路の遅延時間を任意に設定することにより、基準信号に対して任意の逓倍数Ｎで発振させることができる。
また、基準信号遅延回路およびパルス合成回路により、発振器に注入されるパルスの数が増えるので、見かけ上の注入信号の周波数が上がり、実効的な逓倍数Ｎが小さくなる。
これにより、注入同期による位相雑音低減効果が大きくなる。
さらに、可変遅延回路による遅延時間が発振器出力信号の周期の整数倍と等しくなるように制御されるので、結果的に発振器に注入するパルスのパルス間隔が位相雑音特性に対して最適な値となる。
これにより、注入同期による位相雑音低減効果を最大限にする効果がある。

本発明の実施の形態１による注入同期発振器を示す構成図である。 注入同期動作時のタイミングチャートである。 発振同期検出回路の詳細を示す構成図である。 本発明の実施の形態２による注入同期発振器を示す構成図である。 注入同期動作時のタイミングチャートである。 発振同期検出回路の詳細を示す構成図である。 本発明の実施の形態３による注入同期発振器を示す構成図である。 本発明の実施の形態４による注入同期発振器を示す構成図である。 本発明の実施の形態５による注入同期発振器を示す構成図である。 従来の注入同期発振器を示す構成図である。 従来の注入同期発振器を示す構成図である。 注入同期動作時のタイミングチャートである。

実施の形態１．
図１に、実施の形態１による注入同期発振器の一例を示す。
図１において、基準信号入力端子１は、可変遅延回路３ａ〜３ｃが直列に接続された基準信号遅延回路４の入力に接続され、基準信号遅延回路４の４つの出力は、それぞれパルス生成回路５ａ〜５ｄの入力に接続されている。
パルス生成回路５ａ〜５ｄのそれぞれの出力は、パルス合成回路８に入力される。
本実施の形態１では、パルス合成回路８は、排他的論理和（ＸＯＲ）ゲート７で構成されている。
パルス合成回路８の出力は、発振器９の注入信号入力端子へ接続される。
発振器９の出力が本注入同期発振器の出力端子２に接続される。

また、フィードバック系は、以下の通り構成される。
基準信号遅延回路４の２つの出力が遅延時間検出回路１１に入力される。
本実施の形態１においては、遅延時間検出回路１１は、論理積（ＡＮＤ）ゲート１０で構成されている。
発振周期検出回路１３ａの入力には、発振器９の出力が接続される。
本実施の形態１においては、発振周期検出回路１３ａは、カウンタ１２ａで構成されている。
遅延時間検出回路１１と発振周期検出回路１３ａの出力は、フィードバック回路１６ａに入力され、この出力が可変遅延回路３ａ〜３ｃの遅延量制御端子に接続される。
ここでは、フィードバック回路１６ａは、チャージポンプ１４ａと低域通過フィルタ（ＬＰＦ）１５ａから構成されている。

次に動作について説明する。
逓倍数Ｎ＝８の場合の、注入同期動作時のタイミングチャートを図２に示す。
基準信号（ＲＥＦ）は、基準信号遅延回路４に入力され、内部の可変遅延回路３ａ〜３ｃにより、４つのタイミングの異なる信号に変換される。
ここで、各可変遅延回路３ａ〜３ｃの遅延時間は、等しくΔＴである。
後述する通り、ΔＴは、遅延時間制御端子に与える信号で最適値に制御される。

各パルス生成回路５ａ〜５ｄに入力されたタイミングの異なる４つの基準信号は、それぞれパルス幅の短い信号に変換されて出力される。
さらに、パルス合成回路８でパルスが合成され、図２に示す通り、４つのパルスが連続した波形となり、発振器９に注入される。

このように、本実施の形態１の回路では、発振器９は、基準信号を各可変遅延回路３ａ〜３ｃで遅延したパルスに同期して発振するので、各可変遅延回路３ａ〜３ｃの遅延時間を任意に設定することにより、基準信号に対して任意の逓倍数Ｎで発振させることができる。
また、基準信号遅延回路４およびパルス合成回路８を用いない従来の注入同期発振器と比べて、本実施の形態１の回路では、発振器９に注入されるパルスの数が増える。
つまり、見かけ上の注入信号の周波数が上がり、実効的な逓倍数Ｎが小さくなる。
これにより、従来回路に比べて注入同期による位相雑音低減効果が大きくなる。

ところで、上記の動作により、パルス合成回路８から出力される注入パルスのパルス間隔は、ΔＴと等しくなることがわかる。
ここで、注入同期による低位相雑音化の効果を最大限に得るためには、ΔＴは、発振器９の出力信号の周期の整数倍である必要がある。
本構成で実現されるΔＴを最適値に自動調整する仕組みを以下に説明する。

遅延時間検出回路１１は、可変遅延回路３ａ〜３ｃによる遅延時間を表現する信号を生成する回路である。
本構成では、可変遅延回路３ａを通る前の信号と、可変遅延回路３ｃを通った後の信号を論理積ゲート１０に入力することで、３つ分の可変遅延回路の遅延時間（３×ΔＴ）をパルス幅とする信号を生成する。
一方、発振周期検出回路１３ａは、発振器９の出力信号の周期を表現する信号を生成する回路である。
本構成では、カウンタ１２ａを用いて、発振器出力信号の周期（Ｔｏｓｃ）の３倍の時間（３×Ｔｏｓｃ）をパルス幅とする信号を生成する。

発振周期検出回路１３ａの構成の一例を図３に示す。
基準信号入力端子１７には基準信号を入力し、クロック入力端子１８には発振器出力信号を入力する。
Ｄフリップフロップ（Ｄ−ＦＦ）１９ａ〜１９ｄでクロックの周期分だけ遅延させた信号を生成し、論理積回路２０でその遅延分をパルス幅とする信号を生成し、出力端子２１より出力する。

遅延時間検出回路１１の出力信号と、発振周期検出回路１３ａの出力信号は、フィードバック回路１６ａに入力され、２つの信号の差分を取った誤差信号を出力し、可変遅延回路３ａ〜３ｃの遅延量制御端子に印加する。

このような構成とすることで、基準信号遅延回路４の遅延時間ΔＴが発振器９出力信号の周期Ｔｏｓｃと等しくなるように自動的に制御され、結果的に発振器９に注入するパルスのパルス間隔が位相雑音特性に対して最適な値となる。

以上のように、実施の形態１によれば、発振器９は、基準信号を各可変遅延回路３ａ〜３ｃで遅延したパルスに同期して発振するので、各可変遅延回路３ａ〜３ｃの遅延時間ΔＴを任意に設定することにより、基準信号に対して任意の逓倍数Ｎで発振させることができる。
また、基準信号遅延回路４およびパルス合成回路８により、発振器９に注入されるパルスの数が増えることから、見かけ上の注入信号の周波数が上がり、実効的な逓倍数Ｎが小さくなる。これにより、注入同期による位相雑音低減効果が大きくなる。
さらに、可変遅延回路３ａ〜３ｃによる遅延時間ΔＴが発振器出力信号の周期Ｔｏｓｃの整数倍と等しくなるように制御されるので、結果的に発振器９に注入するパルスのパルス間隔が位相雑音特性に対して最適な値となる。これにより、注入同期による位相雑音低減効果を最大限にすることができる。

実施の形態２．
図４に、実施の形態２による注入同期発振器の一例を示す。
図４において、基準信号入力端子１は、遅延回路２２ａ〜２２ｃにより構成された基準信号遅延回路４の入力に接続され、基準信号遅延回路４の４つの出力は、それぞれ出力パルス幅を可変することができるパルス幅可変パルス生成回路２３ａ〜２３ｄの入力に接続されている。
パルス幅可変パルス生成回路２３ａ〜２３ｄのそれぞれの出力は、パルス合成回路８に入力される。
本実施の形態２では、パルス合成回路８は、排他的論理和（ＸＯＲ）ゲート７で構成されている。
パルス合成回路８の出力は、発振器９の注入信号入力端子へ接続される。
発振器９の出力が本注入同期発振器の出力端子２に接続される。

また、フィードバック系は、以下の通り構成される。
パルス幅可変パルス生成回路２３ａ，２３ｂの出力がパルス幅検出回路２４に入力される。
本実施の形態２においては、パルス幅検出回路２４は、論理和（ＯＲ）ゲート２５で構成されている。
発振周期検出回路１３ｂの入力には、発振器９の出力が接続される。
本実施の形態２においては、発振周期検出回路１３ｂは、カウンタ１２ｂで構成されている。
パルス幅検出回路２４と発振周期検出回路１３ｂの出力は、フィードバック回路１６ｂに入力され、この出力がパルス幅可変パルス生成回路２３ａ〜２３ｄのパルス幅制御端子に接続される。
ここでは、フィードバック回路１６ｂは、チャージポンプ１４ｂと低域通過フィルタ（ＬＰＦ）１５ｂから構成されている。

次に動作について説明する。
逓倍数Ｎ＝８の場合の、注入同期動作時のタイミングチャートを図５に示す。
基準信号から注入パルスまでの信号経路の基本的な動作は、実施の形態１で説明した動作と同じである。
基準信号は、基準信号遅延回路４に入力され、内部の遅延回路２２ａ〜２２ｃにより、４つのタイミングの異なる信号に変換される。
各パルス幅可変パルス生成回路２３ａ〜２３ｄに入力されたタイミングの異なる４つの基準信号は、それぞれパルス幅の短い信号に変換されて出力される。
ここで、出力パルスのパルス幅はＴｐｗである。
後述するとおり、Ｔｐｗはパルス幅制御端子に与える信号で最適値に制御される。
さらに、パルス合成回路８でパルスが合成され、図５に示す通り、４つのパルスが連続した波形となり、発振器９に注入される。

このように、本実施の形態２の回路では、発振器９は、基準信号を各遅延回路２２ａ〜２２ｃで遅延したパルスに同期して発振するので、各遅延回路２２ａ〜２２ｃの遅延時間を任意に設定することにより、基準信号に対して任意の逓倍数Ｎで発振させることができる。
また、基準信号遅延回路４およびパルス合成回路８を用いない従来の注入同期発振器と比べて、本実施の形態２の回路では、発振器９に注入されるパルスの数が増える。
つまり、見かけ上の注入信号の周波数が上がり、実効的な逓倍数Ｎが小さくなる。
これにより、従来回路に比べて注入同期による位相雑音低減効果が大きくなる。

ところで、上記の動作により、パルス合成回路８から出力される注入パルスのパルス幅は、Ｔｐｗである。
ここで、注入同期による低位相雑音化の効果を最大限に得るためには、Ｔｐｗは、発振器９の出力信号の周期の１／２の整数倍である必要がある。
本構成で実現される、Ｔｐｗを最適値に自動調整する仕組みを以下に説明する。

パルス幅検出回路２４は、パルス幅可変パルス生成回路２３ａ〜２３ｄによるパルス幅を表現する信号を生成する回路である。
本構成では、パルス幅可変パルス生成回路２３ａ，２３ｂの出力を論理和ゲート２５に入力することで、２つ分のパルスのパルス幅（２×Ｔｐｗ）をパルス幅とする信号を生成する。
一方、発振周期検出回路１３ｂは、発振器９の出力信号の周期を表現する信号を生成する回路である。
本構成では、カウンタ１２ｂを用いて、発振器出力信号の周期（Ｔｏｓｃ）をパルス幅とする信号を生成する。

発振周期検出回路１３ｂの構成の一例を図６に示す。
基準信号入力端子１７には基準信号を入力し、クロック入力端子１８には発振器出力信号を入力する。
Ｄフリップフロップ（Ｄ−ＦＦ）１９ａ，１９ｂでクロックの周期分だけ遅延させた信号を生成し、論理積回路２０でその遅延分をパルス幅とする信号を生成し、出力端子２１より出力する。

パルス幅検出回路２４の出力信号と、発振周期検出回路１３ｂの出力信号は、フィードバック回路１６ｂに入力され、２つの信号の差分を取った誤差信号を出力し、パルス幅可変パルス生成回路２３ａ〜２３ｄのパルス幅制御端子に印加する。

このような構成とすることで、パルス幅可変パルス生成回路２３ａ〜２３ｄによる出力パルス幅Ｔｐｗが発振器９出力信号の周期Ｔｏｓｃの１／２と等しくなるように自動的に制御され、結果的に発振器９に注入するパルスのパルス幅が位相雑音特性に対して最適な値となる。

以上のように、実施の形態２によれば、発振器９は、基準信号を各遅延回路２２ａ〜２２ｃで遅延したパルスに同期して発振するので、各遅延回路２２ａ〜２２ｃの遅延時間を任意に設定することにより、基準信号に対して任意の逓倍数Ｎで発振させることができる。
また、基準信号遅延回路４およびパルス合成回路８により、発振器９に注入されるパルスの数が増えることから、見かけ上の注入信号の周波数が上がり、実効的な逓倍数Ｎが小さくなる。これにより、注入同期による位相雑音低減効果が大きくなる。
さらに、パルス幅可変パルス生成回路２３ａ〜２３ｄによる出力パルス幅Ｔｐｗが発振器９出力信号の周期Ｔｏｓｃの１／２と等しくなるように制御されるので、結果的に発振器９に注入するパルスのパルス幅が位相雑音特性に対して最適な値となる。これにより、注入同期による位相雑音低減効果を最大限にすることができる。

実施の形態３．
図７に、実施の形態３による注入同期発振器の一例を示す。
本実施の形態３は、実施の形態１による構成と実施の形態２による構成とを組み合わせた構成である。
動作原理も上述の通りであり、基準信号遅延回路４と、パルス合成回路８を用いない従来の注入同期発振器と比べて、見かけ上の注入信号の周波数が上がり、実効的な逓倍数Ｎが小さくなる。
これにより、従来回路に比べて注入同期による位相雑音低減効果が大きくなる。

さらに、本構成では、基準信号遅延回路４内の可変遅延回路３ａ〜３ｄの遅延時間ΔＴが発振器９出力の周期Ｔｏｓｃと等しくなるように制御するループと、パルス幅可変パルス生成回路２３ａ〜２３ｄの出力におけるパルス幅Ｔｐｗが発振器９出力の周期Ｔｏｓｃの１／２と等しくなるように制御するループが組み込まれており、結果的に発振器９に注入するパルスのパルス間隔とパルス幅の両方が位相雑音特性に対して最適な値となる。

以上のように、実施の形態３によれば、実施の形態１と実施の形態２の両構成による効果を得ることができる。

実施の形態４．
図８に、実施の形態４による注入同期発振器の一例を示す。
本実施の形態４は、実施の形態３による構成から、以下の点を変更したものである。
パルス合成回路８からの出力パルスを注入する発振器が電圧制御発振器２６であり、その電圧制御発振器２６の周波数を位相同期ループ（ＰＬＬ）２７で制御する。

位相同期ループ２７は、分周器２８、位相周波数比較器（ＰＦＤ）２９、低域通過フィルタ３０から構成されている。
分周器２８は、電圧制御発振器２６の信号をＮ分周し、位相周波数比較器２９は、分周器２８の出力信号と基準信号との位相を比較して、その結果を低域通過フィルタ３０へ出力する。
低域通過フィルタ３０の出力を、電圧制御発振器２６の周波数制御端子に印加することで、電圧制御発振器２６の出力周波数を基準信号周波数のｎ倍に自動調整される。

以上のように、実施の形態４によれば、実施の形態１から実施の形態３で説明した注入同期による位相雑音低減効果に、位相同期ループ２７による位相雑音低減効果が加わるため、より低位相雑音特性を持つ発振器出力が得られる。

実施の形態５．
実施の形態４による回路には、次に述べるような課題がある。
位相同期ループ２７の位相基準となる位相周波数比較器２９へ入力される基準信号の位相と、パルス合成回路８から電圧制御発振器２６へ注入されるパルスの位相がある関係の間になければ、位相雑音低減の効果が得られないというものであり、位相関係が不適切であれば同期が確立しないこともある。
つまり、注入同期によって発振器の位相を合わせる効果と、位相同期ループ２７により発振器の位相を合わせる効果が重畳されているため、これらの効果の競合を避ける必要がある。

図９に、実施の形態５による注入同期発振器の一例を示す。
この回路では、電圧制御発振器２６の発振周波数制御を周波数同期ループ（ＦＬＬ）３１を用いて行うため、電圧制御発振器２６の出力位相は注入同期によってのみ決定され、上記の課題は発生しない。

構成としては、電圧制御発振器２６の周波数制御端子に、周波数同期ループ３１の出力が接続されている。
周波数同期ループ３１は、分周器２８、周波数比較器（ＦＤ）３２、低域通過フィルタ３０から構成されている。
分周器２８は、電圧制御発振器２６の信号をＮ分周し、周波数比較器３２は、分周器２８の出力信号と基準信号との周波数を比較して、その結果を低域通過フィルタ３０へ出力する。
低域通過フィルタ３０の出力を電圧制御発振器２６の周波数制御端子に印加することで、電圧制御発振器２６の出力周波数を基準信号周波数のＮ倍に自動調整される。
ここで、周波数比較器３２は、位相の比較をしないため、分周器２８の出力信号と基準信号との間に位相差があっても、その制御は行わない。
このため、注入同期と周波数同期ループ３１との競合を避けることができる。

以上のように、実施の形態５によれば、実施の形態１から実施の形態３で述べた注入同期発振器で、発振器として電圧制御発振器２６を用いた場合でも、その自励発振周波数を自動調整するため、周波数ばらつきに強い注入同期発振器が実現できる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１，１７ 基準信号入力端子、２ 出力端子、３ａ〜３ｃ 可変遅延回路、４ 基準信号遅延回路、５ａ〜５ｄ パルス生成回路、７ 排他的論理和ゲート、８ パルス合成回路、９ 発振器、１０ 論理積ゲート、１１ 遅延時間検出回路、１２ａ，１２ｂ カウンタ、
１３ａ，１３ｂ 発振周期検出回路、１４ａ，１４ｂ チャージポンプ、１５ａ，１５ｂ，３０ 低域通過フィルタ、１６ａ，１６ｂ フィードバック回路、１８ クロック入力端子、１９ａ〜１９ｄ Ｄフリップフロップ、２０ 論理積回路、２１ 出力端子、２２ａ〜２２ｃ 遅延回路、２３ａ〜２３ｄ パルス幅可変パルス生成回路、２４ パルス幅検出回路、２５ 論理和ゲート、２６ 電圧制御発振器、２７ 位相同期ループ、２８ 分周器、２９ 位相周波数比較器、３１ 周波数同期ループ、３２ 周波数比較器。

Claims (5)

1. 直列に接続された複数の可変遅延回路からなり、入力される基準信号を該複数の可変遅延回路で遅延することによりタイミングの異なる複数の信号を出力する基準信号遅延回路と、
   上記基準信号遅延回路から出力されるタイミングの異なる複数の各信号に応じたパルスを生成するパルス生成回路と、
   上記パルス生成回路から出力される各パルスを合成するパルス合成回路と、
   上記パルス合成回路から出力されるパルスを注入信号として発振する発振器と、
   上記基準信号遅延回路から出力される信号間の遅延時間を検出する遅延時間検出回路と、
   上記発振器から出力される信号の周期を検出する発振周期検出回路と、
   上記遅延時間検出回路による出力信号と上記発振周期検出回路の出力信号とを用いて、上記可変遅延回路による遅延時間が上記発振器出力信号の周期の整数倍となるように該可変遅延回路の遅延時間を制御するフィードバック回路とを備えた注入同期発振器。
2. 入力される基準信号を複数の遅延回路で遅延することによりタイミングの異なる複数の信号を出力する基準信号遅延回路と、
   上記基準信号遅延回路から出力されるタイミングの異なる複数の各信号に応じてパルス幅が可変なパルスを生成するパルス幅可変パルス生成回路と、
   上記パルス幅可変パルス生成回路から出力される各パルスを合成するパルス合成回路と、
   上記パルス合成回路から出力されるパルスを注入信号として発振する発振器と、
   上記パルス幅可変パルス生成回路から出力されるパルスのパルス幅を検出するパルス幅検出回路と、
   上記発振器から出力される信号の周期を検出する発振周期検出回路と、
   上記パルス幅検出回路による出力信号と上記発振周期検出回路の出力信号とを用いて、上記パルス幅可変パルス生成回路による出力パルス幅が上記発振器出力信号の周期の１／２の整数倍となるように該パルス幅可変パルス生成回路の出力パルス幅を制御するフィードバック回路とを備えた注入同期発振器。
3. 直列に接続された複数の可変遅延回路からなり、入力される基準信号を該複数の可変遅延回路で遅延することによりタイミングの異なる複数の信号を出力する基準信号遅延回路と、
   上記基準信号遅延回路から出力されるタイミングの異なる複数の各信号に応じてパルス幅が可変なパルスを生成するパルス幅可変パルス生成回路と、
   上記パルス幅可変パルス生成回路から出力される各パルスを合成するパルス合成回路と、
   上記パルス合成回路から出力されるパルスを注入信号として発振する発振器と、
   上記基準信号遅延回路から出力される信号間の遅延時間を検出する遅延時間検出回路と、
   上記発振器から出力される信号の周期を検出する第一の発振周期検出回路と、
   上記遅延時間検出回路による出力信号と上記第一の発振周期検出回路の出力信号とを用いて、上記可変遅延回路による遅延時間が上記発振器出力信号の周期の整数倍となるように該可変遅延回路の遅延時間を制御する第一のフィードバック回路と、
   上記パルス幅可変パルス生成回路から出力されるパルスのパルス幅を検出するパルス幅検出回路と、
   上記発振器から出力される信号の周期を検出する第二の発振周期検出回路と、
   上記パルス幅検出回路による出力信号と上記第二の発振周期検出回路の出力信号とを用いて、上記パルス幅可変パルス生成回路による出力パルス幅が上記発振器出力信号の周期の１／２の整数倍となるように該パルス幅可変パルス生成回路の出力パルス幅を制御する第二のフィードバック回路とを備えた注入同期発振器。
4. 発振器として電圧制御発振器を用い、該電圧制御発振器の発振周波数を、位相同期ループを用いて制御することを特徴とする請求項１から請求項３のうちのいずれか１項記載の注入同期発振器。
5. 発振器として電圧制御発振器を用い、該電圧制御発振器の発振周波数を、周波数比較器による周波数同期ループを用いて制御することを特徴とする請求項１から請求項３のうちのいずれか１項記載の注入同期発振器。

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