CN107925417B - 使用谐振驱动电路的低功率解码器 - Google Patents

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Abstract

根据本发明的一个实施例的解码器包括成组的线、谐振器电路、用于接收输入信号的成组的输入引线以及用于响应输入信号将成组的线中的一些线耦接到谐振器电路的成组的开关，而该成组的线中的其它线处于第一二进制电压。线耦接到成组的指针电路。当谐振信号处于与第一二进制电压相反的第二二进制电压时，指针电路对线上的信号执行逻辑功能，从而解码输入信号。由于线由谐振器电路驱动为高和低，因此解码器电路的功耗要小于通过成组的上拉和下拉晶体管来上拉和下拉线时的功耗。

Description

使用谐振驱动电路的低功率解码器
相关申请的交叉引用
本申请要求于2015年7月27日提交的题为“使用谐振驱动电路的低功率解码器”的序列号为62/282,214的美国临时申请的优先权的权益，其内容通过引用并入本文。
技术领域
本公开涉及解码器电路的领域，并且更具体地涉及使用谐振驱动电路的低功率解码器以及其解码方法。
背景技术
解码器电路通常采用编码值信号并将其转换成不同的形式。编码信号在复杂度上可能比解码信号更高效或更低效。更低效的编码信号(意味着更多位来表示更简单的一组二进制值)的例子是用于加密的那些信号。更高效的编码方案的例子是二进制编码，其中二进制值表示指向存储值阵列的指针的位置。二进制值000将表示位置0，二进制值100将表示位置4等。从N位二进制值将解码出2N个位置。现有技术中有很多种解码器。
本发明涉及二进制解码器，诸如用作指向存储器位置阵列的指针的二进制解码器。本发明还涉及解码诸如地址之类的数字值的方法。本发明还涉及在其它应用中使用的解码器和解码方法。
计算机集成电路芯片(或IC)通常具有指向诸如静态随机存取存储器(或SRAM)的存储器的位置或地址的解码器。这些地址解码器通常是二进制编码的，并访问整个存储器阵列，使得每个编码的二进制值指向唯一的存储器位置。图1示出具有3位地址总线的SRAM10的结构，分别用于接收信号A0至A2，解码器12解码该信号以在八个指针或字引线W0至W7上提供信号。每个字引线W提供信号，以启动包含存储位置或“字”的位单元14的特定行R0至R7，这允许根据附加的控制逻辑写入或读取该字。
图2示出在门级构建的现有技术3至8地址解码器12。地址解码器12接收地址信号A0至A2，并在线16-0至16-5上提供反相和正相地址信号，其又被提供给一组与门8-0至8-7，与门8-0至8-7作为指针电路，以从其在指针引线W0至W7上生成信号。图3是指示对于地址位的每个组合，哪个输出字引线W0至W7被驱动为高电平的真值表。
虽然SRAM 10只接收三个地址信号并具有八行，但是典型的SRAM接收多于三个地址信号且具有多于八行。因此，典型的SRAM具有比SRAM 10更大的长度，并且它们的解码器具有比解码器12更大的长度。由于解码器12和线16跨越阵列的整个高度，对于更大的阵列，线16相当有电容。由于线16以新的地址值连续地驱动，所以线16的电容被连续地充电和放电，并且解码器功耗对SRAM 10的总体功耗有显著贡献。例如，当中间线16中的一个通过传统CMOS电路从高二进制电压被放电至接地时，等于1/2C16V2的能量(其中C16是该线的电容并且V是该线在被放电之前的电压)被消耗。(功耗量为C16V2F，其中F为开关频率)。本发明的一个目的是提供一种展现出降低的功耗的新型解码器和方法。
发明内容
根据本发明构造的解码器包括成组的用于携带信息(例如，与地址对应的信息)的线。谐振信号被施加到至少一些线。在一个实施例中，在选择的时间处，成组的指针电路对包含在这些线上的信息进行解码，以从中生成一个或更多个解码器输出信号。
在一个实施例中，一些线携带谐振信号，而其他线处于第一二进制电压电平。当谐振信号处于与第一二进制电压电平相反的第二二进制电压电平时，指针电路对线上的信号进行解码。
在一个实施例中，当谐振信号处于第二二进制电压电平时，指针电路还耦接到变为有效的选通信号，从而使得在谐振信号处于第二二进制电压电平时指针电路对线上的信号进行解码。
在一个实施例中，第一二进制电压电平是二进制低电压电平，而第二二进制电压电平是高二进制电压电平。在另一个实施例中，第一二进制电压电平是二进制高电压电平，而第二二进制电压电平是二进制低电压电平。
在一个实施例中，谐振信号由谐振器电路提供。成组的开关将该组中的线与谐振器电路耦接或去耦接。当谐振信号处于第一二进制电压电平时，这些开关改变状态。由于该成组的线上的电压通过谐振电路增大和减小，所以与线通过连接在线与直流电源之间或线与地之间的晶体管来拉高或拉低的情况相比，在这些线上升高和降低电压的过程消耗的功率要少。
在一个实施例中，当地址改变时，在谐振信号处于第一二进制电压电平时，开关改变状态。在任何一个时间耦接到谐振器电路的线的数量不会改变，并且因此耦接到谐振器电路的电容负载保持基本相同。电容性负载与谐振器电路协作以建立谐振信号的频率。由于耦接到谐振器电路的线的数量在地址改变时不改变，所以谐振信号的频率不改变。
在一个实施例中，解码器是用于诸如SRAM、DRAM、ROM、EEPROM或闪存的存储器的地址解码器。
根据本发明的方法包括将谐振信号施加到解码器内的成组的线内的一些线，并将这些信号提供给成组的指针电路，成组的指针电路响应于此生成解码的输出信号。
在一个实施例中，该方法还包括将第一二进制电压施加到该组内没有接收到谐振信号的那些线。选通信号被施加到指针电路以使得指针电路能够生成解码的输出信号。
在一个实施例中，该方法还包括接收地址，响应于该地址选择该成组的线中的一些线以接收谐振信号，以及响应于所述地址选择该成组的线内的其它线来接收第一二进制电压。
在一个实施例中，该方法包括在谐振信号处于与第一二进制电压相反的第二二进制电压时施加选通信号。
在一个实施例中，该方法还包括利用谐振电路生成谐振信号。线呈现电容。耦接以接收谐振信号的线的电容与谐振电路协作以建立谐振信号的频率。
附图说明
图1示意性地示出SRAM的内部组织的现有技术简化框图。
图2示意性地示出现有技术的3至8解码器。
图3示出3至8二进制解码器的真值表。
图4示出根据本发明构造的3至8解码器。
图4a示出图4的解码器内的成组的开关。
图4b示出图4的解码器内的成组的保持器电路。
图5示出图4的解码器内的动态门118-0。
图6是图4和图5的解码器的动态门118-0内的信号的时序图。
图7示出使用开关以在解码器内的线未被谐振电路驱动时保持接地的解码器的替代实施例的一部分。
图8示出用于解码器中的动态门的替代实施例。
图9示出使用双极晶体管的LC谐振电路。
图10示出使用MOS晶体管的LC谐振电路。
图11示出在振荡器中使用的典型石英晶体的LC等效谐振电路。
图12示出晶体谐振电路的实施例。
图13示出晶体谐振电路的另一个实施例。
图14是包括成组的开关块和成组的动态门指针电路块的新颖的低功率8至256解码器的框图。
图15是图14的一个开关块内的成对的开关及其相关联的控制电路的示意图。
图16示出图14的动态门块内的动态门及相关逻辑电路的两个子块。
图17示出图16的动态门的一个子块内的动态门。
图18示出用于生成供本发明使用的时序信号的电路的示例。
具体实施方式
图4示出根据本发明构造的3至8解码器100。解码器100接收三个输入信号A0至A2，并响应于此而在中间引线116上生成成组的中间信号。成组的MOS动态门118-0至118-7(用作指针电路)接收中间引线116上的信号并响应于此而在引线W0至W7中所选择的一个引线上使解码器输出信号有效。图5中示出单个动态门118(动态门118-0)。
在一个实施例中，引线W0至W7被耦接到SRAM单元阵列以选择成行的SRAM单元。在本说明书中，信号A0至A2将被称为地址信号，引线W0至W7将被称为字线。然而，在其它实施例中，解码器100被用在其它应用中。在这种应用中，信号A0至A2不一定是地址，并且引线W0至W7上的信号不需要指向存储单元的行。
中间引线116耦接到成组的开关120。如图4所示，引线116被分成引线对，即引线对116-0至116-2，每一对引线对应于成对的开关120-0至120-2以及地址信号A0至A2中的一个(见图4a)。在一个实施例中，每个开关120被实现为成对的晶体管，例如，由信号A0和信号A0的逻辑反相分别驱动的PMOS晶体管121p和NMOS晶体管121n。
解码器100还包括用于从谐振电路104接收谐振信号RSR(典型地为正弦波)的谐振输入信号引线102。开关120-0响应于对应的二进制地址信号A0将谐振输入信号引线102耦接到引线对116-0内的中间引线116-0a中的第一个，或者中间引线116-0b中的第二个。类似地，开关120-1和120-2响应于对应的地址信号A1和A2将谐振输入信号引线102耦接到引线对116-1和116-2内的对应的中间引线。因此，在任何给定的时间，一半的中间引线116传送谐振信号RSR，而另一半的中间引线116由保持器电路150保持接地(图4和4b)。
每个动态门118包含四个PMOS上拉晶体管122、124、126和128以及NMOS下拉晶体管130。当期望使解码器100选择和驱动字线W之一时，晶体管122和130的栅极接收有效低选通信号STRBn。晶体管124、126和128的栅极被硬连线以接收引线对116-0到116-2内的中间引线的各种排列，使得如果引线116上的信号是纯数字的，并且引线116上的信号包含反相和未被反相的地址信号A0至A2，动态门118将执行数字3至8解码器功能。
当期望启动解码器100时，选通信号STRBn被有效为低。(所有动态门118的输出信号在选通信号STRBn为高时总是低的。)重要的是，仅当谐振信号RSR接近或处于其峰值电压并且足够高以使得动态门118的PMOS器件处于其亚阈值操作区域或完全关断时，选通信号STRBn为低。因此，当选通信号STRBn为低时，被耦接以接收谐振信号RSR的引线116上的信号被动态门118处理为二进制1。因为没有接收到谐振信号RSR的引线被保持接地(即二进制0)，所以动态门118在逻辑上作为NAND门起作用。只有一个动态门118将使其晶体管124、126和128的所有栅极都保持为低，只有一个动态门118将其输出信号升高，并且因此只有一个字线W将被选中。(未接收谐振信号RSR的那些引线116保持接地的方式在下面描述)。
图5是动态门118-0的扩展示意图。图6是说明地址信号A0、A1、A2、动态门118-0内的晶体管124、126和128的栅极124g、126g和128g处的信号、选通信号STRBn和字线W0上的输出信号的关系的时序图。在时间T0期间，信号A0和A2高，而信号A1低。因此，开关120-0和120-2将谐振信号RSR施加到引线116-0a和116-2a，引线116-0a和116-2a又将信号RSR施加到动态栅极118-0内的栅极124g和128g。引线116-1a处于0伏，其又将0伏施加到动态门118-0内的晶体管126的栅极126g。信号STRBn仅在时间T0内的短暂时间段T1期间变低。在时间T1之前，信号STRBn保持晶体管122关断以及晶体管130导通，并且因此线W0由晶体管130保持接地。
在时间T1处，由于当信号STRBn变低时，谐振信号RSR为高，晶体管124的栅极124g和晶体管128的栅极128g为高，晶体管124和126在时间T1期间关断，并且在时间T1期间动态门118-0的输出信号为低。(尽管在时间T1期间没有将二进制高电压或低电压连接到字线W0的路径，但线W0的电容在时间T1期间将线W0保持接地。
在时间T0结束时(时间T2开始时)，信号A0和A1切换状态。信号A0变低，并且信号A1变高。因此，栅极124g保持接地，而栅极126g接收谐振信号RSR。这意味着晶体管124在时间T2期间保持导通。然而，在时间T2期间，当选通信号STRBn变低时，信号RSR为高，栅极126g和128g处于高电压，晶体管126和128关断，因此引线W0上的输出信号保持为低。
在时间T2结束时(时间T3开始时)，信号A2变低。因此，在时间T3期间，栅极128g处的信号变低，并且晶体管128保持导通。然而，在时间T3期间，当选通信号STRBn变低时，信号RSR为高，在栅极128g处的电压为高，并且晶体管128保持关断。因此，在时间T3期间，引线W0上的信号保持为低。
在时间T3结束时(时间T4开始时)，信号A1变低。因此，晶体管124、126和128的栅极124g、126g和128g全部为低，并且晶体管124、126和128全部导通。因此，一旦选通信号STRBn变低，晶体管122即导通，晶体管130关断，并且引线W0上的输出信号变高。(对于其中使用解码器100来选择成行的单元的实施例，选择对应于引线W0的成行的单元。)。
在时间T4结束时，信号A1变高。此后，地址信号A0、A1或A2中的至少一个为高，引线116-0a、116-1a或116-2a中的至少一个被耦接以接收谐振信号RSR，栅极124g、126g或128g中的至少一个在信号STRBn为低的时间期间为高，晶体管124、126或128中的至少一个在信号STRBn为低的时间期间关断，并且引线W0上的动态门118-0的输出信号保持为低。
在引线116未被耦接为接收谐振信号RSR时保持引线116为低
仅当谐振信号RSR处于二进制0电压电平时，开关120才改变状态。因此，在时间T2开始时，当地址信号A0变低时，当开关120-0将引线116-0a与信号RSR解耦接时，引线116-0a大致处于地电位。尽管引线116-0a具有将引线116-0a在其后至少一段时间保持为低的电容，但是在一个实施例中，引线116中的每一个都耦接到保持器电路150(图4)。在一个实施例中，保持器电路150包括两个反相器INV0、INV1(见图4b)。反相器INV1通常是弱的，即反相器INV1内的晶体管小，并且电阻高，即使在导通时也是如此。当没有其它器件或电压源正在驱动引线116时，即当它们未被耦接为接收信号RSR时，保持器电路150保持引线116为低。保持器电路150通常只吸收非常小的电流来克服漏电流，例如，约2nA。因此，即使保持器电路150和谐振电路104同时驱动字线，功耗也非常小。(保持器电路150还包含电阻器RK以进一步最小化由于反相器INV1与信号RSR之间的争用而导致的能量损失)。
在其它实施例中，可以使用其它器件来代替反相器INV0、INV1用于保持器电路150。例如，在一个实施例中，当引线116未被耦接为接收信号RSR时，提供用于将引线116接地的成组的开关152(图7)。因此，当信号A0为低时，开关120-0中的第一开关耦接引线116-0b以接收信号RSR，但是当信号A0为高时，开关152内的开关之一(由信号A0控制的开关152-0b)将引线116-0b接地。每个开关152由信号A0至A2中的一个或者信号A0至A2中的一个的逻辑反相控制。
可选地，可以在引线116和地之间设置大电阻器(未示出)。当信号RSR为高并施加到引线116上时，这样的电阻将不会吸取相当大的电流，但是当引线116未被耦接为接收信号RSR时，足以将引线116保持接地。
谐振电路
如上所述，使用谐振电路104来驱动引线116。谐振电路通常包括串联或并联配置的电感器和电容器。图9和图10示出谐振器140和150的例子，谐振器140和150分别包括电感器和电容器，并分别使用双极和MOS晶体管。LC谐振电路在本领域中是公知的。谐振器140、150或其它常规谐振电路可用于谐振电路104。(在替代实施例中，不需要单独的电容器C3，而是谐振器140、150与耦接到谐振器的线116的电容协作以实现谐振。)。
利用电容器，能量被储存在跨越两个板的电场中。使用电感器，能量储存在围绕载流导线的磁通链中。通过串联或并联连接电容器和电感器，可以创建“储能”电路，由此当电流在两个组件之间来回移动时，能量可以交替地存储在电容器或电感器上。当电流等于零时，电容器中储存的能量达到峰值，而储存在电感器中的能量最小。当电流达到峰值时，存储在电感器的磁通链中的能量达到峰值，而存储在电容器中的能量达到最小值。唯一的能量损失(忽略“辐射”能量)来自信号路径中任何寄生电阻的散热。相反，与从电源电位切换到地电位的电容相关联的所有能量都会丧失为热量(例如，当CMOS晶体管通过将该线连接到二进制的一电压源然后连接到二进制的零电压源来对与线相关联的电容进行充电和放电时所引起的)。
如上所述，引线116表现出电容，象征性地示出为电容C116(图4)。因此，如果引线116被传统的现有技术的CMOS电路驱动为高电平和低电平，则解码器100将呈现功率损耗，通过用谐振电路驱动引线116避免该功率损耗。
在任何给定时间耦接到谐振电路104的那些引线116的总电容与谐振电路104协作以建立信号RSR的频率。因为耦接到谐振电路104的引线116的数量通常是恒定的(因为在任何给定的时间，引线116的一半被耦接到谐振电路104)，所以耦接到谐振电路104的那些线的总电容是恒定的，并且因此信号RSR的频率不会随着线A0至A2上的信号改变而改变。
晶体也可以用于在谐振电路中谐振，尽管可以被建模为电感器的其行为的这个方面不是来自线圈，而是来自受到电刺激时振动的晶体块的“动态”电感。一种众所周知的晶体谐振电路是皮尔斯振荡器(Pierce Oscillator)。图11示出晶体155和RLC等效电路160。电感器和电容器两者都是“能量储存”元件。(图12和13示出包括晶体的谐振器170和180。谐振器170和180在2015年7月6日提交的题为“A Pierce Oscillator Using Three SeriesInverters(使用三个串联反相器的皮尔斯振荡器)”的本申请人的第62/231,458号美国临时专利申请中描述，其通过引用并入本文)。
谐振器170和180包括建模为电容器CL1和CL2的电容。电容CL2包括耦接到引线102的那些引线116的电容以及与其耦接的任何其它寄生电容。
注意到，晶体振荡器170包括反相器171，并且晶体振荡器180包括反相器181、182和183。这些反相器通常充当增益元件而不是二进制开关元件。因此，它们不会引起上述的传统CMOS数字开关所发生的CV2F功耗。
解码器100中的信号时序
如在图6的时序图中可以看到的，开关120在谐振信号RSR处于二进制0电压时改变状态。这防止了由谐振电路104驱动的负载的电压的任何不连续性。可以以许多方式中的任何一种来生成用于改变开关120的状态和用于生成信号STRBn的适当的时序控制。例如，在一个实施例中，信号A0、A1和A2由微处理器(未示出)生成，微处理器的正交时钟源自信号RSR(即，其时钟与信号RSR处于峰值之间的中点时的点相位偏移90度)。在这样的实施例中，当信号RSR处于二进制0电压时，微处理器改变信号A0、A1和A2的状态。
可选地，如果地址信息来自不与信号RSR同步且与信号RSR处于正确相位关系的源191，则在一个实施例中，耦接以接收正弦信号RSR以及其正弦反相RSRn的锁相环192(图18)向锁存器194提供控制信号，锁存器194在信号RSR为低时接收并锁存“未被激励的(unretimred)”信号AU0、AU1和AU2以生成同步的信号A0、A1和A2。锁存器194的内容控制开关120。可选地，可以使用可编程延迟电路或延迟锁定环电路来代替锁相环192。锁相环、延迟锁定环和可编程延迟电路在本领域中是公知的。
用于生成信号STRBn的电路包括耦接到电路192的选通生成器196。选通生成器在本领域中是公知的。其它技术也可以用于生成适当的时序信号。关于这种选通生成的例子，请参见本申请人于2015年7月27日提交的题为“A Low Power SRAM Bitcell UsingResonant Drive Circuitry(使用谐振驱动电路的低功率SRAM位单元)”的美国临时专利申请(序列号62/282215)，其通过引用并入本文。
使用一个上拉PMQS晶体管和四个下拉NMOS晶体管的实施例
在图4和5中，每个动态门118包括四个PMOS上拉晶体管122、124、126和128以及一个下拉晶体管130。然而，在其它实施例中，可以使用动态门，例如具有一个PMOS上拉晶体管185和四个下拉NMOS晶体管186、187、188和189(图8)的动态门184-0。在这个实施例中，选通信号STRB被施加到晶体管185和189的栅极185g和189g。各种引线116被施加到晶体管186、187和188的栅极186g、187g和188g。在这个实施例中，选通信号STRB是正选通脉冲，并且当且仅当栅极186g、187g和188g处的所有信号都为高同时选通信号STRB为高时，引线W0上的信号变低。换句话说，施加到动态门184的信号的极性以及其在引线W0上的输出信号与用于动态门118的信号相反。
包括八个输入位的实施例
图14是示出8至256解码器200的框图，其接收8个输入信号SEL0至SEL7，并从其生成256个输出引线OUT0至OUT255上的256个解码输出信号。(在图14的实施例中，解码器200以类似于解码器100对信号A0至A2进行操作的方式对信号SEL0至SEL7进行操作。类似地，以类似于引线W0至W7的方式驱动引线OUT0至OUT255)。解码器200包括接收输入信号SEL0至SEL7、谐振信号RSR以及Vdd和接地DC输入电压并且由此在八个引线IO0至IO7和八个引线IOb0至IOb7上生成信号的第一块202。第一块202包含八对开关220-0至220-7。每个开关220对应于信号SEL0至SEL7中的一个、引线IO0至IO7中的一个以及引线IOb0至IOb7中的一个。开关220-0根据信号SEL0的状态提供信号RSR至引线IO0或IOb0。其它开关220相对于其它引线IO和IOb执行相同的功能。因此，开关220执行与开关120基本相同的功能。
图15是一对开关220-0及其相关联的控制电路的示意图。参考图15，将信号SEL0提供给反相器224、PMOS传输晶体管228的栅极和NMOS传输晶体管230的栅极。反相器224控制NMOS传输晶体管232和PMOS 234。传输晶体管228、230、232和234响应于信号SEL0而将信号RSR耦接到引线IO0或IOb0。开关对220内的其它七对开关具有相同的配置。
解码器200还包括第二块236的256个实例，第二块236被耦接以接收来自引线IO0至IO7以及引线IOb0至IOb7的信号和选通信号STRBn，并且从其在引线OUT0至OUT255上生成256个输出信号。块236的每个实例如图16所示。参考图16，每个子块包含第一和第二单元238和240。第一单元238接收线IO0或IOb0、IO1或IOb1、IO2或IOb2以及IO3或IOb3上的信号。单元238还接收选通信号STRBn和输入DC电压Vdd和地电压。块238包含类似于动态门118的动态门，不同之处在于块238内的动态门具有串联耦接在其输出引线242与电压Vdd之间的五个上拉PMOS晶体管。(这种动态门的例子是图17的动态门238-0，其包括五个上拉PMOS晶体管244、245、246、247和248以及一个下拉NMOS晶体管449)。因此，当信号STRBn为有效(低电平)时，块238内的动态门对与之耦接的引线IO0至IO3以及IOb0至IOb3上的信号执行逻辑NAND功能。
第二单元240与单元238相同，除了其接收线IO4或IOb4、IO5或IOb5，IO6或IOb6以及IO7或IOb7上的信号，而不是线IO0至IO3或IOb0至IOb3上的信号。来自单元238和240的输出信号被耦接到NAND门250，NAND门250又被耦接到反相器252。因此，当信号STRBn有效(低)时，单元238和240的组合、NAND门250和反相器252组合对它们耦接到的IO和IOb线组合上的信号执行逻辑NAND功能，并用作指针电路。
如上所述，存在块236的256个实例，其被布置为当信号STRBn为低时，对线IO和IOb的组合的256个排列执行逻辑NAND功能。因此，块236的256个实例在引线OUT0至OUT255上生成输出信号，从而对信号SEL0至SEL7执行8至256解码功能。
解码器100和200之间的主要区别在于：1)解码器100是3至8解码器，而解码器200是8至256解码器；以及2)解码器200中的解码器门被分成两个5-输入动态门，它们的输出信号被“与”在一起，而解码器100中的解码器门不被划分。解码器200的门被划分以避免与串联堆叠多于五个器件相关联的固有延迟。然而，在其它实施例中，可以使用其它数量的CMOS门输入引线。另外，在其它实施例中，每个解码器子块中有多于两个的NAND门。换句话说，取代在块236内具有两个子块，可以有更多的子块被“与”在一起。
使用不同类型的逻辑门并结合PAL和PLA的实施例
上述实施例使用执行逻辑NAND功能的成组的CMOS动态门。然而，应该理解，解码器也可以使用其它类型的电路来实现，例如，实际的CMOS NAND门。(在这样的实施例中，当信号RSR不处于其峰值时，期望使用选通信号来最小化功耗。)在其它实施例中，也可以使用执行NOR、AND或OR功能的指针电路或CMOS逻辑电路。
虽然本发明可以作为地址解码器的一部分并入到SRAM中，但是也可以将其结合到包括成组的线的其它电路中，所述成组的线各自耦接到成组的门。例如，PLA、GAL和PAL通常包括载有反相和未被反相的输入信号的总线。总线耦接到第一组门，其输出信号耦接到第二组门。(第一组门可以是AND门，而第二组门可以是OR门。可选地，在其它类型的PLA和PAL中，第一组门和第二组门都是NAND门。典型地，总线和第一组门之间的连接或者是掩模或者是电可编程的。)在1988年7月19日授予Birkner等人的美国专利4,758,746中描述了PLA和PAL，通过引用并入本文。
在PAL、GAL或PLA中，第一组门作为解码器。根据本发明的实施例，第一组门中的门的输入引线的一部分由谐振电路和选通信号驱动。
虽然已经详细描述了本发明的具体实施方式，但是本领域技术人员将认识到，在不脱离本发明的精神和范围的情况下，可以在形式和细节上进行改变。例如，本发明的解码器可以与具有不同行数的阵列结合使用。解码器可以对输入信号完全解码或部分解码。在一个实施例中，解码器与本申请人的上述临时专利申请“A Low Power SRAM BitcellUsing Resonant Drive Circuitry(使用谐振驱动电路的低功率SRAM位单元)”中所述的SRAM结合使用。此外，解码器可以与除了SRAM以外的存储器一起使用，例如，DRAM、ROM或EEPROM。此外，解码器可以与存储器以外的电路一起使用。解码器可以用CMOS、NMOS、PMOS或其它技术来实现。DC电源电压和二进制电压电平通常为0和3伏，并且谐振信号RSR在0和3伏之间振荡，但是在其它实施例中，使用其它电压电平。对于使用晶体谐振器的实施例，可以使用不同类型的谐振材料(例如，石英，陶瓷材料，或授予Wessendorf的美国专利7,183,868第7栏第6-24行中描述的材料，通过引用并入本文)。因此，所有这些改变都在本发明的范围内。

Claims (11)

1.一种解码器，包括：
成组的输入引线，用于接收输入信号；
成组的中间引线；
谐振电路，用于生成谐振信号；
成组的开关对，每个开关对与所述中间引线中的第一中间引线和第二中间引线以及输入引线相关联，每个开关对耦接相关联的所述第一中间引线或相关联的所述第二中间引线以响应于与所述开关对相关联的输入信号而接收所述谐振信号，以使得耦接的相关联的所述第一中间引线或相关联的所述第二中间引线上的信号谐振；以及
成组的指针电路，所述指针电路耦接到所述中间引线，用于生成与输入引线上的信号相对应的成组的解码的输出信号，未耦接为接收谐振信号的中间引线被保持在第一二进制电压。
2.如权利要求1所述的解码器，解码器进一步耦接以接收选通信号，当所述选通信号有效时，所述指针电路对所述中间引线上的信号执行逻辑功能，当谐振信号处于与所述第一二进制电压相反的第二二进制电压时，所述选通信号有效。
3.如权利要求2所述的解码器，其中，所述中间引线呈现电容，所述中间引线的电容与所述谐振电路协作从而影响所述谐振信号的频率。
4.如权利要求3所述的解码器，还包括用于在所述中间引线未被耦接为接收谐振信号时保持所述中间引线在所述第一二进制电压的电路。
5.如权利要求3所述的解码器，其中，当所述输入信号改变时，与所述谐振电路协作的所述中间引线的电容保持恒定。
6.如权利要求2所述的解码器，其中，所述中间引线呈现电容，所述中间引线的电容使所述谐振电路谐振。
7.如权利要求1所述的解码器，还包括成组的指针电路，其耦接到所述中间引线以生成与所述中间引线上的信号相对应的成组的解码的输出信号。
8.一种解码方法，包括：
提供成组的输入信号；
响应于所述输入信号耦接成组的中间引线中的选中子组以接收谐振信号，以使得成组的中间引线的所述选中子组的中间引线上的信号谐振，未选中的中间引线处于第一二进制电压；
当谐振信号处于与所述第一二进制电压相反的第二电压时，成组的指针电路对所述中间引线执行二进制逻辑功能，从而解码所述输入信号；以及
当所述中间引线没有接收到所述谐振信号时，将所述中间引线保持在所述第一二进制电压。
9.如权利要求8所述的方法，还包括用谐振电路生成所述谐振信号。
10.如权利要求9所述的方法，还包括将耦接到所述谐振电路的电容保持为恒定，使得所述谐振信号的频率保持恒定。
11.如权利要求9所述的方法，其中，耦接到所述谐振电路的中间引线的电容使所述谐振电路谐振。
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