CN115412027A - 具有高q因子调谐组的压控振荡器 - Google Patents

Abstract

公开了具有高Q因子调谐组的压控振荡器。压控振荡器(VCO)具有VCO核和调谐组。调谐组包括第一调谐电容器和第二调谐电容器。主开关耦合在第一调谐电容器和第二调谐电容器之间。调谐组还包括控制开关，控制开关接收控制信号以选择性地激活调谐组。主开关接收电平移位控制信号以激活调谐组。

Description

具有高Q因子调谐组的压控振荡器

技术领域

本公开涉及集成电路，并且更具体地，涉及集成电路内的振荡器。

背景技术

集成电路包括许多类型的电路块。电路块可以包括存储器阵列、存储器控制电路、数字逻辑块、模数转换器、数模转换器和许多其他类型的电路块。

在许多情况下，时钟信号被用来控制各个电路块的功能。时钟信号通常对应于具有选定频率和相应周期的方波。时钟信号的高状态和低状态之间的转换控制电路块的各个方面。

时钟信号可以以多种方式生成。例如，时钟信号可以由晶体振荡器生成。晶体振荡器可以利用压电材料振动晶体的机械共振来产生具有恒定频率的振荡信号。可以基于振荡信号生成时钟信号。晶体振荡器的一个缺点是晶体振荡器位于集成电路外部的电路板上。这可能非常不方便。

可以利用压控振荡器(VCO)来生成时钟信号。VCO具有各种优点，包括VCO形成为集成电路的一部分，并且可以通过改变施加到VCO的电压来微调或调节VCO的振荡信号的频率。然而，VCO有一些缺点，包括通过简单地调节施加在VCO上的电压来调节振荡信号的频率并不总是实际可行的。

发明内容

本公开的实施例提供了一种VCO，其包括多个调谐组，调谐组可被选择性地激活以调节由VCO输出的振荡信号的频率。每个调谐组包括通过主开关耦合在一起的一对调谐电容器。每个调谐组包括电平移位器，电平移位器向主开关提供电平移位控制信号。电平移位控制信号有助于保持调谐组的非常高的Q因子。

在一些实施例中，集成电路包括VCO。VCO包括具有第一输出和第二输出的VCO核，耦合到第一输出的第一电容器，以及耦合到第二输出的第二电容器。VCO包括耦合在第一电容器和第二电容器之间的主晶体管。VCO包括耦合到第一晶体管的栅极端子的电平移位器。

在一些实施例中，一种方法包括：利用VCO核生成振荡信号；利用电平移位器接收第一控制信号；以及利用电平移位器通过对第一控制信号进行电平移位生成第二控制信号。该方法包括通过选择性地将第二控制信号施加到耦合到VCO核外部的调谐电容器的晶体管的栅极端子来调节振荡信号的频率。

在一些实施例中，集成电路包括VCO核、具有耦合到VCO核的第一输出的第一端子的第一调谐电容器、以及具有耦合到第一调谐电容器的第一端子的第一导电端子的主晶体管。VCO包括耦合到主晶体管的栅极端子的电平移位器。

附图说明

图1是根据一些实施例的集成电路的框图。

图2是根据一些实施例的VCO的示意图。

图3是根据一些实施例的VCO的电平移位器的示意图。

图4是示出根据一些实施例的与VCO相关联的控制信号的曲线图。

图5是根据一些实施例的VCO的框图。

图6是根据一些实施例的用于操作VCO的方法的流程图。

具体实施方式

在下面的描述中，为了提供对所公开的各种实施例的透彻理解，阐述了某些特定细节。然而，相关领域的技术人员将认识到，可以在没有这些特定细节中的一个或多个的情况下，或者使用其他方法、组件、材料等来实践实施例。在其他实例中，没有详细示出或描述与面部识别、面部检测和面部认证相关联的公知算法，以避免不必要地模糊对实施例的描述。此外，未详细示出或描述与存储器阵列相关联的公知组件和电路，以避免不必要地模糊对实施例的描述。

除非上下文另有要求，在随后的说明书和权利要求书中，“包括”一词及其变体，例如“包括”和“包含”，应以开放、包容的意义解释，即“包括，但不限于。”此外，术语“第一”、“第二”和类似的顺序指示符应被解释为可互换，除非上下文明确另有规定。

在本说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在整个说明书的各个地方的出现不一定都指同一实施例。此外，在一个或多个实施例中，特定特征、结构或特性可以以任何合适的方式组合。

如在本说明书和所附权利要求书中使用的，单数形式“一”、“一个”和“该”包括复数指代物，除非内容另有明确规定。还应当指出，“或”一词一般是在其最广泛的意义上使用的，即作为“和/或”的含义，除非内容另有明确规定。

图1是根据一些实施例的集成电路100的框图。集成电路100包括VCO 102。VCO 102包括VCO核104和调谐组106。如下面将更详细地阐述的，VCO核104和调谐组106合作以提供振荡信号，该振荡信号可以在保持高Q因子的同时被调谐或调节。

VCO核104包括第一输出OUT和第二输出OUTn。VCO核104生成振荡信号。VCO核104在输出OUT上输出振荡信号。VCO核104还生成互补振荡信号。VCO核在输出OUTn上输出互补振荡信号。互补输出OUTn与输出OUT的相位相差180度。在某些情况下，互补振荡信号可以被认为是在OUT处提供的振荡信号的逻辑互补。例如，如果振荡信号是在高逻辑值和低逻辑值之间转换的方波，则互补振荡信号是当振荡信号处于低逻辑值时处于高逻辑值的方波，以及当振荡信号处于高逻辑值时处于低逻辑值的方波。然而，在实践中，OUT和OUTn实际上可以是正弦的，具有非常小的振幅和180度的恒定相位差。

在一些实施例中，VCO核104可包括电感器-电容器(LC)槽(tank)电路。VCO核104输出具有频率f₀的振荡信号OUT。在环形振荡器的示例中，VCO核104可包括串联耦合在一起的多个反相器。每个反相器的输出耦合到下一个反相器的输入。最终反相器的输出耦合到第一反相器的输入。可选地，VOC芯104可以包括环形振荡器或另一类型的振荡器。

VCO核104可以包括奇数个串联的反相器。最终反相器的输出也是振荡信号OUT。因为有奇数个反相器，并且第一反相器接收最终反相器的输出作为其输入，所以在反相器最终反相器的输出处生成振荡信号。

在说明性非限制性示例中，VCO核104包括三个串联连接的反相器，它们共同生成振荡信号。当第一反相器的输入转换为高时，第一反相器的输出将转换为低。因为第一反相器的输出耦合到第二反相器的输入，所以当第一反相器的输出转换为低时，第二反相器的输出将转换为高。因为第二反相器的输出是第三反相器的输入，所以当第二反相器的输出转换为高时，第三反相器的输出将转换为低。因为第三反相器的输出反馈到第一反相器的输入，所以第一反相器的输入将从先前的高状态转换到第三反相器的输出的低状态。当第一反相器的输入为低时，第三反相器的输出将转换为高。因此，在第三反相器的输出生成振荡信号。在实践中，环形振荡器可以包括不同数目的反相器和各种附加电路组件，而不脱离本公开的范围。

继续具有三个反相器的环形振荡器的例子，在反相器的输出从高到低或从低到高的每一个转换都需要有限的时间量。振荡器信号的周期是VCO核104中的反相器的数量乘以反相器从低到高或从高到低状态进行单次转换所需的时间乘以2的乘积，因为该周期将包括处于低状态的半周期和处于高状态的半周期，高状态和低状态一起形成一个周期。例如，如果VCO核104的反相器之一的转换时间为0.1ns，则振荡信号的总周期为0.6ns。如果振荡信号的周期为0.6ns，则振荡器信号的频率(其为振荡器信号周期的倒数)约为1.67GHz。在不脱离本公开的范围的情况下，可以利用其他频率和周期。

高状态、低状态之间的转换周期对应于反相器的晶体管的固有电容(栅-体、栅-源、栅-漏)充电或放电所需的时间。因此，振荡信号的频率和周期部分地基于与振荡信号的生成相关联的电路组件相关联的电容。尽管已经使用了其中VCO核104包括环形振荡器的示例，但是VCO核104可以利用其他类型的振荡器而不偏离本公开的范围。

由于各种原因，可能需要调节输出OUT处的振荡信号的频率。例如，基于用于制造集成电路100的半导体工艺的变化，由VCO核104输出的振荡信号可以具有与预期值略有不同的值。此外，振荡信号的频率可基于集成电路100的温度而变化。出于这些原因，集成电路100包括调谐组106，调谐组106可被选择性地激活以调节输出OUT处的振荡信号的频率。

调谐组106包括第一调谐电容器108和第二调谐电容器109。第一调谐电容器108耦合到输出OUT。第二调谐电容器109耦合到互补输出OUTn。如前所述，与VCO核104相关联的较高电容通常导致振荡信号的较低频率。因此，调谐电容器108和109的电容可以选择性地添加到输出端子OUT和OUTn上，以调节振荡信号和互补振荡信号的频率。

调谐组106接收控制信号。控制信号确定调谐电容器108和109的电容是否将被添加到输出OUT和OUTn。在一个示例中，如果控制信号为高，则调谐组106将被激活，并且调谐电容器108和109的电容将被添加到输出OUT和OUTn。如果控制信号为低，则调谐组106将不被激活，调谐电容器108和109的电容将不被添加到输出OUT和OUTn。

调谐组106包括主开关110和控制开关112。控制信号确定主开关110和控制开关112是打开还是关闭。通过选择性地打开或关闭控制开关112的主开关110，控制信号确定调谐电容器108和109的电容是否将有效地添加到VCO 102的输出OUT和OUTn。

在一些实施例中，控制开关112将调谐电容器108和109中的一个或两个的端子连接到地或高电源电压VDD。该连接部分地确定调谐电容器108和109的电容是否将被添加到输出OUT和OUTn。

在一些实施例中，第一调谐电容器108的第一端子耦合到OUT。调谐电容器108的第二端子耦合到主开关110。第二调谐电容器109的第一端子耦合到OUTn。第二调谐电容器109的第二端子耦合到主开关110。主开关110确定第一调谐电容器108和第二调谐电容器109的第二端子是否耦合在一起。这部分地确定调谐电容器108和109的电容是否被添加到OUT和OUTn。

在一个示例中，当调谐电容器108和109的第二端子通过接通或闭合主开关110并且通过控制开关112的操作将调谐电容器108和109的第二端子耦合到地而电耦合在一起时，调谐电容器108和109的电容被添加到OUT和OUTn。这导致调谐电容器108和109的电容被有效地添加到OUT和OUTn，从而在降低振荡信号和互补振荡信号的频率中增加与OUT和OUTn相关联的总电容。如本文所使用的，有效地添加电容可以包括将第一调谐电容器108和第二调谐电容器109的总电容的一半添加到输出OUT和OUTn。

与训练组106相关联的品质因数部分取决于主开关110的导通电阻Ron。导通电阻Ron对应于主开关110接通或闭合时主开关110的电阻。导通电阻Ron越高，品质因数越差。顺便提及，在一些实施例中，控制开关112的导通电阻不严重影响与训练组106相关联的品质因数。如果调谐组106的品质因数较差，则振荡信号和互补振荡信号的质量也可能较差。这可以包括振荡信号和互补振荡信号的频率的高阻尼、高噪声和高变异性。减小主开关110的导通电阻的一种方法是增大主开关110的尺寸。然而，增大主开关110的尺寸导致增大与主开关110相关联的寄生电容。寄生电容的增加将限制VCO的频率范围。由于VCO可能有许多相同的调谐回波(tuning backs，回调)，寄生电容的任何增加都可能严重限制VCO的频率范围。降低主开关110的导通电阻的一种方法是使用低压晶体管作为主开关110。通常，低压晶体管具有较薄的栅氧化层、较小的安全工作电压范围、较小的绝对最大额定值(AMR)、较短的最小沟道长度和较高的跨导。然而，使用低电压MOS晶体管作为主开关110还可以增加主开关110将因在主开关110的端子上出现的较高电压差而损坏的风险。例如，如果使用低压晶体管作为主开关110，并且在主开关110的控制端子和连接到调谐电容器108和109的端子中的任何一个之间出现大于供电电压的电压差(或在低压晶体管的安全操作区域之外)，则主开关110可能被损坏或破坏。这将导致调谐组106不再可操作。

调谐组106包括电平移位器114。电平移位器114有助于确保在主开关110的端子上不出现大于电源电压的电压差。这使得主开关110具有相对较小的尺寸而没有被损坏的风险。主开关110的小尺寸导致小导通电阻Ron和高品质因数。调谐电路106的高品质因数导致振荡信号和互补振荡信号的更好调谐。

电平移位器114接收控制信号114并生成电平移位控制信号。电平移位控制信号有助于确保当主开关断开时，在主开关110的端子上不会出现危险的高电压。在一些实施例中，电平移位器114对控制信号的低电压值进行电平移位。如果控制信号可以具有地的低值或高电源电压VDD的高值，那么电平移位控制信号将具有地和VDD之间的低值。电平移位控制信号将具有VDD的高值。因此，当控制信号为低电平并且调谐电容器108的第二端子假定接收VDD但相反地接收高于VDD的电压时，电平移位控制信号的低值将不是接地，而是高于接地且低于VDD的中间电压。因为控制端子接收中间电压而不是地电压，所以控制端子与主开关110的其他端子之间的电压差不高于VDD。

在一些实施例中，中间电压在地和VDD之间的中间。如果第二端子的电压变为VDD*1.5，而中间电压VDD/2提供给主开关110的控制端子，则主开关110两端的总压降为VDD。因此，即使在调谐电容器108和109的第二端子处发生高波动时，由于提供给主开关110的电平移位控制信号，主开关的端子之间的电压差也不会高于VDD。

电平移位器114可以向主开关提供其他类型的电平移位电压，而不偏离本公开的范围。例如，根据控制开关112相对于调谐电容器108和109以及主开关110的连接类型，电平移位器114可以被设计成向上移位高压值和低压值，或者仅向下移位高压值。因此，电平移位器114可以以各种方式对控制信号进行电平移位而不偏离本公开的范围。

图2是根据一些实施例的VCO 102的示意图。VCO 102包括VCO核104和调谐组106。VCO核104可以基本上类似于关于图1描述的VCO核104。因此，VCO核104在输出OUT上输出振荡信号，并在输出OUTn上输出互补振荡信号。可选择性地激活调谐组106以调节振荡信号和互补振荡信号的频率。

调谐组106包括两个PMOS控制开关P1和P2。训练组106包括两个NMOS控制开关N1和N2。控制开关P1、P2、N1和N2是图1的控制开关112的一个示例。调谐组106包括第一调谐电容器108和第二调谐电容器109。第一调谐电容器108和第二调谐电容器109是图1的第一调谐电容器108和第二调谐电容器109的一个示例。调谐组106包括主晶体管N3。主晶体管N3是关于图1描述的主开关110的一个示例。调谐组106包括电平移位器114。

第一调谐电容器108具有耦合到输出端子OUT的第一端子和耦合到晶体管P1的漏极端、晶体管N3的漏极端和晶体管N1的漏极端的第二端子。第二调谐电容器109具有耦合到输出端子OUTn、晶体管P2的漏极端、主晶体管N3的源极端和晶体管N2的漏极端的第二端子。

晶体管P1具有连接到高电源电压VDD的源极端、接收控制信号的栅极端、以及连接到晶体管108的第二端子、主晶体管N3的漏极端和晶体管N1的漏极端的漏极端。晶体管P2具有连接到高电源电压VDD的源极端、接收控制信号的栅极端、以及连接到调谐电容器109的第二端子、主晶体管N3的源极端和晶体管N2的漏极端的漏极端。晶体管P1和P2可以被称为上拉晶体管，因为它们可以将调谐电容器108和109的第二端子上拉到高电源电压VDD。

晶体管N1具有连接到地的源极端子、接收控制信号的栅极端子、以及连接到调谐电容器108的第二端子、晶体管P1的漏极端子和主晶体管N3的漏极端子的源极端子。晶体管N2具有耦合到地的源极端子、接收控制信号的栅极端子、以及漏极端子，该漏极端子耦合到调谐电容器109的第二端子、晶体管P2的漏极端子和主晶体管N3的源极端子。晶体管N1和N2可以被称为下拉晶体管，因为它们可以将调谐电容器108和109的第二端子下拉到地电压。

电平移位器114具有接收控制信号的输入端子。电平移位器114根据控制信号生成电平移位控制信号。电平移位器114具有向主晶体管N3的栅极端子提供电平移位控制信号的输出端子。

VCO核104被设计成以选定频率和相应周期输出振荡信号。振荡信号可以是时钟信号，或者可以从振荡信号生成时钟信号。振荡信号可以具有在1MHz和5GHz之间的频率，尽管在不脱离本公开的范围的情况下也可以有其他频率。

如前所述，在某些情况下，由于温度变化、工艺变化或其他情况，振荡信号的频率可能不同于期望。在这种情况下，调谐组106可以被选择性地激活，以有效地将调谐电容器108和109的电容添加到输出端子OUT和OUTn。

控制信号确定调谐组106是否被激活。如果控制信号的值为高，那么晶体管P1和P2将截止。晶体管N1和N2将导通。因为晶体管N1和N2导通，所以晶体管108和109的第二端子接收地电压。主晶体管N3也将导通。由于主晶体管N3导通，调谐电容器108和109的第二端子电耦合在一起。在这种状态下，调谐组106调节振荡信号和互补振荡信号的频率，因为调谐电容器108和109的电容有效地与输出OUT和OUTn相关联的电容相加。更具体地，在第一调谐电容器108和第二调谐电容器109的电容大致相等的示例中，加到OUT和OUTn的总电容是调谐电容器108和调谐电容器109的电容的一半。在该示例中，训练组106降低振荡信号的频率。

与调谐组106相关联的品质因数Qc在被激活时由以下关系给出：

其中，fosc是振荡信号的频率，Cu是调谐电容器108和109中任一个的电容，并且Ron是主晶体管N3导通时主晶体管N3的导通电阻。因此，品质因数Qc与主晶体管N3的导通电阻Ron成反比。主晶体管N3的导通电阻Ron由以下关系式给出：

其中，μ_n为主晶体管N3的沟道区的电子迁移率，Cox为主晶体管N3的栅极端子与沟道区之间的电容，W为主晶体管N3的沟道区的宽度，L为主晶体管N3的沟道区的长度，Vgs为主晶体管N3的栅源电压，以及Vth为主晶体管N3的阈值电压。

从上面的关系可以看出，如果主晶体管N3的沟道长度L越短，那么导通电阻Ron就越低。较短的沟道长度L也导致晶体管Ron的跨导gm较高。然而，如前所述，如果在其端子上出现高于电源电压VDD的电压差，则使用低压晶体管110作为主开关也会使主晶体管N3处于更高的损坏风险。

调谐组106的Q因子不受控制晶体管P1、P2、N1和N2的导通电阻的严重影响。因为晶体管P1、P2、N1和N2不会显著影响Q因子，所以这些器件可以实现为高压晶体管。这可能意味着P1、P2、N1和N2比低压晶体管具有更厚的栅氧化物、更大的安全工作电压范围和更大的绝对最大额定值(AMR)。可能不需要采取特殊的预防措施来保护晶体管P1、P2、N1和N2。在一个示例中，晶体管P1、P2、N1和N2的沟道长度至少比晶体管N3的沟道长度大五倍。

回到其中控制信号为高电平的示例，电平移位控制信号具有与控制信号相同的值VDD。因此，主晶体管N3的栅极端子接收VDD。主晶体管N3的Vgs是VDD。在控制信号为低逻辑电平地的示例中，下拉晶体管N1和N2截止。上拉晶体管P1和P2导通。这将调谐电容器108和109的第二端子耦合到VDD。

然而，由于P1和P2的周(week)上拉强度、OUT和OUTn处的振荡以及电源电压VDD的变化，可能在调谐电容器108和109的第二端子以及主晶体管N3的源极和漏极端处出现高达1.5VDD的电压。如果主晶体管N3的栅极端子在这些高波动期间接收到地电压，则由于Vgs(0-1.5*Vdd)的幅度高于高电源电压Vdd，主晶体管N3有可能被损坏。

因此，电平移位器114将控制信号的低逻辑值电平移位到地和VDD之间的中间电压。换句话说，电平移位电压具有高逻辑值VDD和VDD与地之间的低逻辑值。在一个示例中，电平移位控制信号的低逻辑值或中间电压位于地和VDD之间的中间。因此，VDD是1V，那么中间电压是0.5V。因为中间电压在地和VDD之间的中间，所以主晶体管N3的Vgs的大小是

Vgs＝VDD/2-1.5VDD＝-VDD。

因此，当N3关断时，N3的端子之间的电压差的大小等于VDD。因此，电平移位控制信号保护主晶体管N3免受损坏，同时允许主晶体管N3被实现为低电压晶体管，从而确保低导通电阻Ron和高Q因子。

图3是根据一个实施例的电平移位器114的示意图。图3的电平移位器114是图1和图2的电平移位器114的一个示例。电平移位器114包括PMOS晶体管P3、P4和P5。电平移位器114包括NMOS晶体管N4、N5和N6。电平移位器114接收高电源电压VDD、低电源电压地和中间电压Vint。

晶体管P3和N4作为反相器120耦合在一起。晶体管P3和N4的栅极端子耦合在一起，并耦合到电平移位器114的输入。晶体管P3和N4的栅极端子接收控制信号。晶体管P3的源极端子耦合到高电源电压VDD。晶体管N4的源极端子连接到地。晶体管P3和N4的漏极端子耦合在一起并对应于反相器120的输出。

晶体管P4和N5作为反相器122耦合在一起。晶体管P4和N5的栅极端子耦合在一起并且耦合到反相器120的输出。晶体管P4的源极端子耦合到高电源电压VDD。晶体管N5的源极端子耦合到中间电压Vint。晶体管P4和N5的漏极端子耦合在一起并对应于反相器122的输出和电平移位器114的输出。

当控制信号处于高逻辑值VDD时，反相器120的输入接收高逻辑值VDD。反相器120输出低逻辑值地。反相器122接收低逻辑值地，并输出高逻辑值VDD。因此，当控制信号处于高逻辑值VDD时，电平移位控制信号也处于高逻辑值VDD。

当控制信号处于低逻辑值地时，反相器120的输入接收低逻辑值地。反相器120输出高逻辑值VDD。反相器122接收高逻辑值VDD并输出中间电压Vint。这是因为晶体管N5的源极耦合到中间电压Vint。因此，当反相器122在P4和N5的栅极端子处接收VDD时，P4关断而N5导通。因为N5导通，所以反相器114的输出耦合到Vint。因此，当控制信号位于低逻辑值地时，电平移位控制信号位于中间电压Vint。

电平移位器114还可以包括第三反相器124，该第三反相器124具有耦合到反相器120的输出和反相器122的输入的输入。第三反相器124包括耦合在一起作为反相器的晶体管P5和N6。晶体管P5的源极端子接收VDD。晶体管N6的源极端子接地。因此，反相器124可以输出VDD或地。在电平移位器114希望输出电平移位控制信号和标准控制信号两者的情况下，可能希望包括这样的反相器。

图4是根据一些实施例的示出控制信号的曲线图400和示出电平移位控制信号的曲线图402。当控制信号处于高逻辑值VDD时，电平移位控制信号也处于高逻辑值VDD。当控制信号转换到低逻辑值地时，电平移位控制信号转换到中间电压Vint。在图4的示例中，中间电压在地和VDD之间的中间，尽管中间电压可以在地和VDD之间具有其他值而不脱离本公开的范围。

图5是根据一些实施例的VCO 102的框图。VCO 102包括VCO核104。VCO核104可以基本上类似于关于图1或图2描述的VCO核104来操作。VCO 102包括多个调谐组106a、106b和106c。每个调谐组106a、106b和106c可以基本上类似于图1或图2的调谐组106。

在图5中，调谐组106a-106c各自接收并使能信号En。使能信号En对应于与图1至图4相关的控制信号。为了通过将调谐组106a-106c的调谐电容器电耦合或去耦合到输出OUT和OUTn来调节VCO核104的振荡信号的频率，调谐组106a-106c中的每一个可以彼此分开地选择性地启用或禁用。

在一些实施例中，调谐组106a-106c的调谐电容器108和109可以具有不同的值。这使得调谐组106a-106c能够以不同的值调节振荡信号的频率。

在一些实施例中，最初可以默认地启用一个或多个调谐组106a-106c。在这种情况下，VCO的预期频率可以基于由一个或多个调谐组调节的VCO核104。以这种方式，如果需要增加频率，可以禁用或断开一个或多个初始启用的调谐组，以便通过解耦初始启用的调谐组的调谐电容器的电容来增加频率。

图6是根据一些实施例的用于操作VCO的方法600的流程图。在602，方法600包括利用VCO核生成振荡信号。在604，方法600包括利用电平移位器接收第一控制信号。在606，方法600包括利用电平移位器通过对第一控制信号进行电平移位来生成第二控制信号。在608，方法600包括通过选择性地将第二控制信号施加到耦合到VCO核外部的调谐电容器的晶体管的栅极端子来调节振荡信号的频率。

以上描述的各种实施例可以组合以提供进一步的实施例。可以根据上述详细描述对实施例进行这些和其他改变。通常，在所附权利要求中，所使用的术语不应被解释为将权利要求限制到说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这些权利要求有权享有的等效物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种集成电路，包括：

压控振荡器，包括：

压控振荡器核，具有第一输出和第二输出；

第一电容器，耦合到所述第一输出；

第二电容器，耦合到所述第二输出；

主晶体管，耦合在所述第一电容器与所述第二电容器之间；以及

电平移位器，耦合到所述第一晶体管的栅极端子。

2.根据权利要求1所述的集成电路，还包括：

上拉晶体管，耦合在所述第一电容器与高电源电压之间；以及

下拉晶体管，耦合在所述第一电容器与地之间，其中所述上拉晶体管和所述下拉晶体管接收具有第一状态和第二状态的第一控制信号。

3.根据权利要求2所述的集成电路，其中所述电平移位器向所述第一晶体管的所述栅极端子输出具有第一状态和第二状态的第二控制信号，其中所述第二控制信号的所述第一状态与所述第二状态之间的差小于所述第一控制信号的所述第一状态与所述第二状态之间的差。

4.根据权利要求3所述的集成电路，其中：

所述第一控制信号的所述第一状态为地；

所述第二控制信号的所述第二状态为所述高电源电压；

所述第二控制信号的所述第一状态在地与所述高电源电压之间；并且

所述第二控制信号的所述第二状态为所述高电源电压。

5.根据权利要求3所述的集成电路，其中所述上拉晶体管和所述下拉晶体管都大于所述主晶体管。

6.根据权利要求3所述的集成电路，其中所述上拉晶体管和所述下拉晶体管各自具有比所述主晶体管更高的最大额定电压。

7.根据权利要求1所述的集成电路，其中所述电平移位器接收地和所述高电源电压，并且选择性地输出所述高电源电压和高于地的电压。

8.根据权利要求7所述的集成电路，其中所述电平移位器向所述主晶体管输出控制信号，以选择性地调节来自所述压控振荡器核的振荡信号的频率。

9.根据权利要求1所述的集成电路，其中所述第一输出提供第一振荡信号，其中所述第二输出提供第二振荡信号，所述第二振荡信号是所述振荡信号的逻辑互补。

10.一种方法，包括：

利用压控振荡器核生成振荡信号；

利用电平移位器接收第一控制信号；

利用所述电平移位器，通过对所述第一控制信号进行电平移位来生成第二控制信号；以及

通过选择性地向耦合到所述压控振荡器核外部的调谐电容器的晶体管的栅极端子施加所述第二控制信号，来调节所述振荡信号的频率。

11.根据权利要求10所述的方法，还包括：

向耦合在所述调谐电容器与高电源电压之间的上拉晶体管施加所述第一控制信号；以及

向耦合在所述调谐电容器与地之间的下拉晶体管施加所述第一控制信号。

12.根据权利要求11所述的方法，其中所述主晶体管被耦合在所述第一调谐电容器与第二调谐电容器之间。

13.根据权利要求12所述的方法，其中调节所述振荡信号的频率包括：通过向所述主晶体管的所述栅极端子施加所述第二控制信号，将所述第一调谐电容器电耦合到所述第二调谐电容器。

14.根据权利要求13所述的方法，其中所述第一控制信号能够在高电源电压与地之间切换。

15.根据权利要求14所述的方法，其中所述第二控制信号能够在所述高电源电压与大于地并且小于所述高电源电压的电压之间切换。

16.一种集成电路，包括：

压控振荡器核；

第一调谐电容器，具有第一端子，所述第一端子耦合到所述压控振荡器核的第一输出；

主晶体管，具有第一导电端子，所述第一导电端子耦合到所述第一调谐电容器的所述第一端子；

电平移位器，耦合到所述主晶体管的栅极端子。

17.根据权利要求16所述的集成电路，还包括：

第二调谐电容器，具有：

第一端子，耦合到所述压控振荡器核的第二输出；以及

第二端子，耦合到所述主晶体管的第二导电端子。

18.根据权利要求17所述的集成电路，还包括：

第一上拉晶体管，耦合在所述第一调谐电容器的所述第二端子与高电源电压之间；

第二上拉晶体管，耦合在所述第一调谐电容器的所述第二端子与所述高电源电压之间；

第一下拉晶体管，耦合在所述第一调谐电容器的所述第二端子与地之间；以及

第二下拉晶体管，耦合在所述第一调谐电容器的所述第二端子与地之间。

19.根据权利要求18所述的集成电路，其中所述第一上拉晶体管、所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管的栅极端子都接收在所述高电源电压和地之间切换的第一控制信号。

20.根据权利要求19所述的集成电路，其中所述电平移位器接收所述第一控制信号，从所述第一控制信号生成第二控制信号，所述第二控制信号在所述高电源电压和所述高电源电压与地之间的电压之间切换。

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