CN1766984A - 驱动器电路和显示器 - Google Patents

Abstract

公开了能减少功耗、能以高速制图且不需要存储器映射的一种显示存储器，一种驱动器电路，一种利用该驱动器电路的显示器，以及一种蜂窝式信息装置。驱动器电路利用从控制装置提供并存储在显示存储器中的像素数据所对应的信号，驱动以显示器矩阵排列的像素，该驱动器电路包括：线锁存器，用于存储以矩阵排列的所述像素水平方向上一条线的像素数据，以及驱动装置，用于通过所述线锁存器，以所述一条线的图像数据为单位，将从所述控制装置提供的数据写入到所述显示存储器中，从所述显示存储器中读出图像数据，并将其输出给所述控制装置。

Description

驱动器电路和显示器

本申请是申请日为2002年9月27日、申请号为02803518.6、发明名称为“显示存储器、驱动器电路、显示器和便携式信息设备”的发明专利申请的分案申请。

技术领域

本发明涉及显示存储器，用于存储要提供给显示器像素的像素数据，涉及具有显示存储器和驱动像素的驱动器电路，利用相应于图像数据的信号将驱动像素排列成显示器矩阵，涉及利用驱动器电路的显示器，以及涉及便携式信息设备。

背景技术

由于液晶显示器重量轻、厚度薄、功耗低和其它的特点，它们被广泛地用于移动电话、PDA(个人数字助理)以及其它便携式信息设备的显示系统。更进一步，由于移动电话和因特网的普及，要求便携式信息设备的显示器进一步加大尺寸、提供更多的颜色以及在能提高质量的其它方面进行改进，并且强烈要求它们具有超低功耗以实现长时间的使用。因此，在液晶驱动器中，实现较低的功耗而有又能处理较大的屏幕和较多的色彩已变得非常重要了。

在传统的液晶驱动器中，已经利用各种方法来降低LSI内部逻辑电路的功耗，但是如果处理加大尺寸的屏幕或较多色彩以及图像质量上的其它改进，就会增加驱动设备数量，因此也就增大了相应的功耗。

为了实现较低的功耗，已经采用在液晶驱动器内构建显示存储器(也称为“帧存储器”)的方法。这种方法不需要控制器存储器来传递显示数据，大大减少了部件的数量，并实现了功耗的降低。

进一步，可以使用一种新的驱动系统来降低功耗。

例如，与这个主题有关，在专利公开(Kokai)号为7-64514的日本未审查专利中，说明了一种液晶驱动器和使用该驱动器的液晶显示器，该液晶驱动器具有内置的实现高速和低功耗的通用存储器。

更进一步，在专利公开(Kokai)号为2000-293144的日本未审查专利中，说明了一种使用液晶驱动器的液晶显示器设备，该液晶驱动器具有内置低功耗和高速并能减少CPU负载的图形产生存储器。

更进一步，在专利公开(Kokai)号为7-281634的日本未审查专利中，说明了一种使用液晶驱动器的液晶显示器，该液晶驱动器具有实现低功耗和实现高速图形绘制访问的内置存储器。

更进一步，在专利公开(Kokai)号为7-230265的日本未审查专利中，实现了一种液晶驱动设备，该设备改进了电源装置，并具有内置的低功耗的和大容量存储器。

更进一步，在专利公开(Kokai)号为7-175445的日本未审查专利中，说明了一种通过在液晶驱动器中构建能被通用存储器接口访问的显示存储器、实现低功耗和高速图形绘制而又不降低系统运行效率的技术。

但是，在具有内置的传统显示存储器的液晶驱动器LSI布局图中，由于该接口在通用存储器单元的一边具有一些接线端，所以，必须使通用接口信号相互连接线绕开它们。这些相互连接线的总量消耗了功率。

更进一步，传统的显示存储器使用数据总线、地址总线和控制信号总线，用于显示和图形绘制，并且传统的显示存储器需要总线仲裁。因此如果访问显示器的次数较大，就会减小用于绘图的时间。

更进一步，在传统的系统中，CPU要为每组像素访问存储器。因此，例如当想从CPU向存储器中存储一屏数据时，就要求对存储器做(一屏数量的像素)/(像素组中的像素数量)写操作，所以，对存储器操作的次数较大。存储器的操作功耗与读/写操作的次数成正比，因此，导致了功耗的增加。

更进一步，当将显示数据从存储器传递到液晶板时，该屏显示数据中一条水平线的数据被同时输出，但是，为此目的，从存储器读出的数据，并不是同时读出的一条水平线上数据的总数，而是液晶驱动器输出数据线上的数据总数。

例如，当想在LCD显示屏上显示存储在存储器中的一屏数据时，就必需做(一屏像素数量)/(像素组)存储器的读操作，这样的缺点是，消耗访问次数总量所用的功率。

更进一步，在传统的系统中，必须以存储器的高频执行操作。不能给出CPU访问时间的界限。因此，缺点就是这不适合要求快速切换屏幕的动画情况。

更进一步，当使用传统的存储器时，存储器阵列的图像和液晶的像素阵列是不相同的，所以，需要计算存储器中的像素在绘制时间的位置。

更进一步，当写数据时，传统的显示存储器同时改写将要写的所有数据。因此，当在一次写的数据中存在一个不希望被改变的数据时，使用了一种所谓的读一修改-写系统，在改写数据之前预先读出数据，修改要改写的位，而屏蔽不希望改写的数据，然后，将数据写入存储器。由于这个原因，缺点是操作次数较大而消耗功率。

更进一步，常规地讲，当向数字/模拟转换器(DAC)输出存储在显示存储器中的图像数据时，由于与色彩三原色相应的RGB数据不能以时分方式输出，所以显示存储器的输出以一一对应的方式直接与DAC连接。常规地讲，对于这种方式，由于每个RGB数据需要DAC，所以，DAC的数量比较大，并导致功耗的增加。

为了减少这些DAC的功耗，必须调整建立时间。由于DAC和显示存储器的操作速度不同，所以，必须对它们单独控制。根据DAC的特性，必须调整输入信号的相位。但是，常规地讲，当向DAC输出显示存储器的数据时，输出RGB数据的时间是固定的。不可能自由地改变数据的相位来与DAC的特性匹配，所以不能处理这种必要性。

更进一步，为了降低液晶显示器的功耗，有一种降低电源电压的方法。但是，当运行的电源电压变得低于3.0V时，将会发生故障。更进一步，对于考虑能量守恒的供电方法，在移动电话的待机屏中使用一种局部显示模式，但是，在这种局部显示模式中，虽然在屏上不显示任何内容，但是存储器单元的漏电流流仍在流动，所以也存在消耗功率的缺点。

发明内容

本发明的一个目的是提供一种能够减小功耗、能够高速绘制图形以及不需要存储器映射的显示存储器，还提供一种带有这种显示存储器的驱动器电路、一种利用该驱动器电路的显示器、以及一种便携式信息设备。

为了达到上述目的，本发明的第一个方面是显示存储器，用于存储将被提供给显示器像素的像素数据，包括至少一对位线；至少一列存储器单元，每个单元具有能保持第一个值和第二个值补码状态的第一个存储节点和第二个存储节点；第一个读电路，用于读取第一个存储节点输出给该对位线中一条位线的所存储的数据；以及第二个读电路，用于读取第二个存储节点输出给该对位线的另一条位线的所存储的数据。

更进一步，第二个读电路反相并输出第二个存储节点输出给另一条位线的所存储数据的值。还提供写电路，用于向该对位线每一条上输出存储器单元的第一个和第二个存储器节点的第一个值和第二个值的数据，并将数据写入存储器单元。

更进一步，显示存储器包括控制显示存储器操作的控制装置，包含至少一个写电路的写端口，包含至少第一个读电路的第一个读端口，以及包含至少第二个读电路的第二读端口，其中第一个读端口向显示器提供存储在存储器单元中的数据，第二个读端口从存储器单元中读取数据，并将其输出给控制装置，写端口将从控制装置来的数据写到存储器单元中。

更进一步，在显示存储器时钟信号的第一个电平周期中，第一个读端口执行第一次访问，用于向显示器输出经过第一个读电路读取的数据，并且在显示存储器时钟信号的第二个值的周期中，第二个读端口和写端口执行第二次访问，用于向控制装置输出经过第二个读电路读取的数据，并从控制装置输入将要写到存储器单元中的写数据。

更进一步，显示存储器包括位选择装置，用于选择数据将要被写入的存储器单元，以及写控制信号，用于控制数据将被写入到存储器单元的数据写入操作，而写电路由位选择装置和写控制信号控制，并且在由位选择装置选择的存储器单元的第一个和第二个节点上，向将被写入的存储器单元的该对位线的每条线上，输出第一个值和第二个值的数据。

更进一步，显示存储器具有显示存储器的驱动用电压源，还具有开关设备，用于选择地连接至少一个存储器单元的电压源端和驱动用电压源。

更进一步，第一次访问的信号接线端被安排在显示存储器的一个侧面上，第二次访问的信号接线端被安排在与上述侧面不同的另一个侧面上，并且第一次访问用第一个接口和第二次访问用第二个接口连接到显示存储器的第一次访问用信号接线端和第二次访问用接线端上，而显示存储器被夹在它们之间。

第一个接口最好具有第一个线锁存器，用于存储在以矩阵排列的像素水平方向上的一条线的图像数据，并且通过第一个线锁存器，写端口向选择的位线上输出一条线的数据，而第二个读端口将一条线的数据从显示存储器输出给控制装置。

第二个接口最好具有第二个线锁存器，用于存储在以矩阵排列的像素的水平方向上一条线的图像数据，而第一个读端口将一条线的数据从显示存储器经过第二个线锁存器输出给显示器。

更进一步，在显示器中，多个像素单元排列成矩阵，在显示存储器中，多个存储器单元排列成与多个像素单元矩阵排列相应的矩阵，在显示存储器的每个存储器单元中，由写端口存储用于驱动显示器矩阵的相应像素单元的像素数据，并且，第一个读端口以线为单位，将图像数据锁存在第二个线锁存器中，并将这些数据提供给与相应显示线的像素中。

本发明的第二个方面是驱动器电路，利用与存储在显示存储器中图像数据相应的信号，驱动以显示器矩阵排列的像素，其中，显示存储器包括至少一对位线；至少一列存储器单元，每个存储器单元都具有能保持互补的(complementary)第一个值和第二个值状态的第一个存储节点和第二个存储节点；第一个读电路，用于读取第一个存储节点输出给该对位线一条位线的所存储的数据；以及第二个读电路，用于读取第二个存储节点输出给该对位线另一条位线的所存储的数据。

更进一步，在驱动器电路中，第一个接口具有第一个线锁存器，用于存储在矩阵排列像素的水平方向上一条线的图像数据，并且通过第一个线锁存器，写端口向所选择的位线输出一条线的数据，而第二个读端口将一条线的数据从显示存储器输出到控制装置中。

更进一步，第一个线锁存器用于存储写控制数据，写控制数据用于为每个像素指定在由第一条线锁存器锁存的像素数据中将被写入显示存储器的像素数据，并且，写端口将由写控制数据指定的在第一个线锁存器中锁存的像素数据写入显示存储器中。

本发明的第三个方面是驱动器电路，利用与控制装置提供并存储在显示存储器中像素数据相应的信号，驱动以显示器矩阵排列的器像素，包括线锁存器，用于存储以矩阵排列的像素水平方向上一条线的图像数据，以及驱动装置，以一条线图像数据为单位，通过线锁存器将从控制装置提供的数据写入显示存储器中，从显示存储器中读取图像数据，并将读取的数据输出给控制装置。

具体地说，驱动装置将图像数据存储在线锁存器中，直到一条线的数量，然后同时将这些数据写入显示存储器。更进一步，驱动装置将以矩阵排列的像素水平方向上的一条线的图像数据，同时从显示存储器输出给线锁存器。

更进一步，驱动装置将保持在线锁存器中以矩阵排列像素的一条线像素数据中每个像素数据，存储在显示存储器中，作为在以矩阵排列的像素中，驱动对应线像素中对应像素的像素数据。

更进一步，线锁存器为每个像素存储写控制数据，用于在由线锁存器保持的像素数据中指定将被写入显示存储器的像素数据，而驱动装置把由写控制数据指定的由线锁存器保持的像素数据写入显示存储器。

本发明的第四个方面是驱动器电路，利用与控制装置提供的并存储在显示存储器中像素数据相应的信号，驱动以显示器矩阵排列的像素，包括线锁存器，用于存储以矩阵排列的像素水平方向上一条线的像素数据，以及输出装置，以图像数据一条线为单位，通过线锁存器，从显示存储器读出图像数据，并将这些图像数据输出给相应的显示像素。

最好，在显示存储器时钟信号的第一个电平周期中，输出装置执行第一次访问，将存储在显示存储器中的图像数据输出给像素，在显示存储器时钟信号的第二个值的周期中，控制装置执行第二次访问，读出存储在显示存储器中的图像数据并将要写入的数据写到显示存储器中。

更进一步，还提供选择电路，用于顺序地选择包含在由线锁存器锁存的图像数据当中的R、G、B数据，并将图像数据转换为时分信号，数字/模拟转换装置用于将数字信号转换成模拟信号，选择电路向数字/模拟转换装置输出时分的信号，这种时分的信号是利用包含在图像数据中的R、G、B数据进行时分而获得的，而数字/模拟转换装置将时分信号转换成模拟信号，并将其提供给显示器。

更进一步，与显示存储器的时钟信号异步，选择电路选择R、G、B数据，这些数据包含在由线锁存器保持的像素数据中，并将其转换为时分信号。

依据本发明的第五个方面的显示器包括显示屏，其中的像素被排列成矩阵；扫描电路，用于扫描像素矩阵的每一行，并给所选择的行提供电压；驱动器电路，用于向像素输出与图像数据相应的信号；以及显示存储器，用于存储图像数据，其中显示存储器具有至少一对位线，至少一列存储器单元，每个存储器单元具有能保持第一个值和第二个值补码状态的第一个存储节点和第二个存储节点，第一个读电路用于读取第一个存储节点输出给这对位线的一条位线的所存储的数据，而第二个读电路用于读取第二个存储节点输出给这对位线的另一条位线的所存储的数据。

依据本发明第六个方面的显示器包括显示屏，其中的像素被排列成矩阵；扫描电路，用于扫描像素矩阵的每一行，并给选择的行提供电压；驱动器电路，用于向像素输出与图像数据相应的信号；以及显示存储器，用于存储图像数据，其中驱动器电路具有线锁存器，用于存储以矩阵排列像素水平方向上的一条线的图像数据，以及驱动装置，用于将控制装置提供的数据写入显示存储器，或者以一条线的图像数据为单位，通过线锁存器从显示存储器读取图像数据，并将其输出给控制装置。

依据本发明的第七个方面的显示器包括显示屏，其中的像素排列成矩阵；扫描电路，用于扫描像素矩阵的每一行，并给选择的行提供电压；驱动器电路，用于向像素输出与控制装置提供的图像数据相应的信号；以及显示存储器，用于存储图像数据，其中驱动器电路具有线锁存器，用于存储以矩阵状态排列像素的水平方向上一条线的图像数据，以及输出装置，以一条线的图像数据为单位，通过线锁存器从显示存储器读取图像数据，并将其提供给显示器的相应像素。

依据本发明的第七个方面的便携式信息设备包括显示器，其中多个像素单元排列成矩阵，以及显示存储器，用于存储将提供给显示器的像素单元的像素数据，其中显示存储器具有控制显示存储器操作的控制装置，多个存储器单元，每个单元具有能保持第一个值和第二个值补码状态的第一个存储节点和第二个存储节点，且被排列成与多个像素单元的矩阵排列相应的矩阵，第一个读端口，用于读取每个存储器单元的第一个存储节点存储的数据，第二个读端口，用于读取每个存储器单元的第二个存储节点存储的数据，写端口，用于将驱动显示器矩阵相应像素单元的像素数据写入存储器单元中，第一个线锁存器，用于存储以矩阵排列像素单元水平方向上的一条线的像素数据，以及第二个线锁存器，用于存储以矩阵排列像素单元水平方向上一条线的像素数据；写端口，通过第一个线锁存器向多个存储器单元输出一条线的数据；第一个读端口，以线为单元将图像数据锁存在第二个线锁存器中，并将其输出给显示器的相应像素单元；以及第二个读端口，通过第一个线锁存器向控制装置输出一条线的数据。

附图说明

图1是依据本发明的显示器的总体结构视图。

图2是依据第一个实施例的显示存储器存储器单元结构的具体示例的电路图。

图3是依据第一个实施例的驱动器电路主要部分结构的视图。

图4A到4F是依据本发明第一个实施例的显示存储器的操作的时序图。

图5依据第二个实施例，划分电源的显示存储器的结构视图。

图6是依据第三个实施例，显示存储器地址排列和显示屏上像素排列的示意图。

图7是依据第三个实施例，以线为单位访问显示存储器的结构示意图。

图8是依据第四个实施例，能为每位写数据的显示存储器主要部分的结构视图。

图9是依据第五个实施例，在驱动器电路CPU侧的电路结构的示意图。

图10A到10F是依据第五个实施例，以驱动器电路的线为单位写数据操作的时序图。

图11A到11F是依据第五个实施例，以驱动器电路的线为单位读取数据操作的时序图。

图12是依据第六个实施例，当为驱动器电路每个像素写时电路结构的示意图。

图13是依据第六个实施例，在驱动器电路中，为每个像素能将数据写入显示存储器的结构视图。

图14A到14F是依据第六个实施例，使用写标志信号，为每个像素将数据写入显示存储器的操作的时序图。

图15是依据第七个实施例，在驱动器电路的显示屏侧的电路结构示意图。

图16是依据第八个实施例的显示器主要部分结构视图。

图17A到17F是在依据第八个实施例的显示器中，图像数据的RGB时分的时序图。

附图中的标号说明如下：

1           显示器              51a，51b，51c  存储器单元

2           CPU                 52a，52b       位线

3           驱动电路            53a，53b，53c  字线

4           显示屏幕            54a，54b，54c  N井

5           扫描电路            55a，55b，55c  P井

6           CPU I/F             56a，56b，56c  电源线

7           显示存储器          71             显示器读出放大器

8           LCD I/F             72             一条线的存储器单元

9           数据锁存器          73             CPU读出放大器

10          选择器电路          74             CPU写驱动器

11          数据锁存器          81a，81b       存储器单元

12          选择器电路          82             字驱动器

13          DAC(数字/模拟转换器)83a，83b       写驱动器

21          存储器单元          84a，84b       列解码器

22          显示器读出放大器    85             读数据锁存器

23          CPU读出放大器       86             像素地址锁存器

24，24a，24b写驱动器            87             写数据锁存器

25a，25b    位线                88a～88d       位线

26          字线                89             字线

27a，27b    NMOS晶体管          91             线锁存器

28a，28b    存储节点            92             选择器电路

29a，29b    CMOS反相器          93             数据总线

34          显示器数据总线      94             显示存储器

35          CPU数据总线         121            数据总线

123         数据总线            122            线锁存器

124         显示存储器          153            数据总线

125         数据总线            154            数据总线

131         显示存储器          155            显示存储器

132         线锁存器            157            DAC(数字/模拟转换器)

133         像素                158            选择器电路

134         写标志              159            像素电路

141       显示存储器          RC1，RC2       读控制信号

142       数据锁存器电路      RD1，RD2       读数据

143       选择器电路          WC             写控制信号

144       DAC(数字/模拟转换器)WD             写数据

145       数据总线            Tr1，Tr2，r31  电源开关晶体管

150       显示屏幕电路        WRT            写信号

VCTR1，VCTR2，VCTR3VCC控制器

1显示器

实现本发明的最好方式

以下将参考附图说明依据本发明的显示存储器、驱动器电路和使用驱动器电路的显示器的实施例。

第一个实施例

图1是依据本发明的显示器1的第一个实施例总体结构图。这里，将以液晶驱动器和使用液晶驱动器电路的液晶显示器为实例来进行说明。

在图1所示的液晶显示器1中，包括了：处理器(CPU)2，用于控制整个设备的操作，液晶驱动器3，显示图像的显示屏4(在液晶显示器的情况下是液晶显示板4)，以及扫描电路5，用于选择一行像素，在液晶显示板4的水平方向上给出该行像素的地址，并给像素提供电压以使它们接通。

液晶驱动器3具有显示存储器7、CPU侧接口(CPU I/F)6，用于从CPU2接收每个像素的数据，并将其写入显示存储器7中，或者读出存储在显示存储器7中的像素数据，以及液晶板侧接口(LCD I/F)8，用于接收由显示存储器7输出的包括红(R)、绿(G)和蓝(B)颜色的像素数据，并将其输出给液晶显示板4以显示这些数据。

CPU侧接口(CPU I/F)6具有数据锁存器9，存储来自CPU 2的像素数据，以及选择电路10。

液晶板侧接口(LCD I/F)8包括缓冲存储器输出的数据锁存器，选择器电路12和数字/模拟转换器(DAC)13，数字/模拟转换器(DAC)13用于将显示的图像数据从数字信号转换成模拟信号，并将其输出给液晶板4的像素。

为了在液晶板4上显示图像，从CPU 2传递每个像素的数据，并由CPUI/F 6的数据锁存器9将其存储在液晶板4的水平方向上，直到达到一条线的量，然后，一条线的数据被同时传递给显示存储器7。从显示存储器7，在液晶板4水平方向上一条值的数据被同时输出，并被LCD I/F 8的数据锁存器11锁存，于是，与像素数据相应的电压被同时提供给液晶板4。由此，像素数据就被显示在屏幕上。

在本实施例中，显示存储器7的结构以单端口SRAM为实例。

图2是依据本实施例的显示存储器存储器单元结构的具体实例的电路图。

如图2中所示，显示存储器7有存储器单元21、作为第一个读电路的读出放大器22、作为第二个读电路的读出放大器23、写电路24、一对位线(BL)25a和25b以及字线(WL)26。

在图2中，显示存储器7的存储器单元21有两个输入端和输出端分别连接在一起的反相器29a和29b，以及作为访问晶体管的NMOS晶体管27a和27b。第一个存储节点28a是由反相器29a的输出和反相器29b输入的连接点构成的，而第二个存储节点28b是由反相器29a输入和反相器29b输出的连接点构成的。

位线25a通过NMOS晶体管27a与第一个存储节点28a连接，而位线25b通过NMOS晶体管27b与第二个存储节点28b连接。存储器单元21的NMOS晶体管27a和27b的栅极与公共字线26连接。当向液晶板4输出数据时，利用读出放大器22从存储器7中读出图像数据。当CPU 2从存储器7读取数据时，使用读出放大器23。CPU 2使用写入电路24向存储器7写入数据。

RC1和RC2指示读出放大器22和23的控制信号(读出放大器控制)，而RD1和RD2指示读出放大器22和23的输出数据(读出数据)。WC和WD指示写电路24的控制信号(写控制)并向存储器单元21中写入数据。写电路24有串联连接的第一个驱动器24a和24b，并当接收到低电平和激活的控制信号WC时操作。

本实施例的显示存储器7是以常规ARAM为例构建成液晶驱动器3的。如图2中所示，作为存储器单元21的元件，当显示器和读出放大器22为CPU 2从存储器单元中读取数据时，读出放大器23被连接到位线25a和25b。读出放大器22和23能独立地控制读取操作。读出放大器23和写电路24能同时工作。也就是，写入数据的同时能读取数据。

接着，将说明显示存储器7的操作。

例如，给该对CMOS反相器29a和29b提供驱动用电压源VDD＝3.3V。该对CMOS反相器29a和29b形成双稳态多谐振荡器电路。例如，在双稳态状态下，对于节点28a是高电平而节点28b是低电平这种意义的状态，存储数据“1”。相反地，对于节点28a是低电平和节点28b是高电平这种意义的状态，存储数据“0”。

当读取存储在存储器单元21中的数据时，第一个扫描电路5扫描存储器单元矩阵，选择未所示的行地址解码器指定的字线，例如字线26，提供电压，并且NMOS晶体管27a和27b将变成导通状态。

当读取数据的每一位时，使用未所示的列地址解码器来指定将进一步读取的存储器单元，例如，存储器单元21。此时，读控制信号RC1或RC2变成高电平，读出放大器22或读出放大器23将接通。

当读取每条线或多个存储器单元每个单元中的数据时，例如，使用未示出的装置，指定包含存储器单元21的存储器单元线并从中读取数据，或指定多个存储器单元。

由于NMOS晶体管27a和27b已经变成导通状态，所以，节点28a和28b的状态被传送到与位线25a和25b连接的读出放大器22和23中。

当将存储在存储器中的数据输出给液晶板时，读控制信号RC1变成高电平，读出放大器22接通，并且，存储器单元21的当前状态，也就是存储在节点28a的“1”或“0”状态被从读出放大器22提取出来。

当从CPU 2读取存储在的存储器中的数据时，读控制信号RC读变成高电平，读出放大器23接通，并且，存储在节点28b中的节点28a的补码值“0”或“1”在读出放大器23中被反相，并提取与节点28中具有相同值的数据。

当从CPU 2将数据写入存储器单元21时，如上所述，选择存储器单元或多个存储器单元，提供字电压，并且，NMOS晶体管27a和27b处于导通状态。所选存储器单元的写控制信号WC变成低电平，而写入电路24接通。

如图2中所示，写入电路24有第一个写驱动器24a和第二个写驱动器24b，输入到写电路24的写数据WD在第二个写驱动器24b中首先被反相，然后通过当前接通的NMOS晶体管27b存储在存储节点28b中。

第二个写驱动器24b被反相的输出输入到第一个写驱动器24a中，再次被反相并通过当前接通的NMOS晶体管27a存储在存储节点28a中。

例如，当写入数据WD的值是“1”时，通过第二个写驱动器24b的输出它就变成“0”，并存储在存储节点28b中。第二个写驱动器24b的输出“0”被输入到第一个写驱动器24a中，然后输出“1”，并将“1”存储在存储节点28a中。

当写入数据WD的值是“0”时，相似地，“0”存储在存储节点28a中，而“1”存储在存储节点28b中。

图3表示了具有上述内置的显示存储器7的液晶驱动器3的主要部分。

在图3中，与图1中相同的元件使用了与之相同的参考数字。

在图3中，在CPU侧的接口电路(CPU I/F)6包括数据锁存器9、选择器10等。参考数字7指示本实施例的显示存储器，而8指示液晶板显示器的接口电路。显示器使用的接口8包括电路，如数据锁存器11、选择器12和DAC 13。参考数字34和35是将存储器7输出的图像数据传递给液晶板的数据总线和CPU 2将数据传递给存储器7的数据总线。

图3中所示的液晶驱动器3的操作如下。

当向显示存储器7写入像素数据时，CPU 2为每个像素向显示存储器7发送要显示的图像数据。为每个像素发送的像素数据首先存储在数据锁存器9中。存储在数据锁存器9中的数据直到达到预先确定的位的数量才被输出给选择器10，在选择器中进行选择，然后通过数据总线35写入显示存储器7中。

或者，当CPU 2读取存储在显示存储器7中的像素数据时，存储在显示存储器7中的像素数据以预先确定的位的数量为单位，穿过数据总线35，并经过选择器10被锁存在数据锁存器9中，然后，CPU 2为每个像素读出锁存在数据锁存器9中的数据。

当读取存储在显示存储器7中的像素数据并将其显示在液晶板上时，存储在显示存储器7中的像素数据以预先确定的位的数量为单位，穿过数据总线34并被锁存在数据锁存器11中。然后，锁存在数据锁存器11中的数据输出给选择器12，并且，由选择器12利用预先确定的方法顺序地选择每个像素数据的R、G、B部分，再输出给数字/模拟转换器(DAC)13，然后进一步输出到液晶板的像素中。

在本实施例中，数据总线34保持液晶板水平方向上一条线所要求的数据的位的数量。由一条线的像素数量×颜色数量(位的数量)可以计算一条线的数据。具体地说，在一条线的像素数量是176个像素，而颜色包括18位(每个R、G、B为6位)时，就成为3168位的输出数据总线。如同数据总线34一样，数据总线35的位的数量是一条线数据的位的数量。当像素的数量是176，而颜色包括18位时，结果就是3168位。

如图3中所示和以上所述，显示存储器7有两个读端口和一个写端口，分配一个读端口和一个写端口用于由CPU 2的访问，分配另一个读端口用于液晶板4，并分配像素数据给显示器。由CPU 2对显示存储器的读和写访问可以同时实现，因为从显示存储器到液晶板的读访问是独立控制的。

更进一步，关于CPU 2的显示存储器7的读和写访问，以及从显示存储器7到液晶板4的读访问被分配到时钟信号的高电平周期和低电平周期，以控制显示存储器7的操作。从CPU 2来的访问和对液晶板4的读操作互不影响，而且是并行完成的。

图4A到4F是以上操作的时序图。

图4A表示当显示图像时读访问的地址信号DRA。每显示一行就产生一次地址信号DRA。图4B表示CPU 2访问显示存储器7的地址信号CAA。

图4C表示显示存储器7的时钟信号MCLK。时钟信号MCLK的高电平周期是CPU 2访问显示存储器7的周期。在此周期中，CPU 2从显示存储器7中读取像素数据，或者CPU 2将图像数据写入显示存储器7中。

时钟信号MCLK的低电平周期是用作显示器读取的周期。在此周期，读出存储在显示存储器7中的图像数据，并输出给液晶板的像素。

图4D表示信号DR，该信号表示显示器读周期。从显示存储器的读操作是在显示存储器7的时钟信号MCLK为低电平的周期中完成的。

图4E表示信号CR，该信号指示CPU 2从显示存储器7中读取数据的周期。CPU 2在显示存储器7的时钟信号MCLK是高电平周期从显示存储器读取数据。

图4F表示信号CW，该信号指示CPU 2将数据写入显示存储器7的周期。CPU 2在显示存储器7的时钟信号MCLK是高电平周期将数据写入显示存储器。

依据本实施例，在常规的显示存储器构建为液晶驱动器中的情况下，每个存储器单元为CPU和显示器在位线的两端配备了两个读出放大器，并且为CPU提供了一个写驱动器，由此，就可能独立地控制对显示器的访问以及从CPU来的读访问。这样，可以配备两套系统读端口和一套系统写端口。因此，如果将它们分配给CPU和液晶板显示器，并再将对CPU的访问和对显示的访问分配该系统时钟的高电平周期和低电平周期，那么，从CPU来的访问和对显示的读取操作可以同时并行完成且不会重叠。也就是，显示和绘图操作以及读取数据可以独立地实现。这样，即使对显示的访问次数增大，绘图和读取的时间将不会减少，且不会使CPU等待显示。

更进一步，在本实施例的显示存储器中，在显示存储器的正面配备有接线端，并且安排了两个接口在其之间切换显示存储器。其中一个接口用作CPU侧的接口，而另一个接口用作液晶板侧的接口。这两个接口可以直接与显示存储器连接。这样，就没有迂回的信号线，与传统的通用接口相比，可以减少相互连接线的数量，并且由于减少了相互连接线的数量，所以减少了功耗。

更进一步，与使用通常的双端口SRAM的情况相比，本实施例的单端口SRAM可以大大地减小单元(cell)尺寸。

第二个实施例

在第二个实施例中，将说明通过划分存储器的电源和独立地给存储器的不同图像数据区域提供电源以进一步减小功耗的实例。

在第二个实施例中的显示存储器具有第一个实施例的显示存储器的结构。更进一步，在第二个实施例中，显示存储器被划分多个区域，并且为每个分离的区域或操作模式控制电源的接通/关断状态。

图5是划分电源的显示存储器结构的电路图。

在图5中，与图2中相同的元件使用了与之相同的参考数字。在图5中，51a、51b和51c指示依据图2中所示的第一个实施例的显示存储器7的存储器单元，53a、53b和53c指示字线(WL)，54a、54b和54c指示N井，而55a、55b和55c指示P井。

在存储器单元51a中，PMOS晶体管P1和P2在N井54上形成，而NMOS晶体管N1、N2、27a和27b在P井55a上形成。

NMOS晶体管N1和PMOS晶体管P1形成CMOS反相器电路29a，而NMOS晶体管N2和PMOS晶体管P2形成CMOS反相器电路29b。输入和输出相互交叉连接，使这对CMOS反相器29a和29b形成多谐振荡器，由此，可以获得双稳态多谐振荡器。

当通过驱动电源线56a给这对CMOS反相器29a和29b提供驱动电压VDD时，上述的双稳态多谐振荡器电路在节点28a和28b保持两个补码稳定状态。节点28a和28b变成能存储数据的存储节点。

例如，节点28a是高电平而节点28b是低电平的状态被定义为存储数据“1”的含意，相反，节点28a是低电平而节点28b是高电平的状态被定义为存储信息“0”的含意。

当读取数据时，首先，给由未所示的行地址解码器指定的字线，例如字线53a提供字线电压，以将NMOS晶体管27a和27b设置在导通状态。

当读取每一位数据时，使用未所示的列地址解码器指定将被读取的存储器单元，例如存储器单元51a、51b和51c。连同字线指定一起，将会选择存储器单元51a。当读取每一条线或多个存储器单元的数据时，例如，指定包括存储器单元51a或多个存储器单元的存储器单元线。

由于NMOS晶体管27a和27b变成导通状态，节点28a和28b的状态被传送给与该对位线52a和52b连接的未所示的读出放大器中。

当将存储在存储器中的数据输出给液晶板时，未所示显示器使用的读出放大器被用来提取出存储器单元51a的当前状态。更进一步，当CPU 2读取存储在存储器中的数据时，未所示的CPU 2读出放大器被用来提取出存储器单元21的当前状态(数据)。

更进一步，当从CPU 2将数据写入存储器单元51a时，如上所述，选择该存储器单元或多个存储器单元或一个存储器单元的线，并且NMOS晶体管27a和27b被设置为导通状态。然后，输入向未所示写驱动器的写入数据通过NMOS晶体管27a和27b被存储在两个存储节点28a和28b中。也就是，当写入数据的值是“1”时，存储节点28a被设置为高电平，而存储节点28b被设置为低电平，当数据值是“0”时，存储节点28a被设置为低电平，而存储节点28b被设置为高电平。

存储器单元51b和51c具有与存储器单元51a完全相同的结构和相同的操作方式。因此，在存储器单元51b和51c中，除了电源以外的元件，使用与存储器单元51a相同的参考数字表示。

更进一步，在本实施例中，如图5所示，PMOS晶体管Tr1、Tr2和Tr3作为电源开关，与存储器单元51a、51b和51c的驱动电源线56a、56b和56c连接，并控制提供给存储器单元51a、51b和51c的电源的接通/关断状态。

存储器单元51a、51b和51c的驱动电源线56a、56b和56c连接到的N井54a、54b和54c被相互分开。更进一步，通过晶体管Tr1、Tr2和Tr3接通/关断电源，驱动电源线56a、56b和56c被连接到存储器单元51a、51b和51c的PMOS晶体管的驱动电源线56a、56b和56c上，因此，提供给存储器单元51a、51b和51c的电源被相互分开。

在图5中，VDD控制器VCTR1、VCTR2和VCTR3控制晶体管Tr1、Tr2和Tr3的接通/关断状态，因此控制存储器单元51a、51b和51c的电源的接通/关断状态。这种控制通过VDD控制器VCTR1、VCTR2和VCTR3的操作模式来设置。

这里表示了三个单元的示例，但是也可应用于多于三个单元的划分情况。

更进一步，在这里的每个存储器单元中提供了一个电源开关晶体管，但依据实际条件，没有一起停止控制存储器预先确定区域的存储器单元的电源。

依据第二个实施例的显示存储器，通过为存储器的每个预先确定的区域划分电源，并独立地控制电源的接通/关断状态，就可以减小未使用区域的存储器单元的漏电流。

进一步，通过分离存储器单元的N井，可以切断给存储器单元未使用区域的电源以减小功耗。

第三个实施例

依据第三个实施例的显示存储器具有与第一个实施例的显示存储器相似的基本结构。注意，在第三个实施例中，显示存储器的地址排列与液晶板的像素阵列一致，所以存储在显示存储器中的图像数据的图像变得与液晶板屏幕上的图像一样。进一步，与显示存储器相关的读和写访问以屏幕上像素数据的一行为单位来完成。

图6是依据第三个实施例，显示存储器的地址排列和液晶板的像素排列的示意图。

在图6中，存储器的地址排列和液晶板的像素矩阵由具有线ln0到lnN的并且以px0到pxN为下标的像素的排列表示。在图像中，存储器的地址排列和液晶板的像素排列变得相同。也就是，依据液晶板的像素排列来分配存储器的地址。例如，根据液晶屏一行的像素数量、一列的像素数量和像素颜色的位的数量来确定连接到存储器一个字的存储器单元的数量，以及连接到一对位线的存储器单元的数量。

通过存储器地址的排列和液晶板的像素的排列变得相同，可以在存储在具有线ln0到1nN和以px0到pxN为下标的存储器中的数据当中，指定将要访问的像素数据。CPU 2指定线地址和像素地址，并读和写数据。当在液晶板上显示数据时，它操作来指定线地址和一起读取一条线的数据。

下面将具体说明以像素数据的行为单位的读或写操作。

图7表示访问显示存储器每线的结构。

在图7中，71指示显示器使用读出放大器，72指示液晶板的一条线的存储器单元，73指示CPU的多个写驱动器，74指示CPU的多个读出放大器。

当读和写数据时，液晶板的一条线的存储器单元72变成传递数据的单位。按照这样的数据量来读和写数据。按照液晶板的一行像素总量来提供显示器使用读出放大器71的数量。当读取存储在显示存储器中的数据并将其输出给液晶板时，这些读出放大器全都同时操作。

以与显示器使用读出放大器71相同的数量来提供CPU使用写驱动器73。当CPU 2读取存储在显示存储器中的数据时，这些驱动器73也全都同时操作。

以与显示器使用读出放大器71或者CPU使用写驱动器73相同的数量来提供CPU使用读出放大器74。当CPU 2将数据写入显示存储器时，这些读出放大器将全都同时操作。

注意在写时刻，写驱动器可以依据随后将说明的每一位的写控制信号，同时将数据写入要求的部分(位或者预先确定的多个位)中。

在本实施例中，通过使用简单的映射就能够处理液晶板的像素排列和具有相同下标的存储器地址排列，不再需要联系地址和液晶板像素的计算，并且能容易地处理具有各种像素数量的液晶板。

更进一步，读取存储器一条线显示的次数可能是一次。更进一步，显示存储器具有一个电路，该电路能够从CPU以行为单位访问和以相同单位访问像素信息。也就是，存储器的操作基于对一条线数据的访问。由此，可以减少存储器操作的次数，并能实现低功耗。

第四个实施例

在传统的显示存储器中，当写预先确定的位时，需要进行读-修改-写操作。也就是，在传统的显示存储器中，在重新写入数据之前要预先读出数据，修改将被改写的位，而屏蔽不希望改写的数据，然后将数据写入存储器中。

在第三个实施例中，将说明提供指定位方向上存储器单元的列解码器的显示存储器，以及控制对上述显示存储器的写操作和能选择任何一个存储器单元并写任何位的写信号。

在本实施例中的显示存储器具有第一个实施例中的显示存储器的基本结构。

图8是依据本实施例，显示存储器主要部分的视图。

在图8中，与图2中相同的元件部分使用了与之相同的参考数字。

在图8中，81a和81b指示存储器单元，82指示存储器的行解码器，83a和83b指示存储器单元81a和81b的写驱动器。

更进一步，84a和84b指示列解码器，85指示读行地址锁存器，86指示像素地址锁存器，87指示写锁存器。参考数字88a和88b与参考数字88c和88d指示存储器单元81a和81b的位线对，而89指示到存储器单元81a和81b的公共字线。

在图8中，存储器单元81a具有两个输入和输出相互连接的反相器29a和29b，并具有作为访问晶体管的NMOS晶体管27a和27b。第一个存储节点28a是反相器29a的输出和反相器29b的输入的连接点，而第二个存储节点28b是反相器29a的输入和反相器29b的输出的连接点。

位线88a通过NMOS晶体管27a与第一个存储节点28a连接，而位线88b通过NMOS晶体管27b与第二个存储节点28b连接。存储器单元81a的NMOS晶体管27a和27b的栅极与公共字线89连接。

写线路83a具有串联连接的第一个驱动器24a和24b，并由包括列解码器84a的低电平、有效的控制信号操作。

行地址解码器82根据读行地址锁存器85的行地址数据，向预先确定的存储器单元行的公共字线输出字线电压，并将NMOS晶体管27a和27b设置为导通状态。根据像素地址锁存器86的列地址数据，反相列地址解码器84a的输出，并将其输入给将要写入的存储器单元列的写驱动器24a和24b以驱动它们。

写信号WRT被输入给列解码器电路84a和84b。只有当写信号WRT是高电平的情况下，列解码器84a和84b才操作。

以下，将说明具有上述结构的存储器的操作。

当给该对CMOS反相器29a和29b提供驱动电压VDD时，形成双稳态多谐振荡电路的CMOS反相器29a和29b将在节点28a和28b上保持两个补码的稳定状态，由此，节点28a和28b可以存储数据。

例如，节点28a是高电平和节点28b是低电平的状态被定义为存储数据“1”的意义，相反，节点28a是低电平和节点28b是高电平的状态被定义为存储数据“0”的意义。

由于NMOS晶体管27a和27b变为导通状态，所以，节点28a和28b通过该对位线88a和88b与写驱动器83a连接，并且可以写数据。

例如，当根据读行地址锁存器85的行地址数据，从CPU 2向存储器单元81a写入数据时，例如行地址解码器82选择字线89，并给字线89提供电压，从而将NMOS晶体管27a和27b设置为导通状态。

以下根据像素地址锁存器86的列地址数据，列地址解码器84a指定在位方向上将要写入的存储器单元。例如，假设指定存储器单元81a。与字线的指定一起，将会选择存储器单元81a。

在第四个实施例中，将控制向存储器单元写操作的写信号WRT输入给列解码器电路84a和84b。只有当写信号WRT是高电平时，才可能写入由列解码器84a和84b指定的存储器单元。

例如，如上所述，当选择了存储器单元81a，并且写信号WRT是高电平时，列解码器设备84a的输出变成低电平，并使写驱动器83a能够操作。因此，保持在写数据锁存器87中的数据就可以写入由行解码器82和列解码器84指定的存储器单元81a中。

如图8中所示，写驱动器84a有第一个写驱动器24a和第二个写驱动器24b。保持在写数据锁存器87中的数据一个接一个地写入写驱动器84a中。其每位数据在第二写驱动器24b中首先被反相，然后通过导通的NMOS晶体管27a存储在存储节点28b中。

将第二个写驱动器24b的反相输出被输入到第一个写驱动器24a，并再被反相，然后通过导通的NMOS晶体管27a存储在存储节点28a中。

例如，当写数据的值是“1”时，通过第二个写驱动器24b的输出，它就变成“0”，并存储在存储节点28b中。第二个写驱动器24b的输出“0”被输入到第一个写驱动器24a中，由此，输出“1”并将“1”存储在存储节点28a中。

当写数据的值是“0”时，相似地，“0”存储在存储节点28a中，而“1”存储在存储节点28b中。

在另一方面，当写信号WRT是低电平时，指定存储器单元81a的解码器设备84a的输出变成高电平，并且，存储器单元81a的写驱动器83a变得不能运行。因此，保持在写数据锁存器87中的数据就不能写入由行解码器82和列解码器84指定的存储器单元81a中。

存储器单元81b以相同的方式操作。

第四个实施例的显示存储器每位都有一个写控制信号(写信号)。根据该控制信号，CPU 2就能将任何一位写入显示存储器中。当将这与传统的显示存储器比较时，仅仅通过预先的写操作，而不用执行读操作，就能实现相似的效果。

依据第四个实施例，通过使用不要求读-修改-写操作的写系统，就可以减少存储器操作的次数。由此可以减少存储器的功耗。

第五个实施例

如已经说明的，在本发明的显示存储器中，在存储器的正面安排有接线端，而将存储器夹在其中，因此，可以为CPU安排一个接线端，而为液晶板安排另一个接线端。

本发明的液晶驱动器具有一种结构，其中CPU使用接口和液晶板使用接口而将显示存储器夹在其中，这两个接口被安排在显示存储器的两端。液晶驱动器在显示存储器和CPU 2之间具有一个CPU使用接口，并且在显示存储器和液晶板之间有一个液晶液晶板使用接口。

第五个实施例涉及在CPU使用接口和显示存储器之间的数据传递。

图9是依据第五个实施例，在液晶驱动器CPU侧那部分的结构的电路示意图。

在图9中，91指示线锁存器电路，92指示选择器电路，93指示数据总线，94指示显示存储器。

从CPU 2或逻辑电路为每个像素发送图像数据。为每个像素发送的像素数据首先存储在数据锁存器91中。当将液晶板一条线的数据存储在数据锁存器91中时，该数据就被输出到选择器92，在其中被选择，然后通过数据总线93写到显示存储器94中。

可选择地，当CPU 2读取存储在显示存储器94中的像素数据时，通过数据总线94并经选择器92，存储在显示存储器94中的像素数据以一条线的数据为单位保持在数据锁存器91中，然后保持在数据锁存器91中的数据，为每个像素都读到CPU 2中。

显示存储器94的数据被读到液晶板侧并显示出来。

线锁存器91的位宽度与显示屏水平方向上一条线的图像数据的位宽度相同。

例如，当液晶板的尺寸是176像素×240行时，三种颜色R、G、B的每种颜色的数据由6位来表示，并且可能显示260,000种颜色，要求的存储容量成为176×3×6×240＝760,320位，并且，线锁存器的数据容量和位宽度变成176×3×6×1＝3168位。

数据总线93具有相同的位宽度。

图10A到10F表示依据图9的电路结构，以线为单位的写操作的时序图。

图10A表示从CPU侧发送的一个像素的图像数据DAT；而图10B和10C表示在显示存储器94的X-方向(列方向)和Y-方向(行方向)上的地址ADD-X和ADD-Y。图10D表示从CPU 2到线锁存器91的写命令XLATW；图10E表示从线锁存器91到显示存储器94的写命令XRAMW。图10F表示锁存数据LDAT。

注意到还可能给CPU侧读出线锁存器91存储的数据。

当为每个像素指定X-地址时，一条线的图像数据从CPU侧输入。在此时，“L”作为写命令，被输入到线锁存器91中，像素的图像数据顺序地存储在与线锁存器91的X-地址相应的位置上。在将一条线的图像数据存储在线锁存器91中之后，当指定了Y-地址，并将给显示存储器94的写命令XRAMW设置为“L”时，存储在线锁存器91中的一条线的图像数据被写入由显示存储器94指定的Y-地址的位置上。

这里，从线锁存器91到显示存储器94的读命令设为XRAMR。

图11A到11F表示依据图9的电路结构，以线为单位的读操作的时序图。

图11A和11B表示在显示存储器94的X-方向(列方向)和Y-方向(行方向)上的地址ADD-X和ADD-Y。图11C表示从线锁存器91的读命令XLATR；图11D表示从线锁存器91到显示存储器94的读命令XRAMR；图11E表示锁存数据LDAT；图11F表示读取的一个像素的图像数据DAT。

当CPU侧指定显示存储器94位置的Y-地址，从该位置希望读出数据，并将读命令XRAMR设置为“L”时，读出显示存储器94中由Y-地址指定位置上的数据，并将一条线的数据存储在线锁存器91中。在将一条线的数据存储在线锁存器91中之后，从线锁存器91的读命令XLATR设置为“L”，并为每个像素指定X-地址，由此读出存储在线锁存器91中的数据。

按照该方法，可以以一条线为单位，实现对于存储器的读和写访问。

通过在显示存储器和CPU 2之间提供一条线的线锁存器，就可以为一条线的数量同时实现对于显示存储器的读和写操作。这样，可减少显示存储器的访问次数。显示存储器的操作功耗与访问次数成比例，所以可以实现低功耗。

第六个实施例

在依据第六个实施例的液晶驱动器中，根据第五个实施例的结构，在液晶板上的像素排列，以及显示存储器的地址和线锁存器中数据地址排列成为一一对应的。更进一步，为每个像素，可以将数据从线锁存器写入显示存储器中。

在第六个实施例的液晶驱动器中，在液晶板上的像素排列和显示存储器的地址排列是一一对应的，在这点上与在第三个实施例中说明的显示存储器相似。

也就是说，提供了具有X-方向和Y-方向地址的显示存储器，X-方向和Y-方向地址与液晶板上X-(列)、Y-(行)对应，并且，显示板上的X-、Y-坐标与显示存储器的X-方向和Y-方向地址被设置为一一对应。

以下，利用图12和图13，同时参考图10的时序图，给出在本实施例的液晶驱动器中，从线锁存器到显示存储器为每个像素的写操作的说明。

图12表示为每个像素写数据的操作。

在图12中，121指示从CPU 2或逻辑电路(一个像素的数据位的数量)发送的图像数据的数据总线，122指示线锁存器，123指示从线锁存器122到显示存储器读数据或者写数据(一条线的数据位的数量)的数据总线，124指示显示存储器，125指示数据总线，用于向液晶板侧发送数据，以显示显示存储器的数据。

显示存储器124具有X-方向和Y-方向地址，对应于未所示液晶板上的X-、Y-坐标。在X-方向和Y-方向的尺寸是一屏中在X-方向和Y-方向的数据尺寸。

线锁存器122保持从未所示CPU 2来的一条线的数据。这个线锁存器122的X-方向位置和存储器125中X-方向地址，以及在屏幕上X-坐标是一一对应的。

以下，将以在显示存储器124的地址(05H，03H)中写图像数据的操作为例进行说明。

首先，当通过指定图像数据和CPU侧的X-地址(05H)进行写数据(也就是在图10中，XLATW＝“L”)时，图像数据就被存储在由地址05H指示的线锁存器122的位置上。在图像数据被同时写入线锁存器122之后，如果Y-地址(03H)被指定为写命令XRAMW＝“L”，那么，1个像素的颜色数据被写入存储器的(05H，03H)的地址位置上。

以下利用图13，说明实现上述为每个像素将数据写入显示存储器124的操作的技术。

在图13中，131指示显示存储器部分，且132是线锁存器。

在线锁存器132中，133是由一个像素占有的存储区域，而134是为每一个像素提供的写标志。

如图13中所示，在线锁存器132中，为每个像素地址提供了将从线锁存器132来的数据写到显示存储器31的写标志。只有对于将CPU侧的数据写到线锁存器的像素，才将设置写标志(也就是WRITE FLAG＝1)。当将数据写到显示存储器131中时，只对写标志是“1”的像素才被写数据，因此，就可能只为希望的像素写数据，而不影响周围的像素数据。

更进一步，利用这些写标志，还可能改写同一线上任意多个像素的数据。

在将从线锁存器132来的数据写入显示存储器131中之后，写标志将全部复位为“0”。

图14A到14F是上述操作的时序图。

图14A表示锁存写信号LCWRQ；图14B表示线写信号LNWRQ；以及图14C表示写地址信号WADR、时钟信号CK、写标志信号WF和字线信号WL。

如图14A到14F中所示，当为由写地址信号WADR指示的线锁存器132的像素写数据时，该像素的锁存写信号LCWRQ变成高电平。也就是LCWRQ变为等于“1”。

然后，设置该像素的写标志信号WF，也就是，变为高电平(WF＝“1”)。

对于存储器131的像素，对应于写标志WF＝“1”的像素，线写信号LNWRQ被设置并变成高电平，也就是LNWRQ变为等于“1”。

将电压提供给由显示存储器131的写地址信号WADR指定的字线WL，使能与该字线WL相关的存储器像素的写操作，然后开始写操作。

也就是，当将数据写到显示存储器131中时，数据仅仅写到这样的像素，即该像素相应于显示存储器131(LNWRQ ＝“1”)的线锁存器132的写标志WF＝“1”的像素。

利用写标志，还可能改写同一线上的任意多个像素。

在将从线锁存器132来的数据写到显示存储器131之后(写结束)，写标志WF复位为“0”。

传统上地，为每组像素实现与显示存储器相关的读/写操作，因此，当希望从CPU 2向显示存储器中特定的单个像素写数据时，如果是试着写一个像素值的数据，那么围绕该像素的多个像素将会被改写。因此，执行的是读-修改-写这样的顺序操作，即执行一次读一组像素的操作，然后在存储器外只改写希望被改写的像素，然后再将该组被改写的像素存储在存储器中。

象第六个实施例中那样，通过将写标志WF给予线锁存器，就可能只对希望被改写的像素改写数据。

通过将写标志WF给予每个像素的线锁存器，就可能改写希望的像素数据，而不影响将被写的像素周围的像素数据。因此，依据第六个实施例，优点是不需要常规要求的读-修改-写顺序操作。

更进一步，不需要在显示存储器外，产生与屏幕上的X-、Y-坐标一致的存储器地址。通过将屏幕上的X-、Y-坐标指定为CUP侧的X-、Y-地址，可以以像素为单位，在对应于屏幕的存储器位置上写图像数据。更进一步，当给同一线上存在的多个像素写入数据时，线锁存器和显示存储器只需访问一次。

第七个实施例

如已经说明的那样，在本发明的显示存储器中，接线端安排在存储器的正面，而存储器夹在其中，因此，可以为CPU安排一接线端，可以为液晶板安排另一个接线端。

本发明的液晶显示器由CPU用接口和液晶板用接口以及夹在其中的存储器构成，并安排在显示存储器的两端。它在显示存储器与CPU 2之间有CPU用接口，并在显示存储器与液晶板之间有液晶板用接口。

第七个实施例涉及从显示存储器到液晶板用接口的数据传递。

图15是依据第七个实施例，液晶显示器显示板侧部分的电路结构视图。

在图15中，141指示显示存储器，142指示数据锁存器电路，143指示选择器电路，144指示数字/模拟转换器(DAC)。

参考数字145指示液晶板的数据总线。从显示存储器141，通过液晶板的数据总线145，像素数据被读出到未所示的液晶板。

线锁存器142可以在屏幕水平方向上存储一条线的数据。该位宽度与一条线的位宽度相同。

例如，当液晶板的尺寸是176像素×240行时，R、G、B三种颜色的每一种的数据由6位表示，可能显示260,000种颜色，要求的存储器容量变成176×3×6×240＝760,320位，并且线锁存器142的数据容量和位宽度变成176×3×6×1＝3168位。

当读出存储在显示存储器141中的像素数据，并将其显示在液晶板上时，以未所示液晶板水平方向上一条线的像素数据为单位，通过数据总线145数据保持在数据锁存器142中。然后，保持在数据锁存器142中数据输出给选择器143。选择器143利用预先确定的系统，顺序地选择每个像素数据的R、G、B部分，将其输出给DAC 144，并再将其输出到液晶板的像素上。由此，像素数据就被显示在了屏幕上。

按照这种方式，当线锁存器142执行一系列的操作，以固定的周期，从显示存储器145取得液晶屏水平方向上一条线的数据，并将它们输出到DAC144。

更进一步，与显示存储器的时钟同步，完成保持在显示存储器145中的一条线的数据写到线锁存器142的操作。

在将一条线的数据保持在线锁存器142中之后，就可以释放存储器145，所以，之后的时间可以被用作CPU 2的访问时间。结果，也可以处理动画显示等要求屏幕快速切换的情况。

如上所述，在具有内置显示存储器的液晶驱动器中，为了同时驱动液晶板屏幕水平方向的一条线，需要一个用于保持同时操作的DAC数据的锁存器。

通过在显示存储器和DAC之间提供锁存器电路，它的容量是保持液晶板屏幕水平方向上一条线的数据所要求的容量，就可能同时在液晶板屏幕水平方向上读和写一条线的数据，减少了访问存储器的次数，从而可以实现低功耗。

第八个实施例

依据第八个实施例的液晶显示器的结构实质与第七个实施例的液晶显示器的结构相同。其差别在于包含这样的选择器电路，当将保持在数据锁存器中的数据输出到数字/模拟转换器(DAC)时，该选择器电路(之后称为RGB选择器)能够以时分的方式输出红、绿和蓝三种颜色(RGB时分)的数据。

图16是依据第八个实施例的液晶显示器主要部分结构的电路图。

在图16中，150指示液晶板，151指示RGB选择器电路，152指示线锁存器，153指示从显示存储器发送图像数据的数据总线，154指示从线锁存器152输出图像数据的数据总线，155指示显示存储器，156指示从选择器电路151输出图像数据的数据总线，157指示数字/模拟转换器(DAC)，158指示选择器电路，用于将具有红、绿和蓝颜色的图像数据，这些颜色由RGB选择器151划分，转换成R、G、B平行数据，159指示由红、绿和蓝颜色表示的像素单元。

具有上述结构的液晶显示器按如下操作。

从显示存储器155发送的图像数据输出到线锁存器152中，并以线为单位保持在线锁存器152中。与水平同步信号(Hsync)同步，保持在线锁存器152中的数据输出到DAC 157中。此时，与存储器的时钟异步，图像数据的R、G、B分量由RGB选择器151来切换，然后输出到DAC 157。这样，选择器151和DAC 157输出接线端的数量变成了线锁存器152的位宽度的三分之一。从DAC 157输出的时分图像数据中，R、G、B数据被选择器电路158分离，变成了R、G和B平行数据，它们被依次输出到像素单元159中进行显示。

例如，如上所说明的那样，当液晶板150的尺寸是176像素×240行时，三种颜色R、G、B每种的数据由6位来表示，并且可能显示260,000种颜色，RGB选择器151有3168位或者与线锁存器152的相同位宽度的输入接线端，并且为一个DAC 157切换R、G、B数据并输出相同的R、G、B数据，其中每种数据由时分的6位组成。因此，选择器151具有1056位的输出接线端。

与水平同步信号(Hsync)同步，保持在线锁存器152中的数据输出到DAC 157中。此时，在颜色图像数据的R、G、B分量RGB选择器151中被切换，并且时分和输出。

常规地，当将存储器的数据输出到DAC时，这些数据不由RGB数据时分而输出，而是存储器输出一一对应地直接连接到DAC上。

依据第八个实施例，同线锁存器152一一对应地直接连接到DAC 157的情况相比，通过输出RGB时分的图像数据，DAC 157的数量可以减少到三分之一。

进一步，当将保持在线锁存器152中的数据输出到数字/模拟转换器(DAC)157中时，与存储器时钟异步，控制图像数据RGB颜色的切换。

图17A到17F表示线锁存器152输出数据的RGB时分时序图。

图17A表示存储器的时钟信号CLK；图17B表示线锁存器152的输出数据D152(3168位)；图17C表示红色(R)数据；图17D表示绿色(G)数据；图17E表示蓝色(B)数据；以及图17F表示由RGB选择器电路151输出的RGB数据D151(1056位)。

从线锁存器152输出的R、G、B数据被RGB选择器电路151转换成与时钟异步的时分信号，并从RGB选择器电路151的相同接线端输出。从线锁存器152输出的3168位数据在RGB选择器电路151的输出接线端上变成1056位。

常规地，为了减少DAC的功耗，需要调整建立时间。由于DAC和存储器之间的运行速度不同，它们必须单独控制。但是，当将显示存储器的数据输出到DAC中时，输出RGB数据的时序是固定的，所以，数据的相位不能自由改变来匹配DAC的特性。

依据第八个实施例，相对于存储器的时钟，通过能够异步控制输出到DAC的RGB数据的切换，就可以完成匹配DAC建立时间的调整，这样，即使出现干扰，也不能干扰读系统。

进一步，可以调整时序来匹配DAC的建立时间，这样可以减少功耗。DAC和存储器可以单独控制，并且可以处理不同的运行速度。更进一步，可以容易地调整输入信号的相位。

同线锁存器一一对应地直接连接到DAC的情况相比，通过提供RGB选择器，能将要输出到DAC的数据进行RGB时分，大大地减少了DAC的数量(三分之二)，从而可以大大地减少功耗。

以下将依据上述说明，说明液晶驱动器最好结构的实例。

例如，本液晶驱动器是单芯片驱动器IC，具有内置的单端口或双端口显示存储器(帧存储器)、振荡器、时序发生器、液晶色调显示参考电压源和与CPU的接口电路。

具体地说，设计使得具有内置的176(H)×3×6(RGB)×240(V)＝760，320位的双端口存储器，并且可兼容具有不同数量像素的液晶板，如120×160点、132×176点、144×176点以及176×240点设置的液晶板。例如在应用的液晶板中，对角线长度大约是2.2英寸，水平方向上的驱动器包括TFT选择器和本发明的具有内置的存储器的驱动器IC，而在垂直方向上的驱动器变成TFT驱动器，并且通过COF方法或者COG方法安装该芯片。象反相系统那样，使用了IH/IV(VCOM反相)系统。

本液晶驱动器IC的逻辑系统接线端包括CPU接口片选、读、写、数据总线、地址总线、复位、主时钟、水平同步、垂直同步、系列数据和其它接线端，并还包括用于液晶板控制的接线端。

假设通过设置本液晶驱动器的模式寄存器，就可以在异步模式、同步模式、彩色模式、屏幕模式、交替模式、刷新速率、待机模式等之间改变。

为详细地说明这些，在异步模式中，TFT板扫描的时序与CPU改写显示存储器的时序可以是异步的。显示存储器是双端口存储器，并且不会使CPU等待。

当同步扫描显示存储器和TFT板，并且对于每行的每种R、G、B颜色，通过内部/外部振荡器(自刷新)时钟，内置的显示存储器中的内容并行地输出到DAC中，在垂直驱动器移位寄存器的时钟信号一个周期的前1/3周期中输出蓝颜色数据，在中间1/3周期中输出绿颜色数据，在最后1/3周期中输出红颜色数据。

异步模式的CPU接口变成并行接口。当不使用并行接口时，通过使用串行接口可以实现与8-位并行接口相同的功能。注意串行接口只用于写操作，而它不能执行读操作。

在同步模式中，按照与图像使用时钟、水平同步信号和垂直同步信号相同步，连续地发送图像数据。

通过使用水平的和/或垂直同步信号来扫描TFT板，这样，所有时序也与TFT板的扫描时序同步。

在同步模式中，正常情况下，图像数据在写到DAC之前立即直接写到线缓冲器中。在切换到同步模式之前，显示存储器保持这些信息。

在同步模式中，图像是不间断地传递的，因此，存在向DAC传递数据的缓冲器和顺序地接收数据的缓冲器。通过水平同步信号(Hsync)循环，RGB数据以18位的宽度输入到线缓冲器中。当输出时，首先，在水平同步信号Hsync的前1/3周期中，R数据以6位宽度发送到DAC中，接着，在水平同步信号Hsync的中间1/3周期中，G数据以6位宽度发送到DAC中，然后，在水平同步信号Hsync的最1/3周期中，B数据以6位宽度发送到DAC中。

在同步模式中，还存在处理图像数据的所谓“捕获”系统，其中图像数据一次取到显示存储器中。

以下将说明同步模式的RGFB并行总线接口。默认地，在与图像信号同步的图像信号时钟的上升沿锁存图像数据，但这可由CPU改变。

默认地，水平同步信号的极性是负的(可由CPU改变)。一个循环由垂直空白周期+视频信号周期形成。

图像信号由图像时钟锁存。

对于同步模式的CPU接口，在同步模式中只能使用串行接口。串行接口只用于写操作，而不能执行读操作。在串行接口中，其操作与并行8位总线模式的操作相似。

通过设置液晶驱动器的模式寄存器，可以设置各种颜色模式。

在全颜色模式中，内置的6位DAC用于将6位RGB转换成64级电压输出。

在简化颜色模式(8颜色模式)中，依据特殊效果寄存器指示的页，地或输出放大器使用高电压电源电平值VCC被输出，也就是，当页是1时，是6位RGB中的最高有效位(MSB)，当页是2时，是第二个最高有效位，或者，当页是6时，是最低有效位(LSB)。此时，给内置的6位DAC的电源就停止了。

以下将说明屏幕模式。

在全屏幕模式中，整个屏幕由状态寄存器所指定的颜色模式来显示。

在部分屏幕模式中，只有由状态寄存器指定的那部分是由状态寄存器指定的颜色模式显示的。当扫描其它部分时，由指定颜色模式来显示白色。

以下将说明待机模式。

在待机模式转换周期中，模式寄存器的待机模式的值是指每一个域循环的每个相位。在依据该值从唤醒模式转换到休眠模式的过程中，当再次进入唤醒模式时，将给定反馈，而维持这个顺序。

在接通电源或硬件复位之后，液晶驱动器IC进入休眠模式。

在唤醒模式中，从休眠状态开始，顺序为：

内置振荡器开始振荡

→激活DC/DC转换器

→复位液晶板

→向公共电压的耦合电容器快速充电

→执行在整个屏幕上显示白色，然后进入唤醒(正常)模式。

在休眠模式中，从唤醒状态开始，顺序为：

在整个屏幕上显示白色

→向公共电压的耦合电容器快速充电

→复位液晶板

→停止DC/DC转换器

→内置振荡器开始振荡，然后进入休眠模式。

以下将说明显示存储器访问模式。

依据显示存储器访问模式寄存器的内容，可能有八种类型的顺序存储器访问，如肖像、风景、正常、镜像、正常和颠倒。

以下将说明液晶驱动器的特殊功能。

在图像获取功能中，在帧存储器访问寄存器的捕获标志是“0”的位置上，动画信号的帧存储器内容被保持该周期的时间。

当捕获标志变成“1”时，下一个垂直同步信号之后的一个帧被获取入帧存储器中。

当捕获标志从“1”变到“0”时，在下一个垂直同步信号之后，该帧存储器的内容还保持。

在公共电压初始充电功能中，公共电压输出接线端的DC切断(cut)电容器可以被快速地充电和放电。

面对公共电压输出接线端的DC切断电容器，连接DC偏置接线端，并发生漂移。

为了在显示模式也保持较小的漂移，DC偏置接线端做成高电阻，对和从电容器的DC偏置充电和放电需要较长时间。

但是，在接通/关断电源时，如果DC偏置没有被快速充电或放电，那么在从初始状态到正常状态的转换周期中显示质量就较低的。

特别地，在放电时，如果甚至在切断电源之后DC偏置仍然保留着，那么，以后还显示图像。由于这个原因，快速充电和放电变得是必需的。

在复位功能中，由连接到CPU复位引脚来的复位信号使硬件复位。寄存器/帧存储器复位。

由来自CPU的命令来复位软件。保持显示存储器/一些寄存器中的内容。

在对比度控制功能中，由于使用很黑的显示器消耗更大的功率，所以，降低对比度，就避免了黑色显示(对比度的定义是白的亮度/黑的亮度，所以，在这种情况下降低对比度就意味着增大黑色亮度，而保持白色亮度不变)。

在6位RGB数据的情况下，00H→由6V的幅值对液晶板充电和放电→显示黑色→较大的功耗。20H→由3V的幅值对液晶板充电和放电→显示灰色。3FH→由0.4V幅值对液晶板充电→显示白色。

因此，将6位除以2(丢弃最小有效的1位)，并加上20H，OOH→20H→由3V幅值对液晶板充电和放电→显示黑色，20H→30H→由1.5V幅值对液晶板充电和放电→显示灰色，3FH→3FH→由0.4V幅值对液晶板充电和放电→显示白色。通过产生320,00种颜色来实现对比度的降低。

在翻滚(scroll)功能中，控制液晶板端存储器指针，以改变要从帧存储器传递到液晶板的数据，以致数据看上去是在显示器上翻滚。通过专用寄存器就可能控制滚动开始行、滚动行宽度和滚动速度/方向。

在负-正反相功能中，当专用寄存器指定了屏幕上的两个点时，以这两个点为对角线的矩形内部在负和正之间反相。

监视液晶板端存储器指针，并使显示存储器的输出反相，然后在这个周期中，在指针所位于的指定范围中，将输出的反相发送给DAC。

在闪烁功能中，当专用寄存器指定了屏幕上的两个点时，以这两个点为对角线的矩形内部产生闪烁。

监视液晶板端存储器指针，并且，在指针位于所指定范围的周期中，将显示存储器输出和闪烁循环计数器输出的逻辑与(AND)发送给DAC。

在内置的DC/DC转换器控制功能中，CPU能够控制内置DC/DC转换器的设置使用/封闭的切换，以及DC/DC转换器通道的接通/关断切换。

在内置的LED驱动器控制功能中，CPU能够对内置LED驱动器的设置，使用/封闭的切换加以设置，以及对LED驱动器的电流吸收能力调节(8级)加以设置。

液晶驱动器被提供有大量的寄存器和指针来实现上述具体说明。

本发明并不局限于以上所说明的实施例。在不超出本发明要点的范围内可以作各种修改。

在第一个实施例中，在显示存储器时钟信号低电平周期中完成从显示存储器向像素输出数据的第一次访问，而在显示存储器时钟信号的高电平周期完成外部从显示存储器读数据和向显示存储器写数据的对外部控制装置的第二次访问，但是，也可能在时钟信号高电平周期完成第一次访问，而在时钟信号低电平周期完成第二次访问。

更进一步，在第二个实施例中，为每个存储器单元提供了一个电源切换晶体管，但是，还可能根据实际条件，一起控制所有存储器预先确定区域的存储器单元的电源。

如上所说明的，依据本发明，通过给显示存储器的两侧提供两个读端口系统和一个写端口系统，与使用通常的双端口存储器的情况相比，可以大大地减小单元尺寸，可以减少相互连接线资源，并且可以减少由于相互连接线总量的功耗。

更进一步，通过将对存储器的显示器用访问和CPU用访问，分配到存储器时钟信号的高电平周期和低电平周期，就可以减少CPU用于显示的等待时间。

通过对电源分压以向存储器提供驱动电源电压，以及通过切断提供给未使用存储器单元的区域的电源，就可以减少功耗。

更进一步，通过为每位或每个像素写数据而不要求读-修改-写顺序的系统，就可以减少存储器操作的次数。由于通过单次访问就能为任何单个像素将数据写入存储器中，所以，不需要读-修改-写顺序了。与传统的情况相比，以像素为单位改写也消耗更少的功率。

利用能够简单映射驱动器电路和存储器阵列，就不需要链接地址和显示屏的像素的计算了。更进一步，为大量像素而处理驱动器电路就变得容易了。就可能链接屏幕、存储器映射和线锁存器，并为任何单个像素将数据写入存储器中，通过对存储器的一次访问，就可能为在相同线上的任意多个像素写入数据，并且，可能将显示屏上X、Y坐标指定为CPU侧的地址。

通过在处理器和显示存储器之间提供线锁存器，并且通过每行显示一次读操作而操作该线锁存器，就减少了存储器操作的次数。这样，可以减少存储器的功耗。

在内置于驱动器电路中的显示存储器中，通过在显示存储器和DAC之间提供一个线锁存器，它具有保持LCD板屏幕水平方向上一条线的数据所需要的容量，并且通过在线锁存器中提供与一条线的位宽度相同的位宽度，就可能在屏幕任意水平方向上同时读和写一条线的数据。通过减少访问存储器访问的次数，就可以减少功耗。

通过与存储器的时钟信号同步的方式，同时读和写保持在存储器中一条线的数据，在保持一条线的数据之后的时间段可用来访问CPU的时间，因此，可以处理要求屏幕快速切换的动画显示。

与线锁存器的输出直接一一对应地连接到DAC的情况相比，通过RGB选择器选择电路，该电路能够利用RGB时分，输出要输出到DAC中的数据，DAC的数量可以减少为三分之一，并且可以减少功耗。

与存储器时钟相异步，通过能够控制要输出到DAC的数据RGB的切换，就可以单独控制DAC和存储器，并且能处理不同的运行速度。更进一步，即使出现干扰，也不能干扰读系统，并且可以容易地调节输入信号的相位。通过调节时序与DAC的建立时间相匹配，就可以减少功耗。

工业应用性

依据本发明的显示存储器、驱动器电路和显示器，可以减少功耗，可以高速地产生图形，并且不需要存储器映射，因此，它们可以应用于移动电话、PDA、或其它便携式信息设备(便携式信息装置)的显示系统。

Claims (14)

1.一种驱动器电路，利用从控制装置提供并存储在显示存储器中的像素数据所对应的信号，驱动以显示器矩阵排列的像素，包括：

线锁存器，用于存储以矩阵排列的所述像素水平方向上一条线的像素数据，以及

驱动装置，用于通过所述线锁存器，以所述一条线的图像数据为单位，将从所述控制装置提供的数据写入到所述显示存储器中，从所述显示存储器中读出图像数据，并将其输出给所述控制装置。

2.如权利要求1所述的驱动器电路，其中所述驱动装置将图像数据存储在所述线锁存器中直到达到一条线的总量，然后，同时将这些图像数据写入所述显示存储器中。

3.如权利要求1所述的驱动器电路，其中所述驱动装置将以矩阵排列所述像素水平方向上一条线的图像数据，同时从所述显示存储器输出到所述线锁存器中。

4.如权利要求1所述的驱动器电路，其中所述驱动装置将以矩阵排列的锁存在所述线锁存器中的一个线的像素数据中的每个像素数据，存储在所述显示存储器中，用于驱动在以矩阵排列的所述像素中对应线像素中的对应像素。

5.如权利要求1所述的驱动器电路，其中，

所述线锁存器，在所述线锁存器保持的像素数据中，为每个像素存储指定将要写到所述显示存储器中像素数据的写控制数据，以及

所述驱动装置将由写控制数据指定的保持在所述线锁存器中的像素数据写入到所述显示存储器中。

6.一种驱动器电路，利用与控制装置提供的并存储在显示存储器中的像素数据对应的信号，驱动以显示器的矩阵排列的像素，包括：

线锁存器，在以矩阵排列所述像素水平方向上，存储一条线的像素数据；

输出装置，以所述一条线的图像数据为单位，经过所述线锁存器从所述显示存储器中读出所述的图像数据，并将其输出给所述显示器的相应像素；

选择电路，用于顺序地选择R、G、B数据，这些数据包含在所述第二个线锁存器保持的图像数据中，并将所述图像数据转换成时分信号，以及

数字/模拟转换装置，用于将数字信号转换成模拟信号，

所述选择电路向所述数字/模拟转换装置输出利用包含在所述图像中的R、G、B数据进行时分而获得的时分信号，以及

所述数字/模拟转换装置将时分信号转换成模拟信号，并将其提供给所述显示器。

7.如权利要求6所述的驱动器电路，其中所述选择电路与所述显示存储器的时钟信号异步来选择R、G、B数据，这些数据包含在线锁存器保持的像素数据中，并将其转换成时分信号。

8.一种显示器包括：

显示屏幕，其中像素被排列成矩阵；

扫描电路，用于扫描所述像素矩阵的每一行，并向所选择的行提供电压；

驱动器电路，用于向所述像素输出与图像数据相应的信号；以及

显示存储器，用于存储所述图像数据，其中

所述驱动器电路具有：

线锁存器，用于存储以矩阵排列的所述像素水平方向上一条线的图像数据，以及

驱动装置，用于将从所述控制装置提供的数据写入到所述显示存储器中，或者，以所述一条线的图像数据为单位，通过所述线锁存器从所述显示存储器中读出图像数据，并将其输出给所述的控制装置。

9.如权利要求8所述的显示器，其中所述驱动装置将图像数据存储在所述线锁存器中直到达到一条线的数量，然后一次将其写入所述显示存储器中。

10.如权利要求8所述的显示器，其中所述驱动装置将以矩阵排列所述像素水平方向上一条线的图像数据，一次从所述显示存储器输出到所述线锁存器中。

11.如权利要求8所述的显示器，其中所述驱动装置将以矩阵排列的锁存在所述线锁存器中的一个线的像素数据中的每个像素数据，存储在所述显示存储器中，用于驱动在以矩阵排列的所述像素中对应线像素中的对应像素。

12.如权利要求8所述的显示器，其中，

所述线锁存器，在所述线锁存器锁存的像素数据中，为每个像素存储指定将要写到所述显示存储器中像素数据的写控制数据，以及

所述驱动装置将由写控制数据指定的保持在所述线锁存器中的像素数据写入到所述显示存储器中。

13.一种显示器包括：

显示屏幕，其中的像素被排列成矩阵；

扫描电路，扫描所述像素矩阵的每一行，并给所选择的行提供电压；

驱动器电路，将与控制装置提供的图像数据相应的信号输出到所述像素中；以及

显示存储器，存储所述图像数据，其中

所述驱动器电路具有：

线锁存器，用于在以矩阵排列所述像素的水平方向上，存储一条线的图像数据；

输出装置，以所述一条线的图像数据为单位，经过所述线锁存器从所述显示存储器读出所述图像数据，并将其输出给所述显示器的相应像素；

选择电路，用于顺序地选择R、G、B数据，这些数据包含在所述线锁存器保持的图像数据中，并将所述图像数据转换成时分信号，以及

数字/模拟转换装置，用于将数字信号转换成模拟信号，

所述选择电路向所述数字/模拟转换装置输出利用包含在所述图像中的R、G、B数据进行时分而获得的时分信号，以及

所述数字/模拟转换装置将时分信号转换成模拟信号，并将其提供给所述显示器。

14.如权利要求13所述的显示器，其中所述选择电路与所述显示存储器的时钟信号异步来选择R、G、B数据，这些数据包含在线锁存器保持的像素数据中，并将其转换成时分信号。

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