JP2006304082A

JP2006304082A - クロック処理回路

Info

Publication number: JP2006304082A
Application number: JP2005125241A
Authority: JP
Inventors: Kazuyoshi Kawabe; 和佳川辺
Original assignee: Eastman Kodak Co
Current assignee: Eastman Kodak Co
Priority date: 2005-04-22
Filing date: 2005-04-22
Publication date: 2006-11-02
Also published as: US20060244504A1

Abstract

【課題】遅延を防止して安定化したクロックを得る。
【解決手段】入力クロックＣＬＫ１ｉｎ、ＣＬＫ２ｉｎを第１レベルシフタ１、第２レベルシフタ３によって、所定の電圧に変換する。第１レベルシフタ１、第２レベルシフタ３の出力を第１バッファ２，第２バッファ４で安定化して出力する。第１バッファ２を第１レベルシフタ１に隣接配置し、第２バッファ４を第２レベルシフタ３に隣接配置することで、２つの接続経路におけるクロックの遅延量を小さくするとともに、両クロックの遅延量の差を抑制する。
【選択図】図１

Description

本発明は、相補的な位相を有する一対の入力クロックを安定化して出力するクロック処理回路に関する。

液晶ディスプレイ（ＬＣＤ）や有機ＥＬに代表される小型ディスプレイは、携帯電話などの携帯情報端末や、デジタルカメラなどに利用されており、さらに小型、軽量化、高精細化が望まれている。

このような小型ディスプレイのなかでも、低温ポリシリコンを能動層とする薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、またはＴＦＴ）を用いたディスプレイは、駆動回路に加え様々な回路をガラス基板上に構成することができるため、小型ながら、様々な機能を搭載することが可能であり、製品価値を高めることが可能である。

ここで、ガラス基板に形成した様々な回路は外部のＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等から入力される制御信号により動作するが、なかでも重要な信号はクロック信号である。一般に、ＴＦＴは比較的高い電圧（５Ｖ〜１０Ｖ）で動作が安定するため、外部のＩＣから入力される電圧（概ね３Ｖ〜５Ｖ）をレベルシフトして用いることが多い。

図２は、例えば特許文献１で用いられている２相レベルシフトバッファ回路を示している。外部ＩＣから入力されてくる相補的な位相を有する一対の入力クロックＣＬＫ１ｉｎ、ＣＬＫ２ｉｎは、２入力、２出力のレベルシフタ５に入力される。レベルシフタ５は、正電源ＶＤＤと、負電源ＶＳＳ間に直列接続されたｐチャネルＴＦＴと、ｎチャネルＴＦＴからなる経路を２つ有しており、第１の経路の２つのＴＦＴの接続点（Ｌｏｕｔ２）が第２の経路のｎチャネルＴＦＴのゲートに接続され、第２の経路の２つのＴＦＴの接続点が第１の経路のｎチャネルＴＦＴのゲートに接続されている。そして、一対のｐチャネルＴＦＴのゲート（Ｌｉｎ１、Ｌｉｎ２）に入力クロックＣＬＫ１ｉｎ、ＣＬＫ２ｉｎを入力することで、振幅がＶＤＤ−ＶＳＳにレベルシフトされた出力クロックがＬｏｕｔ２，Ｌｏｕｔ１に得られる。

Ｌｏｕｔ１からのレベルシフトされたクロックは、第１バッファ６のＢｉｎ１に入力され、Ｌｏｕｔ２からのレベルシフトされたクロックは、第２バッファ７のＢｉｎ２に入力される。これら第１バッファ６および第２バッファ７は、正電源ＶＤＤと負電源ＶＳＳ間に配置されたｐチャネルＴＦＴおよびｎチャネルＴＦＴの直接接続からなるインバータを複数並列接続して構成される。すなわち、各インバータを構成するｐチャネルＴＦＴおよびｎチャネルＴＦＴのゲートにレベルシフトされた共通クロックが入力され、ｐチャネルＴＦＴおよびｎチャネルＴＦＴの接続点からバッファ後のクロックが共通出力される。

ここで、レベルシフタ５の出力Ｌｏｕｔ１はバッファ６の入力Ｂｉｎ１に、出力Ｌｏｕｔ２は第２バッファ７の入力Ｂｉｎ２に迂回して接続されている。

この回路はディスプレイのクロックバッファとして用いることができ、第１入力ＣＬＫ１ｉｎ、第２入力ＣＬＫ２ｉｎに図３に示す互いに極性の異なる振幅Ｖｉｎのクロックパルスを入力すると、第１出力ＣＬＫ１ｏｕｔ、第２出力ＣＬＫ２ｏｕｔから互いに極性の異なるレベルシフトされた、振幅Ｖｏｕｔ（＝ＶＤＤ−ＶＳＳ）のクロックパルスが出力される。

一般に、クロックバッファ回路は他の多くの回路にクロックを供給するため、駆動力の高いバッファ回路が必要となる。そのため、バッファ６、７は複数のバッファを並列に接続して構成されている。

特開２００５−０７０７３２

しかしながら、図２のようにクロックバッファ回路を構成すると、レベルシフタ５の出力Ｌｏｕｔ１から第１バッファ６の入力Ｂｉｎ１と、レベルシフタ５の出力Ｌｏｕｔ２から第２バッファ７の入力Ｂｉｎ２までの配線に差が生じる。すなわち、Ｌｏｕｔ２からＢｉｎ２の配線がＬｏｕｔ１からＢｉｎ１の配線に比べて第１バッファを迂回する分だけ長くなる。配線長が長いとそれに応じて配線負荷も増えるため、バッファ入力Ｂｉｎ１、Ｂｉｎ２の間に遅延が生じ、図３のように出力ＣＬＫ１ｏｕｔとＣＬＫ２ｏｕｔの間に遅延Δｔが発生してしまう。

クロックバッファから出力されたクロック信号は多くの回路に供給されるため、この遅延は望ましくなく、特に周波数の高い用途で用いる場合には誤動作の原因となる。

本発明は、相補的な位相を有する一対の入力クロックを安定化して一対のクロックとして出力するクロック処理回路において、前記一対の入力クロックを電源電圧に応じた振幅を有する一対のクロックに変換し、その中の一方のクロックであって第１位相の第１変換クロックとして出力する第１変換回路と、前記一対の入力クロックを電源電圧に応じた振幅を有する一対のクロックに変換し、その中の一方のクロックであって前記第１位相と反対の位相を有する第２位相の第２変換クロックを出力する第２変換回路と、前記第１変換回路に隣接して配置され、前記第１変換クロックをバッファして安定化した第１安定化クロックを出力する第１バッファ回路と、前記第２変換回路に隣接して配置され、前記第２変換クロックをバッファして安定化した第２安定化クロックを出力する第２バッファ回路と、を有し、相補的な位相を有する第１および第２安定化クロックを出力することを特徴とする。

また、前記第１および第２バッファ回路は、正電源と負電源の間に直列接続されたｐチャネルトランジスタおよびｎチャネルトランジスタの直列接続を含み、両トランジスタの制御端に入力信号を受け、両トランジスタの接続端から位相が反転された出力信号を得るインバータ回路を複数並列接続して形成されていることが好適である。

また、前記第１および第２レベルシフト回路および第１および第２バッファ回路は、薄膜トランジスタを能動素子として形成されていることが好適である。

また、第１および第２変換回路は、入力クロックをレベルシフトして出力することが好適である。

また、前記第１および第２変換回路は、同一の構成を有することが好適である。

また、前記第１および第２変換回路は、一対の入力クロックの入力経路がそれぞれ共通化されていることが好適である。

このように、本発明によれば、第１および第２変換回路からのクロックは隣接配置された第１および第２バッファ回路に入力される。従って、第１および第２変換回路から第１および第２バッファ回路への入力経路をいずれも非常に近く、かつほぼ同一距離とすることができ、ここにおける遅延を抑制して、安定化した出力クロックを得ることができる。

特に、第１および第２変換回路は、それぞれ一対の変換されたクロックを得られるものである。従って、通常の場合には、１つの変換回路を設け、得られた一対の変換されたクロックを出力する。しかし、本発明では、変換回路を２つ設けることで、一対の出力クロックにおけるタイミング誤差の発生を防止している。

さらに、第１および第２変換回路について、それぞれ１入力１出力とすることも可能である。しかし、この場合には、２つの変換回路の特性バラツキの影響が大きくなり、特に入力クロックの信号レベルが小さい場合に一対の出力クロックにアンバランスが生じやすい。本発明では、変換回路を２入力２出力とすることで入力クロックのレベルが小さくても安定した動作を可能としている。

特に、第１および第２変換回路をレベルシフタとすることで、クロックを昇圧して、所望の電圧のクロックとすることができる。

以下、図面を用いて本発明の実施形態を詳細に説明する。

図１は、本実施形態の２相レベルシフトバッファ回路であり、第１レベルシフタ１、第２レベルシフタ３、第１バッファ２、第２バッファ４から構成されている。

図２の従来例と同様に、外部ＩＣからは、図３に示す相補的な位相を有する一対の入力クロックＣＬＫ１ｉｎ、ＣＬＫ２ｉｎが供給され、これを図３に示すレベルシフトされ、安定化された出力クロックＣＬＫ１ｏｕｔ、ＣＬＫ２ｏｕｔに変換して出力する。

入力クロックＣＬＫ１ｉｎ、ＣＬＫ２ｉｎは、２入力の第１レベルシフタ１に入力される。第１レベルシフタ１は、図２の従来例と同様に、正電源ＶＤＤ（例えば５〜１０Ｖ）と、負電源ＶＳＳ（例えば０Ｖ）間に直列接続されたｐチャネルＴＦＴと、ｎチャネルＴＦＴからなる経路を２つ有しており、第１の経路の２つのＴＦＴの接続点（Ｌ１ｏｕｔ２）が第２の経路のｎチャネルＴＦＴのゲートに接続され、第２の経路の２つのＴＦＴの接続点が（Ｌ１ｏｕｔ１）第１の経路のｎチャネルＴＦＴのゲートに接続されている。

そして、一対のｐチャネルＴＦＴのゲート（Ｌ１ｉｎ１、Ｌ１ｉｎ２）に入力クロックＣＬＫ１ｉｎ、ＣＬＫ２ｉｎが入力され、１つｐチャネルＴＦＴがオンすると、反対側のｐチャネルＴＦＴに接続されているｎチャネルＴＦＴがオンして、オンしたｐチャネルＴＦＴに接続しているｎチャネルＴＦＴがオフする。従って、貫通電流を防止しつつ、振幅がＶＤＤ−ＶＳＳにレベルシフトされたクロックがＬ１ｏｕｔ２，Ｌ１ｏｕｔ１に得られる。ここで、第１レベルシフタ１では、入力クロックＣＬＫ２ｉｎがゲートに供給されるｐチャネルＴＦＴのドレインが、Ｌ１ｏｕｔ１であるため、ここからＣＬＫ１ｉｎとは位相が反対のクロックのみを出力する。

第２レベルシフタ３も第１レベルシフタ１と同様の構成を有しているが、この第２レベルシフタ３は、Ｌ２ｏｕｔ２，Ｌ２ｏｕｔ１に得られるレベルシフトされたクロックのうち、Ｌ２ｏｕｔ２から入力クロックＣＬＫ２ｉｎとは位相が反対のクロックのみを出力する。

ここで、第１および第２レベルシフタ１，３は、必ずしも図１の構成である必要はなく、一対のクロックを一対のレベルシフトされたクロックに変換できればよい。ただし、レベルシフトされたクロックの特性を同一のものに維持するため、第１および第２レベルシフタ１，３は、同一構成とすることが好適である。

第１レベルシフタ１のＬ１ｏｕｔ１からのレベルシフトされたクロックは、第１バッファ２のＢｉｎ１に入力される。一方、第２レベルシフタ３のＬ２ｏｕｔ２からのレベルシフトされたクロックは、第２バッファ４のＢｉｎ２に入力される。

これら第１バッファ２，および第２バッファ４は、図２と同様に、正電源ＶＤＤと負電源ＶＳＳ間に配置されたｐチャネルＴＦＴおよびｎチャネルＴＦＴの直接接続からなるインバータを複数並列接続して構成される。すなわち、各インバータを構成するｐチャネルＴＦＴおよびｎチャネルＴＦＴのゲートにレベルシフトされた共通クロックが入力され、ｐチャネルＴＦＴおよびｎチャネルＴＦＴの接続点からバッファ後のクロックが共通出力される。

従って、第１バッファ２のｐチャネルＴＦＴおよびｎチャネルＴＦＴの接続点からは、ＣＬＫｉｎ１と同一位相であって、レベルシフトされ安定化された出力クロックＣＬＫｏｕｔ１が出力される。また、第２バッファ４のｐチャネルＴＦＴおよびｎチャネルＴＦＴの接続点からは、ＣＬＫｉｎ２と同一位相であって、レベルシフトされ安定化された出力クロックＣＬＫｏｕｔ２が出力される。

なお、第１および第２バッファ２，４は、同様のインバータを何段か直列接続した構成でもよい。

そして、本実施形態においては、図１に示すように、第１レベルシフタ１のすぐ隣に第１バッファ２を配置し、第２レベルシフタ３のすぐ隣に第２バッファ４を配置している。このような配置により、ｐチャネルＴＦＴ、ｎチャネルＴＦＴを整列して配置でき、正電源ＶＤＤおよび負電源ＶＳＳのラインを共通化でき、ディスプレイの回路領域を狭くできるため、より小型化に適している。

また、レベルシフタ１の出力Ｌ１ｏｕｔ１は、隣接配置されている第１バッファ２の入力Ｂｉｎ１に接続され、出力Ｌ２ｏｕｔ２は隣接配置されている第２バッファ４の入力Ｂｉｎ２に接続されている。

従って、第１および第２レベルシフタ１，３の出力Ｌ１ｏｕｔ１，Ｌ２ｏｕｔ２から第１および第２バッファ２，４入力Ｂｉｎ１，Ｂｉｎ２までの距離をいずれも最短化できるため、出力クロックＣＬＫ１ｏｕｔ、ＣＬＫ２ｏｕｔの位相をほぼ同一にすることができる。すなわち、図３に示す遅延Δｔが生じることを効果的に抑制することができる。

また、バッファの駆動力を大きくするため、さらに多くのインバータを並列に接続した場合、従来例では迂回配線が長くなりさらに遅延は増すが、本実施形態によれば、遅延にはほとんど影響しない。そのため、基板に多くの回路を構成する場合や、基板が大型化して配線負荷が増加しても、本実施例のレベルシフトクロックバッファを用いることでより安定した高速動作を実現できる。

ここで、第１および第２レベルシフタは、それぞれ一対のレベルシフトされたクロックを得られるものである。従って、通常の場合には、図２の従来例のように、１つのレベルシフタを設け、得られた一対の変換されたクロックを出力する。しかし、本実施形態においては、あえてレベルシフタを２つ設け、レベルシフタとバッファを隣接配置することで、一対の出力クロックにおけるタイミング誤差の発生を防止している。

さらに、第１および第２レベルシフタについて、それぞれ１入力１出力とすることも可能である。しかし、この場合には、２つのレベルシフタの特性バラツキの影響が大きくなり、特に入力クロックの信号レベルが小さい場合に一対の出力クロックにアンバランスが生じやすい。本発明では、レベルシフタを２入力２出力とすることで入力クロックのレベルが小さくても安定した動作を可能としている。

以上のように、本実施形態によれば、一対の互いに逆極性である２相パルス信号を、互いの遅延が最小限に抑制して、レベルシフトおよびバッファすることができる。

液晶や有機ＥＬディスプレイにおける水平ドライバでは、高速のクロックに応じて十分なスイッチのオンオフを行わなければならず、十分な駆動力を有するクロックが必要であり、本実施形態の回路が好適である。

なお、この図１のレベルシフトバッファ回路を電圧シフトはせずに、単にクロックの駆動力を増大させるクロックバッファとして用いることも好適である。

本実施形態の回路構成配置図である。従来例の回路構成配置図である。パルス入出力波形である。

符号の説明

１第１レベルシフタ、２第１バッファ、３第２レベルシフタ、４第２バッファ。

Claims

相補的な位相を有する一対の入力クロックを安定化して一対のクロックとして出力するクロック処理回路において、
前記一対の入力クロックを電源電圧に応じた振幅を有する一対のクロックに変換し、その中の一方のクロックであって第１位相の第１変換クロックとして出力する第１変換回路と、
前記一対の入力クロックを電源電圧に応じた振幅を有する一対のクロックに変換し、その中の一方のクロックであって前記第１位相と反対の位相を有する第２位相の第２変換クロックを出力する第２変換回路と、
前記第１変換回路に隣接して配置され、前記第１変換クロックをバッファして安定化した第１安定化クロックを出力する第１バッファ回路と、
前記第２変換回路に隣接して配置され、前記第２変換クロックをバッファして安定化した第２安定化クロックを出力する第２バッファ回路と、
を有し、
相補的な位相を有する第１および第２安定化クロックを出力することを特徴とするクロック処理回路。
請求項１に記載のクロック処理回路において、
前記第１および第２バッファ回路は、
正電源と負電源の間に直列接続されたｐチャネルトランジスタおよびｎチャネルトランジスタの直列接続を含み、両トランジスタの制御端に入力信号を受け、両トランジスタの接続端から位相が反転された出力信号を得るインバータ回路を複数並列接続して形成されていることを特徴とするクロック処理回路。
請求項１または２に記載のクロック処理回路において、
前記第１および第２レベルシフト回路および第１および第２バッファ回路は、薄膜トランジスタを能動素子として形成されていることを特徴とするクロック処理回路。
請求項１〜３のいずれか１つに記載のクロック処理回路において、
第１および第２変換回路は、入力クロックをレベルシフトして出力することを特徴とするクロック処理回路。
請求項１〜４のいずれか１つに記載のクロック処理回路において、
前記第１および第２変換回路は、同一の構成を有することを特徴とするクロック処理回路。
請求項１〜５のいずれか１つに記載のクロック処理回路において、
前記第１および第２変換回路は、一対の入力クロックの入力経路がそれぞれ共通化されていることを特徴とするクロック処理回路。