JP2013219503A - 半導体集積回路 - Google Patents

Abstract

【課題】２つのノード間のトランジスタを確実にオフさせて、オフ時のリーク電流を抑制する。
【解決手段】半導体集積回路１は、第１ノードと第２ノードとを電気的に導通させるか、または遮断させるかを切り替える第１トランジスタＭ１と、前記第１トランジスタをオフして前記第１ノードと前記第２ノードとを電気的に遮断させる場合であって、かつ前記第１ノードおよび前記第２ノードのうち少なくとも一方の電位が電源電位より所定電位以上高い場合には、前記第１トランジスタのゲート電位を、前記第１ノードおよび前記第２ノードの電位のうち高い方の電位に設定するスイッチ制御回路３と、を備える。
【選択図】図１

Description

本発明の実施形態は、トランジスタのオンおよびオフを制御することにより、２つのノード間の導通または遮断を切り替える半導体集積回路に関する。

２つのノード間にＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続して、これらトランジスタを切替制御信号の論理に同期してオンまたはオフさせるアナログスイッチにおいて、アナログスイッチをオフさせる際に、両ノードの電位にかかわらず、両トランジスタを確実にオフさせるようにした回路が提案されている。

この種の回路では、アナログスイッチをオフさせる際には、アナログスイッチ内のＰＭＯＳトランジスタの基板電位をゲートに帰還させて、アナログスイッチ端の電位とほぼ同じ電位をゲートに印加させて、アナログスイッチを安定的にオフさせるようにしている。

しかしながら、ＰＭＯＳトランジスタのソース−基板間には寄生ダイオードがあることから、この寄生ダイオードにより、アナログスイッチ端の電位から寄生ダイオードの順方向電位だけ低い電位がＰＭＯＳトランジスタのゲートに供給されて、結果として、ＰＭＯＳトランジスタが完全にはオフになりきれない弱オン状態になることがあり、アナログスイッチのオフ時に流れるリーク電流が増大するという問題がある。

特開平１０−４１８００号公報

本実施形態は、２つのノード間のトランジスタを確実にオフさせて、オフ時のリーク電流を抑制することが可能な半導体集積回路を提供するものである。

本実施形態によれば、第１ノードと第２ノードとを電気的に導通させるか、または遮断させるかを切り替える第１トランジスタと、
前記第１トランジスタがオフして、かつ前記第１ノードおよび前記第２ノードのうち少なくとも一方の電位が電源電位より所定電位以上高い場合には、前記第１トランジスタのゲート電位を、前記第１ノードおよび前記第２ノードの電位のうち高い方の電位に設定するスイッチ制御回路と、を備えることを特徴とする半導体集積回路が提供される。

第１の実施形態に係る半導体集積回路１の回路図。 比較例に係る半導体集積回路１の回路図。 電源電位が供給されていない場合の電流経路を示す図。 電源電位が供給されている場合の電流経路を示す図。 電源電位ＶＣＣが供給されているときの図１と図２のアナログスイッチ２のオフ時の特性を示すグラフ。 電源電位ＶＣＣが供給されていないときの図１と図２のアナログスイッチ２のオフ時の特性を示すグラフ。 インバータ４内のダイオードＤ０をＰＭＯＳトランジスタＭ９で形成した場合の回路図。 第２の実施形態に係る半導体集積回路１の回路図。 第３の実施形態に係る半導体集積回路１の回路図。 図１の半導体集積回路１に図８の基板バイアス回路と図９の電位迅速化回路を追加した半導体集積回路の回路図。 第４の実施形態に係る半導体集積回路１の回路図。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路１の回路図である。図１の半導体集積回路１は、ＣＭＯＳプロセスを利用して半導体基板上に形成されたＰｃｈＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）とＮｃｈＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）を用いて構成されるアナログスイッチ２を含んでいる。本実施形態に係る半導体集積回路１は、耐圧を高めたトレラント機能付きのアナログスイッチ２を半導体基板上に形成するものである。

図１の半導体集積回路１は、第１ノードＩＯと第２ノードＯＩとを電気的に導通させるか遮断させるかを切り替えるアナログスイッチ２と、このアナログスイッチ２のオンおよびオフの切替を制御するスイッチ制御回路３と、アナログスイッチ２の切替制御信号ＯＥを反転してスイッチ制御回路３に供給するインバータ４とを備えている。

アナログスイッチ２は、第１ノードＩＯと第２ノードＯＩの間に並列接続されるＮＭＯＳトランジスタＭ０およびＰＭＯＳトランジスタ（第１トランジスタ）Ｍ１とを有する。

ＮＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭ１は、外部から入力される切替制御信号ＯＥの論理に応じてオンまたはオフする。ＮＭＯＳトランジスタＭ０のゲートには切替制御信号ＯＥがそのままの論理で入力され、ＰＭＯＳトランジスタＭ１のゲートには切替制御信号ＯＥをインバータ４で反転した信号が入力される。これにより、ＮＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭ１は、互いに同期してオンまたはオフする。

ＮＭＯＳトランジスタＭ０の基板電位は接地電位ＧＮＤに設定されており、ＰＭＯＳトランジスタＭ１の基板電位はスイッチ制御回路３の出力ノードＢＧに接続されている。

インバータ４は、電源電位ＶＣＣと接地電位ＧＮＤとの間に縦積みされるダイオードＤ０、ＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３を有する。ダイオードＤ０のアノードは電源電位ＶＣＣに設定され、カソードはスイッチ制御回路３の出力ノードＢＧに接続されている。ＰＭＯＳトランジスタＭ２のソースはスイッチ制御回路３の出力ノードＢＧに接続され、ドレインはインバータ４の出力ノードｎ３に接続されている。ＮＭＯＳトランジスタＭ３のドレインはインバータ４の出力ノードｎ３に接続され、ソースは接地されている。

スイッチ制御回路３は、アナログスイッチ２内のＰＭＯＳトランジスタＭ１をオフして第１ノードＩＯと第２ノードＯＩとを電気的に遮断させる場合であって、かつ第１ノードＩＯと第２ノードＯＩのうち少なくとも一方の電位が電源電位ＶＣＣより所定電圧（閾値電圧）以上高い場合に、ＰＭＯＳトランジスタＭ１のゲート電位を、第１ノードＩＯの電位と第２ノードＯＩの電位のうち高い方の電位に設定する。

スイッチ制御回路３は、電源電位検出回路５と電位比較回路６とを有する。

電源電位検出回路５は、第１ノードＩＯの電位と第２ノードＯＩの電位のうち少なくとも一方が電源電位ＶＣＣより高いか否かを判定する。より具体的には、電源電位検出回路５は、第１ノードＩＯの電位が電源電位ＶＣＣより高い場合に第３ノードｎ１から第１ノードＩＯの電位を出力し、第２ノードＯＩの電位が電源電位ＶＣＣより高い場合に第４ノードｎ２から第２ノードＯＩの電位を出力する。

電位比較回路６は、電源電位検出回路５により、第１ノードＩＯの電位と第２ノードＯＩの電位のうち少なくとも一方が電源電位ＶＣＣより高いと判定された場合に、第１ノードＩＯと第２ノードＯＩのうち高い方の電位を選択して、該電位を第１トランジスタの基板電位として設定する。

電源電位検出回路５は、第１ノードＩＯと電位比較回路６の第１入力ノードｎ１との間に接続されるＰＭＯＳトランジスタＭ４と、第２ノードＯＩと電位比較回路６の第２入力ノードｎ２との間に接続されるＰＭＯＳトランジスタＭ５とを有する。ＰＭＯＳトランジスタＭ４のソースは第１ノードＩＯに接続され、ドレインは電位比較回路６の第１入力ノードｎ１に接続され、ゲートは電源電位ＶＣＣに設定されている。ＰＭＯＳトランジスタＭ５のソースは第２ノードＯＩに接続され、ドレインは電位比較回路６の第２入力ノードｎ２に接続され、ゲートは電源電位ＶＣＣに設定されている。

ＰＭＯＳトランジスタＭ４は、第１ノードＩＯの電位が電源電位ＶＣＣにＰＭＯＳトランジスタＭ４の閾値電位を加えた電位より高い場合にオンして、第１ノードＩＯの電位を電位比較回路６に供給する。ＰＭＯＳトランジスタＭ５は、第２ノードＯＩの電位が電源電位ＶＣＣにＰＭＯＳトランジスタＭ５の閾値電位を加えた電位より高い場合にオンして、第２ノードＯＩの電位を電位比較回路６に供給する。

電位比較回路６は、ＰＭＯＳトランジスタＭ６，Ｍ７を有する。ＰＭＯＳトランジスタＭ６のソースはＰＭＯＳトランジスタＭ４のドレインに接続され、ＰＭＯＳトランジスタＭ６のドレインは電位比較回路６の出力ノードＢＧに接続され、ゲートは第２ノードＯＩに接続されている。ＰＭＯＳトランジスタＭ７のソースはＰＭＯＳトランジスタＭ５のドレインに接続され、ＰＭＯＳトランジスタＭ７のドレインは電位比較回路６の出力ノードＢＧに接続され、ゲートは第１ノードＩＯに接続されている。

ＰＭＯＳトランジスタＭ６は、ＰＭＯＳトランジスタＭ４のドレイン電位が第２ノードＯＩの電位にＰＭＯＳトランジスタＭ６の閾値電位を加えた電位より高い場合にオンして、ＰＭＯＳトランジスタＭ６のドレイン電位はＰＭＯＳトランジスタＭ４のドレイン電位と略等しくなる。ＰＭＯＳトランジスタＭ６がオンするのは、ＰＭＯＳトランジスタＭ４がオンした場合であり、ＰＭＯＳトランジスタＭ６がオンする場合のＰＭＯＳトランジスタＭ６のドレイン電位は、第１ノードＩＯの電位になる。

ＰＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ５のドレイン電位が第１ノードＩＯの電位にＰＭＯＳトランジスタＭ７の閾値電位を加えた電位より高い場合にオンして、ＰＭＯＳトランジスタＭ７のドレイン電位はＰＭＯＳトランジスタＭ５のドレイン電位と略等しくなる。ＰＭＯＳトランジスタＭ７がオンするのは、ＰＭＯＳトランジスタＭ５がオンした場合であり、ＰＭＯＳトランジスタＭ７がオンする場合のＰＭＯＳトランジスタＭ７のドレイン電位は、第２ノードＯＩの電位になる。

このように、ＰＭＯＳトランジスタＭ６のドレイン電位は、電源電位検出回路５内のＰＭＯＳトランジスタＭ４がオンする場合には、第１ノードＩＯの電位に設定される。同様に、ＰＭＯＳトランジスタＭ７のドレイン電位は、電源電位検出回路５内のＰＭＯＳトランジスタＭ５がオンする場合には、第２ノードＯＩの電位に設定される。

ＰＭＯＳトランジスタＭ６のドレインとＰＭＯＳトランジスタＭ７のドレインは、いずれも電位比較回路６の出力ノードＢＧに接続されているため、この出力ノードＢＧの電位は、ＰＭＯＳトランジスタＭ６，Ｍ７の両ドレイン電位のうち高い方の電位に設定される。

このように、電源電位検出回路５は、第１ノードＩＯの電位が電源電位ＶＣＣより高いか否かを検出するとともに、第２ノードＯＩの電位が電源電位ＶＣＣより高いか否かを検出する。また、電位比較回路６は、第１ノードＩＯと第２ノードＯＩのうち少なくとも一方が電源電位ＶＣＣより高い場合に、第１ノードＩＯの電位と第２ノードＯＩの電位のうち高い方の電位を出力する。

なお、第１ノードＩＯの電位が電源電位ＶＣＣに閾値電位を加えた電位より低い場合はＰＭＯＳトランジスタＭ４はオフであり、同様に、第２ノードＯＩの電位が電源電位ＶＣＣに閾値電位を加えた電位より低い場合はＰＭＯＳトランジスタＭ５はオフである。ＰＭＯＳトランジスタＭ４がオフの場合はＰＭＯＳトランジスタＭ６もオフであり、同様に、ＰＭＯＳトランジスタＭ５がオフの場合はＰＭＯＳトランジスタＭ７もオフである。

ＰＭＯＳトランジスタＭ６，Ｍ７の両方ともオフの場合は、電位比較回路６の出力ノードＢＧはハイインピーダンス状態になる。また、ＰＭＯＳトランジスタＭ６，Ｍ７のうちいずれか一方がオンの場合は、電位比較回路６の出力ノードＢＧは、オンのトランジスタのソース電位になる。オンのトランジスタのソース電位とは、第１ノードＩＯまたは第２ノードＯＩの電位である。

次に、図１の半導体集積回路１の動作を説明する。切替制御信号ＯＥがハイの場合は、ＮＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭ１はともにオンし、第１ノードＩＯと第２ノードＯＩとが電気的に導通される。この場合は、アナログスイッチ２のオン状態である。

切替制御信号ＯＥがロウの場合、ＮＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭ１がともにオフし、第１ノードＩＯと第２ノードＯＩとが電気的に遮断される。この場合は、アナログスイッチ２のオフ状態である。

アナログスイッチ２がオフのときに、第１ノードＩＯと第２ノードＯＩのうち少なくとも一方の電位が電源電位ＶＣＣよりも高くなったとする。例えば、第１ノードＩＯの電位が電源電位ＶＣＣにＰＭＯＳトランジスタＭ４の閾値電位を加えた電位以上になると、ＰＭＯＳトランジスタＭ４がオンし、ＰＭＯＳトランジスタＭ６のソース電位は第１ノードＩＯの電位になる。ＰＭＯＳトランジスタＭ６のゲートには、第２ノードＯＩの電位が入力されているため、第１ノードＩＯの電位が第２ノードＯＩの電位にＰＭＯＳトランジスタＭ６の閾値電位を加えた電位以上であれば、ＰＭＯＳトランジスタＭ６はオンする。

また、アナログスイッチ２がオフのときに、第２ノードＯＩの電位が電源電位ＶＣＣにＰＭＯＳトランジスタＭ５の閾値電位を加えた電位以上になると、ＰＭＯＳトランジスタＭ５がオンし、ＰＭＯＳトランジスタＭ７のソース電位は第２ノードＯＩの電位になる。ＰＭＯＳトランジスタＭ７のゲートには、第１ノードＩＯの電位が入力されているため、第２ノードＯＩの電位が第１ノードＩＯの電位にＰＭＯＳトランジスタＭ７の閾値電位を加えた電位以上であれば、ＰＭＯＳトランジスタＭ７はオンする。

このように、アナログスイッチ２がオフのときに、電源電位検出回路５内のＰＭＯＳトランジスタＭ４，Ｍ５の少なくとも一方がオンになった場合は、電位比較回路６に第１ノードＩＯの電位と第２ノードＯＩの電位との少なくとも一方が入力されることになる。

電位比較回路６は、電源電位検出回路５から第１ノードＩＯの電位が入力された場合は、この電位が第２ノードＯＩの電位にＰＭＯＳトランジスタＭ６の閾値電位を加えた電位以上であれば、出力ノードＢＧの電位を第１ノードＩＯの電位に設定する。また、電位比較回路６は、電源電位検出回路５から第２ノードＯＩの電位が入力された場合は、この電位が第１ノードＩＯの電位にＰＭＯＳトランジスタＭ７の閾値電位を加えた電位以上であれば、出力ノードＢＧの電位を第２ノードＯＩの電位に設定する。

このように、電位比較回路６は、アナログスイッチ２がオフの場合で、かつ第１ノードＩＯの電位と第２ノードＯＩの電位との少なくとも一方が電源電圧よりも高い場合は、第１ノードＩＯの電位と第２ノードＯＩの電位を比較し、第１ノードＩＯの電位と第２ノードＯＩの電位のうち高い方の電位を出力ノードＢＧの電位として設定する。

電位比較回路６の出力ノードＢＧは、ＰＭＯＳトランジスタＭ１の基板に接続されるとともに、インバータ４内のダイオードＤ０のカソードとＰＭＯＳトランジスタＭ２のソースとに接続されている。アナログスイッチ２がオフのときは、インバータ４内のＰＭＯＳトランジスタＭ２はオンしており、電位比較回路６の出力ノードＢＧの電位がそのままインバータ４の出力ノードｎ３の電位になり、この電位がＰＭＯＳトランジスタＭ１のゲートに供給される。よって、アナログスイッチ２がオフのときに、電位比較回路６の出力ノードＢＧが第１ノードＩＯの電位と第２ノードＯＩの電位のうち高い方の電位であったとすると、この電位がＰＭＯＳトランジスタＭ１のゲートに供給されて、ＰＭＯＳトランジスタＭ１は確実にオフする。

図２は一比較例に係る半導体集積回路１の回路図である。図２の半導体集積回路１は、図１の回路から、電源電位検出回路５と電位比較回路６を省略したものである。図２の半導体集積回路１では、ＮＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭ１からなるアナログスイッチ２がオフのときに、第１ノードＩＯの電位が電源電位ＶＣＣ以上になったとすると、図示の破線矢印で示すように、第１ノードＩＯから、ＰＭＯＳトランジスタＭ１のソース−基板間に形成される寄生ダイオードＤ１、ＰＭＯＳトランジスタＭ１の基板ＢＧ、およびインバータ４内のＰＭＯＳトランジスタＭ２のソース−ドレイン間を順に通過して、ＰＭＯＳトランジスタＭ１のゲートに電流が流れる。この電流が寄生ダイオードＤ１を通過する際に、寄生ダイオードＤ１の順方向電圧分の電圧降下が生じる。よって、ＰＭＯＳトランジスタＭ１のソース電位に対してゲート電位は若干低くなり、ＰＭＯＳトランジスタＭ１は弱オン状態となる。ＰＭＯＳトランジスタＭ１が弱オン状態になるということは、本来はオフ状態であるアナログスイッチ２の２つのノードＩＯ，ＯＩ間にリーク電流が流れることを意味する。

これに対して、図１の半導体集積回路１では、アナログスイッチ２がオフで、かつ第１ノードＩＯの電位と第２ノードＯＩの電位の少なくとも一方が電源電位ＶＣＣを超えた場合は、第１ノードＩＯの電位と第２ノードＯＩの電位のうち高い方の電位をＰＭＯＳトランジスタＭ１のゲートに供給するため、ＰＭＯＳトランジスタＭ１が弱オンになることはない。

図１の半導体集積回路１では、電源電位検出回路５内のＰＭＯＳトランジスタＭ４，Ｍ５のゲートを電源電位ＶＣＣに設定しているが、電源電位ＶＣＣが供給されていない場合は、これらトランジスタＭ４，Ｍ５のゲート電位は０Ｖになる。この場合の回路図は図３のようになる。図３の回路では、ＰＭＯＳトランジスタＭ４，Ｍ５のゲート電位とインバータ４内のダイオードＤ０のアノードを電源電位ＶＣＣではなく、０Ｖに設定している点で図１の回路と異なっており、それ以外の構成は同じである。

図３の電源電位検出回路５内のＰＭＯＳトランジスタＭ４は、第１ノードＩＯの電位がＰＭＯＳトランジスタＭ４の閾値電位以上であればオンする。ＰＭＯＳトランジスタＭ５は、第２ノードＯＩの電位がＰＭＯＳトランジスタＭ５の閾値電位以上であればオンする。

図３の破線矢印は、アナログスイッチ２がオフで、かつ第２ノードＯＩの電位が第１ノードＩＯの電位よりもＰＭＯＳトランジスタＭ５の閾値電圧以上高い場合に、第２ノードＯＩから流れる電流経路を示している。

この場合、ＰＭＯＳトランジスタＭ５のソースは第２ノードＯＩに接続され、ゲートは０Ｖであるため、第２ノードＯＩの電位がＰＭＯＳトランジスタＭ５の閾値電圧以上であれば、ＰＭＯＳトランジスタＭ５はオンし、ＰＭＯＳトランジスタＭ７のソース電位は第２ノードＯＩの電位と等しくなる。ＰＭＯＳトランジスタＭ７のゲート電位は第１ノードＩＯの電位に等しいため、第２ノードＯＩの電位が第１ノードＩＯの電位にＰＭＯＳトランジスタＭ７の閾値電圧を加えた電位以上であれば、ＰＭＯＳトランジスタＭ７もオンし、電位比較回路６の出力ノードＢＧの電位は、第２ノードＯＩの電位に等しくなる。また、このとき、インバータ４内のＰＭＯＳトランジスタＭ２はオンしているため、第２ノードＯＩからの電流は、ＰＭＯＳトランジスタＭ５、Ｍ７、Ｍ２の各ソース−ドレイン間を通って、ＰＭＯＳトランジスタＭ１のゲートに流れ、このゲートは第２ノードＯＩの電位になり、ＰＭＯＳトランジスタＭ１を確実にオフさせることができる。

このように、図１の半導体集積回路１に電源電位ＶＣＣが供給されていない場合であっても、第１ノードＩＯと第２ノードＯＩのうちいずれか一方の電位が他方の電位よりも、ＰＭＯＳトランジスタＭ６またはＭ７の閾値電圧以上高くなれば、ＰＭＯＳトランジスタＭ１を確実にオフさせることができる。

一方、図４は、アナログスイッチ２に電源電位が供給されている場合に、アナログスイッチ２がオフで、かつ第２ノードＯＩの電位が電源電位ＶＣＣよりもＰＭＯＳトランジスタＭ５の閾値電圧以上高く、かつ第２ノードＯＩの電位が第１ノードＩＯの電位よりもＰＭＯＳトランジスタＭ７の閾値電圧以上高い場合に、第２ノードＯＩから流れる電流経路を示している。

この場合、ＰＭＯＳトランジスタＭ５のソースは第２ノードＯＩの電位で、ゲートは電源電位ＶＣＣであるため、ＰＭＯＳトランジスタＭ５はオンし、ＰＭＯＳトランジスタＭ７のソース電位は第２ノードＯＩの電位と等しくなる。ＰＭＯＳトランジスタＭ７のゲート電位は第１ノードＩＯの電位に等しいため、ＰＭＯＳトランジスタＭ７もオンし、電位比較回路６の出力ノードＢＧの電位は、第２ノードＯＩの電位に等しくなる。したがって、図３と同様の経路で、図４の破線矢印に沿って、第２ノードＯＩからＰＭＯＳトランジスタＭ１のゲートまで電流が流れ、このゲートは第２ノードＯＩの電位になる。

図５は電源電位ＶＣＣが供給されているときの図１と図２のアナログスイッチ２のオフ時の特性を示すグラフ、図６は電源電位ＶＣＣが供給されていないときの図１と図２のアナログスイッチ２のオフ時の特性を示すグラフである。図５と図６のグラフの横軸は第１および第２ノードＩＯ，ＯＩ間の電位差［Ｖ］であり、縦軸は第１および第２ノードＩＯ，ＯＩ間を流れる電流［Ａ］である。図５と図６における曲線ｗ１は図１のアナログスイッチ２の特性を示し、曲線ｗ２は図２のアナログスイッチ２の特性を示している。

曲線ｗ１と曲線ｗ２を比較すればわかるように、図１のアナログスイッチ２は、第１および第２ノードＩＯ，ＯＩ間の電位差が大きくなっても、第１および第２ノードＩＯ，ＯＩ間を流れるリーク電流が図２のアナログスイッチ２よりも減少する。これは、上述したように、図１のアナログスイッチ２では、アナログスイッチ２のオフ時に、アナログスイッチ２を構成するＰＭＯＳトランジスタＭ１を完全にオフさせることができるのに対して、図２のアナログスイッチ２では、ＰＭＯＳトランジスタＭ１が弱オンになるためである。

また、図５および図６からわかるように、第１および第２ノードＩＯ，ＯＩ間の電位差が大きくなるにつれて、第１および第２ノードＩＯ，ＯＩ間を流れるリーク電流が増大するが、同じ大きさのリーク電流が流れる場合の第１および第２ノードＩＯ，ＯＩ間の電位差が図１のアナログスイッチ２の方が大きくなる。このため、図１のアナログスイッチ２は図２のアナログスイッチ２よりも、第１および第２ノードＩＯ，ＯＩに印加できる電圧を大きくでき、アナログスイッチ２の耐圧がより高くなることがわかる。よって、本実施形態によれば、高耐圧のアナログスイッチ２を実現できる。

図１〜図４に示した電源電位検出回路５と電位比較回路６内のトランジスタは、すべてＰＭＯＳトランジスタで形成されている。インバータ４内のダイオードＤ０も、ＰＭＯＳトランジスタで形成することが可能である。図７はインバータ４内のダイオードＤ０をＰＭＯＳトランジスタＭ８で形成した場合の回路図である。ＰＭＯＳトランジスタＭ８のゲートとドレインを接続することで、ソースをアノード、ドレインおよびゲートをカソードとするダイオードＤ０を形成できる。

このように、第１の実施形態では、アナログスイッチ２がオフのときに、第１ノードＩＯの電位と第２ノードＯＩの電位との少なくとも一方が電源電位ＶＣＣより高くなると、これら電位のうち高い方の電位に合わせて、アナログスイッチ２内のＰＭＯＳトランジスタＭ１のゲート電位を設定するため、ＰＭＯＳトランジスタＭ１を確実にオフさせることができ、第１ノードＩＯと第２ノードＯＩの電位にかかわらず、アナログスイッチ２のオフ時に第１および第２ノードＩＯ，ＯＩ間を流れるリーク電流を抑制できる。

（第２の実施形態）
以下に説明する第２の実施形態は、第１の実施形態に係るアナログスイッチ２に基板バイアス効果を防止する機能を付加するものである。

図８は第２の実施形態に係る半導体集積回路１の回路図である。図８の半導体集積回路１は、図１の半導体集積回路１に基板バイアス回路７を追加したものである。基板バイアス回路７は、ＰＭＯＳトランジスタＭ９とＭ１０を有する。ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートは、ＰＭＯＳトランジスタＭ１のゲートと同様に、インバータ４の出力ノードｎ３に接続されている。ＰＭＯＳトランジスタＭ９のソースは第１ノードＩＯに接続され、ドレインはＰＭＯＳトランジスタＭ１の基板ＢＧに接続されている。ＰＭＯＳトランジスタＭ１０のソースは第２ノードＯＩに接続され、ドレインはＰＭＯＳトランジスタＭ１の基板ＢＧに接続されている。

ここで、基板バイアス効果とは、ＭＯＳトランジスタの基板とソース間の電位の変化により閾値電圧が変動することを指す。ＭＯＳトランジスタの閾値電圧が変動することはＭＯＳトランジスタの電気特性が変化することになることから、基板バイアス効果はできるだけ抑制するのが望ましい。そこで、本実施形態では、基板バイアス効果を抑制するために基板バイアス回路７を設けている。

基板バイアス回路７は、アナログスイッチ２がオンのときに動作する。このとき、切替制御信号ＯＥはハイになり、インバータ４内のＮＭＯＳトランジスタＭ３がオンし、インバータ４の出力ノードｎ３は接地電位ＧＮＤになる。これにより、ＰＭＯＳトランジスタＭ１、Ｍ９、Ｍ１０のゲート電位も接地電位ＧＮＤになり、これらトランジスタはオンする。ＰＭＯＳトランジスタＭ９のソースには第１ノードＩＯが接続され、ＰＭＯＳトランジスタＭ１０のソースには第２ノードＯＩが接続されていることから、ＰＭＯＳトランジスタＭ１の基板電位は、第１ノードＩＯの電位と第２ノードＯＩの電位のうち高い方の電位に設定されることになる。

図８のインバータ４は、第１の実施形態におけるインバータ４とは回路構成が異なっている。具体的には、ダイオードＤ０のアノードを電源電位ＶＣＣに設定するのではなく、ダイオードＤ０のアノードと電源電位ＶＣＣとの間に、ＰＭＯＳトランジスタＭ１３を接続している。このＰＭＯＳトランジスタＭ１３のソースは電源電位ＶＣＣに設定され、ドレインはダイオードＤ０のアノードに接続され、ゲートには切替制御信号ＯＥが入力される。

図８のインバータ４内にＰＭＯＳトランジスタＭ１３を追加する理由は、アナログスイッチ２がオンのときに、電源電位ＶＣＣから第１および第２ノードＩＯ，ＯＩに短絡電流が流れるのを防止するためである。

仮にＰＭＯＳトランジスタＭ１３がないとすると、アナログスイッチ２がオンのときに、電源電位ＶＣＣからの電流が、ダイオードＤ０のアノード−カソード間を通過して、さらには、オン状態のＰＭＯＳトランジスタＭ９、Ｍ１０のソース−ドレイン間を通過して、第１および第２ノードＩＯ，ＯＩに流れてしまう。

これに対して、図８のようにインバータ４内にＰＭＯＳトランジスタＭ１３を設けると、アナログスイッチ２がオンのときは、切替制御信号ＯＥがハイであるために、ＰＭＯＳトランジスタＭ１３はオフし、電源電位ＶＣＣからの電流がダイオードを通ってトランジスタＭ９、Ｍ１０のソース−ドレイン間を流れるおそれはなくなり、電源電位ＶＣＣから第１および第２ノードＩＯ，ＯＩに短絡電流が流れなくなる。

このように、基板バイアス回路７を設けることで、アナログスイッチ２がオンのときに、ＰＭＯＳトランジスタＭ１の基板電位を、第１ノードＩＯの電位と第２ノードＯＩの電位のうち高い方の電位に固定することができる。よって、ＰＭＯＳトランジスタＭ１の基板電位は変動しなくなり、ＰＭＯＳトランジスタＭ１の閾値電圧が基板バイアス効果の影響で変動するようなことも起きなくなり、基板バイアス効果を防止できる。

（第３の実施形態）
以下に説明する第３の実施形態は、第１の実施形態に係るアナログスイッチ２内の電源電位検出回路５を構成するＰＭＯＳトランジスタＭ４，Ｍ５がオンになるタイミングを早めるものである。

図９は第３の実施形態に係る半導体集積回路１の回路図である。図９の半導体集積回路１は、図１の半導体集積回路１に電位迅速化回路８を追加したものである。電位迅速回路８は、ＰＭＯＳトランジスタＭ１がオフのときに、電源電位検出回路５から有効な信号が出力される前に、第１ノードＩＯの電位と第２ノードＯＩの電位を電位比較回路６に入力させる。

電位迅速化回路８は、ＰＭＯＳトランジスタＭ１１とＭ１２を有する。ＰＭＯＳトランジスタＭ１１，Ｍ１２のゲートは、ＰＭＯＳトランジスタＭ１のゲートと同様に、インバータ４の出力ノードｎ３に接続されている。ＰＭＯＳトランジスタＭ１１のソースは第１ノードＩＯに接続され、ドレインはＰＭＯＳトランジスタＭ４のドレインに接続されている。ＰＭＯＳトランジスタＭ１２のソースは第２ノードＯＩに接続され、ドレインはＰＭＯＳトランジスタＭ５のドレインに接続されている。

電位迅速化回路８は、電源電位検出回路５内のＰＭＯＳトランジスタＭ４がオンする前に、ＰＭＯＳトランジスタＭ４のドレイン電位を第１ノードＩＯの電位に設定し、また、ＰＭＯＳトランジスタＭ５がオンする前に、ＰＭＯＳトランジスタＭ５のドレイン電位を第２ノードＯＩの電位に設定する。

電位迅速化回路８は、アナログスイッチ２がオフのときに動作する。このとき、切替制御信号ＯＥはロウになり、インバータ４内のＰＭＯＳトランジスタＭ２がオンし、インバータ４の出力ノードｎ３は（ＶＣＣ−Ｖｆ）電位になる。ここで、ＶｆはダイオードＤ０の順方向電位である。これにより、ＰＭＯＳトランジスタＭ１、Ｍ１１、Ｍ１２のゲート電位も（ＶＣＣ−Ｖｆ）電位になる。

このように、アナログスイッチ２がオフのときは、ＰＭＯＳトランジスタＭ１１、Ｍ１２のゲート電位（ＶＣＣ−Ｖｆ）は、ＰＭＯＳトランジスタＭ４、Ｍ５のゲート電位ＶＣＣよりも低くなるため、第１および第２ノードＩＯ，ＯＩがより低い電位のときにＰＭＯＳトランジスタＭ１１、Ｍ１２はオンする。すなわち、ＰＭＯＳトランジスタＭ１１、Ｍ１２は、ＰＭＯＳトランジスタＭ４、Ｍ５よりも先にオンする。

ＰＭＯＳトランジスタＭ１１、Ｍ１２がオンすると、電位比較回路６の入力ノードであるＰＭＯＳトランジスタＭ６のソースは第１ノードＩＯの電位になり、ＰＭＯＳトランジスタＭ７のソースは第２ノードＯＩの電位になる。これにより、第１ノードＩＯの電位が第２ノードＯＩの電位にＰＭＯＳトランジスタＭ６の閾値電圧を加えた電位以上であれば、ＰＭＯＳトランジスタＭ６がオンして、電位比較回路６の出力ノードＢＧは第１ノードＩＯの電位になる。また、第２ノードＯＩの電位が第１ノードＩＯの電位にＰＭＯＳトランジスタＭ７の閾値電圧を加えた電位以上であれば、ＰＭＯＳトランジスタＭ７がオンして、電位比較回路６の出力ノードＢＧは第２ノードＯＩの電位になり、その後、ＰＭＯＳトランジスタＭ５がオンして電位が安定する。

このように、電位迅速化回路８を設けることで、第１ノードＩＯの電位が電源電位ＶＣＣを超えたり、第２ノードＯＩ電位が電源電位ＶＣＣを超えたりする前に、電位比較回路６で、第１ノードＩＯの電位と第２ノードＯＩの電位を比較して、いずれか高い方の電位を出力ノードＢＧに供給できる。すなわち、電位比較回路６での比較処理を迅速に行うことができる。

図９の半導体集積回路１に図８の基板バイアス回路７を追加してもよい。この場合、図１０のような回路になる。図１０の半導体集積回路１は、図１の半導体集積回路１に、図８の基板バイアス回路７と図９の電位迅速化回路８を追加したものである。図１０の半導体集積回路１内のインバータ４は、図８のインバータ４と同様の構成であり、アナログスイッチ２がオンのときに、ＰＭＯＳトランジスタＭ１３がオフして、電源電位ＶＣＣから第１および第２ノードＩＯ，ＯＩに短絡電流が流れないようにしている。

図１０の半導体集積回路１によれば、アナログスイッチ２を構成するＰＭＯＳトランジスタＭ１の基板バイアス効果を防止できるとともに、電位比較回路６の入力ノードの電位を早期に設定して、電位比較回路６での電位比較を迅速に行うことができる。

（第４の実施形態）
上述した第１〜第３の実施形態は、スイッチ制御回路３内のトランジスタはすべてＰＭＯＳトランジスタで構成されているが、アナログスイッチ２とインバータ４は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されている。以下に説明する第４の実施形態に係る半導体集積回路１は、すべてのトランジスタをＰＭＯＳトランジスタで構成するものである。

図１１は第４の実施形態に係る半導体集積回路１の回路図である。図１１の半導体集積回路１は、図１０の半導体集積回路１と同様に、アナログスイッチ２と、インバータ４と、スイッチ制御回路３とを備えている。

このうち、アナログスイッチ２とインバータ４の内部構成が図１０とは異なっている。図１１のスイッチ制御回路３の内部構成は図１０のスイッチ制御回路３と同様である。

図１１のアナログスイッチ２は、第１ノードＩＯと第２ノードＯＩとの間に接続されるＰＭＯＳトランジスタＭ１のみからなり、図１０のＮＭＯＳトランジスタＭ０は省略されている。

また、図１１のインバータ４は、電源電位ＶＣＣと接地電位ＧＮＤとの間に縦積みされるＰＭＯＳトランジスタＭ１３、ダイオードＤ０、ＰＭＯＳトランジスタＭ２および抵抗素子（インピーダンス素子）Ｒ１を有する。すなわち、図１０のＮＭＯＳトランジスタＭ３の代わりに抵抗素子Ｒ１が設けられている。

インバータ４の出力ノードｎ３は、ＰＭＯＳトランジスタＭ２のドレインと抵抗素子Ｒ１との間の経路である。この出力ノードには、図１０と同様に、ＰＭＯＳトランジスタＭ１，Ｍ９，Ｍ１０の各ゲートが接続されている。

切替制御信号ＯＥがロウになると、インバータ４内のＰＭＯＳトランジスタＭ２がオンし、インバータ４の出力ノードｎ３は、電源電位ＶＣＣからダイオードＤ０の順方向電位を差し引いた電位になる。また、切替制御信号ＯＥがハイになると、ＰＭＯＳトランジスタＭ２がオフし、インバータ４の出力ノードｎ３は接地電位ＧＮＤになる。

このように、インバータ４内にＮＭＯＳトランジスタＭ３がなくても、抵抗素子Ｒ１をＰＭＯＳトランジスタＭ２のドレインと接地電位ＧＮＤ間に接続することで、ＰＭＯＳトランジスタＭ２がオフ時の出力ノードの電位を接地電位ＧＮＤに設定できる。

また、アナログスイッチ２がＰＭＯＳトランジスタＭ１だけで構成されていても、このＰＭＯＳトランジスタＭ１をオンまたはオフすることで、第１ノードＩＯと第２ノードＯＩ間を電気的に導通させたり、遮断させたりすることができる。

図１１の半導体集積回路１は、図１０の半導体集積回路１内の全トランジスタをＰＭＯＳトランジスタにする例を示したが、図１、図７、図８または図９の半導体集積回路１内の全トランジスタを図１１と同様にＰＭＯＳトランジスタにしてもよい。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 半導体集積回路、２ アナログスイッチ、３ スイッチ制御回路、４ インバータ、５ 電源電位検出回路、６ 電位比較回路、７ 基板バイアス回路、８ 電位迅速化回路、ＩＯ 第１ノード、ＯＩ 第２ノード、ｎ１ 第３ノード（第１入力ノード）、ｎ２ 第４ノード（第２入力ノード）

Claims (8)

1. 第１ノードと第２ノードとを電気的に導通させるか、または遮断させるかを切り替える第１トランジスタと、
   前記第１トランジスタがオフして、かつ前記第１ノードおよび前記第２ノードのうち少なくとも一方の電位が電源電位より所定電位以上高い場合には、前記第１トランジスタのゲート電位を、前記第１ノードおよび前記第２ノードの電位のうち高い方の電位に設定するスイッチ制御回路と、を備えることを特徴とする半導体集積回路。
2. 外部から入力される切替制御信号の論理を反転した反転信号を生成して、この反転信号により前記第１トランジスタのオンまたはオフを切り替えるインバータを備え、
   前記スイッチ制御回路は、前記第１トランジスタをオフして、かつ前記第１ノードおよび前記第２ノードのうち少なくとも一方の電位が電源電位より所定電位以上高い場合には、前記第１ノードおよび前記第２ノードの電位のうち高い方の電位を前記インバータに供給し、
   前記インバータは、前記スイッチ制御回路から供給された電位を前記第１トランジスタのゲートに供給して前記第１トランジスタをオフさせることを特徴とする請求項１に記載の半導体集積回路。
3. 前記スイッチ制御回路は、
   前記第１ノードの電位および前記第２ノードの電位のうち少なくとも一方が電源電位より高いか否かを判定する電源電位検出回路と、
   前記電源電位検出回路により、前記第１ノードの電位および前記第２ノードの電位のうち少なくとも一方が電源電位より高いと判定された場合に、前記第１ノードおよび前記第２ノードのうち高い方の電位を選択して出力する電位比較回路と、を有し、
   前記インバータは、前記電位比較回路から出力された電圧を前記第１トランジスタのゲートに供給して前記第１トランジスタをオフさせることを特徴とする請求項１に記載の半導体集積回路。
4. 前記スイッチ制御回路は、前記第１トランジスタをオンして前記第１ノードと前記第２ノードとを電気的に導通させる際、前記第１トランジスタの基板電位と、前記第１ノードの電位と、前記第２ノードの電位とを共通の電位に設定する基板バイアス回路を有し、
   前記共通の電位が前記インバータに供給されることを特徴とする請求項２または３に記載の半導体集積回路。
5. 前記スイッチ制御回路は、前記第１トランジスタをオフさせるときに、前記電源電位検出回路から判定結果が出力される前に、前記第１ノードの電位および前記第２ノードの電位を前記電位比較回路に入力させる電位迅速化回路を有することを特徴とする請求項２乃至４のいずれかに記載の半導体集積回路。
6. 前記第１トランジスタはＰ型であり、
   前記スイッチ制御回路内のすべてのトランジスタはＰ型であることを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
7. 前記切替制御信号に基づいて、前記第１ノードと前記第２ノードとを電気的に導通させるか、または遮断させるかを切り替えるＮ型の第２トランジスタを備え、
   前記インバータは、
   電源電位に設定されるアノードと、前記スイッチ制御回路の出力ノードに接続されるカソードとを有するダイオードと、
   前記ダイオードのカソードに接続されるソースと、前記インバータの出力ノードに接続されるドレインと、前記切替制御信号が入力されるゲートとを有するＰ型の第３トランジスタと、
   接地電位に設定されるソースと、前記インバータの出力ノードに接続されるドレインと、前記切替制御信号が入力されるゲートとを有するＮ型の第４トランジスタと、を有することを特徴とする請求項６に記載の半導体集積回路。
8. 前記インバータは、
   電源電位に設定されるアノードと、前記スイッチ制御回路の出力ノードに接続されるカソードとを有するダイオードと、
   前記ダイオードのカソードに接続されるソースと、前記インバータの出力ノードに接続されるドレインと、前記切替制御信号が入力されるゲートとを有するＰ型の第２トランジスタと、
   前記インバータの出力ノードと接地電位との間に接続されるインピーダンス素子と、を有することを特徴とする請求項６に記載の半導体集積回路。

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