JP2013165349A - 増幅器及び半導体装置 - Google Patents
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Abstract
【解決手段】増幅器10が、入力された反転パワーダウン信号が、差動増幅回路12の通常動作状態を示す場合に駆動用電圧のPMOSトランジスタ12Aのゲートへの供給を阻止する阻止状態となり、差動増幅回路12のパワーダウン状態を示す場合に駆動用電圧がPMOSトランジスタ12Aのゲートに供給される供給状態となるPMOSトランジスタ12Cと、入力されたパワーダウン信号が、差動増幅回路12の通常動作状態を示す場合にPMOSトランジスタ12Aのゲート及びドレイン間を導通状態とし、差動増幅回路12のパワーダウン状態を示す場合にPMOSトランジスタ12Aのゲート及びドレイン間を非導通状態とするPMOSトランジスタ12Dと、を含む。
【選択図】図1
Description
図1は、本第1の実施の形態に係る増幅器10の構成の一例を示す回路図である。図1に示すように、増幅器10は、差動増幅回路12及び出力回路14を含んで構成されており、これらが1チップ化された半導体装置とされている。また、増幅器10は、CPU(central processing Unit)、RAM(random access memory)及びROM(read only memory)を有するコンピュータを含む制御部を備えている。この制御部は増幅器10に含まれる所定トランジスタのゲートにスイッチング制御を行うための信号(オン信号又はオフ信号)を供給する。ここで言う「オン信号又はオフ信号」の一例としては、パワーダウン信号、反転パワーダウン信号及びバイアス電圧信号が挙げられる。
本第2の実施の形態では、増幅器が安定して通常動作するために必要な位相補償を確保する場合について説明する。位相補償とは、帰還型増幅回路などにおいて、波形の位相を安定させるために設けられた回路(補償回路)のことである。オペアンプなどの増幅回路で、位相のずれが一定限度を超えると、発振が生じてしまい(一定の周波数を出力し続ける状態となり)、正しい波形が得られなくなってしまう。位相補償はこの位相のずれを一定限度内に抑えることで、発振を防ぎ波形を安定させている。
以下、上記第1の実施の形態で説明した構成と同一の構成については同一の符号を付してその説明を省略する。
12,22 差動増幅回路
12A,12C,12D,12H,12J,14A,14B,14C,14H,14J PMOSトランジスタ
14D,14E NMOSトランジスタ
Claims (9)
- 駆動用電圧が供給される第1端子、該駆動用電圧よりも大きさが小さな低電圧が供給される第2端子、及び第3端子を備えた所定スイッチング素子を有する差動増幅回路と、
前記第3端子に前記駆動用電圧を供給可能に接続され、入力された第1スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧の前記第3端子への供給を阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第3端子に供給される供給状態となる第1スイッチング素子と、
前記第2端子と前記第3端子とを導通可能に接続し、入力された第2スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記第2端子及び前記第3端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記第2端子及び前記第3端子間を非導通状態とする第2スイッチング素子と、
を含む増幅器。 - 前記駆動用電圧が供給される第4端子、前記低電圧の供給先とされた第5端子、及び前記差動増幅回路の出力端から出力される信号の供給先とされた第6端子を備えた出力用スイッチング素子と、
前記出力用スイッチング素子の第6端子に前記駆動用電圧を供給可能に接続され、入力された前記第1スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧が前記第6端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第6端子に供給される供給状態となるパワーダウン用スイッチング素子と、を更に含む請求項1に記載の増幅器。 - 前記出力端と前記第6端子とを導通可能に接続し、入力された前記第2スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記出力端及び前記第6端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記出力端及び前記第6端子間を非導通状態とする第3スイッチング素子と、を更に含む請求項2に記載の増幅器。
- 前記パワーダウン用スイッチング素子及び前記第3スイッチング素子の各々を、バックゲートを有するトランジスタとし、
前記パワーダウン用スイッチング素子のバックゲートを介して前記駆動用電圧が供給されるソース及びバックゲート、前記第3スイッチング素子のバックゲートが接続されたドレイン、並びに前記パワーダウン用スイッチング素子の制御端子が接続されたゲートを備えた第1補助トランジスタと、
前記第3スイッチング素子のバックゲートが接続されたソース、前記出力端が接続されたドレイン、前記第3スイッチング素子の制御端子が接続されたゲート、及び前記第1補助トランジスタのバックゲートが接続されたバックゲートを備えた第2補助トランジスタと、を更に含む請求項3に記載の増幅器。 - 前記出力用スイッチング素子の導電型と対を成す導電型の他の出力用スイッチング素子であって、前記低電圧が供給される第7端子、前記第5端子が接続された第8端子、及び入力された前記第1スイッチング信号に相当する信号が供給される第9端子を備えた他の出力用スイッチング素子と、
前記第9端子に前記低電圧を供給可能に接続され、入力された前記第2スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記低電圧が前記第9端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記低電圧が前記第9端子に供給される供給状態となる他のパワーダウン用スイッチング素子と、を更に含む請求項2〜請求項4の何れか1項に記載の増幅器。 - 前記第1スイッチング素子及び前記第2スイッチング素子の各々を、バックゲートを有するトランジスタとし、
前記第1スイッチング素子のバックゲートを介して前記駆動用電圧が供給されるソース及びバックゲート、前記第2スイッチング素子のバックゲートが接続されたドレイン、並びに前記第1スイッチング素子のゲートが接続されたゲートを備えた第3補助トランジスタと、
前記第2スイッチング素子のバックゲートが接続されたソース、前記所定スイッチング素子の第2端子に接続されたドレイン、前記第2スイッチング素子のゲートが接続されたゲート、及び前記第3補助トランジスタのバックゲートに接続されたバックゲートを備えた第4補助トランジスタと、を更に含む請求項1〜請求項5の何れか1項に増幅器。 - 差動増幅回路と、
駆動用電圧が供給される第1端子、該駆動用電圧よりも大きさが小さな低電圧の供給先とされた第2端子、及び前記差動増幅回路の出力端から出力される信号の供給先とされた第3端子を備えた出力用スイッチング素子の該第3端子前に記駆動用電圧を供給可能に接続され、入力された第1スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧が前記第3端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第3端子に供給される供給状態となる第1スイッチング素子と、
前記出力端と前記第3端子とを導通可能に接続し、入力された前記第2スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記出力端及び前記第3端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記出力端及び前記第3端子間を非導通状態とする第2スイッチング素子と、
を含む増幅器。 - 前記第1スイッチング素子及び前記第2スイッチング素子の各々を、バックゲートを有するトランジスタとし、
前記第1スイッチング素子のバックゲートを介して前記駆動用電圧が供給されるソース及びバックゲート、前記第2スイッチング素子のバックゲートが接続されたドレイン、並びに前記第1スイッチング素子のゲートが接続されたゲートを備えた第1補助トランジスタと、
前記第2スイッチング素子のバックゲートが接続されたソース、前記出力端が接続されたドレイン、前記第2スイッチング素子のゲートが接続されたゲート、及び前記第1補助トランジスタのバックゲートが接続されたバックゲートを備えた第2補助トランジスタと、を更に含む請求項7に記載の増幅器。 - 請求項1〜請求項8に何れか1項に記載の増幅器を1チップ化した半導体装置。
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