JP2001267908A - 低電圧ダイナミックロジックの電力消耗抑制回路 - Google Patents
低電圧ダイナミックロジックの電力消耗抑制回路Info
- Publication number
- JP2001267908A JP2001267908A JP2001038251A JP2001038251A JP2001267908A JP 2001267908 A JP2001267908 A JP 2001267908A JP 2001038251 A JP2001038251 A JP 2001038251A JP 2001038251 A JP2001038251 A JP 2001038251A JP 2001267908 A JP2001267908 A JP 2001267908A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- dynamic logic
- output
- power supply
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001629 suppression Effects 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Abstract
(57)【要約】
【課題】チップ面積を増大させずにサブ−スレショルド
漏泄電流による電力消耗を効率的に減らし得る低電圧ダ
イナミックロジックの電力消耗抑制回路を提供する。 【解決手段】ダイナミックロジック回路１００の出力ノ
ード５０の出力ＯＵＴのレベルがハイレベルのときはＮ
ＭＯＳトランジスタＭｎｂがターンオンするので、ｎ-
ロジック１０のＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタＭｎ１のバックゲートには接地電圧ＶＳＳより小
さい値の降圧電圧ＶＢＢが印加される。一方、前記出力
ＯＵＴのレベルがローレベルのときはＰＭＯＳトランジ
スタＭｐｐがターンオンするので、ＰＭＯＳトランジス
タＭｐ１のバックゲートには電源電圧ＶＤＤより大きい
値の昇圧電圧ＶＰＰが印加される。これにより、ダイナ
ミックロジック回路１００のＭＯＳトランジスタＭｐ
１、Ｍｎ１の実効しきい電圧が増加する。
漏泄電流による電力消耗を効率的に減らし得る低電圧ダ
イナミックロジックの電力消耗抑制回路を提供する。 【解決手段】ダイナミックロジック回路１００の出力ノ
ード５０の出力ＯＵＴのレベルがハイレベルのときはＮ
ＭＯＳトランジスタＭｎｂがターンオンするので、ｎ-
ロジック１０のＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタＭｎ１のバックゲートには接地電圧ＶＳＳより小
さい値の降圧電圧ＶＢＢが印加される。一方、前記出力
ＯＵＴのレベルがローレベルのときはＰＭＯＳトランジ
スタＭｐｐがターンオンするので、ＰＭＯＳトランジス
タＭｐ１のバックゲートには電源電圧ＶＤＤより大きい
値の昇圧電圧ＶＰＰが印加される。これにより、ダイナ
ミックロジック回路１００のＭＯＳトランジスタＭｐ
１、Ｍｎ１の実効しきい電圧が増加する。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧で駆動する
ダイナミックロジックの電力消耗を抑制する回路に係る
もので、詳しくは、チップ面積を増大させずにサブ−ス
レショルド漏泄電流を減らし得る低電圧ダイナミックロ
ジックの電力消耗抑制回路に関するものである。
ダイナミックロジックの電力消耗を抑制する回路に係る
もので、詳しくは、チップ面積を増大させずにサブ−ス
レショルド漏泄電流を減らし得る低電圧ダイナミックロ
ジックの電力消耗抑制回路に関するものである。
【０００２】
【従来の技術】図５（Ａ）、（Ｂ）は、従来のプリチャ
ージ法（Ｓｃｈｅｍｅ）を利用したダイナミックロジッ
ク回路を示した図である。図５（Ａ）に示した従来のダ
イナミックロジック回路１００は、プリチャージ（待
機）動作時に出力ノード５０を電源電圧ＶＤＤレベルに
プルアップさせるＰＭＯＳトランジスタＭｐ１と、プリ
チャージ動作時にプルダウン経路を遮断するＮＭＯＳト
ランジスタＭｎ１と、前記出力ノード５０と前記ＮＭＯ
ＳトランジスタＭｎ１間に連結され、直列に連結された
複数のＮＭＯＳトランジスタからなるｎ−ロジック１０
と、を備えて構成されていた。
ージ法（Ｓｃｈｅｍｅ）を利用したダイナミックロジッ
ク回路を示した図である。図５（Ａ）に示した従来のダ
イナミックロジック回路１００は、プリチャージ（待
機）動作時に出力ノード５０を電源電圧ＶＤＤレベルに
プルアップさせるＰＭＯＳトランジスタＭｐ１と、プリ
チャージ動作時にプルダウン経路を遮断するＮＭＯＳト
ランジスタＭｎ１と、前記出力ノード５０と前記ＮＭＯ
ＳトランジスタＭｎ１間に連結され、直列に連結された
複数のＮＭＯＳトランジスタからなるｎ−ロジック１０
と、を備えて構成されていた。
【０００３】また、図５（Ｂ）に示した従来のダイナミ
ックロジック回路１０１は、プリチャージ動作時に、出
力ノード６０を接地電圧ＶＳＳレベルにプルダウンさせ
るＮＭＯＳトランジスタＭｎ２と、プリチャージ動作時
にプルアップ経路を遮断するＰＭＯＳトランジスタＭｐ
２と、該ＰＭＯＳトランジスタＭｐ２と前記出力ノード
６０間に連結され、直列に連結された複数のＰＭＯＳト
ランジスタからなるｐ−ロジック１１と、を備えて構成
されていた。
ックロジック回路１０１は、プリチャージ動作時に、出
力ノード６０を接地電圧ＶＳＳレベルにプルダウンさせ
るＮＭＯＳトランジスタＭｎ２と、プリチャージ動作時
にプルアップ経路を遮断するＰＭＯＳトランジスタＭｐ
２と、該ＰＭＯＳトランジスタＭｐ２と前記出力ノード
６０間に連結され、直列に連結された複数のＰＭＯＳト
ランジスタからなるｐ−ロジック１１と、を備えて構成
されていた。
【０００４】且つ、前記各ＰＭＯＳトランジスタＭｐ
１、Ｍｐ２及びＮＭＯＳトランジスタＭｎ１、Ｍｎ２の
ゲートにはクロック信号ＣＬＫがそれぞれ入力され、各
ＰＭＯＳトランジスタＭｐ１、Ｍｐ２及びＮＭＯＳトラ
ンジスタＭｎ１、Ｍｎ２のバックゲート（基板ノード）
にはそれぞれ電源電圧ＶＤＤと接地電圧ＶＳＳとが入力
され、前記ｎ−ロジック１０及びｐ−ロジック１１には
複数の信号ｉｎ（０）〜ｉｎ（Ｎ）がそれぞれ入力され
ていた。
１、Ｍｐ２及びＮＭＯＳトランジスタＭｎ１、Ｍｎ２の
ゲートにはクロック信号ＣＬＫがそれぞれ入力され、各
ＰＭＯＳトランジスタＭｐ１、Ｍｐ２及びＮＭＯＳトラ
ンジスタＭｎ１、Ｍｎ２のバックゲート（基板ノード）
にはそれぞれ電源電圧ＶＤＤと接地電圧ＶＳＳとが入力
され、前記ｎ−ロジック１０及びｐ−ロジック１１には
複数の信号ｉｎ（０）〜ｉｎ（Ｎ）がそれぞれ入力され
ていた。
【０００５】以下、このように構成された従来のダイナ
ミックロジック回路の動作に対し図面を用いて説明す
る。一般に、ダイナミックロジックのプリチャージ状態
は待機状態を示し、評価（ｅｖａｌｕａｔｉｏｎ）状態
はアクティブ状態を示す。先ず、図５（Ａ）に示した従
来の回路では、待機状態時に、ダイナミックロジック回
路１００にローレベル（論理０）のクロック信号ＣＬＫ
が印加されると、電源電圧ＶＤＤ供給ノードと出力ノー
ド５０間に連結されたＰＭＯＳトランジスタＭｐ１はタ
ーンオンし、ｎ−ロジック１０と接地電圧ＶＳＳ供給ノ
ード間に連結されたＮＭＯＳトランジスタＭｎ１はター
ンオフする。
ミックロジック回路の動作に対し図面を用いて説明す
る。一般に、ダイナミックロジックのプリチャージ状態
は待機状態を示し、評価（ｅｖａｌｕａｔｉｏｎ）状態
はアクティブ状態を示す。先ず、図５（Ａ）に示した従
来の回路では、待機状態時に、ダイナミックロジック回
路１００にローレベル（論理０）のクロック信号ＣＬＫ
が印加されると、電源電圧ＶＤＤ供給ノードと出力ノー
ド５０間に連結されたＰＭＯＳトランジスタＭｐ１はタ
ーンオンし、ｎ−ロジック１０と接地電圧ＶＳＳ供給ノ
ード間に連結されたＮＭＯＳトランジスタＭｎ１はター
ンオフする。
【０００６】従って、前記ターンオンしたＰＭＯＳトラ
ンジスタＭｐ１を経て出力ノード５０がＶＤＤレベルに
プルアップされて、ダイナミックロジック回路１００の
出力ＯＵＴはハイレベル（論理１）になり、前記ターン
オフしたＮＭＯＳトランジスタＭｎ１によりプルダウン
経路が遮断される。一方、アクティブ状態時に、ダイナ
ミックロジック回路１００にハイレベル（論理１）のク
ロック信号ＣＬＫが印加されると、ＰＭＯＳトランジス
タＭｐ１及びＮＭＯＳトランジスタＭｎ１がそれぞれタ
ーンオフ、ターンオンされるため、ダイナミックロジッ
ク回路１００の出力ＯＵＴは、ｎ−ロジック１０に入力
される信号ｉｎ（０）〜ｉｎ（Ｎ）のレベルにより決定
される。
ンジスタＭｐ１を経て出力ノード５０がＶＤＤレベルに
プルアップされて、ダイナミックロジック回路１００の
出力ＯＵＴはハイレベル（論理１）になり、前記ターン
オフしたＮＭＯＳトランジスタＭｎ１によりプルダウン
経路が遮断される。一方、アクティブ状態時に、ダイナ
ミックロジック回路１００にハイレベル（論理１）のク
ロック信号ＣＬＫが印加されると、ＰＭＯＳトランジス
タＭｐ１及びＮＭＯＳトランジスタＭｎ１がそれぞれタ
ーンオフ、ターンオンされるため、ダイナミックロジッ
ク回路１００の出力ＯＵＴは、ｎ−ロジック１０に入力
される信号ｉｎ（０）〜ｉｎ（Ｎ）のレベルにより決定
される。
【０００７】即ち、前記信号ｉｎ（０）〜ｉｎ（Ｎ）が
全てハイレベルであると、出力ノード５０は、ＶＳＳレ
ベルにプルダウンされて、ダイナミックロジック回路１
００の出力ＯＵＴはローレベルになり、入力信号ｉｎ
（０）〜ｉｎ（Ｎ）のうち少なくとも１つがローレベル
であると、ダイナミックロジック回路１００の出力ＯＵ
Ｔは、待機状態時の論理値（論理１）にそのまま維持さ
れる。
全てハイレベルであると、出力ノード５０は、ＶＳＳレ
ベルにプルダウンされて、ダイナミックロジック回路１
００の出力ＯＵＴはローレベルになり、入力信号ｉｎ
（０）〜ｉｎ（Ｎ）のうち少なくとも１つがローレベル
であると、ダイナミックロジック回路１００の出力ＯＵ
Ｔは、待機状態時の論理値（論理１）にそのまま維持さ
れる。
【０００８】尚、図５（Ｂ）に示したダイナミックロジ
ック回路１０１は、図５（Ａ）に示したダイナミックロ
ジック回路１００と相互対称的に動作されるため、詳し
い説明を省略する。近来、半導体集積回路は、素子の信
頼性及び低電力化を具現するために、漸次低い電源電圧
ＶＤＤを使用する傾向があり、このような低電圧回路を
具現するときには動作速度の減少を防止するため、回路
を構成するＭＯＳトランジスタのしきい電圧Ｖｔを低く
する必要がある。
ック回路１０１は、図５（Ａ）に示したダイナミックロ
ジック回路１００と相互対称的に動作されるため、詳し
い説明を省略する。近来、半導体集積回路は、素子の信
頼性及び低電力化を具現するために、漸次低い電源電圧
ＶＤＤを使用する傾向があり、このような低電圧回路を
具現するときには動作速度の減少を防止するため、回路
を構成するＭＯＳトランジスタのしきい電圧Ｖｔを低く
する必要がある。
【０００９】しかし、低電圧ダイナミックロジック回路
を具現するため、低いしきい電圧ｌｏｗ−ＶｔのＭＯＳ
トランジスタを使用すると、待機又はアクティブ状態時
に、プルダウン経路又はプルアップ経路を経てサブ−ス
レショルド漏泄電流が流れてしまう。具体的には、例え
ば、図５（Ａ）に示したＮＭＯＳトランジスタＭｎ１及
びＰＭＯＳトランジスタＭｐ１を低いしきい電圧のＭＯ
Ｓトランジスタで具現した場合には、待機状態時にター
ンオフされたＮＭＯＳトランジスタＭｎ１がターンオン
されてしまったり、アクティブ状態時にターンオフされ
たＰＭＯＳトランジスタＭｐ１がターンオンされてしま
ったりする現象が発生する。
を具現するため、低いしきい電圧ｌｏｗ−ＶｔのＭＯＳ
トランジスタを使用すると、待機又はアクティブ状態時
に、プルダウン経路又はプルアップ経路を経てサブ−ス
レショルド漏泄電流が流れてしまう。具体的には、例え
ば、図５（Ａ）に示したＮＭＯＳトランジスタＭｎ１及
びＰＭＯＳトランジスタＭｐ１を低いしきい電圧のＭＯ
Ｓトランジスタで具現した場合には、待機状態時にター
ンオフされたＮＭＯＳトランジスタＭｎ１がターンオン
されてしまったり、アクティブ状態時にターンオフされ
たＰＭＯＳトランジスタＭｐ１がターンオンされてしま
ったりする現象が発生する。
【００１０】その結果、ターンオンされたＮＭＯＳトラ
ンジスタＭｎ１又はＰＭＯＳトランジスタＭｐ１のチャ
ンネルを経て漏泄電流が流れて電力の損失が発生し、こ
のような現象は、全回路が長時間プリチャージ状態を維
持する待機状態で特に甚だしくなる。そこで、回路自体
からサブ-スレショルド漏泄電流を減らす研究が盛んに
行われ、米国特許５，６１０，５３３号において、サブ
−スレショルド漏泄電流を減らすためのダイナミックロ
ジック回路が提案されている。かかるダイナミックロジ
ック回路は、外部クロック信号発生器からクロック信号
を発生して第１及び第２スイッチの動作を制御し、イン
バータのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とのバックゲートに印加する電圧を可変してサブ−スレ
ッショルド漏洩電流を減少させるようになっている。
ンジスタＭｎ１又はＰＭＯＳトランジスタＭｐ１のチャ
ンネルを経て漏泄電流が流れて電力の損失が発生し、こ
のような現象は、全回路が長時間プリチャージ状態を維
持する待機状態で特に甚だしくなる。そこで、回路自体
からサブ-スレショルド漏泄電流を減らす研究が盛んに
行われ、米国特許５，６１０，５３３号において、サブ
−スレショルド漏泄電流を減らすためのダイナミックロ
ジック回路が提案されている。かかるダイナミックロジ
ック回路は、外部クロック信号発生器からクロック信号
を発生して第１及び第２スイッチの動作を制御し、イン
バータのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とのバックゲートに印加する電圧を可変してサブ−スレ
ッショルド漏洩電流を減少させるようになっている。
【００１１】即ち、待機状態時にＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタのバックゲートにそれぞれ昇
圧電圧及び降圧電圧を印加して各トランジスタのしきい
電圧の大きさを増加させて、サブ−スレショルド漏洩電
流を減少させている。このとき、昇圧電圧は、前記電源
電圧よりも大きく、降圧電圧は、前記接地電圧よりも小
さい。
及びＮＭＯＳトランジスタのバックゲートにそれぞれ昇
圧電圧及び降圧電圧を印加して各トランジスタのしきい
電圧の大きさを増加させて、サブ−スレショルド漏洩電
流を減少させている。このとき、昇圧電圧は、前記電源
電圧よりも大きく、降圧電圧は、前記接地電圧よりも小
さい。
【００１２】
【発明が解決しようとする課題】然るに、このような従
来のダイナミックロジック回路においては、サブ−スレ
ショルド漏洩電流を減少させる別途のクロック信号発生
器を備え、クロック信号発生器が動作モード（待機又は
アクティブ）に従って相異なクロック信号を発生するよ
うに、待機状態とアクティブ状態とを区別し得る回路を
別途に備える必要があるため、集積化に不利であるとい
う不都合な点があった。
来のダイナミックロジック回路においては、サブ−スレ
ショルド漏洩電流を減少させる別途のクロック信号発生
器を備え、クロック信号発生器が動作モード（待機又は
アクティブ）に従って相異なクロック信号を発生するよ
うに、待機状態とアクティブ状態とを区別し得る回路を
別途に備える必要があるため、集積化に不利であるとい
う不都合な点があった。
【００１３】そこで、本発明は、このような従来の問題
点に鑑みてなされたもので、その目的は、チップ面積を
増大させずにサブ−スレショルド漏泄電流による電力消
耗を効率的に減らし得る低電圧ダイナミックロジックの
電力消耗抑制回路を提供することにある。且つ、本発明
の他の目的は、アクティブ及び待機状態時にダイナミッ
クロジック回路の出力レベルに従ってＭＯＳトランジス
タの基板電圧を調節し得る低電圧ダイナミックロジック
の電力消耗抑制回路を提供することにある。
点に鑑みてなされたもので、その目的は、チップ面積を
増大させずにサブ−スレショルド漏泄電流による電力消
耗を効率的に減らし得る低電圧ダイナミックロジックの
電力消耗抑制回路を提供することにある。且つ、本発明
の他の目的は、アクティブ及び待機状態時にダイナミッ
クロジック回路の出力レベルに従ってＭＯＳトランジス
タの基板電圧を調節し得る低電圧ダイナミックロジック
の電力消耗抑制回路を提供することにある。
【００１４】
【課題を解決するための手段】このため請求項１に係る
発明では、入力されるクロック信号が第１電圧をとる待
機状態でターンオンする第１ＭＯＳトランジスタと、入
力されるクロック信号が第２電圧をとるアクティブ状態
でターンオンする第２ＭＯＳトランジスタと、直列に連
結された前記第１ＭＯＳトランジスタと第２ＭＯＳトラ
ンジスタの連結部に連結されるロジック部と、前記第１
ＭＯＳトランジスタとロジック部の連結部に連結され、
前記アクティブ状態時に前記ロジック部の動作状態に応
じた出力レベルが出力される出力ノードと、を備えたダ
イナミックロジック部と、前記ダイナミックロジック部
の出力レベルに従い、前記各第１、第２ＭＯＳトランジ
スタの基板電圧の値を調整する電源調整部と、を備えて
構成した。
発明では、入力されるクロック信号が第１電圧をとる待
機状態でターンオンする第１ＭＯＳトランジスタと、入
力されるクロック信号が第２電圧をとるアクティブ状態
でターンオンする第２ＭＯＳトランジスタと、直列に連
結された前記第１ＭＯＳトランジスタと第２ＭＯＳトラ
ンジスタの連結部に連結されるロジック部と、前記第１
ＭＯＳトランジスタとロジック部の連結部に連結され、
前記アクティブ状態時に前記ロジック部の動作状態に応
じた出力レベルが出力される出力ノードと、を備えたダ
イナミックロジック部と、前記ダイナミックロジック部
の出力レベルに従い、前記各第１、第２ＭＯＳトランジ
スタの基板電圧の値を調整する電源調整部と、を備えて
構成した。
【００１５】かかる構成では、電源調整部は、ダイナミ
ックロジック部の出力レベルに従って当該ダイナミック
ロジック部を構成する第１ＭＯＳ又は第２ＭＯＳトラン
ジスタの基板電圧を調整し、当該各トランジスタの実効
しきい電圧を増加させる。また、請求項２に係る発明で
は、前記第１ＭＯＳトランジスタは、ｐ−タイプで、前
記第２ＭＯＳトランジスタは、ｎ−タイプであることを
特徴とした。
ックロジック部の出力レベルに従って当該ダイナミック
ロジック部を構成する第１ＭＯＳ又は第２ＭＯＳトラン
ジスタの基板電圧を調整し、当該各トランジスタの実効
しきい電圧を増加させる。また、請求項２に係る発明で
は、前記第１ＭＯＳトランジスタは、ｐ−タイプで、前
記第２ＭＯＳトランジスタは、ｎ−タイプであることを
特徴とした。
【００１６】また、請求項３に係る発明では、前記電源
調整部は、前記ダイナミックロジック部の出力に従っ
て、前記第１ＭＯＳトランジスタの基板端子に電源電圧
又は該電源電圧よりも大きな値を有する昇圧電圧を印加
する第１電源選択部と、前記ダイナミックロジックの出
力に従って、前記第２ＭＯＳトランジスタの基板端子に
接地電圧又は該接地電圧よりも小さな値を有する降圧電
圧を印加する第２電源選択部と、を備えて構成した。
調整部は、前記ダイナミックロジック部の出力に従っ
て、前記第１ＭＯＳトランジスタの基板端子に電源電圧
又は該電源電圧よりも大きな値を有する昇圧電圧を印加
する第１電源選択部と、前記ダイナミックロジックの出
力に従って、前記第２ＭＯＳトランジスタの基板端子に
接地電圧又は該接地電圧よりも小さな値を有する降圧電
圧を印加する第２電源選択部と、を備えて構成した。
【００１７】また、請求項４に係る発明では、前記第１
電源選択部は、前記ダイナミックロジック部の出力がハ
イレベルの時に電源電圧を出力し、ローレベルの時に昇
圧電圧を出力することを特徴とした。また、請求項５に
係る発明では、前記第２電源選択部は、前記ダイナミッ
クロジック部の出力がハイレベルの時に降圧電圧を出力
し、ローレベルの時に接地電圧を出力することを特徴と
した。
電源選択部は、前記ダイナミックロジック部の出力がハ
イレベルの時に電源電圧を出力し、ローレベルの時に昇
圧電圧を出力することを特徴とした。また、請求項５に
係る発明では、前記第２電源選択部は、前記ダイナミッ
クロジック部の出力がハイレベルの時に降圧電圧を出力
し、ローレベルの時に接地電圧を出力することを特徴と
した。
【００１８】また、請求項６に係る発明では、前記第１
電源選択部は、前記ダイナミックロジック部の出力に従
って、前記第１ＭＯＳトランジスタの基板端子に昇圧電
圧を印加する第１ＰＭＯＳトランジスタと、反転された
前記ダイナミックロジック部の出力に従って、前記第１
ＭＯＳトランジスタの基板端子に電源電圧を印加する第
２ＰＭＯＳトランジスタと、を備えて構成されることを
特徴とした。
電源選択部は、前記ダイナミックロジック部の出力に従
って、前記第１ＭＯＳトランジスタの基板端子に昇圧電
圧を印加する第１ＰＭＯＳトランジスタと、反転された
前記ダイナミックロジック部の出力に従って、前記第１
ＭＯＳトランジスタの基板端子に電源電圧を印加する第
２ＰＭＯＳトランジスタと、を備えて構成されることを
特徴とした。
【００１９】また、請求項７に係る発明では、前記第２
電源選択部は、前記ダイナミックロジック部の出力に従
って、前記第２ＭＯＳトランジスタの基板端子に降圧電
圧を印加する第１ＮＭＯＳトランジスタと、反転された
前記ダイナミックロジック部の出力に従って、前記第２
ＭＯＳトランジスタの基板端子に接地電圧を印加する第
２ＮＭＯＳトランジスタと、を備えて構成した。
電源選択部は、前記ダイナミックロジック部の出力に従
って、前記第２ＭＯＳトランジスタの基板端子に降圧電
圧を印加する第１ＮＭＯＳトランジスタと、反転された
前記ダイナミックロジック部の出力に従って、前記第２
ＭＯＳトランジスタの基板端子に接地電圧を印加する第
２ＮＭＯＳトランジスタと、を備えて構成した。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本発明に係る低電圧
ダイナミックロジックの電力消耗抑制回路の第１実施形
態を示した図である。図１において、低電圧ダイナミッ
クロジックの電力消費抑制回路２００は、クロック信号
ＣＬＫが入力される入力ノードに連結されるゲートと、
電源電圧ＶＤＤが入力されるソースと、ドレインと、を
備え、プリチャージ（待機）動作時にドレイン端に連結
される出力ノード５０を電源電圧ＶＤＤレベルにプルア
ップさせる第１ＭＯＳトランジスタとしてのＰＭＯＳト
ランジスタＭｐ１と、前記クロック信号ＣＬＫが入力さ
れる入力ノードに連結されるゲートと、ドレインと、接
地電圧ＶＳＳが入力されるソースと、を備え、プリチャ
ージ動作時にプルダウン経路を遮断する第２ＭＯＳトラ
ンジスタとしてのＮＭＯＳトランジスタＭｎ１と、ＮＭ
ＯＳトランジスタＭｎ１のドレインと前記出力ノード５
０間に連結され、Ｎ個のＮＭＯＳトランジスタを直列に
連結して構成されるロジック部としてのｎ−ロジック１
０と、から構成された従来と同様のダイナミックロジッ
ク部としてのダイナミックロジック回路１００と、イン
バータ２０及び第１、第２電源選択部２１、２２を備え
た電源調整部１１０とで構成されている。
て図面を用いて説明する。図１は、本発明に係る低電圧
ダイナミックロジックの電力消耗抑制回路の第１実施形
態を示した図である。図１において、低電圧ダイナミッ
クロジックの電力消費抑制回路２００は、クロック信号
ＣＬＫが入力される入力ノードに連結されるゲートと、
電源電圧ＶＤＤが入力されるソースと、ドレインと、を
備え、プリチャージ（待機）動作時にドレイン端に連結
される出力ノード５０を電源電圧ＶＤＤレベルにプルア
ップさせる第１ＭＯＳトランジスタとしてのＰＭＯＳト
ランジスタＭｐ１と、前記クロック信号ＣＬＫが入力さ
れる入力ノードに連結されるゲートと、ドレインと、接
地電圧ＶＳＳが入力されるソースと、を備え、プリチャ
ージ動作時にプルダウン経路を遮断する第２ＭＯＳトラ
ンジスタとしてのＮＭＯＳトランジスタＭｎ１と、ＮＭ
ＯＳトランジスタＭｎ１のドレインと前記出力ノード５
０間に連結され、Ｎ個のＮＭＯＳトランジスタを直列に
連結して構成されるロジック部としてのｎ−ロジック１
０と、から構成された従来と同様のダイナミックロジッ
ク部としてのダイナミックロジック回路１００と、イン
バータ２０及び第１、第２電源選択部２１、２２を備え
た電源調整部１１０とで構成されている。
【００２１】そして、前記インバータ２０は、ダイナミ
ックロジック回路１００の出力ノード５０に連結され、
前記ｎ-ロジック１０のＭＯＳトランジスタのバックゲ
ート（基板端子）は、ＮＭＯＳトランジスタＭｎ１のバ
ックゲートに連結されている。且つ、前記第１電源選択
部２１は、ダイナミックロジック回路１００の出力ノー
ド５０に連結されるゲートと、自身のバックゲートに連
結され、電源電圧ＶＤＤより大きな値を有する昇圧電圧
ＶＰＰが入力されるソースと、ＰＭＯＳトランジスタＭ
ｐ１のバックゲートに連結されるドレインと、を備え、
ダイナミックロジック回路１００の出力ＯＵＴのレベル
に従ってＰＭＯＳトランジスタＭｐ１のバックゲートに
電源電圧ＶＤＤよりも大きな値を有する昇圧電圧ＶＰＰ
を印加する第１ＰＭＯＳトランジスタとしてのＰＭＯＳ
トランジスタＭｐｐと、インバータ２０の出力側に連結
されるゲートと、自身のバックゲートに連結され、電源
電圧ＶＤＤが入力されるソースと、ＰＭＯＳトランジス
タＭｐ１のバックゲートに連結されるドレインと、を備
え、インバータ２０の出力／ＯＵＴのレベルに従ってＰ
ＭＯＳトランジスタＭｐ１のバックゲートに電源電圧Ｖ
ＤＤを印加する第２ＰＭＯＳトランジスタとしてのＰＭ
ＯＳトランジスタＭｐｄと、から構成されている。
ックロジック回路１００の出力ノード５０に連結され、
前記ｎ-ロジック１０のＭＯＳトランジスタのバックゲ
ート（基板端子）は、ＮＭＯＳトランジスタＭｎ１のバ
ックゲートに連結されている。且つ、前記第１電源選択
部２１は、ダイナミックロジック回路１００の出力ノー
ド５０に連結されるゲートと、自身のバックゲートに連
結され、電源電圧ＶＤＤより大きな値を有する昇圧電圧
ＶＰＰが入力されるソースと、ＰＭＯＳトランジスタＭ
ｐ１のバックゲートに連結されるドレインと、を備え、
ダイナミックロジック回路１００の出力ＯＵＴのレベル
に従ってＰＭＯＳトランジスタＭｐ１のバックゲートに
電源電圧ＶＤＤよりも大きな値を有する昇圧電圧ＶＰＰ
を印加する第１ＰＭＯＳトランジスタとしてのＰＭＯＳ
トランジスタＭｐｐと、インバータ２０の出力側に連結
されるゲートと、自身のバックゲートに連結され、電源
電圧ＶＤＤが入力されるソースと、ＰＭＯＳトランジス
タＭｐ１のバックゲートに連結されるドレインと、を備
え、インバータ２０の出力／ＯＵＴのレベルに従ってＰ
ＭＯＳトランジスタＭｐ１のバックゲートに電源電圧Ｖ
ＤＤを印加する第２ＰＭＯＳトランジスタとしてのＰＭ
ＯＳトランジスタＭｐｄと、から構成されている。
【００２２】又、前記第２電源選択部２２は、ダイナミ
ックロジック回路１００の出力ノード５０に連結される
ゲートと、自身のバックゲートに連結され、接地電圧Ｖ
ＳＳより小さな値を有する降圧電圧ＶＢＢが入力される
ソースと、前記ＮＭＯＳトランジスタＭｎ１のバックゲ
ートに連結されるドレインと、を備えダイナミックロジ
ック回路１００の出力ＯＵＴのレベルに従って、接地電
圧ＶＳＳよりも小さな値を有する降圧電圧ＶＢＢをＮＭ
ＯＳトランジスタＭｎ１のバックゲートに印加する第１
ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ
ｎｂと、ダイナミックロジック回路１００の出力ノード
５０に連結されたインバータ２０の出力側に連結される
ゲートと、自身のバックゲートに連結され、接地電圧Ｖ
ＳＳが入力されるソースと、ＮＭＯＳトランジスタＭｎ
１のバックゲートに連結されるドレインと、を備え、イ
ンバータ２０の出力／ＯＵＴのレベルに従って接地電圧
ＶＳＳをＮＭＯＳトランジスタＭｎ１のバックゲートに
印加する第２ＮＭＯＳトランジスタとしてのＮＭＯＳト
ランジスタＭｎｓと、から構成されている。
ックロジック回路１００の出力ノード５０に連結される
ゲートと、自身のバックゲートに連結され、接地電圧Ｖ
ＳＳより小さな値を有する降圧電圧ＶＢＢが入力される
ソースと、前記ＮＭＯＳトランジスタＭｎ１のバックゲ
ートに連結されるドレインと、を備えダイナミックロジ
ック回路１００の出力ＯＵＴのレベルに従って、接地電
圧ＶＳＳよりも小さな値を有する降圧電圧ＶＢＢをＮＭ
ＯＳトランジスタＭｎ１のバックゲートに印加する第１
ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ
ｎｂと、ダイナミックロジック回路１００の出力ノード
５０に連結されたインバータ２０の出力側に連結される
ゲートと、自身のバックゲートに連結され、接地電圧Ｖ
ＳＳが入力されるソースと、ＮＭＯＳトランジスタＭｎ
１のバックゲートに連結されるドレインと、を備え、イ
ンバータ２０の出力／ＯＵＴのレベルに従って接地電圧
ＶＳＳをＮＭＯＳトランジスタＭｎ１のバックゲートに
印加する第２ＮＭＯＳトランジスタとしてのＮＭＯＳト
ランジスタＭｎｓと、から構成されている。
【００２３】以下、このように構成された第１実施形態
のダイナミックロジックの電力消耗抑制回路２００の動
作に対し、図１を参照して説明するが、回路を構成する
全てのＭＯＳトランジスタは、低いしきい電圧ｌｏｗ−
Ｖｔを有するものとする。先ず、待機状態時に、第１電
圧としてのローレベルのクロック信号ＣＬＫが入力され
ると、ダイナミックロジック回路１００のＰＭＯＳトラ
ンジスタＭｐ１はターンオンし、ＮＭＯＳトランジスタ
Ｍｎ１は、ターンオフする。
のダイナミックロジックの電力消耗抑制回路２００の動
作に対し、図１を参照して説明するが、回路を構成する
全てのＭＯＳトランジスタは、低いしきい電圧ｌｏｗ−
Ｖｔを有するものとする。先ず、待機状態時に、第１電
圧としてのローレベルのクロック信号ＣＬＫが入力され
ると、ダイナミックロジック回路１００のＰＭＯＳトラ
ンジスタＭｐ１はターンオンし、ＮＭＯＳトランジスタ
Ｍｎ１は、ターンオフする。
【００２４】よって、前記ＰＭＯＳトランジスタＭｐ１
がターンオンすると、出力ノード５０が電源電圧ＶＤＤ
レベルにプルアップされて、ダイナミックロジック回路
１００の出力ＯＵＴのレベルはハイレベルになり、イン
バータ２０の出力／ＯＵＴのレベルはローレベルにな
る。一旦、ダイナミックロジック回路１００及びインバ
ータ２０の出力ＯＵＴ、／ＯＵＴのレベルがそれぞれハ
イ及びローレベルになると、第１電源選択部２１は、Ｐ
ＭＯＳトランジスタＭｐ１のバックゲートに電源電圧Ｖ
ＤＤを印加し、第２電源選択部２２は、ｎ-ロジック１
０の各ＭＯＳトランジスタ及びＮＭＯＳトランジスタＭ
ｎ１のバックゲートに降圧電圧ＶＢＢをそれぞれ印加す
る。
がターンオンすると、出力ノード５０が電源電圧ＶＤＤ
レベルにプルアップされて、ダイナミックロジック回路
１００の出力ＯＵＴのレベルはハイレベルになり、イン
バータ２０の出力／ＯＵＴのレベルはローレベルにな
る。一旦、ダイナミックロジック回路１００及びインバ
ータ２０の出力ＯＵＴ、／ＯＵＴのレベルがそれぞれハ
イ及びローレベルになると、第１電源選択部２１は、Ｐ
ＭＯＳトランジスタＭｐ１のバックゲートに電源電圧Ｖ
ＤＤを印加し、第２電源選択部２２は、ｎ-ロジック１
０の各ＭＯＳトランジスタ及びＮＭＯＳトランジスタＭ
ｎ１のバックゲートに降圧電圧ＶＢＢをそれぞれ印加す
る。
【００２５】即ち、ダイナミックロジック回路１００の
出力ＯＵＴ及びインバータ２０の出力／ＯＵＴのレベル
により第１電源選択部２１のＰＭＯＳトランジスタＭｐ
ｄ及び第２電源選択部２２のＮＭＯＳトランジスタＭｎ
ｂのみがターンオンして、図１の回路は、図２（Ａ）の
ような状態になる。従って、ＰＭＯＳトランジスタＭｐ
１では、既存のしきい電圧Ｖｔを維持してプルアップ動
作が行われ、ＮＭＯＳトランジスタＭｎ１は、バックゲ
ートに入力される降圧電圧ＶＢＢにより実効しきい電圧
Ｖｔ．ｅｆｆが増加されて一層強くターンオフされる。
出力ＯＵＴ及びインバータ２０の出力／ＯＵＴのレベル
により第１電源選択部２１のＰＭＯＳトランジスタＭｐ
ｄ及び第２電源選択部２２のＮＭＯＳトランジスタＭｎ
ｂのみがターンオンして、図１の回路は、図２（Ａ）の
ような状態になる。従って、ＰＭＯＳトランジスタＭｐ
１では、既存のしきい電圧Ｖｔを維持してプルアップ動
作が行われ、ＮＭＯＳトランジスタＭｎ１は、バックゲ
ートに入力される降圧電圧ＶＢＢにより実効しきい電圧
Ｖｔ．ｅｆｆが増加されて一層強くターンオフされる。
【００２６】その結果、前記ＮＭＯＳトランジスタＭｎ
１により出力ノード５０と接地電圧ＶＳＳ供給ノード間
のサブスレショルド漏泄電流が効率的に抑制される。そ
して、アクティブ（ｅｖａｌｕａｔｉｏｎ）状態時に
は、第２電圧としてのハイレベルのクロック信号ＣＬＫ
が入力されると、ダイナミックロジック１００のＰＭＯ
ＳトランジスタＭｐ１はターンオフするが、ＮＭＯＳト
ランジスタＭｎ１はターンオンする。
１により出力ノード５０と接地電圧ＶＳＳ供給ノード間
のサブスレショルド漏泄電流が効率的に抑制される。そ
して、アクティブ（ｅｖａｌｕａｔｉｏｎ）状態時に
は、第２電圧としてのハイレベルのクロック信号ＣＬＫ
が入力されると、ダイナミックロジック１００のＰＭＯ
ＳトランジスタＭｐ１はターンオフするが、ＮＭＯＳト
ランジスタＭｎ１はターンオンする。
【００２７】且つ、このようなアクティブ状態では、ｎ
−ロジック１０が動作されるため、ダイナミックロジッ
ク回路１００及びインバータ２０の出力ＯＵＴ、／ＯＵ
Ｔのレベルは、入力信号ｉｎ（０）〜ｉｎ（Ｎ）のレベ
ルにより次のように決定される。入力信号ｉｎ（０）〜
ｉｎ（Ｎ）が全てハイレベルであると、ＮＭＯＳトラン
ジスタＭｎ１がターンオン状態にあるため、ダイナミッ
クロジック回路１００及びインバータ２０の出力ＯＵ
Ｔ、／ＯＵＴのレベルは、それぞれローレベル及びハイ
レベルになる。
−ロジック１０が動作されるため、ダイナミックロジッ
ク回路１００及びインバータ２０の出力ＯＵＴ、／ＯＵ
Ｔのレベルは、入力信号ｉｎ（０）〜ｉｎ（Ｎ）のレベ
ルにより次のように決定される。入力信号ｉｎ（０）〜
ｉｎ（Ｎ）が全てハイレベルであると、ＮＭＯＳトラン
ジスタＭｎ１がターンオン状態にあるため、ダイナミッ
クロジック回路１００及びインバータ２０の出力ＯＵ
Ｔ、／ＯＵＴのレベルは、それぞれローレベル及びハイ
レベルになる。
【００２８】その結果、第１電源選択部２１のＰＭＯＳ
トランジスタＭｐｐ及び第２電源選択部２２のＮＭＯＳ
トランジスタＭｎｓのみがターンオンして、図１の回路
は、図２（Ｂ）のような状態になる。即ち、図２（Ｂ）
に示したように、ＰＭＯＳトランジスタＭｐ１のバック
ゲートには昇圧電圧Ｖｐｐが印加され、ｎ−ロジック１
０のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭｎ
１のバックゲートには接地電圧ＶＳＳがそれぞれ印加さ
れる。
トランジスタＭｐｐ及び第２電源選択部２２のＮＭＯＳ
トランジスタＭｎｓのみがターンオンして、図１の回路
は、図２（Ｂ）のような状態になる。即ち、図２（Ｂ）
に示したように、ＰＭＯＳトランジスタＭｐ１のバック
ゲートには昇圧電圧Ｖｐｐが印加され、ｎ−ロジック１
０のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭｎ
１のバックゲートには接地電圧ＶＳＳがそれぞれ印加さ
れる。
【００２９】従って、前記ｎ−ロジック１０及びＮＭＯ
ＳトランジスタＭｎ１では、既存のしきい電圧Ｖｔを維
持してプルダウン動作が行われ、ＰＭＯＳトランジスタ
Ｍｐ１は、昇圧電圧Ｖｐｐにより実効しきい電圧Ｖｔ．
ｅｆｆが増加されて一層強くターンオフされる。その結
果、前記ＰＭＯＳトランジスタＭｐ１により電源電圧Ｖ
ＤＤと出力ノード５０供給ノード間のサブ-スレショル
ド漏泄電流が効率的に抑制される。
ＳトランジスタＭｎ１では、既存のしきい電圧Ｖｔを維
持してプルダウン動作が行われ、ＰＭＯＳトランジスタ
Ｍｐ１は、昇圧電圧Ｖｐｐにより実効しきい電圧Ｖｔ．
ｅｆｆが増加されて一層強くターンオフされる。その結
果、前記ＰＭＯＳトランジスタＭｐ１により電源電圧Ｖ
ＤＤと出力ノード５０供給ノード間のサブ-スレショル
ド漏泄電流が効率的に抑制される。
【００３０】一方、少なくとも１つ以上の入力信号ｉｎ
（０）〜ｉｎ（Ｎ）がローレベルであると、出力ノード
５０は、以前の状態（待機状態）の電圧レベルに維持さ
れるため、ダイナミックロジック回路１００及びインバ
ータ２０の出力ＯＵＴ、／ＯＵＴのレベルは、それぞれ
ハイレベル及びローレベルになる。従って、第１電源選
択部２１のＰＭＯＳトランジスタＭｐｄ及び第２電源選
択部２２のＮＭＯＳトランジスタＭｎｂがそれぞれター
ンオンして、図１の回路は、図３のような状態になる。
（０）〜ｉｎ（Ｎ）がローレベルであると、出力ノード
５０は、以前の状態（待機状態）の電圧レベルに維持さ
れるため、ダイナミックロジック回路１００及びインバ
ータ２０の出力ＯＵＴ、／ＯＵＴのレベルは、それぞれ
ハイレベル及びローレベルになる。従って、第１電源選
択部２１のＰＭＯＳトランジスタＭｐｄ及び第２電源選
択部２２のＮＭＯＳトランジスタＭｎｂがそれぞれター
ンオンして、図１の回路は、図３のような状態になる。
【００３１】即ち、図３に示したように、ＰＭＯＳトラ
ンジスタＭｐ１のバックゲートに電源電圧ＶＤＤが印加
され、ｎ−ロジック１０のＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタＭｎ１のバックゲートには降圧電圧Ｖ
ＢＢ（ＶＢＢ＜ＶＳＳ）がそれぞれ印加される。従っ
て、ＰＭＯＳトランジスタＭｐ１では、既存のしきい電
圧Ｖｔを維持してプルアップ動作が行われ、ｎ−ロジッ
ク１０及びＮＭＯＳトランジスタＭｎ１は、実効しきい
電圧Ｖｔ．ｅｆｆが増加されて一層強くターンオフされ
る。
ンジスタＭｐ１のバックゲートに電源電圧ＶＤＤが印加
され、ｎ−ロジック１０のＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタＭｎ１のバックゲートには降圧電圧Ｖ
ＢＢ（ＶＢＢ＜ＶＳＳ）がそれぞれ印加される。従っ
て、ＰＭＯＳトランジスタＭｐ１では、既存のしきい電
圧Ｖｔを維持してプルアップ動作が行われ、ｎ−ロジッ
ク１０及びＮＭＯＳトランジスタＭｎ１は、実効しきい
電圧Ｖｔ．ｅｆｆが増加されて一層強くターンオフされ
る。
【００３２】その結果、ｎ−ロジック１０及びＮＭＯＳ
トランジスタＭｎ１により出力ノード５０と接地電圧Ｖ
ＳＳ供給ノード間のサブ-スレショルド漏泄電流が効率
的に抑制される。又、待機又はアクティブ状態時のＰＭ
ＯＳトランジスタＭｐ１及びＮＭＯＳトランジスタＭｎ
１の実効しきい電圧Ｖｔ．ｅｆｆの変化を示すと表１の
ようになる。
トランジスタＭｎ１により出力ノード５０と接地電圧Ｖ
ＳＳ供給ノード間のサブ-スレショルド漏泄電流が効率
的に抑制される。又、待機又はアクティブ状態時のＰＭ
ＯＳトランジスタＭｐ１及びＮＭＯＳトランジスタＭｎ
１の実効しきい電圧Ｖｔ．ｅｆｆの変化を示すと表１の
ようになる。
【００３３】
【表１】
【００３４】図４は、本発明に係る低電圧ダイナミック
ロジックの電力消費抑制回路の第２実施形態を示した図
である。図４において、プリチャージ動作時に自身のド
レイン端に連結される出力ノード６０を接地電圧ＶＳＳ
レベルにプルダウンさせる第１ＭＯＳトランジスタとし
てのＮＭＯＳトランジスタＭｎ２と、プリチャージ動作
時にプルアップ経路を遮断する第２ＭＯＳトランジスタ
としてのＰＭＯＳトランジスタＭｐ２と、Ｎ個のＰＭＯ
Ｓトランジスタを直列に連結して構成されるロジック部
としてのｐ−ロジック１１と、から構成された従来と同
様のダイナミックロジック部としてのダイナミックロジ
ック回路１０１と、インバータ２０及び第３、第４電源
選択部２３、２４を備えた電源調整部１２０とで構成さ
れている。
ロジックの電力消費抑制回路の第２実施形態を示した図
である。図４において、プリチャージ動作時に自身のド
レイン端に連結される出力ノード６０を接地電圧ＶＳＳ
レベルにプルダウンさせる第１ＭＯＳトランジスタとし
てのＮＭＯＳトランジスタＭｎ２と、プリチャージ動作
時にプルアップ経路を遮断する第２ＭＯＳトランジスタ
としてのＰＭＯＳトランジスタＭｐ２と、Ｎ個のＰＭＯ
Ｓトランジスタを直列に連結して構成されるロジック部
としてのｐ−ロジック１１と、から構成された従来と同
様のダイナミックロジック部としてのダイナミックロジ
ック回路１０１と、インバータ２０及び第３、第４電源
選択部２３、２４を備えた電源調整部１２０とで構成さ
れている。
【００３５】尚、ダイナミックロジック回路１０１で
は、ｐ−ロジック１１のバックゲートがＰＭＯＳトラン
ジスタＭｐ２のバックゲートに連結されるが、その他の
接続関係は、Ｍｐ２、Ｍｎ２及びｐ−ロジック１１を第
１実施形態のＭｐ１、Ｍｎ１及びｎ−ロジック１０に置
き換えた場合と同じであるため説明を省略する。また、
第３電源選択部２３と第４電源選択部２４の構成及び接
続関係は、第１実施形態の第２電源選択部２２、第１電
源選択部２２とそれぞれ同じである。そして、後述する
ように、第３電源選択部２３は第１実施形態の第１電源
選択部２１と同じ役割を有し、第４電源選択部２４は第
１実施形態の第２電源選択部２２と同じ役割を有してい
る。
は、ｐ−ロジック１１のバックゲートがＰＭＯＳトラン
ジスタＭｐ２のバックゲートに連結されるが、その他の
接続関係は、Ｍｐ２、Ｍｎ２及びｐ−ロジック１１を第
１実施形態のＭｐ１、Ｍｎ１及びｎ−ロジック１０に置
き換えた場合と同じであるため説明を省略する。また、
第３電源選択部２３と第４電源選択部２４の構成及び接
続関係は、第１実施形態の第２電源選択部２２、第１電
源選択部２２とそれぞれ同じである。そして、後述する
ように、第３電源選択部２３は第１実施形態の第１電源
選択部２１と同じ役割を有し、第４電源選択部２４は第
１実施形態の第２電源選択部２２と同じ役割を有してい
る。
【００３６】このように構成された第２実施形態の低電
圧ダイナミックロジックの電力消耗抑制回路２０１は、
図１に示した第１実施形態の低電圧ダイナミックロジッ
クの電力消耗抑制回路２００の動作と類似である。即
ち、待機状態時には第１電圧としてのハイレベルのクロ
ック信号ＣＬＫが入力されると、第３電源選択部２３の
動作によってＮＭＯＳトランジスタＭｎ２のバックゲー
トに接地電圧ＶＳＳが印加され、また、第４電源選択部
２４の動作によってＰＭＯＳトランジスタＭｐ２のバッ
クゲートには昇圧電圧ＶＰＰが印加される。これによ
り、ＰＭＯＳトランジスタＭｐ２の実効しきい電圧Ｖ
ｔ．ｅｆｆが増加されて一層強くターンオフされる。
圧ダイナミックロジックの電力消耗抑制回路２０１は、
図１に示した第１実施形態の低電圧ダイナミックロジッ
クの電力消耗抑制回路２００の動作と類似である。即
ち、待機状態時には第１電圧としてのハイレベルのクロ
ック信号ＣＬＫが入力されると、第３電源選択部２３の
動作によってＮＭＯＳトランジスタＭｎ２のバックゲー
トに接地電圧ＶＳＳが印加され、また、第４電源選択部
２４の動作によってＰＭＯＳトランジスタＭｐ２のバッ
クゲートには昇圧電圧ＶＰＰが印加される。これによ
り、ＰＭＯＳトランジスタＭｐ２の実効しきい電圧Ｖ
ｔ．ｅｆｆが増加されて一層強くターンオフされる。
【００３７】アクティブ状態時には第２電圧としてのロ
ーレベルのクロック信号ＣＬＫが入力されてｐ−ロジッ
ク１１が動作するため、ダイナミックロジック回路１０
１及びインバータ２０の出力ＯＵＴ、／ＯＵＴのレベル
は、以下のようにｐ−ロジック１１の入力信号ｉｎ
（０）〜ｉｎ（Ｎ）のレベルにより決定される。ｐ−ロ
ジック１１の入力信号ｉｎ（０）〜ｉｎ（Ｎ）の少なく
とも１つがハイレベルであると、ダイナミックロジック
回路１０１の出力ＯＵＴのレベルがローレベルとなる。
したがって、第３電源選択部２３の動作によってＮＭＯ
ＳトランジスタＭｎ２のバックゲートには接地電圧ＶＳ
Ｓが印加され、また、第４電源選択部２４の動作によっ
てＰＭＯＳトランジスタＭｐ２のバックゲートには昇圧
電圧ＶＰＰが印加される。これにより、ＰＭＯＳトラン
ジスタＭｐ２の実効しきい電圧が増加されて一層強くタ
ーンオフされる。
ーレベルのクロック信号ＣＬＫが入力されてｐ−ロジッ
ク１１が動作するため、ダイナミックロジック回路１０
１及びインバータ２０の出力ＯＵＴ、／ＯＵＴのレベル
は、以下のようにｐ−ロジック１１の入力信号ｉｎ
（０）〜ｉｎ（Ｎ）のレベルにより決定される。ｐ−ロ
ジック１１の入力信号ｉｎ（０）〜ｉｎ（Ｎ）の少なく
とも１つがハイレベルであると、ダイナミックロジック
回路１０１の出力ＯＵＴのレベルがローレベルとなる。
したがって、第３電源選択部２３の動作によってＮＭＯ
ＳトランジスタＭｎ２のバックゲートには接地電圧ＶＳ
Ｓが印加され、また、第４電源選択部２４の動作によっ
てＰＭＯＳトランジスタＭｐ２のバックゲートには昇圧
電圧ＶＰＰが印加される。これにより、ＰＭＯＳトラン
ジスタＭｐ２の実効しきい電圧が増加されて一層強くタ
ーンオフされる。
【００３８】一方、ｐ−ロジック１１の入力信号ｉｎ
（０）〜ｉｎ（Ｎ）の全てがローレベルであると、ダイ
ナミックロジック回路１０１の出力ＯＵＴのレベルがハ
イレベルとなる。したがって、第４電源選択部２４の動
作によりＰＭＯＳトランジスタＭｐ２のバックゲートに
は電源電圧ＶＤＤが印加され、また、第３電源選択部２
３の動作によってＮＭＯＳトランジスタＭｎ２のバック
ゲートには降圧電圧ＶＢＢが印加される。これにより、
ＮＭＯＳトランジスタＭｎ２の実効しきい電圧が増加さ
れて一層強くターンオフされる。
（０）〜ｉｎ（Ｎ）の全てがローレベルであると、ダイ
ナミックロジック回路１０１の出力ＯＵＴのレベルがハ
イレベルとなる。したがって、第４電源選択部２４の動
作によりＰＭＯＳトランジスタＭｐ２のバックゲートに
は電源電圧ＶＤＤが印加され、また、第３電源選択部２
３の動作によってＮＭＯＳトランジスタＭｎ２のバック
ゲートには降圧電圧ＶＢＢが印加される。これにより、
ＮＭＯＳトランジスタＭｎ２の実効しきい電圧が増加さ
れて一層強くターンオフされる。
【００３９】従って、図４に示した低電圧ダイナミック
ロジックの電力消耗抑制回路２０１でも待機又はアクテ
ィブ状態時のサブ−スレショルド漏泄電流を効率的に抑
制することができる。尚、本発明は、各動作モード（待
機、アクティブ状態）でターンオフしているＭＯＳトラ
ンジスタＭｐ１、Ｍｎ１，Ｍｐ２、Ｍｎ２の実効しきい
電圧を、ダイナミックロジック回路１００、１０１の出
力に従って増加させる方式であれば、上記各実施形態に
限定されるものでなく、また、ｎ−ロジック１０、ｐ−
ロジック１１の回路構成についても多様な形態に変更し
て使用することができる。
ロジックの電力消耗抑制回路２０１でも待機又はアクテ
ィブ状態時のサブ−スレショルド漏泄電流を効率的に抑
制することができる。尚、本発明は、各動作モード（待
機、アクティブ状態）でターンオフしているＭＯＳトラ
ンジスタＭｐ１、Ｍｎ１，Ｍｐ２、Ｍｎ２の実効しきい
電圧を、ダイナミックロジック回路１００、１０１の出
力に従って増加させる方式であれば、上記各実施形態に
限定されるものでなく、また、ｎ−ロジック１０、ｐ−
ロジック１１の回路構成についても多様な形態に変更し
て使用することができる。
【００４０】
【発明の効果】以上説明したように、本発明に係る低電
圧ダイナミックロジックの電力消耗抑制回路において
は、ダイナミックロジックの出力レベルに従ってＭＯＳ
トランジスタの基板電圧を調整して、サブ−スレショル
ド漏泄電流を効率的に抑制し得るという効果がある。
圧ダイナミックロジックの電力消耗抑制回路において
は、ダイナミックロジックの出力レベルに従ってＭＯＳ
トランジスタの基板電圧を調整して、サブ−スレショル
ド漏泄電流を効率的に抑制し得るという効果がある。
【００４１】そして、アクティブ状態でも漏泄経路を遮
断して、動作中の不要な電力の消耗を減らし得るという
効果がある。且つ、低電圧半導体回路の電力消耗を格段
に減らし、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ａｒｒａｙ）に効率的に適用し得るという効果が
ある。
断して、動作中の不要な電力の消耗を減らし得るという
効果がある。且つ、低電圧半導体回路の電力消耗を格段
に減らし、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ａｒｒａｙ）に効率的に適用し得るという効果が
ある。
【００４２】又、従来のように、待機状態とアクティブ
状態とを区別し得る回路を別途に備えて外部からＭＯＳ
トランジスタの基板電圧を調節するのではなく、回路自
体でダイナミックロジックの出力を感知して基板電圧を
調節するため、回路の構成を簡単化して、製造時の占有
チップ面積を減らし得るという効果がある。
状態とを区別し得る回路を別途に備えて外部からＭＯＳ
トランジスタの基板電圧を調節するのではなく、回路自
体でダイナミックロジックの出力を感知して基板電圧を
調節するため、回路の構成を簡単化して、製造時の占有
チップ面積を減らし得るという効果がある。
【図１】本発明に係る低電圧ダイナミックロジックの電
力消耗抑制回路の第１実施形態を示した図
力消耗抑制回路の第１実施形態を示した図
【図２】同上第１実施形態に係る低電圧ダイナミックロ
ジックの電力消耗抑制回路の等価回路図で、（Ａ）は待
機状態時を示し、（Ｂ）はアクティブ状態時を示す。
ジックの電力消耗抑制回路の等価回路図で、（Ａ）は待
機状態時を示し、（Ｂ）はアクティブ状態時を示す。
【図３】同上第１実施形態に係る低電圧ダイナミックロ
ジックの電力消耗抑制回路の別のアクティブ状態時の等
価回路図。
ジックの電力消耗抑制回路の別のアクティブ状態時の等
価回路図。
【図４】本発明に係る低電圧ダイナミックロジックの電
力消耗抑制回路の第２実施形態を示した図
力消耗抑制回路の第２実施形態を示した図
【図５】従来のダイナミックロジック回路を示した図
２０ インバータ ２１ 第１電源選択部 ２２ 第２電源選択部 １００、１０１ ダイナミックロジック回路 １１０、１２０ 電源調整部 ２００、２０１ 電力消耗抑制回路 Ｍｐｐ ＰＭＯＳトランジスタ Ｍｐｄ ＰＭＯＳトランジスタ Ｍｎｂ ＮＭＯＳトランジスタ Ｍｎｓ ＮＭＯＳトランジスタ
Claims (7)
- 【請求項１】入力されるクロック信号が第１電圧をとる
待機状態でターンオンする第１ＭＯＳトランジスタと、 入力されるクロック信号が第２電圧をとるアクティブ状
態でターンオンする第２ＭＯＳトランジスタと、 直列に連結された前記第１ＭＯＳトランジスタと第２Ｍ
ＯＳトランジスタの連結部に連結されるロジック部と、 前記第１ＭＯＳトランジスタとロジック部の連結部に連
結され、前記アクティブ状態時に前記ロジック部の動作
状態に応じた出力レベルが出力される出力ノードと、 を備えたダイナミックロジック部と、 前記ダイナミックロジック部の出力レベルに従い、前記
各第１、第２ＭＯＳトランジスタの基板電圧の値を調整
する電源調整部と、を備えて構成されることを特徴とす
る低電圧ダイナミックロジックの電力消耗抑制回路。 - 【請求項２】前記第１ＭＯＳトランジスタは、ｐ−タイ
プで、前記第２ＭＯＳトランジスタは、ｎ−タイプであ
ることを特徴とする請求項１に記載の低電圧ダイナミッ
クロジックの電力消耗抑制回路。 - 【請求項３】前記電源調整部は、前記ダイナミックロジ
ック部の出力に従って、前記第１ＭＯＳトランジスタの
基板端子に電源電圧又は該電源電圧よりも大きな値を有
する昇圧電圧を印加する第１電源選択部と、 前記ダイナミックロジックの出力に従って、前記第２Ｍ
ＯＳトランジスタの基板端子に接地電圧又は該接地電圧
よりも小さな値を有する降圧電圧を印加する第２電源選
択部と、 を備えて構成されることを特徴とする請求項２に記載の
低電圧ダイナミックロジックの電力消耗抑制回路。 - 【請求項４】前記第１電源選択部は、前記ダイナミック
ロジック部の出力がハイレベルの時に電源電圧を出力
し、ローレベルの時に昇圧電圧を出力することを特徴と
する請求項３に記載の低電圧ダイナミックロジックの電
力消耗抑制回路。 - 【請求項５】前記第２電源選択部は、前記ダイナミック
ロジック部の出力がハイレベルの時に降圧電圧を出力
し、ローレベルの時に接地電圧を出力することを特徴と
する請求項３又は４に記載の低電圧ダイナミックロジッ
クの電力消耗抑制回路。 - 【請求項６】前記第１電源選択部は、前記ダイナミック
ロジック部の出力に従って、前記第１ＭＯＳトランジス
タの基板端子に昇圧電圧を印加する第１ＰＭＯＳトラン
ジスタと、 反転された前記ダイナミックロジック部の出力に従っ
て、前記第１ＭＯＳトランジスタの基板端子に電源電圧
を印加する第２ＰＭＯＳトランジスタと、を備えて構成
されることを特徴とする請求項３〜５のいずれか１つに
記載の低電圧ダイナミックロジックの電力消耗抑制回
路。 - 【請求項７】前記第２電源選択部は、前記ダイナミック
ロジック部の出力に従って、前記第２ＭＯＳトランジス
タの基板端子に降圧電圧を印加する第１ＮＭＯＳトラン
ジスタと、 反転された前記ダイナミックロジック部の出力に従っ
て、前記第２ＭＯＳトランジスタの基板端子に接地電圧
を印加する第２ＮＭＯＳトランジスタと、を備えて構成
されることを特徴とする請求項３〜６のいずれか１つに
記載の低電圧ダイナミックロジックの電力消耗抑制回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0012112A KR100421610B1 (ko) | 2000-03-10 | 2000-03-10 | 저전압 동적로직의 전력소모 억제회로 |
| KR12112/2000 | 2000-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267908A true JP2001267908A (ja) | 2001-09-28 |
| JP3445249B2 JP3445249B2 (ja) | 2003-09-08 |
Family
ID=19654075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001038251A Expired - Fee Related JP3445249B2 (ja) | 2000-03-10 | 2001-02-15 | 低電圧ダイナミックロジックの電力消耗抑制回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6441647B2 (ja) |
| JP (1) | JP3445249B2 (ja) |
| KR (1) | KR100421610B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101163533B1 (ko) * | 2008-12-17 | 2012-07-09 | 충북대학교 산학협력단 | 강압 변환 시스템 및 그것의 강압 변환 방법 |
| US8274269B2 (en) | 2008-11-19 | 2012-09-25 | Electronics And Telecommunications Research Institute | Switching circuit and small-size high-efficiency DC-DC converter for portable devices including the same |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375402B2 (en) * | 2004-07-07 | 2008-05-20 | Semi Solutions, Llc | Method and apparatus for increasing stability of MOS memory cells |
| US7683433B2 (en) | 2004-07-07 | 2010-03-23 | Semi Solution, Llc | Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors |
| US7224205B2 (en) * | 2004-07-07 | 2007-05-29 | Semi Solutions, Llc | Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors |
| US8247840B2 (en) * | 2004-07-07 | 2012-08-21 | Semi Solutions, Llc | Apparatus and method for improved leakage current of silicon on insulator transistors using a forward biased diode |
| US20080238526A1 (en) * | 2004-09-08 | 2008-10-02 | Koninklijke Philips Electronics N.V. | Fast Switching Circuit With Input Hysteresis |
| JP4496069B2 (ja) * | 2004-12-20 | 2010-07-07 | 株式会社東芝 | Ｍｏｓ型半導体集積回路装置 |
| US7651905B2 (en) * | 2005-01-12 | 2010-01-26 | Semi Solutions, Llc | Apparatus and method for reducing gate leakage in deep sub-micron MOS transistors using semi-rectifying contacts |
| US7898297B2 (en) * | 2005-01-04 | 2011-03-01 | Semi Solution, Llc | Method and apparatus for dynamic threshold voltage control of MOS transistors in dynamic logic circuits |
| JP4799255B2 (ja) * | 2006-04-17 | 2011-10-26 | パナソニック株式会社 | 半導体集積回路 |
| US7863689B2 (en) * | 2006-09-19 | 2011-01-04 | Semi Solutions, Llc. | Apparatus for using a well current source to effect a dynamic threshold voltage of a MOS transistor |
| US8207784B2 (en) * | 2008-02-12 | 2012-06-26 | Semi Solutions, Llc | Method and apparatus for MOSFET drain-source leakage reduction |
| US9154133B2 (en) * | 2011-09-28 | 2015-10-06 | Texas Instruments Incorporated | ESD robust level shifter |
| US9348402B2 (en) * | 2013-02-19 | 2016-05-24 | Qualcomm Incorporated | Multiple critical paths having different threshold voltages in a single processor core |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237164A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 電力低減機構を持つ半導体集積回路とそれを用いた電子装置 |
| JPH06296133A (ja) * | 1993-04-09 | 1994-10-21 | Matsushita Electric Ind Co Ltd | ダイナミック回路 |
| JPH098645A (ja) * | 1995-06-16 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置 |
| JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0169157B1 (ko) | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| JP3205185B2 (ja) * | 1994-08-16 | 2001-09-04 | 株式会社 沖マイクロデザイン | レベル変換回路 |
| JPH11355123A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 動的しきい値ｍｏｓトランジスタを用いたバッファ |
| US6275094B1 (en) * | 1999-06-22 | 2001-08-14 | International Business Machines Corporation | CMOS device and circuit and method of operation dynamically controlling threshold voltage |
-
2000
- 2000-03-10 KR KR10-2000-0012112A patent/KR100421610B1/ko not_active IP Right Cessation
-
2001
- 2001-02-14 US US09/782,030 patent/US6441647B2/en not_active Expired - Fee Related
- 2001-02-15 JP JP2001038251A patent/JP3445249B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237164A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 電力低減機構を持つ半導体集積回路とそれを用いた電子装置 |
| JPH06296133A (ja) * | 1993-04-09 | 1994-10-21 | Matsushita Electric Ind Co Ltd | ダイナミック回路 |
| JPH098645A (ja) * | 1995-06-16 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置 |
| JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274269B2 (en) | 2008-11-19 | 2012-09-25 | Electronics And Telecommunications Research Institute | Switching circuit and small-size high-efficiency DC-DC converter for portable devices including the same |
| KR101163533B1 (ko) * | 2008-12-17 | 2012-07-09 | 충북대학교 산학협력단 | 강압 변환 시스템 및 그것의 강압 변환 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010028258A1 (en) | 2001-10-11 |
| JP3445249B2 (ja) | 2003-09-08 |
| KR20010088097A (ko) | 2001-09-26 |
| KR100421610B1 (ko) | 2004-03-10 |
| US6441647B2 (en) | 2002-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6545525B2 (en) | Semiconductor device including interface circuit, logic circuit, and static memory array having transistors of various threshold voltages and being supplied with various supply voltages | |
| US7190209B2 (en) | Low-power high-performance integrated circuit and related methods | |
| JP3445249B2 (ja) | 低電圧ダイナミックロジックの電力消耗抑制回路 | |
| KR0153603B1 (ko) | 반도체 장치의 파워-업 리세트신호 발생회로 | |
| JP2004055092A (ja) | 半導体メモリ装置及び半導体集積回路 | |
| US7276957B2 (en) | Floating well circuit having enhanced latch-up performance | |
| WO2000067380A1 (en) | Integrated circuit low leakage power circuitry for use with an advanced cmos process | |
| JP2004147175A (ja) | 半導体装置 | |
| US20070188194A1 (en) | Level shifter circuit and method thereof | |
| KR0150750B1 (ko) | 대기상태의 전력 소모를 감소시키기 위한 반도체 장치 | |
| JP2003273725A (ja) | 集積回路論理デバイス | |
| US7417451B2 (en) | Leakage power management with NDR isolation devices | |
| US5786723A (en) | Voltage switching circuit for a semiconductor memory device | |
| JPH05347550A (ja) | 半導体集積回路 | |
| JP2006146868A (ja) | 半導体装置用の内部電圧発生器 | |
| JP3554638B2 (ja) | 半導体回路 | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| JPH07121255A (ja) | 定電流源回路 | |
| US5907257A (en) | Generation of signals from other signals that take time to develop on power-up | |
| US20060145749A1 (en) | Bias circuit having reduced power-up delay | |
| US6028800A (en) | Sense amplifier driver having variable power-supply voltage | |
| KR19990069746A (ko) | 스탠바이전류 감소회로 | |
| JPH0696590A (ja) | プルアップ回路 | |
| US6198344B1 (en) | Back bias voltage level sensing circuit | |
| US6548995B1 (en) | High speed bias voltage generating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |