JP2005100639A - 半導体集積回路 - Google Patents

Abstract

【課題】 高速動作可能なセンスアンプ回路を有する半導体集積回路を提供する。
【解決手段】 メモリセルから読み出された微小な入力信号に対する高速センス動作を可能とするため、入力信号線と出力信号線が接続される第１の回路と、入力信号線と出力信号線が分離された第２の回路と、入力信号線と出力信号線が分離された第３の回路を設け、第２の回路の入力信号は、第１の回路の出力信号線を伝達した信号とし、第３の回路の入力信号は、第２の回路の出力信号線を伝達した信号する。更には、第１の回路がデータ信号を増幅する期間と、第２の回路の出力信号線を短絡する。
【選択図】 図１６

Description

本発明はメモリ装置すなわちメモリセルが集積化された半導体集積回路に係り、特にメモリセルから読み出された微小な電位差を有する一対の相補信号を高速かつ大きな増幅率で増幅するセンスアンプ回路技術に関する。

メモリセルからの読み出し信号を増幅するための従来のセンス回路の一例としては、特開昭５２−８７３４号は図３に記載のように、相補対入力信号ｄ，￣ｄがセンスアンプ回路の２つの駆動ＭＯＳトランジスタＱ１３，Ｑ１４のゲートおよびドレインにたすきがけに接続されており、上記２つの駆動ＭＯＳＱ１３，Ｑ１４のドレインが、それぞれ相補対出力信号Ｄ，￣Ｄとなっている。

また、米国特許第４,３３５,４４９号は図４に記載のように、２つの負荷ＭＯＳトランジスタＱ２１，Ｑ２２をたすきがけに接続し、駆動トランジスタＱ２３，Ｑ２４にバイポーラトランジスタを用い、２つの駆動バイポーラトランジスタＱ２３，Ｑ２４のベースに、相補的対入力信号ｄ，￣ｄが接続される。

なお、従来のセンス回路としては、他にも特開昭６２―４６４８９号公報や米国特許第４，２４７，７９１号などにも記載がある。

特開昭５２−８７３４号 米国特許第４，３３５，４４９号 特開昭６２―４６４８９号公報 米国特許第４，２４７，７９１号

上記特開昭５２−８７３４号（図３参照）は、相補対入力信号ｄ，￣ｄが、センスアンプ回路中の駆動ＭＯＳＱ１３，Ｑ１４のゲートとドレインの両方に接続されており、かつ入力信号線ｄ，￣ｄと出力信号線Ｄ，￣Ｄとが直接接続されているため、出力信号線Ｄ，￣Ｄの負荷容量が非常に大きい場合には、高速で増幅できないと言う欠点と、正帰還動作のために、相補対入力および出力信号の反転が遅いと言う欠点を有することが本願発明者の検討により明らかとされた。

また、上記米国特許４，３３５，４４９号（図４参照）は、バイポーラトランジスタＱ２３，Ｑ２４を用いて、出力信号線の負荷容量を駆動しているが、相補対入力信号ｄ，￣ｄの電位差が小さい場合は、この入力電位差に応答したバイポーラトランジスタＱ２３，Ｑ２４の動作電流がたすきがけ接続された負荷ＭＯＳトランジスタＱ２３，Ｑ２４の動作電流がたすきがけ接続された負荷ＭＯＳトランジスタＱ２１，Ｑ２２に流れている正帰還保持電流に対して弱く微小な入力信号に応答してバイポーラトランジスタＱ２３，Ｑ２４と負荷ＭＯＳトランジスタＱ２１，Ｑ２２とが反転できず、微小な入力信号に対する高速センス動作が困難であると言う欠点を有することも本願発明者の検討により明らかとされた。

従って、本発明の目的は上述の従来技術の欠点を克服し、高速動作可能なセンスアンプ回路を提供することにある。

上記したように、メモリセルから読み出された微小な入力信号に対する高速センス動作を可能とするため、入力信号線と出力信号線が接続される第１の回路と、入力信号線と出力信号線が分離された第２の回路と、入力信号線と出力信号線が分離された第３の回路を設け、第２の回路の入力信号は、第１の回路の出力信号線を伝達した信号とし、第３の回路の入力信号は、第２の回路の出力信号線を伝達した信号する。

更には、第１の回路がデータ信号を増幅する期間と、第２の回路の出力信号線を短絡する。

本発明によれば、高速にデータ線対の出力を増幅して出力することが可能となる。

以下、本発明の一実施例を図１により説明する。Ｑ１，Ｑ２，Ｑ６，Ｑ８はｐチャネルＭＯＳトランジスタ（以下ｐＭＯＳと称する）、Ｑ３，Ｑ４，Ｑ５，Ｑ７，Ｑ９はｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳと称する）であり、ｄ，￣ｄは本実施例のセンス回路に入力する一対の相補信号でありメモリセルからの相補読出信号が伝達され、Ｄ，Ｄ￣は本センス回路から出力する一対の相補信号、￣φ１，φ１，￣φ２，φ２は、それぞれトランジスタＱ６，Ｑ７，Ｑ８，Ｑ９を駆動するパルス信号、ＮＭＯＳＱ５のゲート端子に印加されるＳＡＣは本センスアンプの活性化信号であり、これらの信号のタイミングは図２に示すが、特に、ＰＭＯＳＱ１，Ｑ２はクロスカップル接続された負荷ＭＯＳ，ＮＭＯＳＱ３，Ｑ４は差動トランジスタ、ＰＭＯＳＱ８とＮＭＯＳＱ９とは第１スイッチング手段として動作し、パルス信号φ２，￣φ２は第１制御信号である。

尚、作動トランジスタＱ３，Ｑ４はｎｐｎバイポーラトランジスタによって置換されることも可能である。又、トランジスタＱ６，Ｑ７はどちらか一方のみでもよく、トランジスタＱ８，Ｑ９についてもどちらか一方のみで動作可である。

ｄ，￣ｄはスタティック型メモリセルから読み出される微小電位差を有するセンスアンプの一対の相補入力信号で、信号遷移期間中にパルス信号￣φ１，φ１により相補入力信号電位差縮小用ＭＯＳトランジスタＱ６，Ｑ７が導通され、ｄ，￣ｄが同電位とされ、反転読み出しが高速化される。続いて、パルス信号￣φ２，φ２により相補出力信号電位差縮小用ＭＯＳトランジスタＱ８，Ｑ９が導通され、補相出力信号Ｄ，￣Ｄが同電位にされるとともに、クロスカップル接続された負荷ＭＯＳトランジスタＱ１，Ｑ２の正帰還保持動作が弱められるので、反転読み出しが高速化される。次に、一対の相補信号がメモリセルよりｄ，￣ｄに読み出されはじめるのと同時に、Ｑ６，Ｑ７が非導通とされ、ｄ，￣ｄ間の電位差が広がる。続いて、Ｑ８，Ｑ９も非導通とされる。

今、図２のタイミング図の時間軸において、時刻ｔ１からｔ２へ遷移した時点を考える。このとき、ｄの電位は下降し、￣ｄの電位は上昇するが、ノードＮ１とＮ２はまだ同電位である。したがって、Ｑ３のドレイン電流は減少し、Ｑ４のドレイン電流は増加し、その後ノードＮ１の電位は上昇しノードＮ２の電位は下降し始める。このため、Ｑ１のドレイン電流が増加しＱ２のドレイン電流が減少し、さらにノードＮ１の電位が上昇しノードＮ２の電位が下降する。これがさらに、Ｑ１のドレイン電流を増加させＱ２のドレイン電流を減少させ、ノードＮ１の電位を上昇させノードＮ２の電位を下降させる方向に働く。すなわち、本センスアンプのノードＮ１，Ｎ２には正帰還が働き、急速に電位差を広げる効果があり、きわめて高速センスアンプを実現することができる。

すなわち、相補入力信号ｄ，￣ｄに差動トランジスタＱ３，Ｑ４が応答するとともに、負荷ＭＯＳトランジスタＱ１，Ｑ２がこの差動トランジスタＱ３，Ｑ４に応答するため、負荷容量の大きい相補出力補出力Ｄ，￣Ｄを高速で充電もしくは放電することができる。

本センスアンプにおいて、Ｑ６，Ｑ７，Ｑ８，Ｑ９はきわめて重要な役割を果たしている。すなわち相補入力信号ｄ，￣ｄ間および相補出力信号Ｄ，￣Ｄ間を、信号遷移期間中に短絡し、信号遷移を速やかに行なわせる働きをしている。Ｑ６，Ｑ７，Ｑ８，Ｑ９を用いない場合のｄ，￣ｄおよびＤ，￣Ｄのタイミングを図２に破線で示している。このとき、負荷ＭＯＳトランジスタＱ１，Ｑ２の正帰還回路の作用により相補出力信号Ｄ，￣Ｄの遷移が妨げられ、相補入力信号電位差が大きくなる時刻ｔ３に至ってやっとＤ，￣Ｄの遷移が生じる。すなわち、センス速度が大幅に遅くなる。あるいは、相補入力信号ｄ，￣ｄの最大電位差が小さい場合は、相補出力信号Ｄ，￣Ｄの遷移が生じない、すなわち正しいデータが読みだされない場合が生じ得る。

以上のように、ゲートとドレインとがクロスカップル接続された負荷ＭＯＳトランジスタに接続された一対のトランジスタの相補出力間に第１スイッチング手段を接続し、上記読み出し信号に応答して上記一対のトランジスタが反転する際この第１スイッチング手段を第１制御信号により導通せしめた後上記第１スイッチング手段を非導通状態に制御させるという制御を行うことにより、第１制御信号により第１スイッチング手段が導通状態のときにクロスカップル接続された負荷ＭＯＳトランジスタの正帰還保持動作が解消されるので、微小な入力信号に応答して一対のトランジスタは高速の反転動作をすることが可能となる。

一方、負荷容量が非常に大きいセンスアンプの出力信号線を高速に駆動するため、プリアンプはその入力信号線とその出力信号線とが直結された回路形式を有してなり、メモリセルからの信号読み出しを開始するためプリアンプとセンス増幅器とを活性状態に制御して、メモリセルから読み出された相補信号をプリアンプで増幅し、このプリアンプの相補増幅出力信号をさらに後段のセンスアンプで増幅し、このセンスアンプの相補出力信号によってセンスアンプの出力信号線の重負荷容量を駆動する如き多段増幅回路構成とするとともに、後段のセンスアンプの増幅動作がほぼ終了した時点（メモリセルからの信号読み出し開始から所定時間経過後）で前段のプリアンプを非活性状態に制御し、後段のセンス増幅器を活性状態に維持する。これにより、後段のセンスアンプの増幅動作がほぼ終了した時点で前段のプリアンプが非活性状態に制御されるので、プリアンプの相補入出力すなわちセンスアンプの相補入力の電位差が必要量以上に拡大されることが無くなり、次の反転読み出しを高速に実行することが可能となる。また、プリアンプが非活性状態に制御されても、メモリセルから読み出された信号は非活性状態のプリアンプの入力信号線と出力信号線との間の直結経路を介して活性状態に制御されたセンス増幅器の入力に伝達され増幅されるので、センス増幅器の増幅出力の消失を回避することができる。

本発明の他の実施例を図５に示す。図５の実施例は、第一の実施例（図１）において、ｐＭＯＳとｎＭＯＳの役割が入れ替わった構成となっており、図１と同様にきわめて高速かつ大増幅率で増幅する効果がある。

本実施例においてもＭＯＳトランジスタＱ３６とＱ３７はどちらか一方でもよく、Ｑ３８とＱ３９のどちらか一方でも所望の動作が可能である。

図６もまた、本発明の他の実施例である。図６は、図１の回路を２段縦続接続した構成になっており、２段縦続接続することにより増幅率をさらに大きくでき、相補出力信号Ｄ，￣Ｄの電位差を電源電圧いっぱいまで広げることができる。また、図６の回路では２段目センスアンプ部のトランジスタＱ４６〜Ｑ５０のサイズを大きくして、負荷駆動能力を協力化し、Ｄ，￣Ｄに大きな負荷容量が接続される場合、この負荷容量を高速に駆動することができる。

図７も本発明の他の実施例である。図７の回路は、従来からよく知られたＮＭＯＳ差動Ｑ４３，Ｑ４４,Ｑ４３′,Ｑ４４′およびＰＭＯＳカレントミラーＱ４１,Ｑ４２,Ｑ４１′,Ｑ４２′からなるセンスアンプを初段とし、図１の回路を２段目のセンスアンプとして縦続接続した構成となっている。

本発明は、相補出力Ｄ，￣Ｄを出力するところのいわゆるダブル・エンドセンス増幅器に関係するものである。カレントミラー負荷を使用する場合は、相補出力を得るためには二つのカレントミラー負荷回路が必要である。図７の第１段目のカレントミラー負荷回路型センスアンプは高速であるものの、図７の第２段のクロスカップル接続負荷回路型センスアンプほどは高速では無い。また、第２段目のトランジスタ数が５であるのに対して第１段目のトランジスタ数が９であると言う欠点がある。

しかし、図７においては第１段目にカレントミラー負荷回路型センスアンプを用いることによって、下記の如き利点を生じるものである。

すなわち、メモリ装置を高速とするためには、メモリ装置のワード線選択のためのワード線駆動信号の印加の時点からセンスアンプからの出力までの時点までの遅延ＴＤを小さくすることが重要である。一方、上記のワード線駆動信号の印加の時点からＭＯＳトランジスタＱ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５５，Ｑ５６の非導通による相補信号線間の電位差縮小動作終了までの時点までの遅延ＴＥが存在する。

図２１の横軸は後者の遅延ＴＥを示し、その縦軸は前者の遅延ＴＤを示し、図２１図中で実践は図７の実施例の特性を示し、破線は図６の実施例の特性を示している。

いずれの特性においても、ワード線駆動信号の印加の時点から相補信号線間の電位差縮小動作終了までの時点までの遅延ＴＥが短すぎると、センスアンプ中の差動トランジスタもしくは負荷トランジスタの対となっているトランジスタのしきい値電圧などの電気的特性差によって、センスアンプの第１段目の相補入力信号の振幅が微小である間に、センスアンプの第１段目の差動トランジスタの相補出力から誤情報が一時的に出力されてしまい、第１段目の差動トランジスタの相補出力から正しい情報を得るために遅れが生じることとなる。この遅れが、上記ワード線駆動信号の印加の時点からセンスアンプからの出力までの時点までの遅延ＴＤを支配的に決定することとなる。

図６の実施例のセンスアンプの第１段目の正帰還負荷の増幅率が大きいため、この第１段目の出力から大きな振幅で誤情報が出力されることになる。一方、図７の実施例のセンスアンプの第１段目のカレントミラー負荷の増幅率は図６の正帰還負荷の増幅率と比較して小さいので、図７の実施例のセンスアンプの第１段目の出力から生じる誤情報の振幅は小さいものとなり、図７の遅延ＴＤは小さなものとなる。

以上のように図６の実施例と比較して図７の実施例は負荷回路の増幅率が小さいので、上記の電位差縮小動作終了に関係する遅延ＴＥが短くなっても、上記のセンスアンプ出力に関係する遅延ＴＤはそれほど大きくなることは無い。

従って、図７の実施例によれば、電位差縮小動作終了に関係する遅延ＴＥの最小値は図６の実施例と比較して１.３ｎＳ小さくすることが可能となって、この遅延時間ＴＥに関するタイミング・マージンを大きくすることができる。

図８も本発明の他の実施例である。図８の回路は、接地電圧の如き固定電圧がゲートに印加されたＰＭＯＳＱ４１，Ｑ４２を負荷とする差動アンプを初段とし、図１の回路を２段目センスアンプとして縦続接続した構成となっている。

図７，図８の構成においても、２段目の正帰還型センスアンプにより、データバスＤ，￣Ｄの大きな負荷容量を高速で駆動することができる。

図９の回路は、公知のセンス回路であり、カレントミラー型アンプを２ケ並列接続したアンプを２段縦接続した構成となっている。

図１０は、本発明の一実施例である図６のセンス回路と従来例である図９のセンス回路の遅延時間をセンスアンプ平均電流に対して示したグラフである。図１０より、本発明の一実施例である図６のセンス回路は、従来例である。図９のセンス回路に比べて２倍以上の高速性を有することが明らかである。

図１１は本発明のもう一つの実施例であり、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）を構成する。図１１においてＳＲＡＭセルからの読出し信号を増幅するためのＳＡとして図６のセンスアンプ回路が使用され、ＭＡとしては図１のセンスアンプ回路にトライステート出力コントロール用ＰＭＯＳトランジスタＱ７１，Ｑ７２を付加したメインアンプ回路である。

図１２は本願発明者等によって出願前に検討された集積回路の一例であるが、図１１の実施例は図１２に比べてトランジスタ数が大幅に低減しており、消費電流およびレイアウト面積がほぼ半分となっている。

その上、図１１の回路を用いると大幅に高速化が可能となり、メモリセル情報がＤｏｕｔに到達するまでの時間が、図１２の回路を用いた場合の約半分にまで減少することが、回路解析により確認されている。

これは図１２の回路においては負荷ＰＭＯＳトランジスタがカレントミラー接続されているため負荷ＭＯＳの利得が小さいのに対して、図１１の回路においては負荷ＰＭＯＳトランジスタが正帰還クロスカップル接続されているため負荷ＭＯＳの利得が大きいことに起因している。

図１３は、図１１のセンス回路を１ＭビットＳＲＡＭに適応した際の回路解析による動作波形を示す。図１３において、コモンデータ線ｄ，￣ｄの微小な電位差が、初段および２段目のセンスアンプ（図１１のＳＡ）で高速に増幅され、ＣＭＯＳレベルの信号Ｓ２，￣Ｓ２が得られる。信号Ｓ２，￣Ｓ２は大きな配線容量を有するデータバスを伝播した後、メインアンプ（図１１のＭＡ）の入力端においてなまった波形（図１３Ｄ，￣Ｄ）となるが、Ｄ，￣Ｄに微小電位差が生じるやいなやメインアンプで増幅することにより高速なメインアンプ出力信号Ｄ１，￣Ｄ１が得られ、インバータＩＮＶ１，ＩＮＶ２を経て出力トランジスタＱ７５，Ｑ７６を駆動する。このように、図１１の回路構成によれば、センスアンプ初段、２段目およびメインアンプの動作を１ｎｓ程度の遅延で行われることができ、きわめて高速で出力Ｄｏｕｔを得ることができる。図１３の例においては、コモンデータ線ｄ，￣ｄに電位差が生じ始めてから３ｎｓ程度出力Ｄｏｕｔが得られている。

さらに、図１２では、データ出力制御信号ＤＯＣに応答してメインアンプＭＡの後に出力端Ｄｏｕｔの高インピーダンス状態を決定するための出力制御回路ＤＢを用いているのに対し、図１１の実施例においては、データ出力制御信号ＤＯＣにより制御されるＮＭＯＳトランジスタＱ７０によりメインアンプＭＡの活性状態あるいは非活性状態を制御する一方、出力端Ｄｏｕｔを高インピーダンス状態にするためのＰＭＯＳトランジスタＱ７１，Ｑ７２をメインアンプＭＡの出力に並列接続し、ＤＯＣにより制御することにより、図１２の出力制御回路ＤＢに相当する回路を省略でき、出力バッファ内の信号伝達時間を短縮することができる。

図１４も本発明の他の実施例であり、初段および２段目のセンスアンプＳＡに図７にセンス回路を用いて構成した。

図１５も本発明の他の実施例であり、初段および２段目のセンスアンプＳＡに図８にセンス回路を用いて構成した。

図１６もまた本発明の他の実施例（スタティックＲＡＭのセンス回路）であり、図１１の実施例において、コモンデータ線ｄ，￣ｄにＣＭＯＳ正帰還プリアンプ回路ＰＦＢ１（Ｑ２０４，Ｑ２０５，Ｑ２２５〜Ｑ２２８）を付加した構成となっている。図１７は図１６の実施例の動作を示す波形図であり、以下図１７を用いて図１６を説明する。スタティックＲＡＭメモリセルから読み出されコモンデータ線ｄ，￣ｄに伝達された電位差は通常０.１〜０.２Ｖ程度であり、この微小電位差をいかに高速に増幅するかが高速化の鍵である。ｄ，￣ｄの信号遷移帰還にφＣＤＱ，￣φＣＤＱにパルスを印加してＭＯＳトランジスタＱ２０２，Ｑ２０３を一時的に導通させ、ｄ，￣ｄの信号遷移を速やかに行なわせる。次に、新たに選択されたメモリセルによる信号電位差がｄ，￣ｄに生じ始めると同時に、パルスφＣＤＡ，￣φＣＤＡによりＭＯＳトランジスタＱ２０４，Ｑ２０５を導通せしめ、入力信号線と出力信号線とが直接接続されたＣＭＯＳ正帰還プリアンプ回路ＰＦＢ１を動作させる。ＰＦＢ１は、ｄ，￣ｄの電位差を正帰還増幅し、最大０.５Ｖ程度の電位差を得る（ΔＶ１）。ＰＦＢ１の効果は、ｄ，￣ｄの電位差を速く大きくすることにより、次段のセンス回路を速く安定に動作させることにある。次段以降でのセンス動作が終了後は、Ｑ２０４，Ｑ２０５は、φＣＤＡ，￣φＣＤＡにより非導通とされＰＦＢ１は動作せず、ＳＲＡＭメモリセルからＹ方向スイッチＭＯＳトランジスタを介して読み出された信号はＣＭＯＳ正帰還プリアンプ回路ＰＦＢ１によって増幅されることなく、このプリアンプ回路ＰＦＢ１の入力信号と出力信号線との間の直接接続を介して、コモンデータ線ｄ，￣ｄに伝達されるようになる。このように、ｄ，￣ｄの電位差が必要以上に大きくなることなく、次第に定常状態の電位差ΔＶ２（０.１〜０.２Ｖ）に変化する。すなわち、コモンデータ線ｄ，￣ｄの電位差が大きく開きすぎて、次のメモリセル情報の読み出しが遅れることがない。センスアンプ初段（ＳＡ１）出力Ｓ１，￣Ｓ１はＭＯＳトランジスタＱ２０６，Ｑ２０７をパルスφＳＥＱ１，￣φＳＥＱ１より、センスアンプ２段目（ＳＡ２）出力Ｓ２，￣Ｓ２はＭＯＳトランジスタＱ２０８，Ｑ２０９をパルスφＳＥＱ２，￣φＳＥＱ２により、信号遷移帰還導通せしめ、やはり信号遷移を速やかに行なわせる。その後、コモンデータ線ｄ，￣ｄに電位差が生じると同時にＱ２０６，Ｑ２０７，Ｑ２０８，Ｑ２０９を非導通とし、制御信号Ｙ・ＳＡＣによりセンスアンプＳＡ１，ＳＡ２動作せしめ、既に述べたようにＰＭＯＳ正帰還動作によりきわめて高速で増幅された信号Ｓ１，￣Ｓ１およびＳ２，￣Ｓ２が得られる。

センスアンプ２段目出力Ｓ２，￣Ｓ２とデータバスＤ，￣Ｄを接続するトランフフアーゲートを構成するＭＯＳトランジスタＱ２１２，Ｑ２１３，Ｑ２１４，Ｑ２１５は、Ｓ２，￣Ｓ２に信号が出力する前に導通せしめておき、また、ＭＯＳトランジスタＱ２１０，Ｑ２１１，Ｑ２１６，Ｑ２１７をパルスφＳＥＱ２，￣φＳＥＱ２，φＢＥＱ，￣φＢＥＱにより信号遷移帰還導通せしめ、Ｓ２，￣Ｓ２に電位差を生じると同時にＱ２１０，Ｑ２１１，Ｑ２１６，Ｑ２１７を非導通とする。センスアンプ２段目ＳＡ２で増幅された信号Ｓ２，￣Ｓ２は、大きな負荷容量を有するデータバスを伝播する間になだらかになまった波形（図１７Ｄ，￣Ｄ）となる。

メインアンプ出力Ｍ，￣Ｍは、信号遷移期間に、コントロール信号ＤＯＣによりＭＯＳトランジスタＱ２１８を非導通とし、Ｑ２１９，Ｑ２２０を導通せしめ、またφＭＡＥＱ，￣φＭＡＥＱ信号によりＭＯＳトランジスタＱ２２１，Ｑ２２２を導通せしめることにより、Ｍ，￣Ｍの電位を一時的に電源電圧ＶＣＣ電位とする。したがってこの期間は、出力用ＮＭＯＳトランジスタＱ２２３，Ｑ２２４が共に非導通となり、出力信号Ｄｏｕｔが“０”から“１”あるいは“１”から“０”へ遷移する期間に出力トランジスタＱ２２３，Ｑ２２４に貫通して流れる電流がなく、低消費電力かつ低雑音の動作を行なわせることができる。次に、Ｄ，￣Ｄに電位差が生じる前にＤＯＣ信号によりＱ２１８を導通，Ｑ２１９，Ｑ２２０を非導通とし、引き続きＤ，￣Ｄに電位差が生じると同時にＱ２２１，Ｑ２２２を非導通とすると、メインアンプＭＡ１により高速に増幅された信号波形Ｍ，￣Ｍが得られる。これらの信号は、インバータＩＮＶ１，ＩＮＶ２を経て出力トランジスタＱ２２３，Ｑ２２４を駆動し出力Ｄｏｕｔが得られる。

このように、コモンデータ線ｄ，￣ｄの微小な電位差を順次高速に増幅することにより、きわめて高速に出力波形Ｄｏｕｔが得られる。

本発明の他の実施例として、図１６の初段および２段目のセンス回路部ＳＡとして図７あるいは図８あるいは図９を用いた回路構成も考えられ、これらいずれの実施例も既に述べた動作と同様の動作より高速で出力が得られる。

図１８も本発明の他の実施例である。図１８は、図１６の実施例にＰＭＯＳ正帰還回路ＰＦＢ２が付加された構成となっている。ＰＦＢ２の効果は、ビット線対ｂ，￣ｂの電位差を高速に大きくし、図１６の実施例に比べコモンデータ線ｄ，￣ｄの電位差をいっそう速く大きくし、センスアンプＳＡの動作をさらに速めて、なおいっそうの高速増幅を可能にしたことにある。

本発明の他の実施例として、図１８の初段および２段目のセンス回路部ＳＡとして図７あるいは図８あるいは図９を用いた回路構成も考えられ、これらいずれの実施例も図１８と同様高速のセンス増幅を実現できる。

図１９は本発明の他の実施例を示しており、Ｑ３０１，Ｑ３０８，Ｑ３１０，Ｑ３１１，Ｑ３１５はＰチャネルＭＯＳトランジスタを示し、Ｑ３０２，Ｑ３０３，Ｑ３０４，Ｑ３０５，Ｑ３０６，Ｑ３０７，Ｑ３０９，Ｑ３１２，Ｑ３１３，Ｑ３１４，Ｑ３１６はＮチャネルＭＯＳトランジスタを示している。

この図１９の回路においては、二種類のセンスアンプが従属接続されており、第１段目のセンスアンプはＱ３０３，Ｑ３０４，Ｑ３０５，Ｑ３０６，Ｑ３０７と全てＮチャネルＭＯＳトランジスタで構成されており、Ｑ３１０，Ｑ３１１，Ｑ３１２，Ｑ３１３，Ｑ３１４から構成されたところの図１のセンスアンプが第２段目のセンスアンプとして使用されている。

ＭＯＳトランジスタＱ３０１，Ｑ３０２が相補線ｄ，￣ｄの間に接続され、ＭＯＳトランジスタＱ３０８，Ｑ３０９が相補線Ｄ１，￣Ｄ１の間に接続され、ＭＯＳトランジスタＱ３１５，Ｑ３１６が相補線Ｄ，￣Ｄの間に接続されている。

相補線ｄ，￣ｄの入力信号に応答して相補信号Ｄ１，￣Ｄ１が対となったソースフォロワ動作のＮチャネルＭＯＳトランジスタＱ３０３，Ｑ３０４によって得られた後、さらにゲートとドレインがクロスカップル接続されたＮチャネルＭＯＳトランジスタＱ３０５，Ｑ３０６によって高速に増幅される。

この相補信号Ｄ１，￣Ｄ１はトランジスタＱ３１０，Ｑ３１１，Ｑ３１２，Ｑ３１３，Ｑ３１４のサイズを大きくして負荷駆動能力を強力化して、Ｄ，￣Ｄに大きな負荷容量が接続されている場合でも、この負荷容量を高速に駆動することができる。

図２０も本発明の他の実施例を示しており、Ｑ４０１，Ｑ４０３，Ｑ４０４，Ｑ４０５，Ｑ４０６，Ｑ４０７，Ｑ４０８，Ｑ４１０，Ｑ４１１，Ｑ４１５はＰチャネルＭＯＳトランジスタを示し、Ｑ４０２，Ｑ４０９，Ｑ４１２，Ｑ４１３，Ｑ４１４，Ｑ４１６はＮチャネルＭＯＳトランジスタを示している。

この図２０の回路においては、二種類のセンスアンプが従属接続されており、第１段目のセンスアンプはＱ４０３，Ｑ４０４，Ｑ４０５，Ｑ４０６，Ｑ４０７と全てＰチャネルＭＯＳトランジスタで構成されており、Ｑ４１０，Ｑ４１１，Ｑ４１２，Ｑ４１３，Ｑ４１４から構成されたところの図１のセンスアンプが第２段目のセンスアンプとして使用されている。ＭＯＳトランジスタＱ４０１，Ｑ４０２が相補線ｄ，￣ｄの間に接続され、ＭＯＳトランジスタＱ４０８，Ｑ４０９が相補線Ｄ１，￣Ｄ１の間に接続され、ＭＯＳトランジスタＱ４１５，Ｑ４１６が相補線Ｄ，￣Ｄの間に接続されている。

相補線ｄ，￣ｄの入力信号に応答して相補信号Ｄ１，￣Ｄ１が対となったソースフォロワ動作のＰチャネルＭＯＳトランジスタＱ４０３，Ｑ４０４によって得られた後、さらにゲートとドレインがクロスカップル接続されたＰチャネルＭＯＳトランジスタＱ４０５，Ｑ４０６によって高速に増幅される。

この相補信号Ｄ１，￣Ｄ１はトランジスタＱ４１０，Ｑ４１１，Ｑ４１２，Ｑ４１３，Ｑ４１４のサイズを大きくして負荷駆動能力を協力化して、Ｄ，￣Ｄに大きな負荷容量が接続されている場合でも、この負荷容量を高速に駆動することができる。

以上説明したように、この図１９の実施例中のセンスアンプの第１段目のＮチャネルＭＯＳトランジスタＱ３０３，Ｑ３０４および図２０の実施例中のセンスアンプの第１段目のＰチャネルＭＯＳトランジスタＱ４０３，Ｑ４０４はそれぞれ電圧利得が１以下のソースフォロワーとして動作し、図１９の実施例中のセンスアンプの第１段目のゲートとドレインがクロスカップル接続されたＮチャネルＭＯＳトランジスタＱ３０５，Ｑ３０６および図２０の実施例中のセンスアンプの第１段目のゲートとドレインがクロスカップル接続されたＰチャネルＭＯＳトランジスタＱ４０５，Ｑ４０６は上記ソースフォロワーのソース負荷回路として動作し、このクロスカップル接続負荷回路の電圧利得は１よりはるかに大きい。

図１９および図２０の実施例においては、以前の実施例と同様にパルス信号φ２，￣φ２に応答してＭＯＳトランジスタＱ３０８，Ｑ３０９，Ｑ４０８，Ｑ４０９が導通することによって、クロスカップル接続された負荷ＭＯＳトランジスタＱ３０５，Ｑ３０６，Ｑ４０５，Ｑ４０６の正帰還動作が解消される。

また、本発明はＳＲＡＭに限定されるものではなく、ＤＲＡＭ，ＰＲＯＭ，ＥＰＲＯＭ等のメモリ装置全般に適用することが可能である。

さらに本発明は上記した具体的実施例に限定されるものでは無く、その基本的技術思想に従って種々の変形が可能であることは言うまでも無い。

本発明の一実施例を示す回路図。 図１の回路を動作させるのに好適なタイミング図。 従来技術を示す回路図。 従来技術を示す回路図。 本発明の他の実施例を示す回路図。 本発明の他の実施例を示す回路図。 本発明の他の実施例を示す回路図。 本発明の他の実施例を示す回路図。 従来のセンス回路を示す回路図。 本発明の一実施例（図６）および従来のセンス回路例（図９）のセンス増幅に要する遅延時間のセンスアンプ平均電流依存性を示す特性図。 本発明の他の実施例を示す回路図。 本願発明者等によって出願前に検討された回路を示す回路図。 図１１の実施例の動作波形図。 それぞれ本発明の他の実施例を示す回路図。 それぞれ本発明の他の実施例を示す回路図。 それぞれ本発明の他の実施例を示す回路図。 図１６の実施例の動作を説明するための動作波形図。 本発明の他の実施例を示す回路図。 本発明の他の実施例を示す回路図。 本発明の他の実施例を示す回路図。 図６の実施例と図７の実施例の特性の相違を示す図。

Claims (11)

1. 複数の第１メモリセルと、複数の第２メモリセルと、
   前記複数の第１メモリセルに接続される第１データ線対と、
   前記複数の第２メモリセルに接続される第２データ線対と、
   前記第１データ線対に接続される第１スイッチ回路と、
   前記第２データ線対に接続される第２スイッチ回路と、
   前記第１及び第２スイッチ回路を介して前記第１及び第２データ線対に共通に接続される第３データ線対と、
   前記第３データ線対から入力され、前記第３データ線対の間の電位差を増幅して前記第３データ線対に出力する第１回路と、
   前記第３データ線対から入力され、前記第３データ線対の間の電位差を増幅して第１及び第２出力線に出力する正帰還の第２回路と、
   前記第１と第２出力線から入力され、前記第１と第２出力線の間の電位差を増幅して第３及び第４出力線に出力する第３回路と、
   前記第１出力線にソース又はドレインの一方が接続され、前記第２出力線に前記ソース又はドレインの他方が接続されたＭＯＳＦＥＴとを有する第３スイッチ回路とを具備し、
   前記第１回路は、
   前記第３データ線対の前記他方の第３データ線にそのゲートが接続され、前記第３データ線対の前記一方の第３データ線にそのドレインが接続され、第１動作電位点と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第１ＭＯＳトランジスタ及びＮチャネル型第２ＭＯＳトランジスタと、
   前記第３データ線対の前記一方の第３データ線にそのゲートが接続され、前記第３データ線対の前記他方の第３データ線にそのドレインが接続され、前記第１と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第３ＭＯＳトランジスタ及びＮチャネル型第４ＭＯＳトランジスタとを有し、
   前記第２回路は、
   そのゲートが前記第３データ線対の一方の第３データ線に接続された第５ＭＯＳトランジスタと、
   そのゲートが前記第３データ線対の他方の第３データ線に接続されるとともにそのソースが前記第５ＭＯＳトランジスタのソースに接続された第６ＭＯＳトランジスタと、
   そのドレインが前記第１出力線に接続され、そのソース・ドレイン経路が前記第５ＭＯＳトランジスタのソース・ドレイン経路に直列に接続された第７ＭＯＳトランジスタと、
   そのドレインが前記第２出力線及び前記第７ＭＯＳトランジスタのゲートに接続され、そのソース・ドレイン経路が前記第６ＭＯＳトランジスタのソース・ドレイン経路に直列に接続され、そのゲートが前記第７ＭＯＳトランジスタのドレインに接続された第８ＭＯＳトランジスタとを有し、
   前記第３回路は、
   そのゲートが前記第１出力線に接続された第１導電型チャネルの第９ＭＯＳトランジスタと、
   そのゲートが前記第２出力線に接続されるとともにそのソースが前記第９ＭＯＳトランジスタのソースに接続された前記第１導電型チャネルの第１０ＭＯＳトランジスタと、
   そのドレインが第３出力線に接続され、そのソース・ドレイン経路が前記第９ＭＯＳトランジスタのソース・ドレイン経路に直列に接続された第２導電型チャネルの第１１ＭＯＳトランジスタと、
   そのドレインが第４出力線及び前記第１１ＭＯＳトランジスタのゲートに接続され、そのソース・ドレイン経路が前記第１０ＭＯＳトランジスタのソース・ドレイン経路に直列に接続され、そのゲートが前記第９ＭＯＳトランジスタのドレインに接続された前記第２導電型チャネルの第１２ＭＯＳトランジスタとを有することを特徴とする半導体集積回路。
2. 請求項１において、
   前記第２回路の動作状態を制御する第４スイッチ回路とを有し、
   前記第３スイッチ回路を導通状態とする期間と前記第４スイッチ回路を導通状態とする期間の間に重なりがあることを特徴とする半導体集積回路。
3. 請求項１又は２において、
   前記第１回路の動作状態を制御する第５スイッチ回路とを有し、
   前記第１動作電位点と前記第２動作電位点との間の電位差よりも小さい電位差が前記第３データ線対間に出力されている間に前記第５スイッチ回路が非導通状態とされることを特徴とする半導体集積回路。
4. 請求項１から３の何れか１項において、
   前記第３出力線にソース又はドレインの一方が接続され、前記第４出力線に前記ソース又はドレインの他方が接続されたＭＯＳＦＥＴとを有する第６スイッチ回路を更に具備することを特徴とする半導体集積回路。
5. 請求項１から４の何れか１項において、
   前記第２回路の動作状態を制御する第７スイッチ回路と、前記第３回路の動作状態を制御する第８スイッチ回路とを更に具備することを特徴とする半導体集積回路。
6. 請求項１から５の何れか１項において、
   前記複数のメモリセルの各々は、ＳＲＡＭセルであることを特徴とする半導体集積回路。
7. 複数の第１メモリセルと、複数の第２メモリセルと、
   前記複数の第１メモリセルが接続され、前記複数の第１メモリセルの一つから出力されるデータ信号を伝達する第１データ線対と、
   前記複数の第２メモリセルが接続され、前記複数の第２メモリセルの一つから出力されるデータ信号を伝達する第２データ線対と、
   前記第１データ線対に接続される第１スイッチ回路と、
   前記第２データ線対に接続される第２スイッチ回路と、
   前記第１スイッチ回路及び前記第２スイッチ回路に接続される第３データ線対と、
   前記第３データ線対に接続される第１回路と、
   前記第３データ線対を伝達するデータ信号を受け、前記第３データ線対を伝達するデータ信号に基づいた第１信号を第１出力線対に出力する第２回路と、
   前記第２回路から出力される前記第１信号を受け、前記第１信号に基づいた第２信号を第２出力線対に出力する第３回路と、
   前記第１出力線対の間にソース・ドレインが接続された第１ＭＯＳＦＥＴを有する第３スイッチ回路と、
   前記第２出力線対の間にソース・ドレインが接続された第２ＭＯＳＦＥＴを有する第４スイッチ回路とを具備し、
   前記第１回路は、
   前記第３データ線対の前記他方の第３データ線にそのゲートが接続され、前記第３データ線対の前記一方の第３データ線にそのドレインが接続され、第１動作電位点と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第１ＭＯＳトランジスタ及びＮチャネル型第２ＭＯＳトランジスタと、
   前記第３データ線対の前記一方の第３データ線にそのゲートが接続され、前記第３データ線対の前記他方の第３データ線にそのドレインが接続され、前記第１と第２動作電位点との間にそのソース・ドレイン経路が形成されたＰチャネル型第３ＭＯＳトランジスタ及びＮチャネル型第４ＭＯＳトランジスタとを有し、
   前記第２回路は、
   前記第３データ線対を伝達するデータ信号をそのゲートに受ける第５ＭＯＳＦＥＴ対と、
   その一方のドレインが前記第５ＭＯＳＦＥＴ対の一方のドレインに接続され、その他方のドレインが前記第５ＭＯＳＦＥＴ対の他方のドレインに接続される第６ＭＯＳＦＥＴ対とを有し、
   前記第６ＭＯＳＦＥＴ対は、夫々のゲートが対となるＭＯＳＦＥＴのドレインに接続され、
   前記第１出力線対の一方は、前記第５ＭＯＳＦＥＴ対の一方のドレインに接続され、前記第１出力線対の他方は、前記第５ＭＯＳＦＥＴ対の他方のドレインに接続され、
   前記第３回路は、
   前記第１出力線対を伝達するデータ信号をそのゲートに受ける第７ＭＯＳＦＥＴ対と、
   その一方のドレインが前記第７ＭＯＳＦＥＴ対の一方のドレインに接続され、その他方のドレインが前記第５ＭＯＳＦＥＴ対の他方のドレインに接続される第８ＭＯＳＦＥＴ対とを有し、
   前記第８ＭＯＳＦＥＴ対の夫々のゲートは、対となるＭＯＳＦＥＴのドレインに接続され、
   前記第２出力線対の一方は、前記第７ＭＯＳＦＥＴ対の一方のドレインに接続され、前記第１出力線対の他方は、前記第７ＭＯＳＦＥＴ対の他方のドレインに接続されることを特徴とする半導体集積回路。
8. 請求項７において、
   前記第２回路が動作状態とされる期間と、前記第３スイッチ回路により前記第１出力線対を短絡する期間が重なることを特徴とする半導体集積回路。
9. 請求項７又は８において、
   前記第１回路は、入力されたデータ信号を前記第１動作電位と前記第２動作電位との間の電圧まで増幅する前に非動作状態とされることを特徴とする半導体集積回路。
10. 請求項７から９の何れか１項において、
    前記複数のメモリセルの各々は、ＳＲＡＭセルであることを特徴とする半導体集積回路。
11. 複数メモリセルが出力したデータ信号を、ＣＭＯＳラッチ型センスアンプと、第１のゲート受けラッチ型アンプと、第２のゲート受けラッチ型アンプとで増幅する半導体集積回路。

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