JP3453149B2 - 制御可能な半導体構成素子用の制御回路 - Google Patents
制御可能な半導体構成素子用の制御回路Info
- Publication number
- JP3453149B2 JP3453149B2 JP50607599A JP50607599A JP3453149B2 JP 3453149 B2 JP3453149 B2 JP 3453149B2 JP 50607599 A JP50607599 A JP 50607599A JP 50607599 A JP50607599 A JP 50607599A JP 3453149 B2 JP3453149 B2 JP 3453149B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- control
- transistor
- semiconductor component
- main terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、制御可能な半導体構成素子用の制御回路で
あって、殊に、ハイサイドMOSパワートランジスタの高
速スイッチオン用の制御回路であって、その際、半導体
構成素子は、当該半導体構成素子の第１の主端子が第１
の基準電位（例えば、正のバッテリ電極）に接続されて
おり、前記半導体構成素子の第２の主端子が負荷に接続
されており、その際、負荷は、更に第２の基準電位（例
えば、負のバッテリ電極）に接続されている制御回路に
関する。
あって、殊に、ハイサイドMOSパワートランジスタの高
速スイッチオン用の制御回路であって、その際、半導体
構成素子は、当該半導体構成素子の第１の主端子が第１
の基準電位（例えば、正のバッテリ電極）に接続されて
おり、前記半導体構成素子の第２の主端子が負荷に接続
されており、その際、負荷は、更に第２の基準電位（例
えば、負のバッテリ電極）に接続されている制御回路に
関する。
任意の制御可能な半導体構成素子に使用可能である
が、本発明並びに本発明が基礎とする、ハイサイドMOS
パワートランジスタの高速スイッチオン用の制御回路に
関する問題点について説明する。
が、本発明並びに本発明が基礎とする、ハイサイドMOS
パワートランジスタの高速スイッチオン用の制御回路に
関する問題点について説明する。
一般的に、インテリジェント付加回路を有するハイサ
イドMOSパワートランジスタは、種々の利点、例えば、
多数の用途範囲、殊に、最近の自動車技術で、導線及び
腐食保護部を負荷の地路に対して確実に保護できるとい
った利点に基づいて広範囲に用いられている。
イドMOSパワートランジスタは、種々の利点、例えば、
多数の用途範囲、殊に、最近の自動車技術で、導線及び
腐食保護部を負荷の地路に対して確実に保護できるとい
った利点に基づいて広範囲に用いられている。
ハイサイドMOSパワートランジスタのスイッチオン
は、チャージポンプを必要とするが、このチャージポン
プは、非常に遅速であり、従って、スイッチオン速度が
制限される。それ故、例えば、超音波周波数領域内での
高速スイッチオン速度を必要とする用途にとっては、こ
の方式は十分でない。
は、チャージポンプを必要とするが、このチャージポン
プは、非常に遅速であり、従って、スイッチオン速度が
制限される。それ故、例えば、超音波周波数領域内での
高速スイッチオン速度を必要とする用途にとっては、こ
の方式は十分でない。
解決手段として、所属のブートストラップコンデンサ
は、経済的な理由からチップ上に集積化することができ
ないので、デイスクリートブートストラップ回路が提供
されている。ハイサイドMOSパワートランジスタ及び制
御回路（制御IC）用のモノリシック手段は、自己分離処
理時には殆ど実施不可能である。と言うのは、そのよう
な過程で、接続ミスをしないようにすることは極めて限
られているからである。
は、経済的な理由からチップ上に集積化することができ
ないので、デイスクリートブートストラップ回路が提供
されている。ハイサイドMOSパワートランジスタ及び制
御回路（制御IC）用のモノリシック手段は、自己分離処
理時には殆ど実施不可能である。と言うのは、そのよう
な過程で、接続ミスをしないようにすることは極めて限
られているからである。
択一選択的な手段として、デイスクリートブートスト
ラップコンデンサが設けられた２チップ手段が提供され
ている。この手段は、直ぐにチップオンチップテクノロ
ジでケーシング内に構成するか、又は、別個に取り付け
た２つのチップによって構成してもよい。
ラップコンデンサが設けられた２チップ手段が提供され
ている。この手段は、直ぐにチップオンチップテクノロ
ジでケーシング内に構成するか、又は、別個に取り付け
た２つのチップによって構成してもよい。
別個の制御ICチップも、幾つかの決定的な要件を充足
する必要がある。ハイサイドMOSパワートランジスタを
制御する内部IC回路には、フルのバッテリ電圧、例え
ば、12Vが印加することができなければならない。従っ
て、パワーIC製造過程が前提となる。
する必要がある。ハイサイドMOSパワートランジスタを
制御する内部IC回路には、フルのバッテリ電圧、例え
ば、12Vが印加することができなければならない。従っ
て、パワーIC製造過程が前提となる。
ドイツ連邦共和国特許公開第3314300号公報から、第
１の基準電圧電位と負荷との間に接続されたハイサイド
NMOSパワートランジスタが公知である。制御回路は、更
に、制御信号発生装置並びにパワートランジスタの各主
端子間に接続されたコンデンサとダイオードとの直列回
路を有しており、ブートストラップ装置として使用され
る。更に、制御可能なスイッチング装置は、NPNバイポ
ーラトランジスタの形式で設けられており、NPNバイポ
ーラトランジスタのベース端子は、フォトトランジスタ
を介してパワートランジスタと負荷との間の接続点に接
続されている。制御回路の目的は、光結合器を有するパ
ワーMOSFETプシュプル終段内のスイッチング遅延を低減
することである。
１の基準電圧電位と負荷との間に接続されたハイサイド
NMOSパワートランジスタが公知である。制御回路は、更
に、制御信号発生装置並びにパワートランジスタの各主
端子間に接続されたコンデンサとダイオードとの直列回
路を有しており、ブートストラップ装置として使用され
る。更に、制御可能なスイッチング装置は、NPNバイポ
ーラトランジスタの形式で設けられており、NPNバイポ
ーラトランジスタのベース端子は、フォトトランジスタ
を介してパワートランジスタと負荷との間の接続点に接
続されている。制御回路の目的は、光結合器を有するパ
ワーMOSFETプシュプル終段内のスイッチング遅延を低減
することである。
イギリス特許第2180422号公告公報には、半導体スイ
ッチの制御のために、チャージポンプとブートストラッ
プ回路との組合せが提案されている。
ッチの制御のために、チャージポンプとブートストラッ
プ回路との組合せが提案されている。
ドイツ連邦共和国特許公開第572706号公報には、ソー
ス側の負荷を有するパワーFET用の制御回路が記載され
ており、この制御回路では、パワーFETがポンプ回路を
介して制御される。このポンプ回路は、NPNバイポーラ
トランジスタ、電荷蓄積器、並びに、ダイオードを有し
ている。この構成素子には、作動電圧＋UBBが印加され
る。NPNバイポーラトランジスタの制御は、ベースとコ
レクタとの間に接続されたMOSFETを介して行われる。MO
SFETの制御端子は、抵抗と制御可能なスイッチとの直列
回路の接続点と接続されている。この直列回路は、高い
給電電位と基準電位との間に位置している。NPNバイポ
ーラトランジスタの制御端子は、更に、別の抵抗を介し
て負荷と接続されている。
ス側の負荷を有するパワーFET用の制御回路が記載され
ており、この制御回路では、パワーFETがポンプ回路を
介して制御される。このポンプ回路は、NPNバイポーラ
トランジスタ、電荷蓄積器、並びに、ダイオードを有し
ている。この構成素子には、作動電圧＋UBBが印加され
る。NPNバイポーラトランジスタの制御は、ベースとコ
レクタとの間に接続されたMOSFETを介して行われる。MO
SFETの制御端子は、抵抗と制御可能なスイッチとの直列
回路の接続点と接続されている。この直列回路は、高い
給電電位と基準電位との間に位置している。NPNバイポ
ーラトランジスタの制御端子は、更に、別の抵抗を介し
て負荷と接続されている。
従って、本発明の課題は、制御可能な半導体構成素子
の高速スイッチオンを可能とする制御可能な半導体構成
素子用の簡単な制御回路、殊に、ハイサイドMOSパワー
トランジスタ用の改善された制御回路を提供することで
ある。
の高速スイッチオンを可能とする制御可能な半導体構成
素子用の簡単な制御回路、殊に、ハイサイドMOSパワー
トランジスタ用の改善された制御回路を提供することで
ある。
本発明によると、この課題は、特許請求の範囲１記載
の制御回路によって解決され、つまり、半導体構成素子
（P1）用の制御回路であって、その際、前記半導体構成
素子（P1）は、当該半導体構成素子の第１の主端子（DP
1）が第１の基準電位（VBB）に接続されており、前記半
導体構成素子の第２の主端子（SP1）が、負荷（20）を
介して第２の基準電位（MASSE）に接続されている制御
回路において、 −制御信号発生装置（10）と、コンデンサ装置（30）
と、抵抗（R2）と第１の制御可能なNMOSトランジスタ
（M2）との直列回路と、第１の制御可能なPMOSトランジ
スタ（M1）と、NPNバイポーラトランジスタ（Q1）と、
第１の抵抗装置（R1;M6）とを有しており、 −前記制御信号発生装置（10）は、半導体構成素子（P
1）のスイッチオンオフ用の制御信号（ST）の発生用で
あり、ブートストラップ方式により作動する、前記半導
体構成素子（P1）のスイッチオン用の回路部分と接続さ
れており、 前記コンデンサ装置（30）の第１の端子は、ダイオード
（D1）を介して充電のために第１の基準電位（VBB）と
接続されていて、前記コンデンサ装置（30）の第２の端
子は、前記半導体構成素子（P1）の第２の主端子（SP
1）と接続されており、 −前記抵抗（R2）と第１の制御可能なNMOSトランジスタ
（M2）との直列回路は、前記コンデンサ装置（30）の前
記第１の端子と第２の第２の基準電位（MASSE）との間
に接続されており、前記第１の制御可能なNMOSトランジ
スタ（M2）の制御端子（GM2）には、制御信号（ST）が
印加可能であり、 −前記第１の制御可能なPMOSトランジスタ（M1）の制御
端子（GM1）は、前記抵抗（R2）及び前記制御可能な半
導体スイッチ（M2）の接続点に接続されており、前記第
１の制御可能なPMOSトランジスタ（M1）の第１の主端子
（DM1）は、前記ダイオード（D1）と前記コンデンサ装
置（30）との接続点に接続されており、 −前記NPNバイポーラトランジスタ（Q1）のコレクタ端
子（Ｃ）は、前記コンデンサ装置（30）の第１の端子と
接続されており、前記NPNバイポーラトランジスタ（Q
1）のエミッタ端子（Ｅ）は、前記半導体構成素子（P
1）の制御端子（GP1）と接続されており、前記NPNバイ
ポーラトランジスタ（Q1）の制御端子（Ｂ）は、第２の
制御可能な半導体スイッチ（M1）の第２の主端子と接続
されていて、更に、第１の抵抗装置（R1）を介して負荷
（２）と前記半導体構成素子（P1）との間の接続点に接
続されており、 −前記第１の抵抗装置（R1;M6）は、第２のNMOSトラン
ジスタ（M6）を有しており、該第２のNMOSトランジスタ
（M6）の第１の主端子（DM6）は、前記NPNバイポーラト
ランジスタ（Q1）のベース端子（Ｂ）と接続されてお
り、前記第２のNMOSトランジスタ（M6）の第２の主端子
（SM6）は、前記半導体構成素子（P1）の第２の主端子
（SP1）と接続されており、前記第２のNMOSトランジス
タ（M6）の制御端子（GM6）には、反転制御信号（ST）
が接続されている 制御回路によって解決される。
の制御回路によって解決され、つまり、半導体構成素子
（P1）用の制御回路であって、その際、前記半導体構成
素子（P1）は、当該半導体構成素子の第１の主端子（DP
1）が第１の基準電位（VBB）に接続されており、前記半
導体構成素子の第２の主端子（SP1）が、負荷（20）を
介して第２の基準電位（MASSE）に接続されている制御
回路において、 −制御信号発生装置（10）と、コンデンサ装置（30）
と、抵抗（R2）と第１の制御可能なNMOSトランジスタ
（M2）との直列回路と、第１の制御可能なPMOSトランジ
スタ（M1）と、NPNバイポーラトランジスタ（Q1）と、
第１の抵抗装置（R1;M6）とを有しており、 −前記制御信号発生装置（10）は、半導体構成素子（P
1）のスイッチオンオフ用の制御信号（ST）の発生用で
あり、ブートストラップ方式により作動する、前記半導
体構成素子（P1）のスイッチオン用の回路部分と接続さ
れており、 前記コンデンサ装置（30）の第１の端子は、ダイオード
（D1）を介して充電のために第１の基準電位（VBB）と
接続されていて、前記コンデンサ装置（30）の第２の端
子は、前記半導体構成素子（P1）の第２の主端子（SP
1）と接続されており、 −前記抵抗（R2）と第１の制御可能なNMOSトランジスタ
（M2）との直列回路は、前記コンデンサ装置（30）の前
記第１の端子と第２の第２の基準電位（MASSE）との間
に接続されており、前記第１の制御可能なNMOSトランジ
スタ（M2）の制御端子（GM2）には、制御信号（ST）が
印加可能であり、 −前記第１の制御可能なPMOSトランジスタ（M1）の制御
端子（GM1）は、前記抵抗（R2）及び前記制御可能な半
導体スイッチ（M2）の接続点に接続されており、前記第
１の制御可能なPMOSトランジスタ（M1）の第１の主端子
（DM1）は、前記ダイオード（D1）と前記コンデンサ装
置（30）との接続点に接続されており、 −前記NPNバイポーラトランジスタ（Q1）のコレクタ端
子（Ｃ）は、前記コンデンサ装置（30）の第１の端子と
接続されており、前記NPNバイポーラトランジスタ（Q
1）のエミッタ端子（Ｅ）は、前記半導体構成素子（P
1）の制御端子（GP1）と接続されており、前記NPNバイ
ポーラトランジスタ（Q1）の制御端子（Ｂ）は、第２の
制御可能な半導体スイッチ（M1）の第２の主端子と接続
されていて、更に、第１の抵抗装置（R1）を介して負荷
（２）と前記半導体構成素子（P1）との間の接続点に接
続されており、 −前記第１の抵抗装置（R1;M6）は、第２のNMOSトラン
ジスタ（M6）を有しており、該第２のNMOSトランジスタ
（M6）の第１の主端子（DM6）は、前記NPNバイポーラト
ランジスタ（Q1）のベース端子（Ｂ）と接続されてお
り、前記第２のNMOSトランジスタ（M6）の第２の主端子
（SM6）は、前記半導体構成素子（P1）の第２の主端子
（SP1）と接続されており、前記第２のNMOSトランジス
タ（M6）の制御端子（GM6）には、反転制御信号（ST）
が接続されている 制御回路によって解決される。
本発明の制御装置は、NPNバイポーラトランジスタの
形式の回路装置が高い電流負荷能力を有していて、スイ
ッチング制御装置によって高速スイッチング可能である
という特別な利点を有している。
形式の回路装置が高い電流負荷能力を有していて、スイ
ッチング制御装置によって高速スイッチング可能である
という特別な利点を有している。
本発明が基づく技術思想は、スイッチング素子の制御
端子は、スイッチオフ状態で固定的に定められた電位を
有しているという点にある。
端子は、スイッチオフ状態で固定的に定められた電位を
有しているという点にある。
従属請求項には、有利な実施例及び請求項１記載の制
御回路の有利な実施例及び改善が示されている。
御回路の有利な実施例及び改善が示されている。
有利な実施例によると、チャージポンプ回路は、制御
信号の受信及び上昇された制御信号を半導体構成素子の
制御端子に送出するために設けられている。こうするこ
とにより、スイッチング装置は、持続的にスイッチオン
され続けることができ（PWM（パルス幅変調）オンオフ
比＝100％）、コンデンサ装置は、所定時間で放電され
るという利点が得られる。
信号の受信及び上昇された制御信号を半導体構成素子の
制御端子に送出するために設けられている。こうするこ
とにより、スイッチング装置は、持続的にスイッチオン
され続けることができ（PWM（パルス幅変調）オンオフ
比＝100％）、コンデンサ装置は、所定時間で放電され
るという利点が得られる。
別の有利な実施例によると、半導体構成素子は、NMOS
パワートランジスタである。
パワートランジスタである。
別の有利な実施例によると、第１の抵抗装置は、第２
のNMOSトランジスタを有しており、第２のNMOSトランジ
スタの第１の主端子は、NPNバイポーラトランジスタの
ベース端子と接続されており、第２のNMOSトランジスタ
の第２の主端子は、半導体構成素子の第２の主端子と接
続されており、第２のNMOSトランジスタの制御端子は、
反転制御信号と接続されている。この実施例は、第１の
抵抗装置を、スイッチオン状態で高オーミックにするこ
とができ、従って、過度に電流を導出せず、スイッチオ
フ状態では、低オーミックにすることができ、従って、
スイッチング素子の降伏電圧VCE0はあまり低減されな
い。
のNMOSトランジスタを有しており、第２のNMOSトランジ
スタの第１の主端子は、NPNバイポーラトランジスタの
ベース端子と接続されており、第２のNMOSトランジスタ
の第２の主端子は、半導体構成素子の第２の主端子と接
続されており、第２のNMOSトランジスタの制御端子は、
反転制御信号と接続されている。この実施例は、第１の
抵抗装置を、スイッチオン状態で高オーミックにするこ
とができ、従って、過度に電流を導出せず、スイッチオ
フ状態では、低オーミックにすることができ、従って、
スイッチング素子の降伏電圧VCE0はあまり低減されな
い。
別の有利な実施例によると、半導体構成素子の制御端
子と第２の主端子との間に、電圧制限回路が、制御端子
と第２の主端子との間に印加された電圧の制限のために
接続されている。それによると、半導体構成素子の制御
端子を、過電圧、例えば、チャージポンプによって生じ
た過電圧に対して保護することができる。
子と第２の主端子との間に、電圧制限回路が、制御端子
と第２の主端子との間に印加された電圧の制限のために
接続されている。それによると、半導体構成素子の制御
端子を、過電圧、例えば、チャージポンプによって生じ
た過電圧に対して保護することができる。
別の有利な実施例によると、電圧制限回路は、ツェナ
ダイオードと第３のNMOSトランジスタを有しており、ツ
ェナダイオードのカソード端子は、半導体構成素子の制
御端子と接続されており、第３のNMOSトランジスタの第
１の主端子は、ツェナダイオードのアノード端子と接続
されており、第３のNMOSトランジスタの第２の主端子
は、半導体構成素子の第２の主端子と接続されており、
前記第３のNMOSトランジスタの制御端子は、当該第３の
NMOSトランジスタの第１の主端子と接続されている。
ダイオードと第３のNMOSトランジスタを有しており、ツ
ェナダイオードのカソード端子は、半導体構成素子の制
御端子と接続されており、第３のNMOSトランジスタの第
１の主端子は、ツェナダイオードのアノード端子と接続
されており、第３のNMOSトランジスタの第２の主端子
は、半導体構成素子の第２の主端子と接続されており、
前記第３のNMOSトランジスタの制御端子は、当該第３の
NMOSトランジスタの第１の主端子と接続されている。
別の有利な実施例によると、チャージポンプ作動回路
が、電圧に依存してチャージポンプ回路を作動するため
に設けられている。つまり、チャージポンプは、必要な
場合だけ一緒に作動され、つまり、例えば、高い周波数
領域内での純粋なPWM（パルス幅変調）作動の場合には
一緒に作動されず、不必要な電磁的両立性（EMV）妨害
を発生しない。
が、電圧に依存してチャージポンプ回路を作動するため
に設けられている。つまり、チャージポンプは、必要な
場合だけ一緒に作動され、つまり、例えば、高い周波数
領域内での純粋なPWM（パルス幅変調）作動の場合には
一緒に作動されず、不必要な電磁的両立性（EMV）妨害
を発生しない。
別の有利な実施例によると、チャージポンプ作動回路
は、遅延装置と反転装置とアンドゲート装置とを有して
おり、遅延装置は、制御信号の受信及び遅延のために設
けられており、反転装置は、第３のNMOSトランジスタの
第１の制御端子に印加された電位の受信及び反転のため
に設けられており、アンドゲート装置は、遅延装置及び
ヒステリシスを有する反転装置の出力信号の受信及び相
応に結合された、チャージポンプ回路の作動用の出力信
号の出力のために設けられている。
は、遅延装置と反転装置とアンドゲート装置とを有して
おり、遅延装置は、制御信号の受信及び遅延のために設
けられており、反転装置は、第３のNMOSトランジスタの
第１の制御端子に印加された電位の受信及び反転のため
に設けられており、アンドゲート装置は、遅延装置及び
ヒステリシスを有する反転装置の出力信号の受信及び相
応に結合された、チャージポンプ回路の作動用の出力信
号の出力のために設けられている。
別の有利な実施例によると、電圧調整回路は、半導体
構成素子の制御端子と第２の主端子との間に印加された
電圧の検出及び該電圧に依存してスイッチング素子の制
御の調整のために設けられている。それによると、半導
体構成素子の制御端子を、過電圧、例えば、コンデンサ
装置又はバッテリによって生じる過電圧に対して保護す
ることができる。
構成素子の制御端子と第２の主端子との間に印加された
電圧の検出及び該電圧に依存してスイッチング素子の制
御の調整のために設けられている。それによると、半導
体構成素子の制御端子を、過電圧、例えば、コンデンサ
装置又はバッテリによって生じる過電圧に対して保護す
ることができる。
別の有利な実施例によると、電圧調整回路は、第２の
抵抗装置と第４のNMOSトランジスタと第２のPMOSトラン
ジスタとを有しており、第３の抵抗装置の第１の端子
は、コンデンサ装置の第１の端子と接続されており、第
４のNMOSトランジスタの第１の主端子は、第３の抵抗装
置の第２の端子と接続されており、第４のNMOSトランジ
スタの第２の主端子は、半導体構成素子の第２の主端子
と接続されており、第４のNMOSトランジスタの制御端子
は、第３のNMOSトランジスタの制御端子と接続されてお
り、第２のPMOSトランジスタの第１の主端子は、コンデ
ンサ装置の第１の端子と接続されており、第２のPMOSト
ランジスタの第２の主端子は、第１のPMOSトランジスタ
の制御端子と接続されており、第２のPMOSトランジスタ
の制御端子は、第２の抵抗装置の第２の端子と接続され
ている。
抵抗装置と第４のNMOSトランジスタと第２のPMOSトラン
ジスタとを有しており、第３の抵抗装置の第１の端子
は、コンデンサ装置の第１の端子と接続されており、第
４のNMOSトランジスタの第１の主端子は、第３の抵抗装
置の第２の端子と接続されており、第４のNMOSトランジ
スタの第２の主端子は、半導体構成素子の第２の主端子
と接続されており、第４のNMOSトランジスタの制御端子
は、第３のNMOSトランジスタの制御端子と接続されてお
り、第２のPMOSトランジスタの第１の主端子は、コンデ
ンサ装置の第１の端子と接続されており、第２のPMOSト
ランジスタの第２の主端子は、第１のPMOSトランジスタ
の制御端子と接続されており、第２のPMOSトランジスタ
の制御端子は、第２の抵抗装置の第２の端子と接続され
ている。
別の有利な実施例によると、第２のPMOSトランジスタ
の主端子と第４のNMOSトランジスタの第１の主端子との
間に、第３の抵抗装置と第２のコンデンサ装置との直列
回路が、調整の安定化のために設けられている。
の主端子と第４のNMOSトランジスタの第１の主端子との
間に、第３の抵抗装置と第２のコンデンサ装置との直列
回路が、調整の安定化のために設けられている。
本発明の実施例について、図を用いて以下詳細に説明
する。その際： 図１は、本発明の制御回路の第１の有利な実施例を示す
図、 図２は、本発明の制御回路の第２の有利な実施例を示す
図、 図３は、自己分離製造過程でのD1,Q1及びM1の構成を示
す図である。
する。その際： 図１は、本発明の制御回路の第１の有利な実施例を示す
図、 図２は、本発明の制御回路の第２の有利な実施例を示す
図、 図３は、自己分離製造過程でのD1,Q1及びM1の構成を示
す図である。
図で、同じ参照番号は、同じ又は機能上同じ構成部品
を示す。
を示す。
図１には、参照番号P1で、ハイサイドNMOSパワートラ
ンジスタが示されており、このパワートランジスタは、
その第１の主端子DP1が第１の基準電位VBB（バッテリ５
の正極）と接続されており、その第２の主端子SP1が負
荷20と接続されており、その際、負荷20は、更に基準電
位MASSE（バッテリ５の負極Pol）と接続されている。
ンジスタが示されており、このパワートランジスタは、
その第１の主端子DP1が第１の基準電位VBB（バッテリ５
の正極）と接続されており、その第２の主端子SP1が負
荷20と接続されており、その際、負荷20は、更に基準電
位MASSE（バッテリ５の負極Pol）と接続されている。
参照番号30は、コンデンサを示し、コンデンサの第１
の端子は、充電用のダイオードD1を介して第１の基準電
位VBBと接続されており、コンデンサの第２の端子は、
ハイサイドNMOSパワートランジスタP1の第２の主端子SP
1と接続されている。
の端子は、充電用のダイオードD1を介して第１の基準電
位VBBと接続されており、コンデンサの第２の端子は、
ハイサイドNMOSパワートランジスタP1の第２の主端子SP
1と接続されている。
参照番号Q1は、NPNバイポーラトランジスタの形のス
イッチング装置を示し、スイッチング装置のコレクタ端
子Ｃは、コンデンサ30（接続点N1）の第１の端子と接続
されており、スイッチング装置のエミッタ端子Ｅは、ハ
イサイドNMOSパワートランジスタP1の制御端子GP1と接
続されており、スイッチング装置のベース端子Ｂは、第
１の抵抗R1を介してハイサイドNMOSパワートランジスタ
P1の第２の主端子SP1と接続されている。
イッチング装置を示し、スイッチング装置のコレクタ端
子Ｃは、コンデンサ30（接続点N1）の第１の端子と接続
されており、スイッチング装置のエミッタ端子Ｅは、ハ
イサイドNMOSパワートランジスタP1の制御端子GP1と接
続されており、スイッチング装置のベース端子Ｂは、第
１の抵抗R1を介してハイサイドNMOSパワートランジスタ
P1の第２の主端子SP1と接続されている。
スイッチング装置、つまり、NPNバイポーラトランジ
スタQ1は、コンデンサ30内に蓄積された電荷が、スイッ
チオン状態でハイサイドNMOSパワートランジスタP1の制
御端子GP1に供給され、スイッチオフ状態では供給され
ないように制御可能である。
スタQ1は、コンデンサ30内に蓄積された電荷が、スイッ
チオン状態でハイサイドNMOSパワートランジスタP1の制
御端子GP1に供給され、スイッチオフ状態では供給され
ないように制御可能である。
そのために、NPNバイポーラトランジスタQ1の制御用
のスイッチング制御装置は、制御信号形成装置10の制御
信号STに応動するように設けられている。
のスイッチング制御装置は、制御信号形成装置10の制御
信号STに応動するように設けられている。
スイッチング制御装置は、第１のPMOSトランジスタM1
を有しており、第１のPMOSトランジスタM1の第１の主端
子DM1は、NPNバイポーラトランジスタQ1のコレクタ端子
Ｃと接続されており、第１のPMOSトランジスタM1の第２
の主端子SM1は、NPNバイポーラトランジスタQ1のベース
端子Ｂと接続されている。更に、スイッチング制御装置
は、第２の抵抗R2を有しており、第２の抵抗の第１の端
子は、コンデンサ装置30（接続点N1）の第１の端子と接
続されており、並びに、第１のNMOSトランジスタM2を有
しており、第１のNMOSトランジスタM2の第２の主端子DM
2は、第２の抵抗R2（接続点N2）の第２の端子及び第１
のPMOSトランジスタM1の制御端子GM1と接続されてお
り、第１のPMOSトランジスタM1の第２の主端子SM2は、
第２の基準電位MASSEと接続されており、第１のPMOSト
ランジスタM1の制御端子は、制御信号STと接続されてい
る。
を有しており、第１のPMOSトランジスタM1の第１の主端
子DM1は、NPNバイポーラトランジスタQ1のコレクタ端子
Ｃと接続されており、第１のPMOSトランジスタM1の第２
の主端子SM1は、NPNバイポーラトランジスタQ1のベース
端子Ｂと接続されている。更に、スイッチング制御装置
は、第２の抵抗R2を有しており、第２の抵抗の第１の端
子は、コンデンサ装置30（接続点N1）の第１の端子と接
続されており、並びに、第１のNMOSトランジスタM2を有
しており、第１のNMOSトランジスタM2の第２の主端子DM
2は、第２の抵抗R2（接続点N2）の第２の端子及び第１
のPMOSトランジスタM1の制御端子GM1と接続されてお
り、第１のPMOSトランジスタM1の第２の主端子SM2は、
第２の基準電位MASSEと接続されており、第１のPMOSト
ランジスタM1の制御端子は、制御信号STと接続されてい
る。
最後に、第１の実施例は、制御信号STの受信用及び電
位に依存して上昇した制御信号ST′を、ハイサイドNMOS
パワートランジスタP1の制御端子GP1に出力するための
チャージポンプ回路40を有している。
位に依存して上昇した制御信号ST′を、ハイサイドNMOS
パワートランジスタP1の制御端子GP1に出力するための
チャージポンプ回路40を有している。
以下、本発明の第１の実施例の制御コンセプトの作動
形式について詳細に説明する。
形式について詳細に説明する。
デイスクリートコンデンサ30は、ハイサイドNMOSパワ
ートランジスタP1のスイッチング状態で、制御信号STが
Ｌの状態で、ダイオードD1を介して充電される。その
際、NPNバイポーラトランジスタQ1にバッテリ電流を給
電する第１のPMOSトランジスタM1は、スイッチオフ状態
であり、第１のNMOSトランジスタM2はスイッチオン状態
である。
ートランジスタP1のスイッチング状態で、制御信号STが
Ｌの状態で、ダイオードD1を介して充電される。その
際、NPNバイポーラトランジスタQ1にバッテリ電流を給
電する第１のPMOSトランジスタM1は、スイッチオフ状態
であり、第１のNMOSトランジスタM2はスイッチオン状態
である。
NPNバイポーラトランジスタQ1は、適切な制御によっ
て、両方向、殊に、順方向では、バッテリ５の正の電圧
VBBを遮断する。従って、NPNバイポーラトランジスタQ1
のコレクタ端子Ｃと、従って、ダイオードD1（接続点N
1）のカソードも基板によって形成されている（図３及
び相応の以下の説明を参照）。これは、自己分離処理の
場合に必要である。
て、両方向、殊に、順方向では、バッテリ５の正の電圧
VBBを遮断する。従って、NPNバイポーラトランジスタQ1
のコレクタ端子Ｃと、従って、ダイオードD1（接続点N
1）のカソードも基板によって形成されている（図３及
び相応の以下の説明を参照）。これは、自己分離処理の
場合に必要である。
抵抗R1は、NPNバイポーラトランジスタQ1のベース端
子ＢをハイサイドNMOSパワートランジスタP1の第２の主
端子SP1に接続し、スイッチオフ状態で、固定した定め
られたベース電位を印加する。
子ＢをハイサイドNMOSパワートランジスタP1の第２の主
端子SP1に接続し、スイッチオフ状態で、固定した定め
られたベース電位を印加する。
デイスクリートコンデンサ30は、ハイサイドNMOSパワ
ートランジスタP1のスイッチオン状態で、即ち、制御信
号STがＨで、NPNバイポーラトランジスタを介してハイ
サイドNMOSパワートランジスタP1の制御端子GP1に放電
され、高速スイッチオンされる。
ートランジスタP1のスイッチオン状態で、即ち、制御信
号STがＨで、NPNバイポーラトランジスタを介してハイ
サイドNMOSパワートランジスタP1の制御端子GP1に放電
され、高速スイッチオンされる。
その際、NPNバイポーラトランジスタQ1にベース電流
を給電する第１のPMOSトランジスタM1がスイッチオンさ
れて、第１のNMOSトランジスタM2はスイッチオフされ
る。
を給電する第１のPMOSトランジスタM1がスイッチオンさ
れて、第１のNMOSトランジスタM2はスイッチオフされ
る。
コンデンサ30と、ハイサイドNMOSパワートランジスタ
P1の制御端子GP1とは、スイッチオン状態で、所定時間
で放電することができるので、チャージポンプ40が付加
接続される。従って、ハイサイドNMOSパワートランジス
タP1は、比較的長い時間に亘って持続的にスイッチオン
され続けることができる。
P1の制御端子GP1とは、スイッチオン状態で、所定時間
で放電することができるので、チャージポンプ40が付加
接続される。従って、ハイサイドNMOSパワートランジス
タP1は、比較的長い時間に亘って持続的にスイッチオン
され続けることができる。
以下の説明から、図１に示されている、本発明の制御
回路の第１の実施例を更に改善すると目的に適っている
ことが分かる。
回路の第１の実施例を更に改善すると目的に適っている
ことが分かる。
バッテリ５の電圧が大きくて、Q1が導通接続される
と、ほぼ全バッテリ電圧VBBは、ハイサイドNMOSパワー
トランジスタP1の制御端子GP1とソース端子SP1との間の
電圧を形成する。
と、ほぼ全バッテリ電圧VBBは、ハイサイドNMOSパワー
トランジスタP1の制御端子GP1とソース端子SP1との間の
電圧を形成する。
コンデンサ30が放電されると、NPNバイポーラトラン
ジスタQ1のベース−エミッタ−ダイオードは、電圧Vgs
によって遮断方向に極性付けられる。しかし、ゲート酸
化物は、限定された電圧にしか耐圧でない。同様に、NP
NバイポーラトランジスタQ1のエミッタダイオードの降
伏電圧は限られている。従って、Vgsを制限することは
目的に適っている。
ジスタQ1のベース−エミッタ−ダイオードは、電圧Vgs
によって遮断方向に極性付けられる。しかし、ゲート酸
化物は、限定された電圧にしか耐圧でない。同様に、NP
NバイポーラトランジスタQ1のエミッタダイオードの降
伏電圧は限られている。従って、Vgsを制限することは
目的に適っている。
更に、NPNトランジスタQ1の降伏電圧VCE0が過度に低
減されないようにするために、抵抗R1は、スイッチオフ
状態で低オームである必要がある。それに対して、スイ
ッチオン状態では、コンデンサ30が不必要に放電されな
いためには、抵抗R1は、高オームである必要がある。従
って、状態に依存して制御可能な抵抗、例えば、トラン
ジスタが提供される。
減されないようにするために、抵抗R1は、スイッチオフ
状態で低オームである必要がある。それに対して、スイ
ッチオン状態では、コンデンサ30が不必要に放電されな
いためには、抵抗R1は、高オームである必要がある。従
って、状態に依存して制御可能な抵抗、例えば、トラン
ジスタが提供される。
図２には、本発明の制御回路の第２の有利な実施例が
示されている。
示されている。
図２に示された制御回路では、図１の第１の抵抗R1
は、第２のNMOSトランジスタM6によって置き換えられて
おり、第２のNMOSトランジスタM6の第１の主端子DM6
は、NPNバイポーラトランジスタQ1のベース端子Ｂと接
続されており、第２のNMOSトランジスタM6の第２の主端
子SM6は、ハイサイドNMOSパワートランジスタP1の第２
の主端子SP1と接続されており、第２のNMOSトランジス
タM6の制御端子GM6は、インバータ50によって反転され
た制御信号STと接続されている。
は、第２のNMOSトランジスタM6によって置き換えられて
おり、第２のNMOSトランジスタM6の第１の主端子DM6
は、NPNバイポーラトランジスタQ1のベース端子Ｂと接
続されており、第２のNMOSトランジスタM6の第２の主端
子SM6は、ハイサイドNMOSパワートランジスタP1の第２
の主端子SP1と接続されており、第２のNMOSトランジス
タM6の制御端子GM6は、インバータ50によって反転され
た制御信号STと接続されている。
そうすることによって、NPNトランジスタQ1のベース
端子Ｂと、ハイサイドNMOSパワートランジスタP1の第２
の主端子SP1は、スイッチオフ状態で短絡される。
端子Ｂと、ハイサイドNMOSパワートランジスタP1の第２
の主端子SP1は、スイッチオフ状態で短絡される。
更に、制御端子SP1及びハイサイドNMOSパワートラン
ジスタP1の第２の主端子SP1は、スイッチオフ状態で
（図示していない）プルダウン回路によって短絡され、
それによって、NPNトランジスタQ1は、できる限り速く
完全に遮断するようになる。
ジスタP1の第２の主端子SP1は、スイッチオフ状態で
（図示していない）プルダウン回路によって短絡され、
それによって、NPNトランジスタQ1は、できる限り速く
完全に遮断するようになる。
更に、第２の実施例では、付加的に、制御端子GP1と
ハイサイドNMOSパワートランジスタP1の第２の主端子SP
1との間に接続された電圧制限回路が、その間に印加さ
れる電圧Vgsを制限するために設けられる。
ハイサイドNMOSパワートランジスタP1の第２の主端子SP
1との間に接続された電圧制限回路が、その間に印加さ
れる電圧Vgsを制限するために設けられる。
電圧制限回路は、ツェナダイオードZDと、第３のNMOS
トランジスタM3とを有しており、ツェナダイオードZDの
カソード端子は、ハイサイドNMOSパワートランジスタP1
の制御端子GP1に接続されており、第３のNMOSトランジ
スタM3の第１の主端子DM3は、ツェナダイオードZDのア
接続点端子と接続されており、第３のNMOSトランジスタ
M3の第２の主端子SM3は、ハイサイドNMOSパワートラン
ジスタP1の第２の主端子SP1と接続されており、ハイサ
イドNMOSパワートランジスタP1の制御端子GM3は、当該
ハイサイドNMOSパワートランジスタP1の第１の主端子DM
3と接続されている。この電圧制限回路は、殊に、チャ
ージポンプ40によって発生された過剰電圧を制限する。
と言うのは、チャージポンプ40は、小さな電流しか給電
しないからである。
トランジスタM3とを有しており、ツェナダイオードZDの
カソード端子は、ハイサイドNMOSパワートランジスタP1
の制御端子GP1に接続されており、第３のNMOSトランジ
スタM3の第１の主端子DM3は、ツェナダイオードZDのア
接続点端子と接続されており、第３のNMOSトランジスタ
M3の第２の主端子SM3は、ハイサイドNMOSパワートラン
ジスタP1の第２の主端子SP1と接続されており、ハイサ
イドNMOSパワートランジスタP1の制御端子GM3は、当該
ハイサイドNMOSパワートランジスタP1の第１の主端子DM
3と接続されている。この電圧制限回路は、殊に、チャ
ージポンプ40によって発生された過剰電圧を制限する。
と言うのは、チャージポンプ40は、小さな電流しか給電
しないからである。
第３のNMOSトランジスタM3の制御端子GM3の電位は、
第２の実施例では、更にチャージポンプの作動回路によ
ってチャージポンプ40を電圧Vgsに依存して作動した
り、非作動状態にしたりするのに使用される。
第２の実施例では、更にチャージポンプの作動回路によ
ってチャージポンプ40を電圧Vgsに依存して作動した
り、非作動状態にしたりするのに使用される。
殊に、チャージポンプ作動回路は、遅延装置60を、制
御信号STの受信及び遅延のために有しており、ヒステリ
シスを有するインバータ装置70を、第３のNMOSトランジ
スタM3の第１の制御端子GM3に印加される電位の受信及
び反転のために有しており、アンドゲート80を、遅延装
置60及びヒステリシスを有する反転装置70の出力信号の
受信のため、及び、相応に結合された、チャージポンプ
40の作動用の出力信号を出力するために有している。遅
延装置60の遅延の時定数は、ブートストラップコンデン
サ30でのスイッチオン時間のオーダーである。
御信号STの受信及び遅延のために有しており、ヒステリ
シスを有するインバータ装置70を、第３のNMOSトランジ
スタM3の第１の制御端子GM3に印加される電位の受信及
び反転のために有しており、アンドゲート80を、遅延装
置60及びヒステリシスを有する反転装置70の出力信号の
受信のため、及び、相応に結合された、チャージポンプ
40の作動用の出力信号を出力するために有している。遅
延装置60の遅延の時定数は、ブートストラップコンデン
サ30でのスイッチオン時間のオーダーである。
つまり、Vgsが限定されている限りで、Vgsは十分に大
きく、つまり、チャージポンプ40は必要ない。スイッチ
オン時、又はスイッチオン直後、電圧Vgsは未だ大きく
ないが、チャージポンプ40は作用を及ぼさない。と言う
のは、チャージポンプ40は緩慢乃至弱いからである。つ
まり、遅延装置60を用いて遅延される、チャージポンプ
40のスイッチオンの遅延は無視することができる。チャ
ージポンプ40は、純粋なPWM（パルス幅変調）作動の場
合、高い周波数領域内で一般に作動せず、従って、EMV
妨害（電磁的両立性）も発生しない。遅延装置60の遅延
時間の経過後初めて、Vgsが制限されていない、即ち、
十分に大きくないという条件下で（例えば、コンデンサ
30が接続されていないか、又は、ハイサイドNMOSパワー
トランジスタP1のゲートキャパシタンスが放電されてい
るので）、チャージポンプ40は作動する。つまり、この
実施例によると、コンデンサ30及び静的なスイッチオン
作動なしにスイッチオンすることができるようになる。
きく、つまり、チャージポンプ40は必要ない。スイッチ
オン時、又はスイッチオン直後、電圧Vgsは未だ大きく
ないが、チャージポンプ40は作用を及ぼさない。と言う
のは、チャージポンプ40は緩慢乃至弱いからである。つ
まり、遅延装置60を用いて遅延される、チャージポンプ
40のスイッチオンの遅延は無視することができる。チャ
ージポンプ40は、純粋なPWM（パルス幅変調）作動の場
合、高い周波数領域内で一般に作動せず、従って、EMV
妨害（電磁的両立性）も発生しない。遅延装置60の遅延
時間の経過後初めて、Vgsが制限されていない、即ち、
十分に大きくないという条件下で（例えば、コンデンサ
30が接続されていないか、又は、ハイサイドNMOSパワー
トランジスタP1のゲートキャパシタンスが放電されてい
るので）、チャージポンプ40は作動する。つまり、この
実施例によると、コンデンサ30及び静的なスイッチオン
作動なしにスイッチオンすることができるようになる。
上述のように、ツェナダイオードZD及び「MOSダイオ
ード」M3を有する電圧制限回路が、先ず、チャージポン
プ40によって生じるVgsの過電圧を制限するのに使用さ
れる。しかし、過電圧は、コンデンサ30によっても発生
することがある。そのように、過電圧は、ダイオード列
ZD,M3を一般的には制限することはない。と言うのは、
コンデンサ30は、大きなキャパシタンスを有しており、
バッテリ電圧VBBは大きくて、大きな変動を有すること
があるからである。更に、そのような放電によって、コ
ンデンサ30の再充電は、高い充電電流と比較的長い時間
を必要とする。
ード」M3を有する電圧制限回路が、先ず、チャージポン
プ40によって生じるVgsの過電圧を制限するのに使用さ
れる。しかし、過電圧は、コンデンサ30によっても発生
することがある。そのように、過電圧は、ダイオード列
ZD,M3を一般的には制限することはない。と言うのは、
コンデンサ30は、大きなキャパシタンスを有しており、
バッテリ電圧VBBは大きくて、大きな変動を有すること
があるからである。更に、そのような放電によって、コ
ンデンサ30の再充電は、高い充電電流と比較的長い時間
を必要とする。
それ故、第２の実施例では、付加的に、制御端子GP1
と半導体構成素子P1の第２の主端子SP1との間に印加す
る電圧Vgsの検出及びNPバイポーラトランジスタQ1の制
御を、その電圧Vgsに依存して調整するための電圧調整
回路が設けられている。
と半導体構成素子P1の第２の主端子SP1との間に印加す
る電圧Vgsの検出及びNPバイポーラトランジスタQ1の制
御を、その電圧Vgsに依存して調整するための電圧調整
回路が設けられている。
電圧調整回路は、第３の抵抗R3と、第４のNMOSトラン
ジスタM4、並びに、第２のPMOSトランジスタM5とを有し
ており、もこの第３の抵抗R3の第１の端子は、コンデン
サ30の第１の端子と接続されており、第４のNMOSトラン
ジスタM4の第１の主端子DM4は、第３の抵抗R3の第２の
端子と接続されており、その第２の主端子SM4は、ハイ
サイドNMOSパワートランジスタP1の第２の主端子SP1と
接続されており、その制御端子GM4は、第３のNMOSトラ
ンジスタM3の制御端子GM3と接続されており、第２のPMO
SトランジスタM5の第１の主端子DM5は、コンデンサ30の
第１の端子と接続されており、第２のPMOSトランジスタ
M5の第２の主端子SM5は、第１のPMOSトランジスタM1の
制御端子GM1と接続されており、その制御端子GM5は、第
３の抵抗R3の第２の端子と接続されている。
ジスタM4、並びに、第２のPMOSトランジスタM5とを有し
ており、もこの第３の抵抗R3の第１の端子は、コンデン
サ30の第１の端子と接続されており、第４のNMOSトラン
ジスタM4の第１の主端子DM4は、第３の抵抗R3の第２の
端子と接続されており、その第２の主端子SM4は、ハイ
サイドNMOSパワートランジスタP1の第２の主端子SP1と
接続されており、その制御端子GM4は、第３のNMOSトラ
ンジスタM3の制御端子GM3と接続されており、第２のPMO
SトランジスタM5の第１の主端子DM5は、コンデンサ30の
第１の端子と接続されており、第２のPMOSトランジスタ
M5の第２の主端子SM5は、第１のPMOSトランジスタM1の
制御端子GM1と接続されており、その制御端子GM5は、第
３の抵抗R3の第２の端子と接続されている。
第２のPMOSトランジスタM5の主端子SM5と、第４のNMO
SトランジスタM4の第１の主端子DM4との間に、第４の抵
抗R4及び第２のコンデンサC4とからなる直列回路が、調
整の安定化のために設けられている。
SトランジスタM4の第１の主端子DM4との間に、第４の抵
抗R4及び第２のコンデンサC4とからなる直列回路が、調
整の安定化のために設けられている。
抵抗R5は、コンデンサ30の充電電流を制限するのに使
用される。
用される。
ダイオード列ZD,M3による電圧制限も示す第３のNMOS
トランジスタM3の制御端子の電位は、第１のPMOSトラン
ジスタM1、従って、NPNバイポーラトランジスタQ1の調
整用の信号も供給する。この信号のレベルは、第４のNM
OSトランジスタM4及び抵抗R3により、接続点N1の上の方
に変換され、第２のPMOSトランジスタM5を用いて、第１
のPMOSトランジスタM1の制御端子SM1は調整される。
トランジスタM3の制御端子の電位は、第１のPMOSトラン
ジスタM1、従って、NPNバイポーラトランジスタQ1の調
整用の信号も供給する。この信号のレベルは、第４のNM
OSトランジスタM4及び抵抗R3により、接続点N1の上の方
に変換され、第２のPMOSトランジスタM5を用いて、第１
のPMOSトランジスタM1の制御端子SM1は調整される。
図３には、自己分離製造過程で、D1,Q1及びM1を実施
した図が示されている。
した図が示されている。
図３には、参照番号100で、N+基板が示されており、1
10で、N-エピタキシャル層が示されており、140で、第
１のＰ領域が示されており、150で、第２のP+領域が示
されており、160で、ゲート電極が示されており、170
で、第３のP+領域が示されており、180で、第２のＰ領
域が示されており、190で、第２のN+領域が示されてお
り、200で、第４のP+領域が示されている。
10で、N-エピタキシャル層が示されており、140で、第
１のＰ領域が示されており、150で、第２のP+領域が示
されており、160で、ゲート電極が示されており、170
で、第３のP+領域が示されており、180で、第２のＰ領
域が示されており、190で、第２のN+領域が示されてお
り、200で、第４のP+領域が示されている。
第１のN+領域120は、図１及び図２の接続点N1を形成
する。第１のN+領域120は、PMOSトランジスタM1のドレ
イン端子と接続されており、PMOSトランジスタM1は、第
１のP+領域130をドレインとして有しており、第１のＰ
領域140並びに第２のP+領域150をソースとして有してお
り、第１のP+領域130と第１のＰ領域140並びに第２のP+
領域150との間に、N-チャネルが位置しており、このN-
チャネルの上にゲート電極160が設けられている。この
ゲート電極160は、図１及び図２の接続点N2と接続され
ている。
する。第１のN+領域120は、PMOSトランジスタM1のドレ
イン端子と接続されており、PMOSトランジスタM1は、第
１のP+領域130をドレインとして有しており、第１のＰ
領域140並びに第２のP+領域150をソースとして有してお
り、第１のP+領域130と第１のＰ領域140並びに第２のP+
領域150との間に、N-チャネルが位置しており、このN-
チャネルの上にゲート電極160が設けられている。この
ゲート電極160は、図１及び図２の接続点N2と接続され
ている。
トランジスタM1のソース端子は、第３のP+領域170と
接続されており、この第３のP+領域170は、第２のP-領
域180と一緒にNPNトランジスタQ1のベースを形成し、NP
NトランジスタQ1のコレクタは、N-領域110を形成し、NP
NトランジスタQ1のエミッタは、N+領域190を形成する。
このコレクタは、NMOSパワートランジスタP1のゲート端
子と接続されている。
接続されており、この第３のP+領域170は、第２のP-領
域180と一緒にNPNトランジスタQ1のベースを形成し、NP
NトランジスタQ1のコレクタは、N-領域110を形成し、NP
NトランジスタQ1のエミッタは、N+領域190を形成する。
このコレクタは、NMOSパワートランジスタP1のゲート端
子と接続されている。
最後に、第４のP+領域200は、N-領域110と一緒にダイ
オードD1を形成し、このダイオードは、アノード側が第
１の基準電位VBBと接続されており、カソード側が接続
点N1と接続されている。
オードD1を形成し、このダイオードは、アノード側が第
１の基準電位VBBと接続されており、カソード側が接続
点N1と接続されている。
必要に応じて、ダイオードD1は、高い遮断能力を有し
ており、NPNトランジスタQ1は、高い遮断能力及び高い
増幅度を有している。PMOSトランジスタM1も、高い遮断
能力を有している。図示の構成は、面積を節約すること
ができて、極めて高いロバスト性を有している。
ており、NPNトランジスタQ1は、高い遮断能力及び高い
増幅度を有している。PMOSトランジスタM1も、高い遮断
能力を有している。図示の構成は、面積を節約すること
ができて、極めて高いロバスト性を有している。
本発明は、２つの有利な実施例を用いて既述のように
説明したが、その実施例に限定されるものではなく、多
種多様に変形することができる。
説明したが、その実施例に限定されるものではなく、多
種多様に変形することができる。
制御可能な半導体構成素子として、図示のNMOSパワー
トランジスタのみならず、PMOSパワートランジスタ又は
任意の他の制御可能な半導体構成素子、例えば、IGBT又
はサイリスタを使用してもよい。
トランジスタのみならず、PMOSパワートランジスタ又は
任意の他の制御可能な半導体構成素子、例えば、IGBT又
はサイリスタを使用してもよい。
電圧制限回路は、ツェナダイオードとMOSダイオード
の任意の組合せにより、所望の電圧制限値に調整するこ
とができる。
の任意の組合せにより、所望の電圧制限値に調整するこ
とができる。
制御回路は、図示の自己分離過程のみでなく、接合分
離（JI）又はドッペルアイソレーション（DI）のような
改善された分離過程で製造することもできる。
離（JI）又はドッペルアイソレーション（DI）のような
改善された分離過程で製造することもできる。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 西独国特許出願公開3314300（ＤＥ,
Ａ１)
英国特許出願公開2180422（ＧＢ，Ａ)
欧州特許出願公開572706（ＥＰ，Ａ
１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
Claims (10)
- 【請求項１】半導体構成素子（P1）用の制御回路であっ
て、その際、前記半導体構成素子（P1）は、当該半導体
構成素子の第１の主端子（DP1）が第１の基準電位（VB
B）に接続されており、前記半導体構成素子の第２の主
端子（SP1）が、負荷（20）を介して第２の基準電位（M
ASSE）に接続されている制御回路において、 −制御信号発生装置（10）と、コンデンサ装置（30）
と、抵抗（R2）と第１の制御可能なNMOSトランジスタ
（M2）との直列回路と、第１の制御可能なPMOSトランジ
スタ（M1）と、NPNバイポーラトランジスタ（Q1）と、
第１の抵抗装置（R1;M6）とを有しており、 −前記制御信号発生装置（10）は、半導体構成素子（P
1）のスイッチオンオフ用の制御信号（ST）の発生用で
あり、ブートストラップ方式により作動する、前記半導
体構成素子（P1）のスイッチオン用の回路部分と接続さ
れており、 前記コンデンサ装置（30）の第１の端子は、ダイオード
（D1）を介して充電のために第１の基準電位（VBB）と
接続されていて、前記コンデンサ装置（30）の第２の端
子は、前記半導体構成素子（P1）の第２の主端子（SP
1）と接続されており、 −前記抵抗（R2）と第１の制御可能なNMOSトランジスタ
（M2）との直列回路は、前記コンデンサ装置（30）の前
記第１の端子と第２の第２の基準電位（MASSE）との間
に接続されており、前記第１の制御可能なNMOSトランジ
スタ（M2）の制御端子（GM2）には、制御信号（ST）が
印加可能であり、 −前記第１の制御可能なPMOSトランジスタ（M1）の制御
端子（GM1）は、前記抵抗（R2）及び前記制御可能な半
導体スイッチ（M2）の接続点に接続されており、前記第
１の制御可能なPMOSトランジスタ（M1）の第１の主端子
（DM1）は、前記ダイオード（D1）と前記コンデンサ装
置（30）との接続点に接続されており、 −前記NPNバイポーラトランジスタ（Q1）のコレクタ端
子（Ｃ）は、前記コンデンサ装置（30）の第１の端子と
接続されており、前記NPNバイポーラトランジスタ（Q
1）のエミッタ端子（Ｅ）は、前記半導体構成素子（P
1）の制御端子（GP1）と接続されており、前記NPNバイ
ポーラトランジスタ（Q1）の制御端子（Ｂ）は、第２の
制御可能な半導体スイッチ（M1）の第２の主端子と接続
されていて、更に、第１の抵抗装置（R1）を介して負荷
（２）と前記半導体構成素子（P1）との間の接続点に接
続されており、 −前記第１の抵抗装置（R1;M6）は、第２のNMOSトラン
ジスタ（M6）を有しており、該第２のNMOSトランジスタ
（M6）の第１の主端子（DM6）は、前記NPNバイポーラト
ランジスタ（Q1）のベース端子（Ｂ）と接続されてお
り、前記第２のNMOSトランジスタ（M6）の第２の主端子
（SM6）は、前記半導体構成素子（P1）の第２の主端子
（SP1）と接続されており、前記第２のNMOSトランジス
タ（M6）の制御端子（GM6）には、反転制御信号（ST）
が接続されていることを特徴とする制御回路。 - 【請求項２】チャージポンプ回路（40）は、制御信号
（ST）の受信及び上昇された制御信号（ST′）を半導体
構成素子（P1）の制御端子（GP1）に送出するために設
けられている請求項１記載の制御回路。 - 【請求項３】半導体構成素子（P1）は、NMOSパワートラ
ンジスタである請求項１又は２記載の制御回路。 - 【請求項４】半導体構成素子（P1）の制御端子（GP1）
と第２の主端子（SP1）との間に、電圧制限回路（ZD,M
3）が、前記制御端子（GP1）と前記第２の主端子（SP
1）との間に印加された電圧（Vgs）の制限のために接続
されている請求項１〜３迄の何れか１記載の制御回路。 - 【請求項５】電圧制限回路（ZD,M3）は、ツェナダイオ
ード（ZD）と第３のNMOSトランジスタ（M3）を有してお
り、 前記ツェナダイオード（ZD）のカソード端子は、半導体
構成素子（P1）の制御端子（GP1）と接続されており、 前記第３のNMOSトランジスタ（M3）の第１の主端子（DM
3）は、前記ツェナダイオード（ZD）のアノード端子と
接続されており、前記第３のNMOSトランジスタ（M3）の
第２の主端子（SM3）は、前記半導体構成素子（P1）の
第２の主端子（SP1）と接続されており、前記第３のNMO
Sトランジスタ（M3）の制御端子（GM3）は、当該第３の
NMOSトランジスタ（M3）の前記第１の主端子（DM3）と
接続されている請求項４記載の制御回路。 - 【請求項６】チャージポンプ作動回路（60,70,80）が、
電圧（Vgs）に依存してチャージポンプ回路（40）を作
動するために設けられている請求項５記載の制御回路。 - 【請求項７】チャージポンプ作動回路（60,70,80）は、
遅延装置（60）とヒステリシスを有する反転装置（70）
とアンドゲート装置（80）とを有しており、 前記遅延装置（60）は、制御信号（ST）の受信及び遅延
のために設けられており、 前記反転装置（70）は、第３のNMOSトランジスタ（M3）
の第１の制御端子（GM3）に印加された電位の受信及び
反転のために設けられており、前記アンドゲート装置
（80）は、遅延装置（60）及び前記ヒステリシスを有す
る前記反転装置（70）の出力信号の受信及び相応に結合
された、チャージポンプ回路（40）の作動用の出力信号
の出力のために設けられている 請求項６記載の制御回路。 - 【請求項８】電圧調整回路（R3,M4,R4,C4,M5;ZD,M3）
は、半導体構成素子（P1）の制御端子（GP1）と第２の
主端子（SP1）との間に印加された電圧（Vgs）の検出及
び該電圧（Vgs）に依存してスイッチング素子（Q1）の
制御の調整のために設けられている請求項１〜７迄の何
れか１記載の制御回路。 - 【請求項９】電圧調整回路（R3,M4,R4,C4,M5;ZD,M3）
は、第３の抵抗装置（R3）と第４のNMOSトランジスタ
（M4）と第２のPMOSトランジスタ（M5）とを有してお
り、 前記第３の抵抗装置（R3）の第１の端子は、コンデンサ
装置（30）の第１の端子と接続されており、 前記第４のNMOSトランジスタ（M4）の第１の主端子（DM
4）は、第３の抵抗装置（R3）の第２の端子と接続され
ており、前記第４のNMOSトランジスタ（M4）の第２の主
端子（SM4）は、半導体構成素子（P1）の第２の主端子
（SP1）と接続されており、前記第４のNMOSトランジス
タ（M4）の制御端子（GM4）は、第３のNMOSトランジス
タ（M3）の制御端子（GM3）と接続されており、 前記第２のPMOSトランジスタ（M5）の第１の主端子（DM
5）は、コンデンサ装置（30）の第１の端子と接続され
ており、前記第２のPMOSトランジスタ（M5）の第２の主
端子（SM5）は、第１のPMOSトランジスタ（M1）の制御
端子（GM1）と接続されており、前記第２のPMOSトラン
ジスタ（M5）の制御端子（GM5）は、第３の抵抗装置（R
3）の第２の端子と接続されているる 請求項８記載の制御回路。 - 【請求項１０】第２のPMOSトランジスタ（M5）の第２の
主端子（SM5）と第４のNMOSトランジスタ（M4）の第１
の主端子（DM4）との間に、第３の抵抗装置（R4）と第
２のコンデンサ装置（C4）との直列回路が、調整の安定
化のために設けられている請求項９記載の制御回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19728283.0 | 1997-07-02 | ||
| DE19728283A DE19728283A1 (de) | 1997-07-02 | 1997-07-02 | Ansteuerschaltung für ein steuerbares Halbleiterbauelement |
| PCT/DE1998/001490 WO1999001938A1 (de) | 1997-07-02 | 1998-06-02 | Ansteuerschaltung für ein steuerbares halbleiterbauelement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001519136A JP2001519136A (ja) | 2001-10-16 |
| JP3453149B2 true JP3453149B2 (ja) | 2003-10-06 |
Family
ID=7834430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50607599A Expired - Fee Related JP3453149B2 (ja) | 1997-07-02 | 1998-06-02 | 制御可能な半導体構成素子用の制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0992114B1 (ja) |
| JP (1) | JP3453149B2 (ja) |
| AT (1) | ATE207675T1 (ja) |
| DE (2) | DE19728283A1 (ja) |
| WO (1) | WO1999001938A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19918025C2 (de) * | 1999-04-21 | 2001-03-08 | Siemens Ag | Schaltungsanordnung mit einer Ansteuerung für einen Halbleiterschalter mit sourceseitiger Last |
| DE10146168C2 (de) * | 2001-09-19 | 2003-07-31 | Infineon Technologies Ag | Ansteuerschaltung für einen High-Side-Schalter |
| FR2843499B1 (fr) * | 2002-08-09 | 2004-12-24 | Mbi Motovariateurs | Convertisseur d'energie |
| US7876904B2 (en) * | 2006-07-08 | 2011-01-25 | Nokia Corporation | Dynamic decoding of binaural audio signals |
| CN107395183B (zh) * | 2017-09-07 | 2024-02-27 | 北方电子研究院安徽有限公司 | 一种脉冲大电流点火开关电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3314300A1 (de) | 1983-04-20 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur ansteuerung von leistungs-mos-fet-gegentaktendstufen |
| GB2180422A (en) | 1985-09-10 | 1987-03-25 | Sgs Microelettronica Spa | Driving circuit for n-channel power mos transistors of push-pull stages |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3405936A1 (de) * | 1984-02-18 | 1985-08-22 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Einrichtung zur ansteuerung eines leistungs-feldeffekt-schalttransistors |
| EP0405407A3 (en) * | 1989-06-29 | 1992-02-26 | Siemens Aktiengesellschaft | Circuit arrangement for controlling a mosfet with a load connected to its source |
| DE3929026A1 (de) * | 1989-09-01 | 1991-03-07 | Bosch Gmbh Robert | Ansteuerschaltung fuer eine getaktete last in einem fahrzeug |
| GB2288091B (en) * | 1991-05-10 | 1995-12-20 | Fuji Electric Co Ltd | Buit-in drive power-source semiconductor device |
| IT1251097B (it) * | 1991-07-24 | 1995-05-04 | St Microelectronics Srl | Circuito di bootstrap per il pilotaggio di un transistore mos di potenza in configurazione high side driver. |
| EP0572706B1 (de) * | 1992-06-05 | 1996-12-11 | Siemens Aktiengesellschaft | Ansteuerschaltung für einen Leistungs-FET mit sourceseitiger Last |
| JPH06252727A (ja) * | 1993-02-10 | 1994-09-09 | Siemens Ag | Ｍｏｓ半導体素子の制御回路 |
| DE19609121C1 (de) * | 1996-03-08 | 1997-02-27 | Siemens Ag | Schaltungsanordnung zum Ansteuern eines Feldeffekttransistors mit sourceseitiger Last |
-
1997
- 1997-07-02 DE DE19728283A patent/DE19728283A1/de not_active Ceased
-
1998
- 1998-06-02 AT AT98934840T patent/ATE207675T1/de not_active IP Right Cessation
- 1998-06-02 JP JP50607599A patent/JP3453149B2/ja not_active Expired - Fee Related
- 1998-06-02 EP EP98934840A patent/EP0992114B1/de not_active Expired - Lifetime
- 1998-06-02 DE DE59801880T patent/DE59801880D1/de not_active Expired - Fee Related
- 1998-06-02 WO PCT/DE1998/001490 patent/WO1999001938A1/de not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3314300A1 (de) | 1983-04-20 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur ansteuerung von leistungs-mos-fet-gegentaktendstufen |
| GB2180422A (en) | 1985-09-10 | 1987-03-25 | Sgs Microelettronica Spa | Driving circuit for n-channel power mos transistors of push-pull stages |
Also Published As
| Publication number | Publication date |
|---|---|
| DE59801880D1 (de) | 2001-11-29 |
| EP0992114B1 (de) | 2001-10-24 |
| EP0992114A1 (de) | 2000-04-12 |
| JP2001519136A (ja) | 2001-10-16 |
| ATE207675T1 (de) | 2001-11-15 |
| DE19728283A1 (de) | 1999-01-07 |
| WO1999001938A1 (de) | 1999-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11611339B2 (en) | Power switch drive circuit and device | |
| US7737737B2 (en) | Drive circuit for voltage driven electronic element | |
| JPH08336277A (ja) | 高圧側スイッチに対する改善されたチャージポンプ回路 | |
| US20100194451A1 (en) | Method of controlling an igbt and a gate driver | |
| US6853047B1 (en) | Power supply with control circuit for controlling a high voltage circuit using a low voltage circuit | |
| JPH0213115A (ja) | 電力用電界効果トランジスタ駆動回路 | |
| WO1995031852A1 (en) | Load driving device | |
| US11831307B2 (en) | Power switch drive circuit and device | |
| JPH11205112A (ja) | 高耐圧パワー集積回路 | |
| JP3453149B2 (ja) | 制御可能な半導体構成素子用の制御回路 | |
| US6169431B1 (en) | Drive circuit for a controllable semiconductor component | |
| US20060044051A1 (en) | Bootstrap diode emulator with dynamic back-gate biasing and short-circuit protection | |
| US6774682B2 (en) | Circuit configuration for driving a semiconductor switching element and method for same | |
| JPH11178205A (ja) | 保護回路 | |
| US12537519B2 (en) | Transistor control circuit | |
| JP2003078361A (ja) | 電源回路及び半導体装置 | |
| JP3381919B2 (ja) | 中間電圧の生成装置 | |
| US5166544A (en) | Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on | |
| JPH03150612A (ja) | 電源に接続された共振負荷を駆動するモノリシック半導体電力装置の出力電圧を制限するための回路 | |
| JP4364997B2 (ja) | スイッチング電源回路 | |
| JPH11234108A (ja) | 誘導負荷をスイッチングするためのスイッチング装置 | |
| JPH0833314A (ja) | 負荷駆動装置 | |
| JP2824469B2 (ja) | 半導体集積回路装置 | |
| TWI904798B (zh) | 電力電路及其適用之控制方法 | |
| CN223899204U (zh) | 一种nmos管栅极驱动电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |