JP2001519136A - 制御可能な半導体構成素子用の制御回路 - Google Patents

Abstract

(57)【要約】 制御可能な半導体構成素子（Ｐ１）用の制御回路であって、及び、例えば、ハイサイドＭＯＳパワートランジスタのスイッチオン用の制御回路であって、その際、前記半導体構成素子（Ｐ１）は、当該半導体構成素子の第１の主端子（ＤＰ１）が第１の基準電位（ＶＢＢ）に接続されており、前記半導体構成素子の第２の主端子（ＳＰ１）が負荷（２０）に接続されており、その際、前記負荷（２０）は、更に第２の基準電位（ＭＡＳＳＥ）に接続されている制御回路において、制御信号発生装置（１０）とコンデンサ装置（３０）と制御可能なスイッチング装置（Ｑ１）とスイッチング制御装置（Ｍ１，Ｒ２，Ｍ２，Ｒ１）を有しており、前記制御信号発生装置（１０）は、制御可能な半導体構成素子（Ｐ１）のスイッチオンオフ用の制御信号（ＳＴ）の発生用であり、前記コンデンサ装置（３０）の第１の端子は、ダイオード（Ｄ１）を介して充電のために第１の基準電位（ＶＢＢ）と接続されていて、前記コンデンサ装置（３０）の第２の端子は、前記半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１）と接続されており、前記制御可能なスイッチング装置（Ｑ１）は、前記コンデンサ装置（３０）の第１の端子と、前記半導体構成素子（Ｐ１）の制御端子（ＧＰ１）との間に接続されており、前記制御可能なスイッチング装置の制御端子は、前記半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１）に接続されていて、前記コンデンサ装置（３０）内に蓄積された電荷がスイッチオン状態で前記半導体構成素子（Ｐ１）の制御端子（ＧＰ１）に供給され、スイッチオフ状態では供給されないように制御可能であり、前記スイッチング制御装置（Ｍ１，Ｒ２，Ｍ２，Ｒ１）は、制御信号形成装置（１０）の制御信号（ＳＴ）に応答して前記スイッチング装置（Ｑ１）を制御するように構成されている。

Description

【発明の詳細な説明】 制御可能な半導体構成素子用の制御回路 本発明は、制御可能な半導体構成素子用の制御回路であって、殊に、ハイサイ ドＭＯＳパワートランジスタの高速スイッチオン用の制御回路であって、その際 、半導体構成素子は、当該半導体構成素子の第１の主端子が第１の基準電位（例 えば、正のバッテリ電極）に接続されており、前記半導体構成素子の第２の主端 子が負荷に接続されており、その際、負荷は、更に第２の基準電位（例えば、負 のバッテリ電極）に接続されている制御回路に関する。 任意の制御可能な半導体構成素子に使用可能であるが、本発明並びに本発明が 基礎とする、ハイサイドＭＯＳパワートランジスタの高速スイッチオン用の制御 回路に関する問題点について説明する。 一般的に、インテリジェント付加回路を有するハイサイドＭＯＳパワートラン ジスタは、種々の利点、例えば、多数の用途範囲、殊に、最近の自動車技術で、 導線及び腐食保護部を負荷の地絡に対して確実に保護できるといった利点に基づ いて広範囲に用いられている。 ハイサイドＭＯＳパワートランジスタのスイッチオンは、チャージポンプを必 要とするが、このチャージ ポンプは、非常に遅速であり、従って、スイッチオン速度が制限される。それ故 、例えば、超音波周波数領域内での高速スイッチオン速度を必要とする用途にと っては、この方式は十分でない。 解決手段として、所属のブートストラップコンデンサは、経済的な理由からチ ップ上に集積化することができないので、デイスクリートブートストラップ回路 が提供されている。ハイサイドＭＯＳパワートランジスタ及び制御回路（制御Ｉ Ｃ）用のモノリシック手段は、自己分離処理時には殆ど実施不可能である。と言 うのは、そのような過程で、接続ミスをしないようにすることは極めて限られて いるからである。 択一選択的な手段として、デイスクリートブートストラップコンデンサが設け られた２チップ手段が提供されている。この手段は、直接、チップオンチップテ クノロジでケーシング内に構成するか、又は、別個に取り付けた２つのチップに よって構成してもよい。 別個の制御ＩＣチップも、幾つかの決定的な要件を充足する必要がある。ハイ サイドＭＯＳパワートランジスタを制御する内部ＩＣ回路には、フルのバッテリ 電圧、例えば、１２Ｖが印加することができなければならない。従って、パワー ＩＣ製造過程が前提となる。 従って、本発明の課題は、高速スイッチオンを可能とする制御可能な半導体構 成素子用の制御回路、殊に 、ハイサイドＭＯＳパワートランジスタの高速スイッチオン用の改善された制御 回路を提供することである。 本発明によると、この課題は、特許請求の範囲１記載の制御回路によって解決 され、つまり、制御可能な半導体構成素子用の制御回路であって、殊に、ハイサ イドＭＯＳパワートランジスタのスイッチオン用の制御回路であって、その際、 半導体構成素子は、当該半導体構成素子の第１の主端子が第１の基準電位に接続 されており、前記半導体構成素子の第２の主端子が負荷に接続されており、その 際、負荷は、更に第２の基準電位に接続されており、制御可能な半導体構成素子 のスイッチオンオフ用の制御信号の形成用の制御信号形成装置を有しており、コ ンデンサ装置を有しており、該コンデンサ装置の第１の端子は、充電のためにダ イオードを介して第１の基準電位と接続されており、前記コンデンサ装置の第２ の端子は、前記半導体構成素子の第２の主端子と接続されており、制御可能なス イッチング装置を有しており、該スイッチング装置は、前記コンデンサ装置の前 記第１の端子と、前記半導体構成素子の制御端子との間に接続されており、前記 半導体構成素子の前記制御端子は、当該半導体構成素子の前記第２の主端子と接 続されており、前記スイッチング装置は、前記コンデンサ装置内に蓄積された電 荷を、スイッチオン状態で前記半導休構成素子の前記 制御端子に供給し、スイッチオフ状態では、供給しないように制御可能であり、 スイッチング制御装置を有しており、該スイッチング制御装置により、前記スイ ッチング装置を制御信号形成装置の制御信号に応答して制御するように構成され ている制御回路によって解決される。 本発明の制御装置は、回路装置が高い電流負荷能力を有していて、スイッチン グ制御装置によって高速スイッチング可能であるという特別な利点を有している 。 本発明が基づく技術思想は、スイッチング素子の制御端子は、スイッチオフ状 態で固定的に定められた電位を有しているという点にある。 従属請求項には、有利な実施例及び請求項１記載の制御回路の有利な実施例及 び改善が示されている。 有利な実施例によると、スイッチング装置は、ＮＰＮバイポーラトランジスタ を有しており、ＮＰＮバイポーラトランジスタのコレクタ端子は、コンデンサ装 置の第１の端子と接続されており、ＮＰＮバイポーラトランジスタのエミッタ端 子は、半導体構成素子の制御の端子と接続されており、ＮＰＮバイポーラトラン ジスタのベース端子は、第１の抵抗装置を介して半導体構成素子の第２の主端子 及びスイッチング制御装置と接続されている。ＮＰＮバイポーラトランジスタの 利点は、その高い電流負荷能力にある。 別の有利な実施例によると、スイッチング制御装置は、第１のＰＭＯＳトラン ジスタと第２の抵抗装置と第１のＮＭＯＳトランジスタとを有しており、第１の ＰＭＯＳトランジスタの第１の主端子は、ＮＰＮバイポーラトランジスタのコレ クタ端子と接続されており、第１のＰＭＯＳトランジスタの第２の主端子は、Ｎ ＰＮバイポーラトランジスタのベース端子と接続されており、第２の抵抗装置の 第１の端子は、コンデンサ装置の第１の端子と接続されており、第１のＮＭＯＳ トランジスタの第１の主端子は、第２の抵抗装置の第２の端子及び第１のＰＭＯ Ｓトランジスタの制御端子と接続されており、第１のＮＭＯＳトランジスタの第 ２の主端子は、第２の基準電位と接続されており、第１のＮＭＯＳトランジスタ の制御端子は、制御信号と接続されている。 別の有利な実施例によると、チャージポンプ回路は、制御信号の受信及び上昇 された制御信号を半導体構成素子の制御端子に送出するために設けられている。 こうすることにより、スイッチング装置は、持続的にスイッチオンされ続けるこ とができ（ＰＷＭ（パルス幅変調）オンオフ比＝１００％）、コンデンサ装置は 、所定時間で放電されるという利点が得られる。 別の有利な実施例によると、半導体構成素子は、ＮＭＯＳパワートランジスタ である。 別の有利な実施例によると、第１の抵抗装置は、第 ２のＮＭＯＳトランジスタを有しており、第２のＮＭＯＳトランジスタの第１の 主端子は、ＮＰＮバイポーラトランジスタのベース端子と接続されており、第２ のＮＭＯＳトランジスタの第２の主端子は、半導体構成素子の第２の主端子と接 続されており、第２のＮＭＯＳトランジスタの制御端子は、反転制御信号と接続 されている。この実施例は、第１の抵抗装置を、スイッチオン状態で高オーミッ クにすることができ、従って、過度に電流を導出せず、スイッチオフ状態では、 低オーミックにすることができ、従って、スイッチング素子の降伏電圧Ｖ_CEOは あまり低減されない。 別の有利な実施例によると、半導体構成素子の制御端子と第２の主端子との間 に、電圧制限回路が、制御端子と第２の主端子との間に印加された電圧の制限の ために接続されている。それによると、半導体構成素子の制御端子を、過電圧、 例えば、チャージポンプによって生じた過電圧に対して保護することができる。 別の有利な実施例によると、電圧制限回路は、ツェナダイオードと第３のＮＭ ＯＳトランジスタを有しており、ツェナダイオードのカソード端子は、半導体構 成素子の制御端子と接続されており、第３のＮＭＯＳトランジスタの第１の主端 子は、ツェナダイオードのアノード端子と接続されており、第３のＮＭＯＳトラ ンジスタの第２の主端子は、半導体構成素子の第２の主端子と接続されており、 前記第３のＮＭＯＳトラン ジスタの制御端子は、当該第３のＮＭＯＳトランジスタの第１の主端子と接続さ れている。 別の有利な実施例によると、チャージポンプ作動回路が、電圧に依存してチャ ージポンプ回路を作動するために設けられている。つまり、チャージポンプは、 必要な場合だけ一緒に作動され、つまり、例えば、高い周波数領域内での純粋な ＰＷＭ（パルス幅変調）作動の場合には一緒に作動されず、不必要な電磁的両立 性（ＥＭＶ）妨害を発生しない。 別の有利な実施例によると、チャージポンプ作動回路は、遅延装置と反転装置 とアンドゲート装置とを有しており、遅延装置は、制御信号の受信及び遅延のた めに設けられており、反転装置は、第３のＮＭＯＳトランジスタの第１の制御端 子に印加された電位の受信及び反転のために設けられており、アンドゲート装置 は、遅延装置及びヒステリシスを有する反転装置の出力信号の受信及び相応に結 合された、チャージポンプ回路の作動用の出力信号の出力のために設けられてい る。 別の有利な実施例によると、電圧調整回路は、半導体構成素子の制御端子と第 ２の主端子との間に印加された電圧の検出及び該電圧に依存してスイッチング素 子の制御の調整のために設けられている。それによると、半導体構成素子の制御 端子を、過電圧、例えば、コンデンサ装置又はバッテリによって生じる過電圧に 対して保護することができる。 別の有利な実施例によると、電圧調整回路は、第３の抵抗装置と第４のＮＭＯ Ｓトランジスタと第２のＰＭＯＳトランジスタとを有しており、第３の抵抗装置 の第１の端子は、コンデンサ装置の第１の端子と接続されており、第４のＮＭＯ Ｓトランジスタの第１の主端子は、第３の抵抗装置の第２の端子と接続されてお り、第４のＮＭＯＳトランジスタの第２の主端子は、半導体構成素子の第２の主 端子と接続されており、第４のＮＭＯＳトランジスタの制御端子は、第３のＮＭ ＯＳトランジスタの制御端子と接続されており、第２のＰＭＯＳトランジスタの 第１の主端子は、コンデンサ装置の第１の端子と接続されており、第２のＰＭＯ Ｓトランジスタの第２の主端子は、第１のＰＭＯＳトランジスタの制御端子と接 続されており、第２のＰＭＯＳトランジスタの制御端子は、第３の抵抗装置の第 ２の端子と接続されている。 別の有利な実施例によると、第２のＰＭＯＳトランジスタの主端子と第４のＮ ＭＯＳトランジスタの第１の主端子との間に、第４の抵抗装置と第２のコンデン サ装置との直列回路が、調整の安定化のために設けられている。 本発明の実施例について、図を用いて以下詳細に説明する。その際： 図１は、本発明の制御回路の第１の有利な実施例を示 す図、 図２は、本発明の制御回路の第２の有利な実施例を示す図、 図３は、自己分離製造過程でのＤ１，Ｑ１及びＭ１の構成を示す図である。 図で、同じ参照番号は、同じ又は機能上同じ構成部品を示す。 図１には、参照番号Ｐ１で、ハイサイドＮＭＯＳパワートランジスタが示され ており、このパワートランジスタは、その第１の主端子ＤＰ１が第１の基準電位 ＶＢＢ（バッテリ５の正極）と接続されており、その第２の主端子ＳＰ１が負荷 ２０と接続されており、その際、負荷２０は、更に基準電位ＭＡＳＳＥ（バッテ リ５の負極）と接続されている。 参照番号３０は、コンデンサを示し、コンデンサの第１の端子は、充電用のダ イオードＤ１を介して第１の基準電位ＶＢＢと接続されており、コンデンサの第 ２の端子は、ハイサイドＮＭＯＳパワートランジスタＰ１の第２の主端子ＳＰ１ と接続されている。 参照番号Ｑ１は、ＮＰＮバイポーラトランジスタの形のスイッチング装置を示 し、スイッチング装置のコレクタ端子Ｃは、コンデンサ３０（接続点Ｎ１）の第 １の端子と接続されており、スイッチング装置のエミッタ端子Ｅは、ハイサイド ＮＭＯＳパワートランジスタＰ１の制御端子ＧＰ１と接続されており、スイッチ ング装置のベース端子Ｂは、第１の抵抗Ｒ１を介してハイサイドＮＭＯＳパワー トランジスタＰ１の第２の主端子ＳＰ１と接続されている。 スイッチング装置、つまり、ＮＰＮバイポーラトランジスタＱ１は、コンデン サ３０内に蓄積された電荷が、スイッチオン状態でハイサイドＮＭＯＳパワート ランジスタＰ１の制御端子ＧＰ１に供給され、スイッチオフ状態では供給されな いように制御可能である。 そのために、ＮＰＮバイポーラトランジスタＱ１の制御用のスイッチング制御 装置は、制御信号形成装置１０の制御信号ＳＴに応動するように設けられている 。 スイッチング制御装置は、第１のＰＭＯＳトランジスタＭ１を有しており、第 １のＰＭＯＳトランジスタＭ１の第１の主端子ＤＭ１は、ＮＰＮバイポーラトラ ンジスタＱ１のコレクタ端子Ｃと接続されており、第１のＰＭＯＳトランジスタ Ｍ１の第２の主端子ＳＭ１は、ＮＰＮバイポーラトランジスタＱ１のベース端子 Ｂと接続されている。更に、スイッチング制御装置は、第２の抵抗Ｒ２を有して おり、第２の抵抗の第１の端子は、コンデンサ装置３０（接続点Ｎ１）の第１の 端子と接続されており、並びに、第１のＮＭＯＳトランジスタＭ２を有しており 、第１のＮＭＯＳトランジスタＭ２の第１の主端子ＤＭ２は、第２の抵抗Ｒ２（ 接続点Ｎ２）の第２の端子及び第１のＰＭＯＳトラン ジスタＭ１の制御端子ＧＭ１と接続されており、第１のＰＭＯＳトランジスタＭ １の第２の主端子ＳＭ２は、第２の基準電位ＭＡＳＳＥと接続されており、第１ のＰＭＯＳトランジスタＭ１の制御端子は、制御信号ＳＴと接続されている。 最後に、第１の実施例は、制御信号ＳＴの受信用及び電位に依存して上昇した 制御信号ＳＴ’を、ハイサイドＮＭＯＳパワートランジスタＰ１の制御端子ＧＰ １に出力するためのチャージポンプ回路４０を有している。 以下、本発明の第１の実施例の制御コンセプトの作動形式について詳細に説明 する。 デイスクリートコンデンサ３０は、ハイサイドＮＭＯＳパワートランジスタＰ １のスイッチング状態で、制御信号ＳＴがＬの状態で、ダイオードＤ１を介して 充電される。その際、ＮＰＮバイポーラトランジスタＱ１にバッテリ電流を給電 する第１のＰＭＯＳトランジスタＭ１は、スイッチオフ状態であり、第１のＮＭ ＯＳトランジスタＭ２はスイッチオン状態である。 ＮＰＮバイポーラトランジスタＱ１は、適切な制御によって、両方向、殊に、 順方向では、バッテリ５の正の電圧ＶＢＢを遮断する。従って、ＮＰＮバイポー ラトランジスタＱ１のコレクタ端子Ｃと、従って、ダイオードＤ１（接続点Ｎ１ ）のカソードも基板によって形成されている（図３及び相応の以下の説明を参照 ）。これは、自己分離処理の場合に必要である。 抵抗Ｒ１は、ＮＰＮバイポーラトランジスタＱ１のベース端子Ｂをハイサイド ＮＭＯＳパワートランジスタＰ１の第２の主端子ＳＰ１に接続し、スイッチオフ 状態で、固定して定められたベース電位を印加する。 デイスクリートコンデンサ３０は、ハイサイドＮＭＯＳパワートランジスタＰ １のスイッチオン状態で、即ち、制御信号ＳＴがＨで、ＮＰＮバイポーラトラン ジスタを介してハイサイドＮＭＯＳパワートランジスタＰ１の制御端子ＧＰ１に 放電され、高速スイッチオンされる。 その際、ＮＰＮバイポーラトランジスタＱ１にベース電流を給電する第１のＰ ＭＯＳトランジスタＭ１がスイッチオンされて、第１のＮＭＯＳトランジスタＭ ２はスイッチオフされる。 コンデンサ３０と、ハイサイドＮＭＯＳパワートランジスタＰ１の制御端子Ｇ Ｐ１とは、スイッチオン状態で、所定時間で放電することができるので、チャー ジポンプ４０が付加接続される。従って、ハイサイドＮＭＯＳパワートランジス タＰ１は、比較的長い時間に亘って持続的にスイッチオンされ続けることができ る。 以下の説明から、図１に示されている、本発明の制御回路の第１の実施例を更 に改善すると目的に適っていることが分かる。 バッテリ５の電圧が大きくて、Ｑ１が導通接続されると、ほぼ全バッテリ電圧 ＶＢＢは、ハイサイドＮＭＯＳパワートランジスタＰ１の制御端子ＧＰ１とソー ス端子ＳＰ１との間の電圧を形成する。 コンデンサ３０が放電されると、ＮＰＮバイポーラトランジスタＱ１のベース −エミッタ−ダイオードは、電圧Ｖｇｓによって遮断方向に極性付けられる。し かし、ゲート酸化物は、限定された電圧にしか耐圧でない。同様に、ＮＰＮバイ ポーラトランジスタＱ１のエミッタダイオードの降伏電圧は限られている。従っ て、Ｖｇｓを制限することは目的に適っている。 更に、ＮＰＮトランジスタＱ１の降伏電圧ＶＣＥ０が過度に低減されないよう にするために、抵抗Ｒ１は、スイッチオフ状態で低オームである必要がある。そ れに対して、スイッチオン状態では、コンデンサ３０が不必要に放電されないた めには、抵抗Ｒ１は、高オームである必要がある。従って、状態に依存して制御 可能な抵抗、例えば、トランジスタが提供される。 図２には、本発明の制御回路の第２の有利な実施例が示されている。 図２に示された制御回路では、図１の第１の抵抗Ｒ１は、第２のＮＭＯＳトラ ンジスタＭ６によって置き換えられており、第２のＮＭＯＳトランジスタＭ６の 第１の主端子ＤＭ６は、ＮＰＮバイポーラトランジスタＱ１のベース端子Ｂと接 続されており、第２のＮＭ ＯＳトランジスタＭ６の第２の主端子ＳＭ６は、ハイサイドＮＭＯＳパワートラ ンジスタＰ１の第２の主端子ＳＰ１と接続されており、第２のＮＭＯＳトランジ スタＭ６の制御端子ＧＭ６は、インバータ５０によって反転された制御信号ＳＴ と接続されている。 そうすることによって、ＮＰＮトランジスタＱ１のベース端子Ｂと、ハイサイ ドＮＭＯＳパワートランジスタＰ１の第２の主端子ＳＰ１は、スイッチオフ状態 で短絡される。 更に、制御端子ＳＰ１及びハイサイドＮＭＯＳパワートランジスタＰ１の第２ の主端子ＳＰ１は、スイッチオフ状態で（図示していない）プルダウン回路によ って短絡され、それによって、ＮＰＮトランジスタＱ１は、できる限り速く完全 に遮断するようになる。 更に、第２の実施例では、付加的に、制御端子ＧＰ１とハイサイドＮＭＯＳパ ワートランジスタＰ１の第２の主端子ＳＰ１との間に接続された電圧制限回路が 、その間に印加される電圧Ｖｇｓを制限するために設けられる。 電圧制限回路は、ツェナダイオードＺＤと、第３のＮＭＯＳトランジスタＭ３ とを有しており、ツェナダイオードＺＤのカソード端子は、ハイサイドＮＭＯＳ パワートランジスタＰ１の制御端子ＧＰ１に接続されており、第３のＮＭＯＳト ランジスタＭ３の第１の主端子ＤＭ３は、ツェナダイオードＺＤのア接続点端子 と接続されており、第３のＮＭＯＳトランジスタＭ３の第２の主端子ＳＭ３は、 ハイサイドＮＭＯＳパワートランジスタＰ１の第２の主端子ＳＰ１と接続されて おり、ハイサイドＮＭＯＳパワートランジスタＰ１の制御端子ＧＭ３は、当該ハ イサイドＮＭＯＳパワートランジスタＰ１の第１の主端子ＤＭ３と接続されてい る。この電圧制限回路は、殊に、チャージポンプ４０によって発生された過剰電 圧を制限する。と言うのは、チャージポンプ４０は、小さな電流しか給電しない からである。 第３のＮＭＯＳトランジスタＭ３の制御端子ＧＭ３の電位は、第２の実施例で は、更にチャージポンプの作動回路によってチャージポンプ４０を電圧Ｖｇｓに 依存して作動したり、非作動状態にしたりするのに使用される。 殊に、チャージポンプ作動回路は、遅延装置６０を、制御信号ＳＴの受信及び 遅延のために有しており、ヒステリシスを有するインバータ装置７０を、第３の ＮＭＯＳトランジスタＭ３の第１の制御端子ＧＭ３に印加される電位の受信及び 反転のために有しており、アンドゲート８０を、遅延装置６０及びヒステリシス を有する反転装置７０の出力信号の受信のため、及び、相応に結合された、チャ ージポンプ４０の作動用の出力信号を出力するために有している。遅延装置６０ の遅延の時定数は、ブートストラップコンデンサ３０ でのスイッチオン時間のオーダーである。 つまり、Ｖｇｓが限定されている限りで、Ｖｇｓは十分に大きく、つまり、チ ャージポンプ４０は必要ない。スイッチオン時、又はスイッチオン直後、電圧Ｖ ｇｓは未だ大きくないが、チャージポンプ４０は作用を及ぼさない。と言うのは 、チャージポンプ４０は緩慢乃至弱いからである。つまり、遅延装置６０を用い て遅延される、チャージポンプ４０のスイッチオンの遅延は無視することができ る。チャージポンプ４０は、純粋なＰＷＭ（パルス幅変調）作動の場合、高い周 波数領域内で一般に作動せず、従って、ＥＭＶ妨害（電磁的両立性）も発生しな い。遅延装置６０の遅延時間の経過後初めて、Ｖｇｓが制限されていない、即ち 、十分に大きくないという条件下で（例えば、コンデンサ３０が接続されていな いか、又は、ハイサイドＮＭＯＳパワートランジスタＰ１のゲートキャパシタン スが放電されているので）、チャージポンプ４０は作動する。つまり、この実施 例によると、コンデンサ３０及び静的なスイッチオン作動なしにスイッチオンす ることができるようになる。 上述のように、ツェナダイオードＺＤ及び「ＭＯＳダイオード」Ｍ３を有する 電圧制限回路が、先ず、チャージポンプ４０によって生じるＶｇｓの過電圧を制 限するのに使用される。しかし、過電圧は、コンデンサ３０によっても発生する ことがある。そのように、 過電圧は、ダイオード列ＺＤ，Ｍ３を一般的には制限することはない。と言うの は、コンデンサ３０は、大きなキャパシタンスを有しており、バッテリ電圧ＶＢ Ｂは大きくて、大きな変動を有することがあるからである。更に、そのような放 電によって、コンデンサ３０の再充電は、高い充電電流と比較的長い時間を必要 とする。 それ故、第２の実施例では、付加的に、制御端子ＧＰ１と半導体構成素子Ｐ１ の第２の主端子ＳＰ１との間に印加する電圧Ｖｇｓの検出及びＮＰバイポーラト ランジスタＱ１の制御を、その電圧Ｖｇｓに依存して調整するための電圧調整回 路が設けられている。 電圧調整回路は、第３の抵抗Ｒ３と、第４のＮＭＯＳトランジスタＭ４、並び に、第２のＰＭＯＳトランジスタＭ５とを有しており、もこの第３の抵抗Ｒ３の 第１の端子は、コンデンサ３０の第１の端子と接続されており、第４のＮＭＯＳ トランジスタＭ４の第１の主端子ＤＭ４は、第３の抵抗Ｒ３の第２の端子と接続 されており、その第２の主端子ＳＭ４は、ハイサイドＮＭＯＳパワートランジス タＰ１の第２の主端子ＳＰ１と接続されており、その制御端子ＧＭ４は、第３の ＮＭＯＳトランジスタＭ３の制御端子ＧＭ３と接続されており、第２のＰＭＯＳ トランジスタＭ５の第１の主端子ＤＭ５は、コンデンサ３０の第１の端子と接続 されており、第２のＰＭＯＳトランジスタＭ５の第２ の主端子ＳＭ５は、第１のＰＭＯＳトランジスタＭ１の制御端子ＧＭ１と接続さ れており、その制御端子ＧＭ５は、第３の抵抗Ｒ３の第２の端子と接続されてい る。 第２のＰＭＯＳトランジスタＭ５の主端子ＳＭ５と、第４のＮＭＯＳトランジ スタＭ４の第１の主端子ＤＭ４との間に、第４の抵抗Ｒ４及び第２のコンデンサ Ｃ４とからなる直列回路が、調整の安定化のために設けられている。 抵抗Ｒ５は、コンデンサ３０の充電電流を制限するのに使用される。 ダイオード列ＺＤ，Ｍ３による電圧制限も示す第３のＮＭＯＳトランジスタＭ ３の制御端子の電位は、第１のＰＭＯＳトランジスタＭ１、従って、ＮＰＮバイ ポーラトランジスタＱ１の調整用の信号も供給する。この信号のレベルは、第４ のＮＭＯＳトランジスタＭ４及び抵抗Ｒ３により、接続点Ｎ１の上の方に変換さ れ、第２のＰＭＯＳトランジスタＭ５を用いて、第１のＰＭＯＳトランジスタＭ １の制御端子ＳＭ１は調整される。 図３には、自己分離製造過程で、Ｄ１，Ｑ１及びＭ１を実施した図が示されて いる。 図３には、参照番号１００で、Ｎ⁺基板が示されており、１１０で、Ｎ^-エピタ キシャル層が示されており、１４０で、第１のＰ領域が示されており、１５０ で、第２のＰ⁺領域が示されており、１６０で、ゲート電極が示されており、１ ７０で、第３のＰ⁺領域が示されており、１８０で、第２のＰ領域が示されてお り、１９０で、第２のＮ⁺領域が示されており、２００で、第４のＰ⁺領域が示さ れている。 第１のＮ⁺領域１２０は、図１及び図２の接続点Ｎ１を形成する。第１のＮ⁺領 域１２０は、ＰＭＯＳトランジスタＭ１のドレイン端子と接続されており、ＰＭ ＯＳトランジスタＭ１は、第１のＰ⁺領域１３０をドレインとして有しており、 第１のＰ領域１４０並びに第２のＰ⁺領域１５０をソースとして有しており、第 １のＰ⁺領域１３０と第１のＰ領域１４０並びに第２のＰ⁺領域１５０との間に、 Ｎ^-チャネルが位置しており、このＮ^-チャネルの上にゲート電極１６０が設けら れている。このゲート電極１６０は、図１及び図２の接続点Ｎ２と接続されてい る。 トランジスタＭ１のソース端子は、第３のＰ⁺領域１７０と接続されており、 この第３のＰ⁺領域１７０は、第２のＰ^-領域１８０と一緒にＮＰＮトランジスタ Ｑ１のベースを形成し、ＮＰＮトランジスタＱ１のコレクタは、Ｎ^-領域１１０ を形成し、ＮＰＮトランジスタＱ１のエミッタは、Ｎ⁺領域１９０を形成する。 このコレクタは、ＮＭＯＳパワートランジスタＰ１のゲート端子と接続されてい る。 最後に、第４のＰ⁺領域２００は、Ｎ^-領域１１０ と一緒にダイオードＤ１を形成し、このダイオードは、アノード側が第１の基準 電位ＶＢＢと接続されており、カソード側が接続点Ｎ１と接続されている。 必要に応じて、ダイオードＤ１は、高い遮断能力を有しており、ＮＰＮトラン ジスタＱ１は、高い遮断能力及び高い増幅度を有している。ＰＭＯＳトランジス タＭ１も、高い遮断能力を有している。図示の構成は、面積を節約することがで きて、極めて高いロバスト性を有している。 本発明は、２つの有利な実施例を用いて既述のように説明したが、その実施例 に限定されるものではなく、多種多様に変形することができる。 制御可能な半導体構成素子として、図示のＮＭＯＳパワートランジスタのみな らず、ＰＭＯＳパワートランジスタ又は任意の他の制御可能な半導体構成素子、 例えば、ＩＧＢＴ又はサイリスタを使用してもよい。 電圧制限回路は、ツェナダイオードとＭＯＳダイオードの任意の組合せにより 、所望の電圧制限値に調整することができる。 制御回路は、図示の自己分離過程のみでなく、接合分離（ＪＩ）又はドッペル アイソレーション（ＤＩ）のような改善された分離過程で製造することもできる 。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年５月７日（１９９９．５．７） 【補正内容】 解決手段として、所属のブートストラップコンデンサは、経済的な理由からチ ップ上に集積化することができないので、デイスクリートブートストラップ回路 が提供されている。ハイサイドＭＯＳパワートランジスタ及び制御回路（制御Ｉ Ｃ）用のモノリシック手段は、自己分離処理時には殆ど実施不可能である。と言 うのは、そのような過程で、接続ミスをしないようにすることは極めて限られて いるからである。 択一選択的な手段として、デイスクリートブートストラップコンデンサが設け られた２チップ手段が提供されている。この手段は、直ぐにチップオンチップテ クノロジでケーシング内に構成するか、又は、別個に取り付けた２つのチップに よって構成してもよい。 別個の制御ＩＣチップも、幾つかの決定的な要件を充足する必要がある。ハイ サイドＭＯＳパワートランジスタを制御する内部ＩＣ回路には、フルのバッテリ 電圧、例えば、１２Ｖが印加することができなければならない。従って、パワー ＩＣ製造過程が前提となる。 ドイツ連邦共和国特許公開第３３１４３００号公報から、第１の基準電圧電位 と負荷との間に接続されたハイサイドＮＭＯＳパワートランジスタが公知である 。制御回路は、更に、制御信号発生装置並びにパワートランジスタの各主端子間 に接続されたコンデンサとダイオードとの直列回路を有しており、ブートストラ ップ装置として使用される。更に、制御可能なスイッチング装置は、ＮＰＮバイ ポーラトランジスタの形式で設けられており、ＮＰＮバイポーラトランジスタの ベース端子は、フォトトランジスタを介してパワートランジスタと負荷との間の 接続点に接続されている。制御回路の目的は、光結合器を有するパワーＭＯＳＦ ＥＴプシュプル終段内のスイッチング遅延を低減することである。 別の有利な実施例によると、チャージポンプ作動回路は、遅延装置と反転装置 とアンドゲート装置とを有しており、遅延装置は、制御信号の受信及び遅延のた めに設けられており、反転装置は、第３のＮＭＯＳトランジスタの第１の制御端 子に印加された電位の受信及び反転のために設けられており、アンドゲート装置 は、遅延装置及びヒステリシスを有する反転装置の出力信号の受信及び相応に結 合された、チャージポンプ回路の作動用の出力信号の出力のために設けられてい る。 別の有利な実施例によると、電圧調整回路は、半導体構成素子の制御端子と第 ２の主端子との間に印加された電圧の検出及び該電圧に依存してスイッチング素 子の制御の調整のために設けられている。それによると、半導体構成素子の制御 端子を、過電圧、例えば、コンデンサ装置又はバッテリによって生じる過電圧に 対して保護することができる。 別の有利な実施例によると、電圧調整回路は、第２の抵抗装置と第４のＮＭＯ Ｓトランジスタと第２のＰＭＯＳトランジスタとを有しており、第３の抵抗装置 の第１の端子は、コンデンサ装置の第１の端子と接続されており、第４のＮＭＯ Ｓトランジスタの第１の主端子は、第３の抵抗装置の第２の端子と接続されてお り、第４のＮＭＯＳトランジスタの第２の主端子は、半導体構成素子の第２の主 端子と接続されており、第 ４のＮＭＯＳトランジスタの制御端子は、第３のＮＭＯＳトランジスタの制御端 子と接続されており、第２のＰＭＯＳトランジスタの第１の主端子は、コンデン サ装置の第１の端子と接続されており、第２のＰＭＯＳトランジスタの第２の主 端子は、第１のＰＭＯＳトランジスタの制御端子と接続されており、第２のＰＭ ＯＳトランジスタの制御端子は、第２の抵抗装置の第２の端子と接続されている 。 別の有利な実施例によると、第２のＰＭＯＳトランジスタの主端子と第４のＮ ＭＯＳトランジスタの第１の主端子との間に、第３の抵抗装置と第２のコンデン サ装置との直列回路が、調整の安定化のために設けられている。 本発明の実施例について、図を用いて以下詳細に説明する。その際： 図１は、本発明の制御回路の第１の有利な実施例を示す図、 図２は、本発明の制御回路の第２の有利な実施例を示す図、 図３は、自己分離製造過程でのＤ１，Ｑ１及びＭ１の構成を示す図である。 図で、同じ参照番号は、同じ又は機能上同じ構成部品を示す。 図１には、参照番号Ｐ１で、ハイサイドＮＭＯＳパワートランジスタが示され ており、このパワートラン ジスタは、その第１の主端子ＤＰ１が第１の基準電位ＶＢＢ（バッテリ５の正極 ）と接続されており、その第２の主端子ＳＰ１が負荷２０と接続されており、そ の際、負荷２０は、更に基準電位ＭＡＳＳＥ（バッテリ５の負極Ｐｏｌ）と接続 されている。 【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年９月２７日（１９９９．９．２７） 【補正内容】 イギリス特許第２１８０４２２号公告公報には、半導体スイッチの制御のため に、チャージポンプとブートストラップ回路との組合せが提案されている。 ドイツ連邦共和国特許公開第５７２７０６号公報には、ソース側の負荷を有す るパワーＦＥＴ用の制御回路が記載されており、この制御回路では、パワーＦＥ Ｔがポンプ回路を介して制御される。このポンプ回路は、ＮＰＮバイポーラトラ ンジスタ、電荷蓄積器、並びに、ダイオードを有している。この構成素子には、 作動電圧＋Ｕ_BBが印加される。ＮＰＮバイポーラトランジスタの制御は、ベース とコレクタとの間に接続されたＭＯＳＦＥＴを介して行われる。ＭＯＳＦＥＴの 制御端子は、抵抗と制御可能なスイッチとの直列回路の接続点と接続されている 。この直列回路は、高い給電電位と基準電位との間に位置している。ＮＰＮバイ ポーラトランジスタの制御端子は、更に、別の抵抗を介して負荷と接続されてい る。 従って、本発明の課題は、制御可能な半導体構成素子の高速スイッチオンを可 能とする制御可能な半導体構成素子用の簡単な制御回路、殊に、ハイサイドＭＯ Ｓパワートランジスタ用の改善された制御回路を提供することである。 本発明によると、この課題は、特許請求の範囲１記載の制御回路によって解決 され、つまり、半導体構成素子（Ｐ１）用の制御回路であって、その際、前記半 導体構成素子（Ｐ１）は、当該半導体構成素子の第１の主端子（ＤＰ１）が第１ の基準電位（ＶＢＢ）に接続されており、前記半導体構成素子の第２の主端子（ ＳＰ１）が、負荷（２０）を介して第２の基準電位（ＭＡＳＳＥ）に接続されて いる制御回路において、 −制御信号発生装置（１０）と、コンデンサ装置（３０）と、抵抗（Ｒ２）と第 １の制御可能なＮＭＯＳトランジスタ（Ｍ２）との直列回路と、第１の制御可能 なＰＭＯＳトランジスタ（Ｍ１）と、ＮＰＮバイポーラトランジスタ（Ｑ１）と 、第１の抵抗装置（Ｒ１；Ｍ６）とを有しており、 −前記制御信号発生装置（１０）は、半導体構成素子（Ｐ１）のスイッチオンオ フ用の制御信号（ＳＴ）の発生用であり、ブートストラップ方式により作動する 、前記半導体構成素子（Ｐ１）のスイッチオン用の回路部分と接続されており、 前記コンデンサ装置（３０）の第１の端子は、ダイオード（Ｄ１）を介して充電 のために第１の基準電位（ＶＢＢ）と接続されていて、前記コンデンサ装置（３ ０）の第２の端子は、前記半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１）と 接続されており、 −前記抵抗（Ｒ２）と第１の制御可能なＮＭＯＳトランジスタ（Ｍ２）との直列 回路は、前記コンデンサ装置（３０）の前記第１の端子と第２の第２の基準電位 （ＭＡＳＳＥ）との間に接続されており、前記第１の 制御可能なＮＭＯＳトランジスタ（Ｍ２）の制御端子（ＧＭ２）には、制御信号 （ＳＴ）が印加可能であり、 −前記第１の制御可能なＰＭＯＳトランジスタ（Ｍ１）の制御端子（ＧＭ１）は 、前記抵抗（Ｒ２）及び前記制御可能な半導体スイッチ（Ｍ２）の接続点に接続 されており、前記第１の制御可能なＰＭＯＳトランジスタ（Ｍ１）の第１の主端 子（ＤＭ１）は、前記ダイオード（Ｄ１）と前記コンデンサ装置（３０）との接 続点に接続されており、 −前記ＮＰＮバイポーラトランジスタ（Ｑ１）のコレクタ端子（Ｃ）は、前記コ ンデンサ装置（３０）の第１の端子と接続されており、前記ＮＰＮバイポーラト ランジスタ（Ｑ１）のエミッタ端子（Ｅ）は、前記半導体構成素子（Ｐ１）の制 御端子（ＧＰ１）と接続されており、前記ＮＰＮバイポーラトランジスタ（Ｑ１ ）の制御端子（Ｂ）は、第２の制御可能な半導体スイッチ（Ｍ１）の第２の主端 子と接続されていて、更に、第１の抵抗装置（Ｒ１）を介して負荷（２）と前記 半導体構成素子（Ｐ１）との間の接続点に接続されており、 −前記第１の抵抗装置（Ｒ１；Ｍ６）は、第２のＮＭＯＳトランジスタ（Ｍ６） を有しており、該第２のＮＭＯＳトランジスタ（Ｍ６）の第１の主端子（ＤＭ６ ）は、前記ＮＰＮバイポーラトランジスタ（Ｑ１）の ベース端子（Ｂ）と接続されており、前記第２のＮＭＯＳトランジスタ（Ｍ６） の第２の主端子（ＳＭ６）は、前記半導体構成素子（Ｐ１）の第２の主端子（Ｓ Ｐ１）と接続されており、前記第２のＮＭＯＳトランジスタ（Ｍ６）の制御端子 （ＧＭ６）には、反転制御信号（ＳＴ）が接続されている 制御回路によって解決される。 本発明の制御装置は、ＮＰＮバイポーラトランジスタの形式の回路装置が高い 電流負荷能力を有していて、スイッチング制御装置によって高速スイッチング可 能であるという特別な利点を有している。 本発明が基づく技術思想は、スイッチング素子の制御端子は、スイッチオフ状 態で固定的に定められた電位を有しているという点にある。 従属請求項には、有利な実施例及び請求項１記載の制御回路の有利な実施例及 び改善が示されている。 有利な実施例によると、チャージポンプ回路は、制御信号の受信及び上昇され た制御信号を半導体構成素子の制御端子に送出するために設けられている。こう することにより、スイッチング装置は、持続的にスイッチオンされ続けることが でき（ＰＷＭ（パルス幅変調）オンオフ比＝１００％）、コンデンサ装置は、所 定時間で放電されるという利点が得られる。 別の有利な実施例によると、半導体構成素子は、ＮＭＯＳパワートランジスタ である。 別の有利な実施例によると、第１の抵抗装置は、第２のＮＭＯＳトランジスタ を有しており、第２のＮＭ 請求の範囲 １． 半導体構成素子（Ｐ１）用の制御回路であって、その際、前記半導体構成 素子（Ｐ１）は、当該半導体構成素子の第１の主端子（ＤＰ１）が第１の基準電 位（ＶＢＢ）に接続されており、前記半導体構成素子の第２の主端子（ＳＰ１） が、負荷（２０）を介して第２の基準電位（ＭＡＳＳＥ）に接続されている制御 回路において、 −制御信号発生装置（１０）と、コンデンサ装置（３０）と、抵抗（Ｒ２）と 第１の制御可能なＮＭＯＳトランジスタ（Ｍ２）との直列回路と、第１の制御可 能なＰＭＯＳトランジスタ（Ｍ１）と、ＮＰＮバイポーラトランジスタ（Ｑ１） と、第１の抵抗装置（Ｒ１；Ｍ６）とを有しており、 −前記制御信号発生装置（１０）は、半導体構成素子（Ｐ１）のスイッチオン オフ用の制御信号（ＳＴ）の発生用であり、ブートストラップ方式により作動す る、前記半導体構成素子（Ｐ１）のスイッチオン用の回路部分と接続されており 、 前記コンデンサ装置（３０）の第１の端子は、ダイオード（Ｄ１）を介して充 電のために第１の基準電位（ＶＢＢ）と接続されていて、前記コンデンサ装置（ ３０）の第２の端子は、前記半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１） と接続されており 、 −前記抵抗（Ｒ２）と第１の制御可能なＮＭＯＳトランジスタ（Ｍ２）との直列 回路は、前記コンデンサ装置（３０）の前記第１の端子と第２の第２の基準電位 （ＭＡＳＳＥ）との間に接続されており、前記第１の制御可能なＮＭＯＳトラン ジスタ（Ｍ２）の制御端子（ＧＭ２）には、制御信号（ＳＴ）が印加可能であり 、 −前記第１の制御可能なＰＭＯＳトランジスタ（Ｍ１）の制御端子（ＧＭ１）は 、前記抵抗（Ｒ２）及び前記制御可能な半導体スイッチ（Ｍ２）の接続点に接続 されており、前記第１の制御可能なＰＭＯＳトランジスタ（Ｍ１）の第１の主端 子（ＤＭ１）は、前記ダイオード（Ｄ１）と前記コンデンサ装置（３０）との接 続点に接続されており、 −前記ＮＰＮバイポーラトランジスタ（Ｑ１）のコレクタ端子（Ｃ）は、前記コ ンデンサ装置（３０）の第１の端子と接続されており、前記ＮＰＮバイポーラト ランジスタ（Ｑ１）のエミッタ端子（Ｅ）は、前記半導体構成素子（Ｐ１）の制 御端子（ＧＰ１）と接続されており、前記ＮＰＮバイポーラトランジスタ（Ｑ１ ）の制御端子（Ｂ）は、第２の制御可能な半導体スイッチ（Ｍ１）の第２の主端 子と接続されていて、更に、第１の抵抗装置（Ｒ１）を介して負荷（２）と前記 半導体構成素子（Ｐ１）との間 の接続点に接続されており、 −前記第１の抵抗装置（Ｒ１；Ｍ６）は、第２のＮＭＯＳトランジスタ（Ｍ６ ）を有しており、該第２のＮＭＯＳトランジスタ（Ｍ６）の第１の主端子（ＤＭ ６）は、前記ＮＰＮバイポーラトランジスタ（Ｑ１）のベース端子（Ｂ）と接続 されており、前記第２のＮＭＯＳトランジスタ（Ｍ６）の第２の主端子（ＳＭ６ ）は、前記半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１）と接続されており 、前記第２のＮＭＯＳトランジスタ（Ｍ６）の制御端子（ＧＭ６）には、反転制 御信号（ＳＴ）が接続されていることを特徴とする制御回路。 ２． チャージポンプ回路（４０）は、制御信号（ＳＴ）の受信及び上昇された 制御信号（ＳＴ’）を半導体構成素子（Ｐ１）の制御端子（ＧＰ１）に送出する ために設けられている請求項１記載の制御回路。 ３． 半導体構成素子（Ｐ１）は、ＮＭＯＳパワートランジスタである請求項１ 又は２記載の制御回路。 ４． 半導体構成素子（Ｐ１）の制御端子（ＧＰ１）と第２の主端子（ＳＰ１） との間に、電圧制限回路（ＺＤ，Ｍ３）が、前記制御端子（ＧＰ１）と前記第２ の主端子（ＳＰ１）との間に印加された電圧（Ｖｇｓ）の制限のために接続され ている請求項１〜３迄の何れか１記載の制御回路。 ５． 電圧制限回路（ＺＤ，Ｍ３）は、ツェナダイオード（ＺＤ）と第３のＮＭ ＯＳトランジスタ（Ｍ３）を有しており、 前記ツェナダイオード（ＺＤ）のカソード端子は、半導体構成素子（Ｐ１）の 制御端子（ＧＰ１）と接続されており、 前記第３のＮＭＯＳトランジスタ（Ｍ３）の第１の主端子（ＤＭ３）は、前記 ツェナダイオード（ＺＤ）のアノード端子と接続されており、前記第３のＮＭＯ Ｓトランジスタ（Ｍ３）の第２の主端子（ＳＭ３）は、前記半導体構成素子（Ｐ １）の第２の主端子（ＳＰ１）と接続されており、前記第３のＮＭＯＳトランジ スタ（Ｍ３）の制御端子（ＧＭ３）は、当該第３のＮＭＯＳトランジスタ（Ｍ３ ）の前記第１の主端子（ＤＭ３）と接続されている請求項４記載の制御回路。 ６． チャージポンプ作動回路（６０，７０，８０）が、電圧（Ｖｇｓ）に依存 してチャージポンプ回路（４０）を作動するために設けられている請求項５記載 の制御回路。 ７． チャージポンプ作動回路（６０，７０，８０）は、遅延装置（６０）とヒ ステリシスを有する反転装置（７０）とアンドゲート装置（８０）とを有してお り、 前記遅延装置（６０）は、制御信号（ＳＴ）の受信 及び遅延のために設けられており、 前記反転装置（７０）は、第３のＮＭＯＳトランジスタ（Ｍ３）の第１の制御 端子（ＧＭ３）に印加された電位の受信及び反転のために設けられており、 前記アンドゲート装置（８０）は、遅延装置（６０）及び前記ヒステリシスを 有する前記反転装置（７０）の出力信号の受信及び相応に結合された、チャージ ポンプ回路（４０）の作動用の出力信号の出力のために設けられている 請求項６記載の制御回路。 ８． 電圧調整回路（Ｒ３，Ｍ４，Ｒ４，Ｃ４，Ｍ５；ＺＤ，Ｍ３）は、半導体 構成素子（Ｐ１）の制御端子（ＧＰ１）と第２の主端子（ＳＰ１）との間に印加 された電圧（Ｖｇｓ）の検出及び該電圧（Ｖｇｓ）に依存してスイッチング素子 （Ｑ１）の制御の調整のために設けられている請求項１〜７迄の何れか１記載の 制御回路。 ９． 電圧調整回路（Ｒ３，Ｍ４，Ｒ４，Ｃ４，Ｍ５；ＺＤ，Ｍ３）は、第３の 抵抗装置（Ｒ３）と第４のＮＭＯＳトランジスタ（Ｍ４）と第２のＰＭＯＳトラ ンジスタ（Ｍ５）とを有しており、 前記第３の抵抗装置（Ｒ３）の第１の端子は、コンデンサ装置（３０）の第１ の端子と接続されており、 前記第４のＮＭＯＳトランジスタ（Ｍ４）の第１の 主端子（ＤＭ４）は、第３の抵抗装置（Ｒ３）の第２の端子と接続されており、 前記第４のＮＭＯＳトランジスタ（Ｍ４）の第２の主端子（ＳＭ４）は、半導体 構成素子（Ｐ１）の第２の主端子（ＳＰ１）と接続されており、前記第４のＮＭ ＯＳトランジスタ（Ｍ４）の制御端子（ＧＭ４）は、第３のＮＭＯＳトランジス タ（Ｍ３）の制御端子（ＧＭ３）と接続されており、 前記第２のＰＭＯＳトランジスタ（Ｍ５）の第１の主端子（ＤＭ５）は、コン デンサ装置（３０）の第１の端子と接続されており、前記第２のＰＭＯＳトラン ジスタ（Ｍ５）の第２の主端子（ＳＭ５）は、第１のＰＭＯＳトランジスタ（Ｍ １）の制御端子（ＧＭ１）と接続されており、前記第２のＰＭＯＳトランジスタ （Ｍ５）の制御端子（ＧＭ５）は、第３の抵抗装置（Ｒ３）の第２の端子と接続 されているる 請求項８記載の制御回路。 １０． 第２のＰＭＯＳトランジスタ（Ｍ５）の第２の主端子（ＳＭ５）と第４ のＮＭＯＳトランジスタ（Ｍ４）の第１の主端子（ＤＭ４）との間に、第３の抵 抗装置（Ｒ４）と第２のコンデンサ装置（Ｃ４）との直列回路が、調整の安定化 のために設けられている請求項９記載の制御回路。

───────────────────────────────────────────────────── 【要約の続き】 ング装置（Ｑ１）は、前記コンデンサ装置（３０）の第 １の端子と、前記半導体構成素子（Ｐ１）の制御端子 （ＧＰ１）との間に接続されており、前記制御可能なス イッチング装置の制御端子は、前記半導体構成素子（Ｐ １）の第２の主端子（ＳＰ１）に接続されていて、前記 コンデンサ装置（３０）内に蓄積された電荷がスイッチ オン状態で前記半導体構成素子（Ｐ１）の制御端子（Ｇ Ｐ１）に供給され、スイッチオフ状態では供給されない ように制御可能であり、前記スイッチング制御装置（Ｍ １，Ｒ２，Ｍ２，Ｒ１）は、制御信号形成装置（１０） の制御信号（ＳＴ）に応答して前記スイッチング装置 （Ｑ１）を制御するように構成されている。

Claims (1)

1. 【特許請求の範囲】 １． 制御可能な半導体構成素子（Ｐ１）用の制御回路であって、及び、例えば 、ハイサイドＭＯＳパワートランジスタのスイッチオン用の制御回路であって、 その際、前記半導体構成素子（Ｐ１）は、当該半導体構成素子の第１の主端子（ ＤＰ１）が第１の基準電位（ＶＢＢ）に接続されており、前記半導体構成素子の 第２の主端子（ＳＰ１）が負荷（２０）に接続されており、その際、前記負荷（ ２０）は、更に第２の基準電位（ＭＡＳＳＥ）に接続されている制御回路におい て、 制御信号発生装置（１０）とコンデンサ装置（３０）と制御可能なスイッチング 装置（Ｑ１）とスイッチング制御装置（Ｍ１，Ｒ２，Ｍ２，Ｒ１）を有しており 、 前記制御信号発生装置（１０）は、制御可能な半導体構成素子（Ｐ１）のスイ ッチオンオフ用の制御信号（ＳＴ）の発生用であり、 前記コンデンサ装置（３０）の第１の端子は、ダイオード（Ｄ１）を介して充 電のために第１の基準電位（ＶＢＢ）と接続されていて、前記コンデンサ装置（ ３０）の第２の端子は、前記半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１） と接続されており、 前記制御可能なスイッチング装置（Ｑ１）は、前記コンデンサ装置（３０）の 第１の端子と、前記半導体構成素子（Ｐ１）の制御端子（ＧＰ１）との間に接続 されており、前記制御可能なスイッチング装置の制御端子は、前記半導体構成素 子（Ｐ１）の第２の主端子（ＳＰ１）に接続されていて、前記コンデンサ装置（ ３０）内に蓄積された電荷がスイッチオン状態で前記半導体構成素子（Ｐ１）の 制御端子（ＧＰ１）に供給され、スイッチオフ状態では供給されないように制御 可能であり、 前記スイッチング制御装置（Ｍ１，Ｒ２，Ｍ２，Ｒ１）は、制御信号形成装置 （１０）の制御信号（ＳＴ）に応答して前記スイッチング装置（Ｑ１）を制御す るように構成されている ことを特徴とする制御回路。 ２． スイッチング装置（Ｑ１）は、ＮＰＮバイポーラトランジスタを有してお り、前記ＮＰＮバイポーラトランジスタのコレクタ端子（Ｃ）は、コンデンサ装 置（３０）の第１の端子と接続されており、前記ＮＰＮバイポーラトランジスタ のエミッタ端子（Ｅ）は、半導体構成素子（Ｐ１）の制御の端子（ＧＰ１）と接 続されており、前記ＮＰＮバイポーラトランジスタのベース端子（Ｂ）は、第１ の抵抗装置（Ｒ１；Ｍ６）を介して前記半導体構成素子（Ｐ１）の第２の主端子 （ＳＰ１）及びスイッチング制御 装置（Ｍ１，Ｒ２，Ｍ２）と接続されている請求項１記載の制御回路。 ３． スイッチング制御装置（Ｍ１，Ｒ２，Ｍ２）は、第１のＰＭＯＳトランジ スタ（Ｍ１）と第２の抵抗装置（Ｒ２）と第１のＮＭＯＳトランジスタ（Ｍ２） とを有しており、 前記第１のＰＭＯＳトランジスタ（Ｍ１）の第１の主端子（ＤＭ１）は、ＮＰ Ｎバイポーラトランジスタのコレクタ端子（Ｃ）と接続されており、前記第１の ＰＭＯＳトランジスタ（Ｍ１）の第２の主端子（ＳＭ１）は、前記ＮＰＮバイポ ーラトランジスタのベース端子（Ｂ）と接続されており、 前記第２の抵抗装置（Ｒ２）の第１の端子は、コンデンサ装置（３０）の第１ の端子と接続されており、 前記第１のＮＭＯＳトランジスタ（Ｍ２）の第１の主端子（ＤＭ２）は、前記 第２の抵抗装置（Ｒ２）の第２の端子及び前記第１のＰＭＯＳトランジスタ（Ｍ １）制御端子（ＧＭ１）と接続されており、前記第１のＮＭＯＳトランジスタ（ Ｍ２）の第２の主端子（ＳＭ２）は、第２の基準電位（ＭＡＳＳＥ）と接続され ており、前記第１のＮＭＯＳトランジスタ（Ｍ２）の制御端子は、制御信号（Ｓ Ｔ）と接続されている請求項２記載の制御回路。 ４． チャージポンプ回路（４０）は、制御信号（Ｓ Ｔ）の受信及び上昇された制御信号（ＳＴ’）を半導体構成素子（Ｐ１）の制御 端子（ＧＰ１）に送出するために設けられている請求項１〜３迄の何れか１記載 の制御回路。 ５． 半導体構成素子（Ｐ１）は、ＮＭＯＳパワートランジスタである請求項１ 〜４迄の何れか１記載の制御回路。 ６． 第１の抵抗装置（Ｒ１；Ｍ６）は、第２のＮＭＯＳトランジスタ（Ｍ６） を有しており、前記第２のＮＭＯＳトランジスタ（Ｍ６）の第１の主端子（ＤＭ ６）は、ＮＰＮバイポーラトランジスタ（Ｑ１）のベース端子（Ｂ）と接続され ており、前記第２のＮＭＯＳトランジスタ（Ｍ６）の第２の主端子（ＳＭ６）は 、半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１）と接続されており、前記第 ２のＮＭＯＳトランジスタ（Ｍ６）の制御端子（ＧＭ６）は、反転制御信号（Ｓ Ｔ ）と接続されている請求項２〜５迄の何れか１記載の制御回路。 ７． 半導体構成素子（Ｐ１）の制御端子（ＧＰ１）と第２の主端子（ＳＰ１） との間に、電圧制限回路（ＺＤ，Ｍ３）が、前記制御端子（ＧＰ１）と前記第２ の主端子（ＳＰ１）との間に印加された電圧（Ｖｇｓ）の制限のために接続され ている請求項１〜６迄の何れか１記載の制御回路。 ８． 電圧制限回路（ＺＤ，Ｍ３）は、ツェナダイオ ード（ＺＤ）と第３のＮＭＯＳトランジスタ（Ｍ３）を有しており、 前記ツェナダイオード（ＺＤ）のカソード端子は、半導体構成素子（Ｐ１）の 制御端子（ＧＰ１）と接続されており、 前記第３のＮＭＯＳトランジスタ（Ｍ３）の第１の主端子（ＤＭ３）は、前記 ツェナダイオード（ＺＤ）のアノード端子と接続されており、前記第３のＮＭＯ Ｓトランジスタ（Ｍ３）の第２の主端子（ＳＭ３）は、前記半導体構成素子（Ｐ １）の第２の主端子（ＳＰ１）と接続されており、前記第３のＮＭＯＳトランジ スタ（Ｍ３）の制御端子（ＧＭ３）は、当該第３のＮＭＯＳトランジスタ（Ｍ３ ）の前記第１の主端子（ＤＭ３）と接続されている請求項７記載の制御回路。 ９． チャージポンプ作動回路（６０，７０，８０）が、電圧（Ｖｇｓ）に依存 してチャージポンプ回路（４０）を作動するために設けられている請求項８記載 の制御回路。 １０． チャージポンプ作動回路（６０，７０，８０）は、遅延装置（６０）と ヒステリシスを有する反転装置（７０）とアンドゲート装置（８０）とを有して おり、 前記遅延装置（６０）は、制御信号（ＳＴ）の受信及び遅延のために設けられ ており、 前記反転装置（７０）は、第３のＮＭＯＳトランジスタ（Ｍ３）の第１の制御 端子（ＧＭ３）に印加された電位の受信及び反転のために設けられており、 前記アンドゲート装置（８０）は、遅延装置（６０）及び前記ヒステリシスを 有する前記反転装置（７０）の出力信号の受信及び相応に結合された、チャージ ポンプ回路（４０）の作動用の出力信号の出力のために設けられている 請求項９記載の制御回路。 １１． 電圧調整回路（Ｒ３，Ｍ４，Ｒ４，Ｃ４，Ｍ５；ＺＤ，Ｍ３）は、半導 体構成素子（Ｐ１）の制御端子（ＧＰ１）と第２の主端子（ＳＰ１）との間に印 加された電圧（Ｖｇｓ）の検出及び該電圧（Ｖｇｓ）に依存してスイッチング素 子（Ｑ１）の制御の調整のために設けられている請求項１〜１０迄の何れか１記 載の制御回路。 １２． 電圧調整回路（Ｒ３，Ｍ４，Ｒ４，Ｃ４，Ｍ５；ＺＤ，Ｍ３）は、第３ の抵抗装置（Ｒ３）と第４のＮＭＯＳトランジスタ（Ｍ４）と第２のＰＭＯＳト ランジスタ（Ｍ５）とを有しており、 前記第３の抵抗装置（Ｒ３）の第１の端子は、コンデンサ装置（３０）の第１ の端子と接続されており、 前記第４のＮＭＯＳトランジスタ（Ｍ４）の第１の主端子（ＤＭ４）は、第３ の抵抗装置（Ｒ３）の第 ２の端子と接続されており、前記第４のＮＭＯＳトランジスタ（Ｍ４）の第２の 主端子（ＳＭ４）は、半導体構成素子（Ｐ１）の第２の主端子（ＳＰ１）と接続 されており、前記第４のＮＭＯＳトランジスタ（Ｍ４）の制御端子（ＧＭ４）は 、第３のＮＭＯＳトランジスタ（Ｍ３）の制御端子（ＧＭ３）と接続されており 、 前記第２のＰＭＯＳトランジスタ（Ｍ５）の第１の主端子（ＤＭ５）は、コン デンサ装置（３０）の第１の端子と接続されており、前記第２のＰＭＯＳトラン ジスタ（Ｍ５）の第２の主端子（ＳＭ５）は、第１のＰＭＯＳトランジスタ（Ｍ １）の制御端子（ＧＭ１）と接続されており、前記第２のＰＭＯＳトランジスタ （Ｍ５）の制御端子（ＧＭ５）は、第３の抵抗装置（Ｒ３）の第２の端子と接続 されている請求項１１記載の制御回路。 １３． 第２のＰＭＯＳトランジスタ（Ｍ５）の主端子（ＳＭ５）と第４のＮＭ ＯＳトランジスタ（Ｍ４）の第１の主端子（ＤＭ４）との間に、第４の抵抗装置 （Ｒ４）と第２のコンデンサ装置（Ｃ４）との直列回路が、調整の安定化のため に設けられている請求項１２記載の制御回路。