JPH08275383A - 突入電流防止回路 - Google Patents
突入電流防止回路Info
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- JPH08275383A JPH08275383A JP7069232A JP6923295A JPH08275383A JP H08275383 A JPH08275383 A JP H08275383A JP 7069232 A JP7069232 A JP 7069232A JP 6923295 A JP6923295 A JP 6923295A JP H08275383 A JPH08275383 A JP H08275383A
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Abstract
(57)【要約】
【目的】小形化に有利で、ＥＴＳＩ等の規格に容易に適
合可能な電源回路に用いる突入電流防止回路を提供す
る。 【構成】発振回路７は、入力電圧を印加すると同時に高
周波パルス信号を出力する。駆動回路６は、高周波パル
ス信号を入力し制御電圧を出力する。ＭＯＳＦＥＴ５
は、制御電圧に従って入力電圧をスイッチングする。ス
イッチングされた入力電圧がコイル８へ加わるとＭＯＳ
ＦＥＴ５の導通期間のみＭＯＳＦＥＴ５に電流が流れ、
コンデンサ１０を充電する。ＭＯＳＦＥＴ５の非導通期
間は、コンデンサ１０への充電は停止しコイル８の電流
は、コイル８とダイオード９を循環しながら減少する。
前記高周波パルス信号毎にコンデンサ１０が充電され、
この充電電流のピーク値Ｉｐは徐々に小さくなり、コン
デンサ１０の充電完了で０となる。この電流のピーク値
Ｉｐを包絡する曲線が突入電流の波形となる。
合可能な電源回路に用いる突入電流防止回路を提供す
る。 【構成】発振回路７は、入力電圧を印加すると同時に高
周波パルス信号を出力する。駆動回路６は、高周波パル
ス信号を入力し制御電圧を出力する。ＭＯＳＦＥＴ５
は、制御電圧に従って入力電圧をスイッチングする。ス
イッチングされた入力電圧がコイル８へ加わるとＭＯＳ
ＦＥＴ５の導通期間のみＭＯＳＦＥＴ５に電流が流れ、
コンデンサ１０を充電する。ＭＯＳＦＥＴ５の非導通期
間は、コンデンサ１０への充電は停止しコイル８の電流
は、コイル８とダイオード９を循環しながら減少する。
前記高周波パルス信号毎にコンデンサ１０が充電され、
この充電電流のピーク値Ｉｐは徐々に小さくなり、コン
デンサ１０の充電完了で０となる。この電流のピーク値
Ｉｐを包絡する曲線が突入電流の波形となる。
Description
【０００１】
【産業上の利用分野】本発明は突入電流防止回路に関
し、特に電源回路用突入電流防止回路に関する。
し、特に電源回路用突入電流防止回路に関する。
【０００２】
【従来の技術】電子機器等に用いる電源回路は、瞬時的
な突入電流が与えられると不安定な電圧を出力し、この
電源回路を用いている電子機器等を誤動作させる恐れが
ある。このため、従来種々の突入電流防止回路が提案さ
れている。
な突入電流が与えられると不安定な電圧を出力し、この
電源回路を用いている電子機器等を誤動作させる恐れが
ある。このため、従来種々の突入電流防止回路が提案さ
れている。
【０００３】図５は、従来の突入電流防止回路の一例を
示すブロック図である。同図の突入電流防止回路は、電
源入力端子１に接続された抵抗１５と、抵抗１５に並列
に接続されたリレーの接点１６と、リレーの接点１６を
駆動する駆動回路１７とから構成され、抵抗１５の一端
が電源部１２へ導かれ電源部１２内のコンデンサ１０と
電源回路１１の入力ラインへ接続されている。
示すブロック図である。同図の突入電流防止回路は、電
源入力端子１に接続された抵抗１５と、抵抗１５に並列
に接続されたリレーの接点１６と、リレーの接点１６を
駆動する駆動回路１７とから構成され、抵抗１５の一端
が電源部１２へ導かれ電源部１２内のコンデンサ１０と
電源回路１１の入力ラインへ接続されている。
【０００４】入力電圧が電源入力端子１，２間に加えら
れた直後は、リレーの接点１６が駆動回路１７により開
状態になるように制御されるため、電源入力端子１とコ
ンデンサ１０との間に抵抗１５が接続されることとな
る。このため、入力電流は、この抵抗１５を介してコン
デンサ１０を充電することになり、この結果、突入電流
が防止される。
れた直後は、リレーの接点１６が駆動回路１７により開
状態になるように制御されるため、電源入力端子１とコ
ンデンサ１０との間に抵抗１５が接続されることとな
る。このため、入力電流は、この抵抗１５を介してコン
デンサ１０を充電することになり、この結果、突入電流
が防止される。
【０００５】図６は、他の従来の突入電流防止回路の例
を示すブロック図である。同図の突入電流防止回路は、
図５の抵抗１５及びリレーの接点１６の代りにＭＯＳＦ
ＥＴ１８を用いリレーの接点１６を駆動する駆動回路１
７の替わりにＭＯＳＦＥＴ１８を駆動する駆動回路１９
を用いて構成され、ＭＯＳＦＥＴ１８のソースが電源入
力端子１に、ドレインが電源部１２内のコンデンサ１０
と電源回路１１の入力ラインにそれぞれ接続されてい
る。
を示すブロック図である。同図の突入電流防止回路は、
図５の抵抗１５及びリレーの接点１６の代りにＭＯＳＦ
ＥＴ１８を用いリレーの接点１６を駆動する駆動回路１
７の替わりにＭＯＳＦＥＴ１８を駆動する駆動回路１９
を用いて構成され、ＭＯＳＦＥＴ１８のソースが電源入
力端子１に、ドレインが電源部１２内のコンデンサ１０
と電源回路１１の入力ラインにそれぞれ接続されてい
る。
【０００６】入力電圧が電源入力端子１，２間に加えら
れた直後は、ＭＯＳＦＥＴ１８のドレインとソース間の
抵抗値を制御する駆動回路１９によりＭＯＳＦＥＴ１８
は、非導通となるように制御される。この後、駆動回路
１９によりＭＯＳＦＥＴ１８は、そのゲート電圧が徐々
に上昇され、ＭＯＳＦＥＴ１８のドレインとソース間の
抵抗値がゆっくり低下するように制御される。
れた直後は、ＭＯＳＦＥＴ１８のドレインとソース間の
抵抗値を制御する駆動回路１９によりＭＯＳＦＥＴ１８
は、非導通となるように制御される。この後、駆動回路
１９によりＭＯＳＦＥＴ１８は、そのゲート電圧が徐々
に上昇され、ＭＯＳＦＥＴ１８のドレインとソース間の
抵抗値がゆっくり低下するように制御される。
【０００７】このため、ＭＯＳＦＥＴ１８のドレインと
ソース間の抵抗値が十分高い状態の内に入力電流による
コンデンサ１０への充電が完了するように駆動回路１９
を設定することにより突入電流が防止される。
ソース間の抵抗値が十分高い状態の内に入力電流による
コンデンサ１０への充電が完了するように駆動回路１９
を設定することにより突入電流が防止される。
【０００８】
【発明が解決しようとする課題】上述した図５の従来の
突入電流防止回路は、入力電圧印加時の突入電流を防止
するために抵抗を用いている。この抵抗で発熱があり、
その許容損失を考慮すると抵抗の形状を大きくする必要
があるため、突入電流防止回路の小形化に不利であっ
た。
突入電流防止回路は、入力電圧印加時の突入電流を防止
するために抵抗を用いている。この抵抗で発熱があり、
その許容損失を考慮すると抵抗の形状を大きくする必要
があるため、突入電流防止回路の小形化に不利であっ
た。
【０００９】また、図６の突入電流防止回路は、入力電
圧印加時の突入電流の防止に抵抗ではなくＭＯＳＦＥＴ
１８を使用している。このため、小形化には有利である
が、入力電圧を印加した後駆動回路１９によりＭＯＳＦ
ＥＴ１８のドレインとソース間の抵抗値をゆっくり低下
させることにより入力電流を徐々に大きくするよう制御
するため、図７のＥＴＳＩ規格における突入電流に示す
ように、入力電圧印加直後に大きな電流（０．１ｓｅｃ
後に最大電流の９０％、０．２ｓｅｃ後に最大電流の６
５％）を流す特性のＥＴＳＩ（Ｅｕｒｏｐｅａｎ Ｔｅ
ｌｅｃｏｍｍｎｉｃａｔｏｎｓ Ｓｔａｎｄａｒｄｓ
Ｉｎｓｔｉｔｌｔｅ）等の規格への適合は困難であっ
た。
圧印加時の突入電流の防止に抵抗ではなくＭＯＳＦＥＴ
１８を使用している。このため、小形化には有利である
が、入力電圧を印加した後駆動回路１９によりＭＯＳＦ
ＥＴ１８のドレインとソース間の抵抗値をゆっくり低下
させることにより入力電流を徐々に大きくするよう制御
するため、図７のＥＴＳＩ規格における突入電流に示す
ように、入力電圧印加直後に大きな電流（０．１ｓｅｃ
後に最大電流の９０％、０．２ｓｅｃ後に最大電流の６
５％）を流す特性のＥＴＳＩ（Ｅｕｒｏｐｅａｎ Ｔｅ
ｌｅｃｏｍｍｎｉｃａｔｏｎｓ Ｓｔａｎｄａｒｄｓ
Ｉｎｓｔｉｔｌｔｅ）等の規格への適合は困難であっ
た。
【００１０】本発明の目的はこのような従来の欠点を除
去するためＭＯＳＦＥＴまたはバイポーラトランジスタ
とコイルとダイオードとを用いて突入電流の波形を変え
ることにより、入力電圧印加直後に大きな電流を流す特
性のＥＴＳＩ等の規格へ適合し、更に抵抗を用いないこ
とにより小型化に有利な突入電流防止回路を提供するこ
とにある。
去するためＭＯＳＦＥＴまたはバイポーラトランジスタ
とコイルとダイオードとを用いて突入電流の波形を変え
ることにより、入力電圧印加直後に大きな電流を流す特
性のＥＴＳＩ等の規格へ適合し、更に抵抗を用いないこ
とにより小型化に有利な突入電流防止回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の突入電流防止回
路は、入力ラインとアースとの間に設けたフィルタ用コ
ンデンサに接続した電源回路のための突入電流防止回路
において、電源入力端子に入力電圧が印加されるとパル
ス幅と周波数とを一定にするかまたは変化させて高周波
パルス信号を出力するとともにある一定時間経過後に前
記高周波パルス信号の発信を停止する発振回路と、第一
の出力端子と第二の出力端子とを有し前記発振回路から
前記高周波パルス信号を受けてこの高周波パルス信号と
同期してそれら端子間に制御電圧を出力する駆動回路
と、前記電源入力端子と前記駆動回路の第一の出力端子
とに接続したソースと前記駆動回路の第二の出力端子に
接続したゲートとドレインとを有し前記駆動回路の出力
である制御電圧に従って導通または非導通となるＭＯＳ
ＦＥＴと、前記ＭＯＳＦＥＴのドレインと一端を接続し
他端を前記電源回路の入力ラインに接続したコイルと、
前記コイルと並列接続するよう前記ＭＯＳＦＥＴのドレ
インに接続したカソードと前記電源回路の入力ラインに
接続したアノードとを有するダイオードとを備えて構成
されている。
路は、入力ラインとアースとの間に設けたフィルタ用コ
ンデンサに接続した電源回路のための突入電流防止回路
において、電源入力端子に入力電圧が印加されるとパル
ス幅と周波数とを一定にするかまたは変化させて高周波
パルス信号を出力するとともにある一定時間経過後に前
記高周波パルス信号の発信を停止する発振回路と、第一
の出力端子と第二の出力端子とを有し前記発振回路から
前記高周波パルス信号を受けてこの高周波パルス信号と
同期してそれら端子間に制御電圧を出力する駆動回路
と、前記電源入力端子と前記駆動回路の第一の出力端子
とに接続したソースと前記駆動回路の第二の出力端子に
接続したゲートとドレインとを有し前記駆動回路の出力
である制御電圧に従って導通または非導通となるＭＯＳ
ＦＥＴと、前記ＭＯＳＦＥＴのドレインと一端を接続し
他端を前記電源回路の入力ラインに接続したコイルと、
前記コイルと並列接続するよう前記ＭＯＳＦＥＴのドレ
インに接続したカソードと前記電源回路の入力ラインに
接続したアノードとを有するダイオードとを備えて構成
されている。
【００１２】また、本発明の突入電流防止回路は、入力
ラインとアースとの間に設けたフィルタ用コンデンサに
接続した電源回路のための突入電流防止回路において、
電源入力端子に入力電圧が印加されるとパルス幅と周波
数とを一定にするかまたは変化させて高周波パルス信号
を出力するとともにある一定時間経過後に前記高周波パ
ルス信号の発信を停止する発振回路と、第一の出力端子
と第二の出力端子とを有し前記発振回路から前記高周波
パルス信号を受けてこの高周波パルス信号と同期してそ
れら端子間に制御電圧を出力する駆動回路と、前記電源
入力端子に接続したコレクタと前記駆動回路の第一の出
力端子に接続したベースと前記駆動回路の第二の出力端
子に接続したエミッタとを有し前記駆動回路の出力であ
る制御電圧に従って導通または非導通となるバイポーラ
トランジスタと、前記バイポーラトランジスタのエミッ
タと一端を接続し他端を前記電源回路の入力ラインに接
続したコイルと、前記コイルと並列接続するよう前記バ
イポーラトランジスタのエミッタに接続したカソードと
前記電源回路の入力ラインに接続したアノードとを有す
るダイオードとを備えて構成されている。
ラインとアースとの間に設けたフィルタ用コンデンサに
接続した電源回路のための突入電流防止回路において、
電源入力端子に入力電圧が印加されるとパルス幅と周波
数とを一定にするかまたは変化させて高周波パルス信号
を出力するとともにある一定時間経過後に前記高周波パ
ルス信号の発信を停止する発振回路と、第一の出力端子
と第二の出力端子とを有し前記発振回路から前記高周波
パルス信号を受けてこの高周波パルス信号と同期してそ
れら端子間に制御電圧を出力する駆動回路と、前記電源
入力端子に接続したコレクタと前記駆動回路の第一の出
力端子に接続したベースと前記駆動回路の第二の出力端
子に接続したエミッタとを有し前記駆動回路の出力であ
る制御電圧に従って導通または非導通となるバイポーラ
トランジスタと、前記バイポーラトランジスタのエミッ
タと一端を接続し他端を前記電源回路の入力ラインに接
続したコイルと、前記コイルと並列接続するよう前記バ
イポーラトランジスタのエミッタに接続したカソードと
前記電源回路の入力ラインに接続したアノードとを有す
るダイオードとを備えて構成されている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１４】図１は、本発明の突入電流防止回路の一実
施例を示すブロック図である。図１には、本実施例の突
入電流防止回路と、この突入電流防止回路に接続される
電源部１２とが示してある。図１に示す本実施例の突入
電流防止回路は、電源入力端子１，２間に入力電圧を印
加すると高周波パルス発信を開始しそのパルス幅と周波
数を一定にするかまたは変化させて高周波パルス信号を
出力し、ある一定時間経過後に高周波パルス信号がＨＩ
ＧＨレベルの状態で停止する発振回路７と、発振回路７
から高周波パルス信号を受けてこの高周波パルス信号と
同期して第一の出力端子６１と第二の出力端子６２間に
制御電圧を出力する駆動回路６と、前記電源入力端子１
と前記駆動回路６の第一の出力端子６１とをソースにま
た前記駆動回路６の第二の出力端子６２をゲートにそれ
ぞれ接続し前記駆動回路６の出力である制御電圧に従っ
て導通または非導通となるＭＯＳＦＥＴ５と、ＭＯＳＦ
ＥＴ５のドレインと一端を接続し他端を前記電源部１２
の入力ラインに接続したコイル８と、コイル８と並列接
続するよう前記ＭＯＳＦＥＴ５のドレインに接続したカ
ソードと前記電源部１２の入力ラインに接続したアノー
ドとを有するダイオード９とにより構成されている。前
記電源部１２は入力ラインとアース間に設けたフィルタ
用コンデンサ１０と、入力ラインに接続された電源回路
１１とにより構成されている。
施例を示すブロック図である。図１には、本実施例の突
入電流防止回路と、この突入電流防止回路に接続される
電源部１２とが示してある。図１に示す本実施例の突入
電流防止回路は、電源入力端子１，２間に入力電圧を印
加すると高周波パルス発信を開始しそのパルス幅と周波
数を一定にするかまたは変化させて高周波パルス信号を
出力し、ある一定時間経過後に高周波パルス信号がＨＩ
ＧＨレベルの状態で停止する発振回路７と、発振回路７
から高周波パルス信号を受けてこの高周波パルス信号と
同期して第一の出力端子６１と第二の出力端子６２間に
制御電圧を出力する駆動回路６と、前記電源入力端子１
と前記駆動回路６の第一の出力端子６１とをソースにま
た前記駆動回路６の第二の出力端子６２をゲートにそれ
ぞれ接続し前記駆動回路６の出力である制御電圧に従っ
て導通または非導通となるＭＯＳＦＥＴ５と、ＭＯＳＦ
ＥＴ５のドレインと一端を接続し他端を前記電源部１２
の入力ラインに接続したコイル８と、コイル８と並列接
続するよう前記ＭＯＳＦＥＴ５のドレインに接続したカ
ソードと前記電源部１２の入力ラインに接続したアノー
ドとを有するダイオード９とにより構成されている。前
記電源部１２は入力ラインとアース間に設けたフィルタ
用コンデンサ１０と、入力ラインに接続された電源回路
１１とにより構成されている。
【００１５】次に、本発明の突入電流防止回路の動作を
図３，図４を参照して説明する。
図３，図４を参照して説明する。
【００１６】図３は、発振回路７の出力である高周波パ
ルス信号と、ＭＯＳＦＥＴ５に流れる電流との関係を示
した図で、（Ａ）は発振回路７の出力（ｔは時間、Ｖは
電圧、Ｔはパルス幅）、（Ｂ）はＭＯＳＦＥＴ５に流れ
る電流（ｔは時間、Ｉは電流、ａは波形の傾き、Ｉｐは
パルス幅Ｔの期間の電流の最大値）、をそれぞれ示して
いる。
ルス信号と、ＭＯＳＦＥＴ５に流れる電流との関係を示
した図で、（Ａ）は発振回路７の出力（ｔは時間、Ｖは
電圧、Ｔはパルス幅）、（Ｂ）はＭＯＳＦＥＴ５に流れ
る電流（ｔは時間、Ｉは電流、ａは波形の傾き、Ｉｐは
パルス幅Ｔの期間の電流の最大値）、をそれぞれ示して
いる。
【００１７】図４は、発振回路７の出力と、突入電流を
時間軸方向に拡大した突入電流拡大波形と、電源部に流
れ込む電源部入力電流との関係を示した図で、（Ａ）は
発振回路７の出力（ｔは時間、Ｖは電圧、Ｔはパルス
幅、ｔ１はコンデンサ１０の充電完了時間、ｔ２は発振
回路７が発信を停止し出力をＨＩＧＨ状態でホールドす
る時間）、（Ｂ）は突入電流拡大波形（ｔは時間、Ｉは
電流、ａは波形の傾き、Ｉｐはパルス幅Ｔの期間の電流
の最大値）、（Ｃ）は電源部入力電流（ｔは時間、Ｉは
電流、ｔ３は電源回路が起動する時間）、をそれぞれ示
している。
時間軸方向に拡大した突入電流拡大波形と、電源部に流
れ込む電源部入力電流との関係を示した図で、（Ａ）は
発振回路７の出力（ｔは時間、Ｖは電圧、Ｔはパルス
幅、ｔ１はコンデンサ１０の充電完了時間、ｔ２は発振
回路７が発信を停止し出力をＨＩＧＨ状態でホールドす
る時間）、（Ｂ）は突入電流拡大波形（ｔは時間、Ｉは
電流、ａは波形の傾き、Ｉｐはパルス幅Ｔの期間の電流
の最大値）、（Ｃ）は電源部入力電流（ｔは時間、Ｉは
電流、ｔ３は電源回路が起動する時間）、をそれぞれ示
している。
【００１８】図１で、発振回路７は、電源入力端子１，
２に入力電圧を印加すると同時に高周波パルス発信を開
始し、予め設定したパルス幅および発信周期の高周波パ
ルス信号を駆動回路６に出力する。駆動回路６は、発振
回路７から高周波パルス信号を入力しこの高周波パルス
信号と同期して第一の出力端子６１と第二の出力端子６
２間に前記入力電圧をスイッチングするための制御電圧
をＭＯＳＦＥＴ５に出力する。ＭＯＳＦＥＴ５は、駆動
回路６の出力である制御電圧に従って導通あるいは非導
通し前記入力電圧をスイッチングする。
２に入力電圧を印加すると同時に高周波パルス発信を開
始し、予め設定したパルス幅および発信周期の高周波パ
ルス信号を駆動回路６に出力する。駆動回路６は、発振
回路７から高周波パルス信号を入力しこの高周波パルス
信号と同期して第一の出力端子６１と第二の出力端子６
２間に前記入力電圧をスイッチングするための制御電圧
をＭＯＳＦＥＴ５に出力する。ＭＯＳＦＥＴ５は、駆動
回路６の出力である制御電圧に従って導通あるいは非導
通し前記入力電圧をスイッチングする。
【００１９】このスイッチングされた入力電圧がコイル
８へ加わるとＭＯＳＦＥＴ５の導通時間が短かくコイル
８のインダクタンスが大きい場合、図３のように、ＭＯ
ＳＦＥＴ５の導通期間（発振回路７の出力がＨＩＧＨ状
態の期間）のみＭＯＳＦＥＴ５に電流が流れ、この電流
が時間軸に対して直線的に増加しコンデンサ１０を充電
する。ＭＯＳＦＥＴ５の非導通期間はコイル８への入力
電圧が遮断されＭＯＳＦＥＴ５に流れる電流が０となる
ため、コンデンサ１０への充電は停止しコイル８の電流
はダイオード９を流れ、コイル８とダイオード９を循環
しながら減少する。
８へ加わるとＭＯＳＦＥＴ５の導通時間が短かくコイル
８のインダクタンスが大きい場合、図３のように、ＭＯ
ＳＦＥＴ５の導通期間（発振回路７の出力がＨＩＧＨ状
態の期間）のみＭＯＳＦＥＴ５に電流が流れ、この電流
が時間軸に対して直線的に増加しコンデンサ１０を充電
する。ＭＯＳＦＥＴ５の非導通期間はコイル８への入力
電圧が遮断されＭＯＳＦＥＴ５に流れる電流が０となる
ため、コンデンサ１０への充電は停止しコイル８の電流
はダイオード９を流れ、コイル８とダイオード９を循環
しながら減少する。
【００２０】ここで、発振回路７の出力である高周波パ
ルス信号の１回のパルス信号において、コンデンサ１０
に流れる（ＭＯＳＦＥＴ５に流れる）電流のピーク値Ｉ
ｐをもとめてみる。
ルス信号の１回のパルス信号において、コンデンサ１０
に流れる（ＭＯＳＦＥＴ５に流れる）電流のピーク値Ｉ
ｐをもとめてみる。
【００２１】コイル８に流れる電流をｉ、コイル８のイ
ンダクタンスをＬとすると、コイルの両端に発生する電
圧はＶＬ＝Ｌ・（ｄｉ／ｄｔ）となる。このため、高周
波パルス信号のパルス幅Ｔが短時間の場合、ｄｉ＝Ｉ
ｐ，ＶＬ＝Ｖｉｎ−Ｖｃ（Ｖｉｎ：入力電圧，Ｖｃ：コ
ンデンサ１０の前回の高周波パルス信号期間での充電後
の電圧），ｄｔ＝Ｔと置け、パルス幅Ｔの期間での電流
のピーク値は Ｉｐ＝ａ・Ｔ ここでａ＝（Ｖｉｎ−Ｖｃ）／Ｌ ・・・・・（１） となる。
ンダクタンスをＬとすると、コイルの両端に発生する電
圧はＶＬ＝Ｌ・（ｄｉ／ｄｔ）となる。このため、高周
波パルス信号のパルス幅Ｔが短時間の場合、ｄｉ＝Ｉ
ｐ，ＶＬ＝Ｖｉｎ−Ｖｃ（Ｖｉｎ：入力電圧，Ｖｃ：コ
ンデンサ１０の前回の高周波パルス信号期間での充電後
の電圧），ｄｔ＝Ｔと置け、パルス幅Ｔの期間での電流
のピーク値は Ｉｐ＝ａ・Ｔ ここでａ＝（Ｖｉｎ−Ｖｃ）／Ｌ ・・・・・（１） となる。
【００２２】従って、図３（Ｂ）の波形のピーク値はＩ
ｐ＝ａ・Ｔ ここでａ＝（Ｖｉｎ−Ｖｃ）／Ｌとなる。
ｐ＝ａ・Ｔ ここでａ＝（Ｖｉｎ−Ｖｃ）／Ｌとなる。
【００２３】発振回路７の出力である高周波パルス信号
毎にコンデンサ１０が充電されコンデンサ１０の電圧Ｖ
ｃが増加するので、（Ｖｉｎ−Ｖｃ）の値がそのたびに
減少し、ＭＯＳＦＥＴ５に流れる電流のピーク値Ｉｐは
徐々に小となり、コンデンサ１０の充電完了（Ｖｉｎ＝
Ｖｃ）の時点ｔ１で０となる。この電流のピーク値Ｉｐ
を包絡する曲線が図４（Ｃ）中のおおまかな突入電流の
波形となる。その後、ｔ２の時点で発振回路７は出力を
ＨＩＧＨ状態とし発信を停止し、ｔ３の時点で電源回路
が起動し、電源部に定常電流が流れる。
毎にコンデンサ１０が充電されコンデンサ１０の電圧Ｖ
ｃが増加するので、（Ｖｉｎ−Ｖｃ）の値がそのたびに
減少し、ＭＯＳＦＥＴ５に流れる電流のピーク値Ｉｐは
徐々に小となり、コンデンサ１０の充電完了（Ｖｉｎ＝
Ｖｃ）の時点ｔ１で０となる。この電流のピーク値Ｉｐ
を包絡する曲線が図４（Ｃ）中のおおまかな突入電流の
波形となる。その後、ｔ２の時点で発振回路７は出力を
ＨＩＧＨ状態とし発信を停止し、ｔ３の時点で電源回路
が起動し、電源部に定常電流が流れる。
【００２４】以上のように、図４では発振回路７の発振
周期やパルス幅Ｔが一定の場合の動作を説明したが、こ
れらを変化させることで、突入電流の波形を変ることが
可能となる。また、突入電流防止回路を小型化するため
コイル８の形状を小さくする場合コイル８のインダクタ
ンスＬが小となり、図４の（Ｂ）に示す波形の傾きａが
大となるが、この場合は発振周期を大にし電流のピーク
値Ｉｐを包絡する点を細かくとれば前述と同様に発振回
路７の発振周期やパルス幅Ｔを変更させることにより、
突入電流の波形を変ることが可能となる。
周期やパルス幅Ｔが一定の場合の動作を説明したが、こ
れらを変化させることで、突入電流の波形を変ることが
可能となる。また、突入電流防止回路を小型化するため
コイル８の形状を小さくする場合コイル８のインダクタ
ンスＬが小となり、図４の（Ｂ）に示す波形の傾きａが
大となるが、この場合は発振周期を大にし電流のピーク
値Ｉｐを包絡する点を細かくとれば前述と同様に発振回
路７の発振周期やパルス幅Ｔを変更させることにより、
突入電流の波形を変ることが可能となる。
【００２５】従って、突入電流の波形を図７の波形に適
合するように発振回路７の発振周期やパルス幅Ｔを設定
することによりＥＴＳＩの規格に適合が可能となる。ま
た、抵抗を用いていないので小型化にも有利である。
合するように発振回路７の発振周期やパルス幅Ｔを設定
することによりＥＴＳＩの規格に適合が可能となる。ま
た、抵抗を用いていないので小型化にも有利である。
【００２６】図２は、本発明の突入電流防止回路の他の
実施例を示すブロック図である。同図は、図１のＭＯＳ
ＦＥＴ５の代りにバイポーラトランジスタ１３を、また
駆動回路６の代りにバイポーラトランジスタ１３を駆動
する駆動回路１４を使用した例であり、前記電源入力端
子１をバイポーラトランジスタ１３のコレクタに、前記
コイル８の一端をバイポーラトランジスタ１３のエミッ
タに、また駆動回路１４の第一の出力端子１４１をベー
スに、第二の出力端子１４２をエミッタにそれぞれ接続
して構成されている。従って、図２の本発明の突入電流
防止回路は、図１の一部の構成要素とその接続を若干変
更したのみであり、その動作は前述した図１の本発明の
突入電流防止回路の動作と全く同様である。
実施例を示すブロック図である。同図は、図１のＭＯＳ
ＦＥＴ５の代りにバイポーラトランジスタ１３を、また
駆動回路６の代りにバイポーラトランジスタ１３を駆動
する駆動回路１４を使用した例であり、前記電源入力端
子１をバイポーラトランジスタ１３のコレクタに、前記
コイル８の一端をバイポーラトランジスタ１３のエミッ
タに、また駆動回路１４の第一の出力端子１４１をベー
スに、第二の出力端子１４２をエミッタにそれぞれ接続
して構成されている。従って、図２の本発明の突入電流
防止回路は、図１の一部の構成要素とその接続を若干変
更したのみであり、その動作は前述した図１の本発明の
突入電流防止回路の動作と全く同様である。
【００２７】以上の説明では、発振回路７の出力がＨＩ
ＧＨ状態のときＭＯＳＦＥＴ５またはバイポーラトラン
ジスタ１３が導通しＬＯＷ状態のとき非導通となり、ｔ
３の時点に発振回路７は出力をＨＩＧＨ状態とし発信を
停止するとしたが、ＨＩＧＨ状態とＬＯＷ状態とを逆に
してもよい。
ＧＨ状態のときＭＯＳＦＥＴ５またはバイポーラトラン
ジスタ１３が導通しＬＯＷ状態のとき非導通となり、ｔ
３の時点に発振回路７は出力をＨＩＧＨ状態とし発信を
停止するとしたが、ＨＩＧＨ状態とＬＯＷ状態とを逆に
してもよい。
【００２８】
【発明の効果】以上説明したように、本発明の突入電流
防止回路によれば、突入電流を防止するための抵抗を用
いる必要がないため、突入電流防止回路を小形化でき、
更にＭＯＳＦＥＴまたはバイポーラトランジスタとコイ
ルとダイオードとにより入力電圧をスイッチングしスイ
ッチング時間内での突入電流の最大値を包絡することに
より、突入電流の波形を変えることができるので、入力
電圧印加直後に大きな電流を流す特性のＥＴＳＩ等の規
格への適合も可能となる。
防止回路によれば、突入電流を防止するための抵抗を用
いる必要がないため、突入電流防止回路を小形化でき、
更にＭＯＳＦＥＴまたはバイポーラトランジスタとコイ
ルとダイオードとにより入力電圧をスイッチングしスイ
ッチング時間内での突入電流の最大値を包絡することに
より、突入電流の波形を変えることができるので、入力
電圧印加直後に大きな電流を流す特性のＥＴＳＩ等の規
格への適合も可能となる。
【図１】本発明の突入電流防止回路の一実施例を示すブ
ロック図
ロック図
【図２】本発明の突入電流防止回路の他の実施例を示す
ブロック図
ブロック図
【図３】本発明の突入電流防止回路の発信回路７とＭＯ
ＳＦＥＴ５に流れる電流の関係を示す波形図
ＳＦＥＴ５に流れる電流の関係を示す波形図
【図４】本発明の突入電流防止回路の一実施例の波形図
【図５】従来例の突入電流防止回路のブロック図
【図６】他の従来例の突入電流防止回路のブロック図
【図７】ＥＴＳＩ規格における突入電流を示す図
１ 電源入力端子 ２ グランド側の電源入力端子 ３ 出力端子 ４ グランド側の出力端子 ５ ＭＯＳＦＥＴ ６ 駆動回路 ７ 発振回路 ８ コイル ９ ダイオード １０ コンデンサ １１ 電源回路 １２ 電源部 １３ バイポーラトランジスタ １４ 駆動回路 １５ 抵抗 １６ リレーの接点 １７ 駆動回路 １８ ＭＯＳＦＥＴ １９ 駆動回路 ６１ 駆動回路６の第１の出力端子 ６２ 駆動回路６の第２の出力端子 １４１ 駆動回路１４の第１の出力端子 １４２ 駆動回路１４の第２の出力端子
Claims (2)
- 【請求項１】 入力ラインとアースとの間に設けたフィ
ルタ用コンデンサに接続した電源回路のための突入電流
防止回路において、 電源入力端子に入力電圧が印加されるとパルス幅と周波
数とを一定にするかまたは変化させて高周波パルス信号
を出力するとともにある一定時間経過後に前記高周波パ
ルス信号の発信を停止する発振回路と、 第一の出力端子と第二の出力端子とを有し前記発振回路
から前記高周波パルス信号を受けてこの高周波パルス信
号と同期してそれら端子間に制御電圧を出力する駆動回
路と、 前記電源入力端子と前記駆動回路の第一の出力端子とに
接続したソースと前記駆動回路の第二の出力端子に接続
したゲートとドレインとを有し前記駆動回路の出力であ
る制御電圧に従って導通または非導通となるＭＯＳＦＥ
Ｔと、 前記ＭＯＳＦＥＴのドレインと一端を接続し他端を前記
電源回路の入力ラインに接続したコイルと、 前記コイルと並列接続するよう前記ＭＯＳＦＥＴのドレ
インに接続したカソードと前記電源回路の入力ラインに
接続したアノードとを有するダイオードとを備えたこと
を特徴とする突入電流防止回路。 - 【請求項２】 入力ラインとアースとの間に設けたフィ
ルタ用コンデンサに接続した電源回路のための突入電流
防止回路において、 電源入力端子に入力電圧が印加されるとパルス幅と周波
数とを一定にするかまたは変化させて高周波パルス信号
を出力するとともにある一定時間経過後に前記高周波パ
ルス信号の発信を停止する発振回路と、 第一の出力端子と第二の出力端子とを有し前記発振回路
から前記高周波パルス信号を受けてこの高周波パルス信
号と同期してそれら端子間に制御電圧を出力する駆動回
路と、 前記電源入力端子に接続したコレクタと前記駆動回路の
第一の出力端子に接続したベースと前記駆動回路の第二
の出力端子に接続したエミッタとを有し前記駆動回路の
出力である制御電圧に従って導通または非導通となるバ
イポーラトランジスタと、 前記バイポーラトランジスタのエミッタと一端を接続し
他端を前記電源回路の入力ラインに接続したコイルと、 前記コイルと並列接続するよう前記バイポーラトランジ
スタのエミッタに接続したカソードと前記電源回路の入
力ラインに接続したアノードとを有するダイオードとを
備えたことを特徴とする突入電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069232A JPH08275383A (ja) | 1995-03-28 | 1995-03-28 | 突入電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069232A JPH08275383A (ja) | 1995-03-28 | 1995-03-28 | 突入電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08275383A true JPH08275383A (ja) | 1996-10-18 |
Family
ID=13396793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069232A Pending JPH08275383A (ja) | 1995-03-28 | 1995-03-28 | 突入電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08275383A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015125793A1 (ja) * | 2014-02-18 | 2015-08-27 | 矢崎総業株式会社 | 突入電流抑制回路 |
| DE102016201506A1 (de) | 2015-02-04 | 2016-08-04 | Yazaki Corporation | Einschaltstrom-Unterdrückungsschaltung |
| US10381847B2 (en) | 2016-11-07 | 2019-08-13 | Samsung Sdi Co., Ltd. | Battery pack and vacuum cleaner including the same |
| EP3751737A1 (de) * | 2019-06-13 | 2020-12-16 | GEZE GmbH | Türöffner |
| WO2024018710A1 (ja) * | 2022-07-20 | 2024-01-25 | Ｋｙｂ株式会社 | 電源制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131322A (ja) * | 1988-11-04 | 1990-05-21 | Fujitsu Ltd | 過電流保護回路 |
| JPH06284564A (ja) * | 1993-03-30 | 1994-10-07 | Jidosha Kiki Co Ltd | 負荷駆動回路の過電流保護装置 |
-
1995
- 1995-03-28 JP JP7069232A patent/JPH08275383A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131322A (ja) * | 1988-11-04 | 1990-05-21 | Fujitsu Ltd | 過電流保護回路 |
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| CN105917540A (zh) * | 2014-02-18 | 2016-08-31 | 矢崎总业株式会社 | 浪涌电流抑制电路 |
| DE102016201506A1 (de) | 2015-02-04 | 2016-08-04 | Yazaki Corporation | Einschaltstrom-Unterdrückungsschaltung |
| JP2016144351A (ja) * | 2015-02-04 | 2016-08-08 | 矢崎総業株式会社 | 突入電流抑制回路 |
| US10128651B2 (en) | 2015-02-04 | 2018-11-13 | Yazaki Corporation | Inrush current inhibiting circuit including a control part that controls a switching element |
| DE102016201506B4 (de) * | 2015-02-04 | 2019-11-28 | Yazaki Corporation | Einschaltstrom-Unterdrückungsschaltung |
| US10381847B2 (en) | 2016-11-07 | 2019-08-13 | Samsung Sdi Co., Ltd. | Battery pack and vacuum cleaner including the same |
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| WO2024018710A1 (ja) * | 2022-07-20 | 2024-01-25 | Ｋｙｂ株式会社 | 電源制御回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |