JPH03150612A - 電源に接続された共振負荷を駆動するモノリシック半導体電力装置の出力電圧を制限するための回路 - Google Patents
電源に接続された共振負荷を駆動するモノリシック半導体電力装置の出力電圧を制限するための回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000000694 effects Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 230000001960 triggered effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/615—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in a Darlington configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技・術分野〕
本発明は電源に接続された共振負荷を駆動するモノリシ
ック半導体電力装置の出力電圧を制限するための回路に
かかわる。
ック半導体電力装置の出力電圧を制限するための回路に
かかわる。
点火コイルや変圧器のような共振負荷を駆動するには、
適当な入力信号で作動される制御回路により周期的にス
イッチ・オン及びオフされる、例えば、ダーリントン型
の半導体電力装置が使用されている。
適当な入力信号で作動される制御回路により周期的にス
イッチ・オン及びオフされる、例えば、ダーリントン型
の半導体電力装置が使用されている。
ここでの電力装置は制御回路により与えられる入力信号
により開閉されるスイッチのように動作する。
により開閉されるスイッチのように動作する。
スイッチが閉じられると、電流が負荷を通して流れる。
スイッチが開かれると、正の過電圧が負荷とスイッチと
の間に生じ、引き続いて、負荷の寄生容量に依存し且つ
そのスイッチの閉成ステップ中にその負荷自体に蓄積さ
れているエネルギーが如何に放電されるのかに依存して
、一連の負の電圧ピークが生じる。かかる負の電圧ピー
クは電力装置の出力電圧を数ボルトだけ接地以下にする
。
の間に生じ、引き続いて、負荷の寄生容量に依存し且つ
そのスイッチの閉成ステップ中にその負荷自体に蓄積さ
れているエネルギーが如何に放電されるのかに依存して
、一連の負の電圧ピークが生じる。かかる負の電圧ピー
クは電力装置の出力電圧を数ボルトだけ接地以下にする
。
制御回路及び電力装置が集積回路の形態において達成さ
れる場合、寄生コンポーネントは、制御回路の能動コン
ポーネントと連動されていて、上述した電圧が接地以下
に降下するときに、導通して、その制御回路の能動コン
ポーネントを短絡し、そしてその動作を危険にさらす。
れる場合、寄生コンポーネントは、制御回路の能動コン
ポーネントと連動されていて、上述した電圧が接地以下
に降下するときに、導通して、その制御回路の能動コン
ポーネントを短絡し、そしてその動作を危険にさらす。
本発明の目的は、電力装置の出力、すなわち、負荷に接
続されたそのコレクタが接地に関して負の電圧となり、
それにより、寄生コンポーネントをトリガーするのを阻
止することにある。
続されたそのコレクタが接地に関して負の電圧となり、
それにより、寄生コンポーネントをトリガーするのを阻
止することにある。
本発明によると、かかる目的は、電源に接続された共振
負荷を駆動するモノリシック半導体電力装置の出力電圧
を制限するための回路であって、前記出力電圧と予め決
められた基準電圧との間を比較する比較器を備え、その
出力電圧が前記基準電圧以下になる場合に、その出力電
圧を前記基準電圧にほぼ等しい値に維持するようにその
負荷に対して電流を供給するようになっていることを特
徴とする回路により達成される。
負荷を駆動するモノリシック半導体電力装置の出力電圧
を制限するための回路であって、前記出力電圧と予め決
められた基準電圧との間を比較する比較器を備え、その
出力電圧が前記基準電圧以下になる場合に、その出力電
圧を前記基準電圧にほぼ等しい値に維持するようにその
負荷に対して電流を供給するようになっていることを特
徴とする回路により達成される。
このように、電力装置のコレクタにおける負の電圧ピー
クが回避されて、その制御回路の動作を保証している。
クが回避されて、その制御回路の動作を保証している。
本発明の特長は、添付図面に限定的でない例として例示
されているその実施例についての以下の詳細な記載から
一層明瞭になろう。
されているその実施例についての以下の詳細な記載から
一層明瞭になろう。
〔実施例］
第１図を参照するに、バシテリの電圧ｖｂでの結節に接
続されている変圧器としての負荷りは、電圧Ｖｓが供給
され、信号Ｖｉが入力に与えられている制御回路Ｃによ
り開閉される特にスイッチＡとしての電力装置によって
駆動される。電力装置の出力電圧はＶｃとして示されて
いる。
続されている変圧器としての負荷りは、電圧Ｖｓが供給
され、信号Ｖｉが入力に与えられている制御回路Ｃによ
り開閉される特にスイッチＡとしての電力装置によって
駆動される。電力装置の出力電圧はＶｃとして示されて
いる。
第２図を参照するに、電力装置ＡはダーリントンＴ５，
７６のような回路形態において達成される。更に、制御
回路ＣはトランジスタＴ４と、それに直列にある抵抗器
Ｒとを含んで構成されている。
７６のような回路形態において達成される。更に、制御
回路ＣはトランジスタＴ４と、それに直列にある抵抗器
Ｒとを含んで構成されている。
第３図を参照するに、第２図に例示されている回路のモ
ノリシック集積形態での達成は、電圧Ｖｃに接続された
ｎ゛ドーピング領域１を持つサブストレートを与え、そ
の内側には、共にｎｐｎ型であって、そのコレクタ、ベ
ース、エミッタが領域２，５，６及び２，３．４をそれ
ぞれ占有している電力ダーリントンＡのトランジスタ↑
５，Ｔ６がある。内側領域ｌでは、電力装置Ａの制御装
置Ｃ１つまりｎｐｉｌ型であって、そのベース、コレク
タ、エミッタが領域７，８．９を占めているトランジス
タＴ４が得られ、そのコレクタつまり領域８は、電源Ｖ
ｓに接続されたＰ型の領域１０にある抵抗Ｒに接続され
ている。
ノリシック集積形態での達成は、電圧Ｖｃに接続された
ｎ゛ドーピング領域１を持つサブストレートを与え、そ
の内側には、共にｎｐｎ型であって、そのコレクタ、ベ
ース、エミッタが領域２，５，６及び２，３．４をそれ
ぞれ占有している電力ダーリントンＡのトランジスタ↑
５，Ｔ６がある。内側領域ｌでは、電力装置Ａの制御装
置Ｃ１つまりｎｐｉｌ型であって、そのベース、コレク
タ、エミッタが領域７，８．９を占めているトランジス
タＴ４が得られ、そのコレクタつまり領域８は、電源Ｖ
ｓに接続されたＰ型の領域１０にある抵抗Ｒに接続され
ている。
図示されているモノリシック構成は第１の寄生トランジ
スタＴＩの存在を決定し、そのベースはＰウェル型の領
域１１で達成され、コレクタはｎ゛型の領域１２におい
て達成されそしてトランジスタＴ４のコレクタを構成し
ている領域８に接続されている。また、トランジスタＴ
１のエミッタはｎ”型の領域２において達成されている
。
スタＴＩの存在を決定し、そのベースはＰウェル型の領
域１１で達成され、コレクタはｎ゛型の領域１２におい
て達成されそしてトランジスタＴ４のコレクタを構成し
ている領域８に接続されている。また、トランジスタＴ
１のエミッタはｎ”型の領域２において達成されている
。
そこには、第２及び第３の寄生トランジスタＴ２．７３
もある。トランジスタＴ２のベースはｎ゛型の領域１３
において得られるトランジスタＴ３のコレクタに接続さ
れている。トランジスタＴ２のエミッタはＰ型の領域ｌ
Ｏで達成され、そのコレクタはＰウェル型の領域１１で
のトランジスタＴ３のベースに接続されている。最後に
、トランジスタＴ３のエミッタはｎ−型の領域２の内側
で達成される。
もある。トランジスタＴ２のベースはｎ゛型の領域１３
において得られるトランジスタＴ３のコレクタに接続さ
れている。トランジスタＴ２のエミッタはＰ型の領域ｌ
Ｏで達成され、そのコレクタはＰウェル型の領域１１で
のトランジスタＴ３のベースに接続されている。最後に
、トランジスタＴ３のエミッタはｎ−型の領域２の内側
で達成される。
寄生トランジスタＴＩ、 Ｔ２． Ｔ３の回路接続は第
２図に示されている。
２図に示されている。
本発明の概略図を表わしている第４図を参照するに、ダ
ーリントン構成における１対のトランジスタＴ５，７６
により達成される電力装置Ａは入力信号Ｖｉによりオン
又はオフに保たれている制御回路Ｃによりベース上で駆
動される。電力装置のエミッタは接地され、そのコレク
タは、コイル又は変圧器である負荷りに接続されている
。電力装置のコレクタとベースとの間には、ゼナーダイ
オードＺｌである電圧制限器がある。
ーリントン構成における１対のトランジスタＴ５，７６
により達成される電力装置Ａは入力信号Ｖｉによりオン
又はオフに保たれている制御回路Ｃによりベース上で駆
動される。電力装置のエミッタは接地され、そのコレク
タは、コイル又は変圧器である負荷りに接続されている
。電力装置のコレクタとベースとの間には、ゼナーダイ
オードＺｌである電圧制限器がある。
電力装置のコレクタには、それに対応している出力電圧
を制限する回路Ｌ１が連動されている。
を制限する回路Ｌ１が連動されている。
制限回路Ｌ１は、その非反転入力において電圧Ｖｒｉｆ
を持ち、その反転入力に電圧Ｖｃが供給されている比較
器Ｂを含んでいる。ダイオードＤｉは比較器Ｂの出力Ｕ
と電圧結節Ｖｃとの間に設けられている。
を持ち、その反転入力に電圧Ｖｃが供給されている比較
器Ｂを含んでいる。ダイオードＤｉは比較器Ｂの出力Ｕ
と電圧結節Ｖｃとの間に設けられている。
第４図及び第５図を参照するに、本発明による制限装置
のない場合、つまり、第２図の構成において、回路は以
下のように動作する。
のない場合、つまり、第２図の構成において、回路は以
下のように動作する。
さて、ここでは、制御装置Ｃと、電力装置Ｔ５゜Ｔ６と
からなる主装置が変圧器の１次側としての負荷りを駆動
するものと仮定する。初めに、Ｖｉ−〇、Ｔ５及びＴ６
はオフ、そし”ｉ’Ｖｃ−Ｖｂｔ’ある。
からなる主装置が変圧器の１次側としての負荷りを駆動
するものと仮定する。初めに、Ｖｉ−〇、Ｔ５及びＴ６
はオフ、そし”ｉ’Ｖｃ−Ｖｂｔ’ある。
Ｔ５及びＴ６を導通させるような振幅の正の電圧ステッ
プが電圧Ｖｉにおける結節に印加されたとき、電圧結節
Ｖｃには、接地に関して負である電圧ピークが現われそ
の後、ＶｃはＴ５， Ｔ６の飽和電圧Ｖｃｅ５ａｔに等
しい電圧へ上昇し、その間、巻線りには線形に上昇する
電流が流れる。
プが電圧Ｖｉにおける結節に印加されたとき、電圧結節
Ｖｃには、接地に関して負である電圧ピークが現われそ
の後、ＶｃはＴ５， Ｔ６の飽和電圧Ｖｃｅ５ａｔに等
しい電圧へ上昇し、その間、巻線りには線形に上昇する
電流が流れる。
消滅信号が電圧Ｖｉにおける結節に与えられると、ダー
リントンＴ５，７６がそれ自体停止するので、Ｖｃ上に
は、その最大値がゼナーダイオードＺｌにより制御され
る過電圧が現われる。引続いて、変圧器の２次側では放
電があるので、Ｖｃは、それ自体ｖｂに落ちつく前に、
幾らかの負のピークを伴なって急速に接地以下に降下す
る。
リントンＴ５，７６がそれ自体停止するので、Ｖｃ上に
は、その最大値がゼナーダイオードＺｌにより制御され
る過電圧が現われる。引続いて、変圧器の２次側では放
電があるので、Ｖｃは、それ自体ｖｂに落ちつく前に、
幾らかの負のピークを伴なって急速に接地以下に降下す
る。
本発明による制限装置りを付加した回路（第４図）にお
いて、時刻ｔ１及びｔ２における負の電圧ピークＶｃは
回避されている。特に、比較器Ｂは、ＶｃがＶｒｉｆよ
りも小さいか又はそれに等しいときにスイッチ・オンさ
れ、望ましくない電圧ピークを回避するのに必要な電流
を電圧Ｖｃでの結節に供給する。
いて、時刻ｔ１及びｔ２における負の電圧ピークＶｃは
回避されている。特に、比較器Ｂは、ＶｃがＶｒｉｆよ
りも小さいか又はそれに等しいときにスイッチ・オンさ
れ、望ましくない電圧ピークを回避するのに必要な電流
を電圧Ｖｃでの結節に供給する。
第６図には、本発明による制限回路の第１の回路が例示
されている。この実施例では、接地と電圧Ｖｌでの結節
との間に３つのダイオードＤ３゜Ｄ４． Ｄ５が直列に
導入されていて、その結節は抵抗Ｒ２を通して電源Ｖｓ
に接続されている。比較器Ｂの基準電圧における入力を
構成している結節ｖ１はトランジスタＴ７のベースに接
続され、そのエミッタはダイオード０２に接続され、そ
のコレフタは抵抗器Ｒ３に接続され、抵抗器Ｒ３の他端
は電源Ｖｓに接続されている。トランジスタＴ７のコレ
クタと抵抗器Ｒ３との間での中間結節ｖ２はトランジス
タＴ１３のベースに接続され、そのエミッタは電源Ｖｓ
に接続され、そのコレクタはトランジスタＴ９のベース
に接続されている。トランジスタＴ９のコレクタは電源
Ｖｓに接続され、そのエミッタはダイオードＤ１に接続
されている。更に、トランジスタＴ９のベースとエミッ
タとの間には、抵抗器Ｒ６が設けられている。
されている。この実施例では、接地と電圧Ｖｌでの結節
との間に３つのダイオードＤ３゜Ｄ４． Ｄ５が直列に
導入されていて、その結節は抵抗Ｒ２を通して電源Ｖｓ
に接続されている。比較器Ｂの基準電圧における入力を
構成している結節ｖ１はトランジスタＴ７のベースに接
続され、そのエミッタはダイオード０２に接続され、そ
のコレフタは抵抗器Ｒ３に接続され、抵抗器Ｒ３の他端
は電源Ｖｓに接続されている。トランジスタＴ７のコレ
クタと抵抗器Ｒ３との間での中間結節ｖ２はトランジス
タＴ１３のベースに接続され、そのエミッタは電源Ｖｓ
に接続され、そのコレクタはトランジスタＴ９のベース
に接続されている。トランジスタＴ９のコレクタは電源
Ｖｓに接続され、そのエミッタはダイオードＤ１に接続
されている。更に、トランジスタＴ９のベースとエミッ
タとの間には、抵抗器Ｒ６が設けられている。
この回路では、Ｖ１＝３Ｖｂｅとなり、ココテ、Ｖｂｅ
は各ダイオードＤ３．０４． Ｄ５の電圧である。Ｖｌ
−Ｖｃ ＝ Ｖｂｅ （Ｔ７） ＋ Ｖｂｅ （０２）
であるので、ＶｃがＶｂｅ以下に降下しようとするとす
ぐに、Ｔ７がスイッチ・オンされ、これで７１３及びＴ
９をスイッチ・オンし、電流をＶｃ上で制限されないＤ
Ｉを通して流し、ダーリントンＴ５， Ｔ６のコレクタ
が、接地に関してＶｂｅ以下に降下するのを防止する。
は各ダイオードＤ３．０４． Ｄ５の電圧である。Ｖｌ
−Ｖｃ ＝ Ｖｂｅ （Ｔ７） ＋ Ｖｂｅ （０２）
であるので、ＶｃがＶｂｅ以下に降下しようとするとす
ぐに、Ｔ７がスイッチ・オンされ、これで７１３及びＴ
９をスイッチ・オンし、電流をＶｃ上で制限されないＤ
Ｉを通して流し、ダーリントンＴ５， Ｔ６のコレクタ
が、接地に関してＶｂｅ以下に降下するのを防止する。
この回路は第３図の寄生コンポーネントＴＩ。
Ｔ２． Ｔ３をスイッチング・オンすることを回避する
のに積極的でないので、その絶対値がＶｂｅよりも大き
いか又はそれに等しい電圧だけ、Ｖｃが接地以下に降下
するのを防止するだけで十分である。かくして、電圧ｖ
１は２Ｖｂｅによって構成される。この場合、本発明に
よる回路は、Ｖｃが零以下か又はそれに等しいときに能
動となる。
のに積極的でないので、その絶対値がＶｂｅよりも大き
いか又はそれに等しい電圧だけ、Ｖｃが接地以下に降下
するのを防止するだけで十分である。かくして、電圧ｖ
１は２Ｖｂｅによって構成される。この場合、本発明に
よる回路は、Ｖｃが零以下か又はそれに等しいときに能
動となる。
しかしながら、第６図の回路において、負の電圧ピーク
はさておき、Ｖｃは常に、Ｖｂｅよりも大きい、つまり
、Ｖｃｅ５ａｔ（Ｔ５， Ｔ６） ＝Ｖｂｅ（Ｔ６）
＋Ｖｃｅ５ａｔ（Ｔ５）よりも大きいか又はそれに等し
いので、Ｖ１＝３Ｖｂｅを持つことが好ましく、かくし
て、この回路は、ＶｃがＶｂｅよりも小さいか又はそれ
に等しいときにのみ、能動となる。
はさておき、Ｖｃは常に、Ｖｂｅよりも大きい、つまり
、Ｖｃｅ５ａｔ（Ｔ５， Ｔ６） ＝Ｖｂｅ（Ｔ６）
＋Ｖｃｅ５ａｔ（Ｔ５）よりも大きいか又はそれに等し
いので、Ｖ１＝３Ｖｂｅを持つことが好ましく、かくし
て、この回路は、ＶｃがＶｂｅよりも小さいか又はそれ
に等しいときにのみ、能動となる。
同じ非制限基準を使用することにより、つまり、Ｖｂｅ
をＶｃに対する閾値として使用することにより、第６図
の回路は第７図の回路でもって置き換えることができる
。制限回路Ｌ１を参照するに、抵抗Ｒ２は電流発生器Ｇ
１により置き換えられ、トランジスタＴ１３． 抵抗
Ｒ３，トランジスタＴ７．ダイオードＤ２は単一のトラ
ンジスタＴ８によって置き換えられている。
をＶｃに対する閾値として使用することにより、第６図
の回路は第７図の回路でもって置き換えることができる
。制限回路Ｌ１を参照するに、抵抗Ｒ２は電流発生器Ｇ
１により置き換えられ、トランジスタＴ１３． 抵抗
Ｒ３，トランジスタＴ７．ダイオードＤ２は単一のトラ
ンジスタＴ８によって置き換えられている。
コノ場合、Ｖｌ −４Ｖｂｅ テある。Ｔ８． Ｔ９及
びＤｌは、Ｖｃ＝Ｖ１−Ｖｂｅ（Ｔ８） −Ｖｂｅ（Ｔ
９） −Ｖｂｅ（Ｄｉ） ＝Ｖｂｅ（７）ときに導通し
て、ＶｃがＶｂｅ以下に降下するのを阻止するのに必要
な電流を、ダーリントンＴ５， Ｔ６のコレクタに与え
る。電流発生器Ｇ１の大きさは、Ｉｄをダーリントン・
コレクタに与えられる電流とし、ｈｆｅ（Ｔ８）及びｈ
ｆｅ（Ｔ９）をＴ８及びＴ９の電流利得として、Ｉｄ［
ｈｆｅ（Ｔ８） Ｘｈｆｅ（７９月よりも大きいか又は
それに等しい電流！■を与えるだけで十分なサイズのも
のを選ぶ必要がある。電流発生器Ｇ１は、値Ｒ＝ （Ｖ
ｓ−Ｖｌ）／ １１を持つ抵抗により、Ｖｓとｖｌとの
間で置き換えても良い。
びＤｌは、Ｖｃ＝Ｖ１−Ｖｂｅ（Ｔ８） −Ｖｂｅ（Ｔ
９） −Ｖｂｅ（Ｄｉ） ＝Ｖｂｅ（７）ときに導通し
て、ＶｃがＶｂｅ以下に降下するのを阻止するのに必要
な電流を、ダーリントンＴ５， Ｔ６のコレクタに与え
る。電流発生器Ｇ１の大きさは、Ｉｄをダーリントン・
コレクタに与えられる電流とし、ｈｆｅ（Ｔ８）及びｈ
ｆｅ（Ｔ９）をＴ８及びＴ９の電流利得として、Ｉｄ［
ｈｆｅ（Ｔ８） Ｘｈｆｅ（７９月よりも大きいか又は
それに等しい電流！■を与えるだけで十分なサイズのも
のを選ぶ必要がある。電流発生器Ｇ１は、値Ｒ＝ （Ｖ
ｓ−Ｖｌ）／ １１を持つ抵抗により、Ｖｓとｖｌとの
間で置き換えても良い。
第８図の回路では、第６図及び第７図でのダイオードＤ
３． Ｄ４． Ｄ５及びＤ３． Ｄ４． Ｄ５， Ｄ６
が抵抗Ｒ７でもって置き換えられていて、その１端が接
地され、その他端が電圧Ｖｌの結節に接続された抵抗Ｒ
１２に接続されている。抵抗Ｒ７とＲ１２との間での中
間結節には、トランジスタＴｌｌのベースが接続され、
そのエミッタは接地され、そのコレクタは結Ｈ５Ｖ１に
接続されている。この回路において、連続していて且つ
Ｖｂｅの倍数にないｖｉの変動は、Ｖ１＝Ｖｂｅ（Ｔｌ
ｌ） Ｘ （Ｒ１２＋Ｒ７）／Ｒ７＝ＫＶｂｅとして規
定される。
３． Ｄ４． Ｄ５及びＤ３． Ｄ４． Ｄ５， Ｄ６
が抵抗Ｒ７でもって置き換えられていて、その１端が接
地され、その他端が電圧Ｖｌの結節に接続された抵抗Ｒ
１２に接続されている。抵抗Ｒ７とＲ１２との間での中
間結節には、トランジスタＴｌｌのベースが接続され、
そのエミッタは接地され、そのコレクタは結Ｈ５Ｖ１に
接続されている。この回路において、連続していて且つ
Ｖｂｅの倍数にないｖｉの変動は、Ｖ１＝Ｖｂｅ（Ｔｌ
ｌ） Ｘ （Ｒ１２＋Ｒ７）／Ｒ７＝ＫＶｂｅとして規
定される。
もしもこの修正が第６図の回路に導入されるとすると、
ｖｌは、Ｖｂｅよりも大きくそして、２Ｖｂｅ＋Ｖｓａ
ｔ（Ｔ５， Ｔ６）よりも小さくなければならず、従っ
て、本発明による回路は、Ｖｃが−Ｖｂｅよりも大きく
そしてＶｓａｔ（Ｔ５， Ｔ６）よりも小さいときに能
動となる。第７図の回路に第８図の修正を適用すると、
ｖｌは２Ｖｂｅよりも大きくそして３Ｖｂｅ＋Ｖｓａｔ
（Ｔ５， Ｔ６）よりも小さく、結果的に、第７図の回
路は、Ｖｃが−Ｖｂｅよりも大きくそしてＶｓａｔ（Ｔ
５， Ｔ６＞よりも小さいときに、能動となる。
ｖｌは、Ｖｂｅよりも大きくそして、２Ｖｂｅ＋Ｖｓａ
ｔ（Ｔ５， Ｔ６）よりも小さくなければならず、従っ
て、本発明による回路は、Ｖｃが−Ｖｂｅよりも大きく
そしてＶｓａｔ（Ｔ５， Ｔ６）よりも小さいときに能
動となる。第７図の回路に第８図の修正を適用すると、
ｖｌは２Ｖｂｅよりも大きくそして３Ｖｂｅ＋Ｖｓａｔ
（Ｔ５， Ｔ６）よりも小さく、結果的に、第７図の回
路は、Ｖｃが−Ｖｂｅよりも大きくそしてＶｓａｔ（Ｔ
５， Ｔ６＞よりも小さいときに、能動となる。
第６図及び−第７図の回路において、Ｖｃの制限は、Ｖ
ｂｅ及び０に等しい２つの離散せる値において排他的に
生じるが、第８図に導入された修正において、Ｖｃは、
その両端を除＜ Ｖｃｅ５ａｔ（↑５゜Ｔ６）から−Ｖ
ｂｅに及び値の範囲で、Ｒ７及び１１１２の値を変える
ことで連続せる態様において制限される。これは第９図
のグラフにおいて示され、実線は好ましい結果に対応し
、そして点線はかかる範囲の値の上限及び下限を示して
いる。
ｂｅ及び０に等しい２つの離散せる値において排他的に
生じるが、第８図に導入された修正において、Ｖｃは、
その両端を除＜ Ｖｃｅ５ａｔ（↑５゜Ｔ６）から−Ｖ
ｂｅに及び値の範囲で、Ｒ７及び１１１２の値を変える
ことで連続せる態様において制限される。これは第９図
のグラフにおいて示され、実線は好ましい結果に対応し
、そして点線はかかる範囲の値の上限及び下限を示して
いる。
第２図、第４図、第６図、第７図及び第８図の回路は、
その目的が時刻ｔ２におけるそれらの作用を増強させる
別な回路と組合わされても良い、かかる付加的回路は第
５図の入力信号Ｖｉと同期して駆動され、前の回路によ
って得られた値よりも大きい値だけ、Ｖｃを接地電位以
上に保つ目的を持っていて、結果的に、第４図の寄生ト
ランジスタＴ１． Ｔ２． Ｔ３をスイッチ・オフされ
た状態に維持する。
その目的が時刻ｔ２におけるそれらの作用を増強させる
別な回路と組合わされても良い、かかる付加的回路は第
５図の入力信号Ｖｉと同期して駆動され、前の回路によ
って得られた値よりも大きい値だけ、Ｖｃを接地電位以
上に保つ目的を持っていて、結果的に、第４図の寄生ト
ランジスタＴ１． Ｔ２． Ｔ３をスイッチ・オフされ
た状態に維持する。
第３図において、Ｐウェル型の領域１１により全体的に
包囲されたトランジスタＴ４の存在は事実上、そのベー
スがｎ型の領域１４の内側で得られ、そのエミッタが領
域７の内側で得られてＰ゛ウエル型領域１１にある寄生
トランジスタＴＩのベースに接続されている更に別な寄
生のＰＮＰ ）ランジスタＴ２１を形成させることにな
る。
包囲されたトランジスタＴ４の存在は事実上、そのベー
スがｎ型の領域１４の内側で得られ、そのエミッタが領
域７の内側で得られてＰ゛ウエル型領域１１にある寄生
トランジスタＴＩのベースに接続されている更に別な寄
生のＰＮＰ ）ランジスタＴ２１を形成させることにな
る。
Ｔ４が飽和状態にある場合、トランジスタＴ２１は、Ｐ
ウェル型の領域１１における抵抗性通路Ｒ２０を通して
接地へそれ自体閉じる領域１１へと電流を注入し、そし
て点ＳつまりＴＩのベースにおける電圧を上昇させる。
ウェル型の領域１１における抵抗性通路Ｒ２０を通して
接地へそれ自体閉じる領域１１へと電流を注入し、そし
て点ＳつまりＴＩのベースにおける電圧を上昇させる。
Ｖｂｅよりも大きいか又はそれに等しい電圧がそのベー
スを横切って存在するときに普通に導通されるようにな
っているＴＩは、Ｖｃが０よりも大きい電圧にあるとき
、特に、ＶｃがＲ２０Ｘ １２１ Ｖｂｅよりも大き
いか又はそれに等しいときにも導通される。
スを横切って存在するときに普通に導通されるようにな
っているＴＩは、Ｖｃが０よりも大きい電圧にあるとき
、特に、ＶｃがＲ２０Ｘ １２１ Ｖｂｅよりも大き
いか又はそれに等しいときにも導通される。
第１Ｏ図には、第２の寄生トランジスタの存在を克服す
るのに使用される、電力装置のコレクタ上における作用
を増強する制御回路の実施例が示されている。かかる回
路は、第８図を通して修正された第６図に例示されてい
る回路から異なっている。トランジスタＴ１６は、その
入力に信号Ｖｉが供給されるインバータＦを持つドライ
バの出力信号により作動される。トランジスタＴ１６の
エミッタは接地され、そのコレクタは抵抗Ｒ９を通して
トランジスタＴ１０のベースに接続されている。トラン
ジスタＴ１０のベースは抵抗Ｒ３を通して電源Ｖｓに接
続され、そのエミッタは電源Ｖｓにじかに接続され、そ
のコレクタは、一方ではトランジスタＴ８のベースに接
続され、他方では、抵抗器Ｒ８を通して電圧ｖ１での結
節に接続された結節Ｍに接続されている。その構成の残
りの部分は第６図に示されているものと同じである。
るのに使用される、電力装置のコレクタ上における作用
を増強する制御回路の実施例が示されている。かかる回
路は、第８図を通して修正された第６図に例示されてい
る回路から異なっている。トランジスタＴ１６は、その
入力に信号Ｖｉが供給されるインバータＦを持つドライ
バの出力信号により作動される。トランジスタＴ１６の
エミッタは接地され、そのコレクタは抵抗Ｒ９を通して
トランジスタＴ１０のベースに接続されている。トラン
ジスタＴ１０のベースは抵抗Ｒ３を通して電源Ｖｓに接
続され、そのエミッタは電源Ｖｓにじかに接続され、そ
のコレクタは、一方ではトランジスタＴ８のベースに接
続され、他方では、抵抗器Ｒ８を通して電圧ｖ１での結
節に接続された結節Ｍに接続されている。その構成の残
りの部分は第６図に示されているものと同じである。
第１Ｏ図の回路の動作に関する限り、ｖ２が高いとき、
そこには、前の場合でのように、Ｖｃが接地以下の電圧
ピークを持つ傾向がある。ドライバＦを通してＶｉによ
り駆動されるＴ１６はスイッチ・オフされるので、Ｒ９
を通してＴ１６により駆動されるＴ１０もオフになる。
そこには、前の場合でのように、Ｖｃが接地以下の電圧
ピークを持つ傾向がある。ドライバＦを通してＶｉによ
り駆動されるＴ１６はスイッチ・オフされるので、Ｒ９
を通してＴ１６により駆動されるＴ１０もオフになる。
従って、Ｖｉ＝ＫＶｂｅ。
Ｋ −（Ｒ１２＋ Ｒ７） ／Ｒ７として、Ｖｌ−Ｒ８
１ｂ−Ｖｂｅ（Ｔ９）Ｖ（Ｄ１） ＝Ｖｃという条件が
得られ、Ｖｃは０よりも大きいか又はそれに等しい。
１ｂ−Ｖｂｅ（Ｔ９）Ｖ（Ｄ１） ＝Ｖｃという条件が
得られ、Ｖｃは０よりも大きいか又はそれに等しい。
Ｖｃが前式によって設定される値以下に降下しようとす
るや否や、Ｔ８． Ｔ９及びＤＩ作動されて、電流をＶ
ｃ上に注入して、Ｖｃを一定電圧に維持する。
るや否や、Ｔ８． Ｔ９及びＤＩ作動されて、電流をＶ
ｃ上に注入して、Ｖｃを一定電圧に維持する。
同様にして、Ｖｉが低い論理レベルに行くとき、Ｔ５，
７６がスイッチ・オフされ、Ｔ１６が作動され、Ｔ１６
の電流を制限する抵抗のように作用するＲ９を通してＴ
１０を作動させる。適当なサイズのトランジスタＴ１０
は、結節Ｍ上に、数ａ＋Ａの電流を与える。この電流の
一部はＲ８上でｖｌに向って流れ、他の一部はＴ８のベ
ースへ流れる。結ＨＭでの電圧はＶｍ −Ｖｓ −Ｖｓ
ａ ｔ （Ｔ１０）に上昇するが、値（Ｖｓ −Ｖｌ）
／ Ｒ８を持ツＴ１０から来る電流はＲ８を流レル。
７６がスイッチ・オフされ、Ｔ１６が作動され、Ｔ１６
の電流を制限する抵抗のように作用するＲ９を通してＴ
１０を作動させる。適当なサイズのトランジスタＴ１０
は、結節Ｍ上に、数ａ＋Ａの電流を与える。この電流の
一部はＲ８上でｖｌに向って流れ、他の一部はＴ８のベ
ースへ流れる。結ＨＭでの電圧はＶｍ −Ｖｓ −Ｖｓ
ａ ｔ （Ｔ１０）に上昇するが、値（Ｖｓ −Ｖｌ）
／ Ｒ８を持ツＴ１０から来る電流はＲ８を流レル。
Ｔ９のベース上を流れる。Ｔ１０のコレクタ電流の残り
の部分はＴ８及びＴ９を適当に駆動するように、例えば
ｌ又は２■Ａの値でなければならないので、Ｄｌには、
ＶｃがＶｓ −Ｖｃｅ５ａ ｔ （Ｔ１０） −Ｖｂｅ
（Ｔ８） −Ｖｂｅ （Ｔ９） −Ｖ （０１）の値を
取るのに十分な電流が流れる。ここから解るように、Ｖ
ｓは上式が常に零よりも大きいようになければならない
。
の部分はＴ８及びＴ９を適当に駆動するように、例えば
ｌ又は２■Ａの値でなければならないので、Ｄｌには、
ＶｃがＶｓ −Ｖｃｅ５ａ ｔ （Ｔ１０） −Ｖｂｅ
（Ｔ８） −Ｖｂｅ （Ｔ９） −Ｖ （０１）の値を
取るのに十分な電流が流れる。ここから解るように、Ｖ
ｓは上式が常に零よりも大きいようになければならない
。
第１Ｏ図において、抵抗Ｒ２は、端子Ｖｓとｖｌとの間
で、電流発生器により置き換えられても良い。
で、電流発生器により置き換えられても良い。
Ｖｃについての前の２つの式の比較から解るように、第
２の式でのＶｃは、ＶｓがＶ１＋Ｖｓａｔ（Ｔ１０）よ
りも大きい条件が満たされているとしてその第１の式で
のものよりも大きく、ここで、Ｒ８Ｉｂの項は小さいの
で無視されている。
２の式でのＶｃは、ＶｓがＶ１＋Ｖｓａｔ（Ｔ１０）よ
りも大きい条件が満たされているとしてその第１の式で
のものよりも大きく、ここで、Ｒ８Ｉｂの項は小さいの
で無視されている。
コノ後者の式は通常、Ｖ１＝４Ｖｂｅ＝２．８Ｖ、そし
てＶｓａｔ（Ｔ１０） ＝０．２Ｖ、最後の式テＶｓを
３ｖよりも大きいとすることで満たされる。Ｖｓｍｉｎ
は、−般に、５ｖである。
てＶｓａｔ（Ｔ１０） ＝０．２Ｖ、最後の式テＶｓを
３ｖよりも大きいとすることで満たされる。Ｖｓｍｉｎ
は、−般に、５ｖである。
第７図の場合、Ｖｃ ＝ Ｖｂｅで、はぼ０．７ｖに等
しい、第１０図の場合には、Ｖｃの最後の式における間
車な代入でもッテ、Ｖｃ＝５Ｖ−０，２Ｖ−０，７Ｖ
−０，７Ｖ −０，７Ｖ −２，７Ｖが得られる。かく
シテ、Ｖｃが接地以下に降下するのを防止するマージン
は上昇され、第３図の寄生トランジスタＴ１． Ｔ２．
７３はスイッチ・オンされることから防止される。
しい、第１０図の場合には、Ｖｃの最後の式における間
車な代入でもッテ、Ｖｃ＝５Ｖ−０，２Ｖ−０，７Ｖ
−０，７Ｖ −０，７Ｖ −２，７Ｖが得られる。かく
シテ、Ｖｃが接地以下に降下するのを防止するマージン
は上昇され、第３図の寄生トランジスタＴ１． Ｔ２．
７３はスイッチ・オンされることから防止される。
第１１図では、抵抗器Ｒ８をトランジスタＴ１２でもっ
て置き換え、そして抵抗器Ｒ２を電流発生器Ｇ１でもっ
て置き換えることにより、Ｔｌ０（７）−電流を節減す
ることが可能である。かかる電流の節減は、ｖｌに向っ
た電流の通路が逆にバイアスされているＴ１２のベース
・エミッタ接合部によって阻止されるので、Ｔ１０から
来る全電流がＴ８のベースへ流れるという事実によって
達成される。
て置き換え、そして抵抗器Ｒ２を電流発生器Ｇ１でもっ
て置き換えることにより、Ｔｌ０（７）−電流を節減す
ることが可能である。かかる電流の節減は、ｖｌに向っ
た電流の通路が逆にバイアスされているＴ１２のベース
・エミッタ接合部によって阻止されるので、Ｔ１０から
来る全電流がＴ８のベースへ流れるという事実によって
達成される。
更に、Ｇｌの電流は非常に小さいので、Ｖｃを作動させ
るために、それは、トランジスタＴ１２． Ｔ８゜Ｔ９
の電流利得ｈｒｅ（Ｔｌ２）、 ｈｒｅ（Ｔ８）、 ｈ
ｒｅ（Ｔ９）によって倍率される。この回路は、トラン
ジスタＴ８のエミッタとベースとの間に接続された抵抗
Ｒ１１を持っている。
るために、それは、トランジスタＴ１２． Ｔ８゜Ｔ９
の電流利得ｈｒｅ（Ｔｌ２）、 ｈｒｅ（Ｔ８）、 ｈ
ｒｅ（Ｔ９）によって倍率される。この回路は、トラン
ジスタＴ８のエミッタとベースとの間に接続された抵抗
Ｒ１１を持っている。
トランジスタＴ１２の代替として、結節Ｍに接続された
カソードと、端子ｖ１に接続されたアノードとを持つダ
イオードを使用することもできる。この場合、電流Ｇ１
は、第１１図に示されている回路でのＧ１の電流のｈｒ
ｅ倍でなければならない。
カソードと、端子ｖ１に接続されたアノードとを持つダ
イオードを使用することもできる。この場合、電流Ｇ１
は、第１１図に示されている回路でのＧ１の電流のｈｒ
ｅ倍でなければならない。
第１２図の回路では、コレクタ電流Ｖｃが接地以下に降
下しようとするときに電力ダーリントンＴ５， Ｔ６の
ベースに電流を注入することにより前の回路における高
電圧ダイオード［１１の使用を回避することができる。
下しようとするときに電力ダーリントンＴ５， Ｔ６の
ベースに電流を注入することにより前の回路における高
電圧ダイオード［１１の使用を回避することができる。
かかる回路図において、電流発生器Ｇｌの結ｆｉｆｆＶ
１に接続されている分圧器Ｔ１１． Ｒ１２，Ｒ７の位
置、電力装置Ｔ５， Ｔ６の位置そして抵抗Ｒ６を持つ
トランジスタＴ９の位置は変わっていない。トランジス
タＴ９のベースにはトランジスタＴ１３のコレクタが接
続され、そのエミッタは電源Ｖｓに接続され、そのベー
スは、一方では抵抗Ｒ１０を通して電源Ｖｓに接続され
、他方ではトランジスタＴ７のコレクタに接続されてい
る。トランジスタＴ７のベースは結節ｖ１に接続され、
そのエミッタは、ダイオードＤ２を通して、電力装置Ｔ
５， Ｔ６のコレクタに接続されている。
１に接続されている分圧器Ｔ１１． Ｒ１２，Ｒ７の位
置、電力装置Ｔ５， Ｔ６の位置そして抵抗Ｒ６を持つ
トランジスタＴ９の位置は変わっていない。トランジス
タＴ９のベースにはトランジスタＴ１３のコレクタが接
続され、そのエミッタは電源Ｖｓに接続され、そのベー
スは、一方では抵抗Ｒ１０を通して電源Ｖｓに接続され
、他方ではトランジスタＴ７のコレクタに接続されてい
る。トランジスタＴ７のベースは結節ｖ１に接続され、
そのエミッタは、ダイオードＤ２を通して、電力装置Ｔ
５， Ｔ６のコレクタに接続されている。
電力ダーリントンＴ５， Ｔ６の構成では、ベースとコ
レクタとの間に内部ダイオードＤ５を含むものと考える
ことができる。電圧ｖ１が一旦、基準ｖ１＝ Ｖｂｅ
（Ｔ７） ＋ Ｖ （Ｄ２） ＋ Ｖｃ ニより設定さ
れると、Ｖｃは−Ｖｂｅよりも大きくそして電力ダーリ
ントンＴ５， Ｔ６のベース電圧以下であるので、Ｖｃ
がＶｌ−Ｖｂｅ（Ｔ７） 十Ｖ（Ｄ２）よりも大きい限
り、Ｔ７はスイッチ・オフされたままにおかれる。 Ｖ
ｃがＶｌ −Ｖｂｅ（Ｔ） −Ｖ （Ｄ２）以下である
場合、トランジスタＴ７がスイッチ・オンされ、Ｔ１３
を作動して、それによりＴ９を作動し、それで、ダーリ
ントンＴ５， Ｔ６のベースに電流を注入する。この時
点で、内部ダイオードＤ３が導通して、Ｖｃ上に電流を
送り出して、負のピークの発生を防止する。
レクタとの間に内部ダイオードＤ５を含むものと考える
ことができる。電圧ｖ１が一旦、基準ｖ１＝ Ｖｂｅ
（Ｔ７） ＋ Ｖ （Ｄ２） ＋ Ｖｃ ニより設定さ
れると、Ｖｃは−Ｖｂｅよりも大きくそして電力ダーリ
ントンＴ５， Ｔ６のベース電圧以下であるので、Ｖｃ
がＶｌ−Ｖｂｅ（Ｔ７） 十Ｖ（Ｄ２）よりも大きい限
り、Ｔ７はスイッチ・オフされたままにおかれる。 Ｖ
ｃがＶｌ −Ｖｂｅ（Ｔ） −Ｖ （Ｄ２）以下である
場合、トランジスタＴ７がスイッチ・オンされ、Ｔ１３
を作動して、それによりＴ９を作動し、それで、ダーリ
ントンＴ５， Ｔ６のベースに電流を注入する。この時
点で、内部ダイオードＤ３が導通して、Ｖｃ上に電流を
送り出して、負のピークの発生を防止する。
この回路を使用するに際して銘記されたいことは、Ｖｉ
が低い論理レベルにある場合、電力をダーリントンＴ５
，７６ベースに供給するためのドライバＦの一部を形成
しているトランジスタは能動状態にあって、Ｔ９から来
るすべての電流を吸収することである。この問題を克服
するには、ダイオード、つまり、減結合抵抗をトライバ
Ｆから下流に導入することである。その結果、電圧Ｖｃ
は、値Ｖｂｅに制限されることになる。
が低い論理レベルにある場合、電力をダーリントンＴ５
，７６ベースに供給するためのドライバＦの一部を形成
しているトランジスタは能動状態にあって、Ｔ９から来
るすべての電流を吸収することである。この問題を克服
するには、ダイオード、つまり、減結合抵抗をトライバ
Ｆから下流に導入することである。その結果、電圧Ｖｃ
は、値Ｖｂｅに制限されることになる。
前に記述した本発明による回路は、ＭＯＳ型の又は混合
型（バイポーラ十ＭＯ５）のコンポーネントでもって達
成でき、それらは、第３図に示されている構造において
集積できる。この場合、電力ダーリントンＴ５， Ｔ６
は、第１３図で３０として示されている電力ＭＯＳ Ｉ
−ランジスタにより置き換えられ、そのゲートはポリシ
リコン・ストリップ４３において達成され、そのソース
はｎ゛型の領域４２において達成され、そのドレインは
ｎ型の領域２のサブストレートにおいて達成される。
型（バイポーラ十ＭＯ５）のコンポーネントでもって達
成でき、それらは、第３図に示されている構造において
集積できる。この場合、電力ダーリントンＴ５， Ｔ６
は、第１３図で３０として示されている電力ＭＯＳ Ｉ
−ランジスタにより置き換えられ、そのゲートはポリシ
リコン・ストリップ４３において達成され、そのソース
はｎ゛型の領域４２において達成され、そのドレインは
ｎ型の領域２のサブストレートにおいて達成される。
また、制御回路のコンポーネントは、例えばＭ４のよう
なＭＯＳ型であっても又は混合型でも良い。
なＭＯＳ型であっても又は混合型でも良い。
第３図の参照数字は対応する部品を示すために第１３図
においても使用される。
においても使用される。
第１４図には、第６図に例示されている回路の混合型の
実施例であって、第８図に例示されている分圧器の変形
例を含む回路例が示されている。バイポーラ・トランジ
スタＴ１３． ＴＶはＭＯＳトランジスタＭ８． Ｍ７
でもって置き換えられていて、ＭＯＳ ）ランジスタＭ
３１が導入されていて、そのドレインが結節ｖ１に接続
され、ソースがトランジスタＴｌｌのコレクタに接続さ
れそしてゲートがそのドレインに、すなわち、結節Ｖｌ
に接続されている。更に、電力ダーリントンＴ５， Ｔ
６はＭＯＳ電力トランジスタＭ３０により置き換えられ
ている。
実施例であって、第８図に例示されている分圧器の変形
例を含む回路例が示されている。バイポーラ・トランジ
スタＴ１３． ＴＶはＭＯＳトランジスタＭ８． Ｍ７
でもって置き換えられていて、ＭＯＳ ）ランジスタＭ
３１が導入されていて、そのドレインが結節ｖ１に接続
され、ソースがトランジスタＴｌｌのコレクタに接続さ
れそしてゲートがそのドレインに、すなわち、結節Ｖｌ
に接続されている。更に、電力ダーリントンＴ５， Ｔ
６はＭＯＳ電力トランジスタＭ３０により置き換えられ
ている。
第１５図には、第７図に例示されている回路の混合型の
実施例で、第８図において導入された変形例を伴なう回
路例が示されている。この回路では、第７図で導入され
た修正のほかに、バイポーラ・トランジスタＴ８．７９
及び抵抗器Ｒ６に代って、ＭＯＳ ）ランジスタＭ３５
が使用されている。
実施例で、第８図において導入された変形例を伴なう回
路例が示されている。この回路では、第７図で導入され
た修正のほかに、バイポーラ・トランジスタＴ８．７９
及び抵抗器Ｒ６に代って、ＭＯＳ ）ランジスタＭ３５
が使用されている。
第１６図は、第１０図に例示されている回路の混合型の
実施例が示されている。第１４図及び第１５図の回路に
おいて既に成されたＭＯＳ型コンポーネントでの置換の
外に、この回路はバイポーラトランジスタｒ１０に代る
ＭＯＳ ）ランジスタＭ１０と、抵抗Ｒ８に代るダイオ
ードＤ８とを持っている。
実施例が示されている。第１４図及び第１５図の回路に
おいて既に成されたＭＯＳ型コンポーネントでの置換の
外に、この回路はバイポーラトランジスタｒ１０に代る
ＭＯＳ ）ランジスタＭ１０と、抵抗Ｒ８に代るダイオ
ードＤ８とを持っている。
第１４図、第１５図及び第１６図に示されている回路の
動作モードは、第６図、第７図及び第１０図に示されて
いるバイポーラ構成での等価回路を参照して前に記述し
たのと同じである。
動作モードは、第６図、第７図及び第１０図に示されて
いるバイポーラ構成での等価回路を参照して前に記述し
たのと同じである。
第１図は、対応する負荷を持つ電力装置及び制御回路の
概略図である。第２図は第１図に示されている回路図の
部分的詳細図である。第３図は、前記制御回路及び電力
装置の一部を集積回路の形とした実施例を示す説明図で
ある。第４図は、本発明による制限回路と連動されてい
る制御回路及び電力装置の実施例を示す回路図である。 第５図は、電力装置の入力信号、出力電圧及びコレクタ
電流の曲線図である。第６図。 第７図及び第８図は、本発明による回路の他側を示す回
路図である。第９図は、第６図、第７図及び第８図に例
示されている回路での出力電圧の曲線を示す線図である
。第１０図は、制御回路の作用が高揚されている第７図
の回路の変形例を示す回路図である。第１１図は、第１
０図に示されている回路の変形例であって、トランジス
タＴ１２が抵抗Ｒ８に置き換えられ、電流発生器Ｇ１が
抵抗Ｒ２に置き換えられた例を示す回路図である。第１
２図は、第１１図に示されている回路の変形例を示す回
路図である。第１３図は、ＭＯ５技術において達成され
た第３図の変形例を示す説明図である。第１４図、第１
５図及び第１６図は、制御回路と制御回路とを備えた上
述した電力装置の可能な実施例を示す回路図である。 Ａ・・・電力装置、Ｂ・・・比較器、Ｃ・・・制御回路
、０１〜Ｄ６・・・ダイオード、Ｆ・・・インバータ、
Ｇｌ・・・電流発生器、Ｌ・・・負荷、Ｒ２−Ｒ１９・
・・抵抗、Ｔ１〜Ｔ１３゜Ｔ１５， Ｔ１６・・・トラ
ンジスタ。
概略図である。第２図は第１図に示されている回路図の
部分的詳細図である。第３図は、前記制御回路及び電力
装置の一部を集積回路の形とした実施例を示す説明図で
ある。第４図は、本発明による制限回路と連動されてい
る制御回路及び電力装置の実施例を示す回路図である。 第５図は、電力装置の入力信号、出力電圧及びコレクタ
電流の曲線図である。第６図。 第７図及び第８図は、本発明による回路の他側を示す回
路図である。第９図は、第６図、第７図及び第８図に例
示されている回路での出力電圧の曲線を示す線図である
。第１０図は、制御回路の作用が高揚されている第７図
の回路の変形例を示す回路図である。第１１図は、第１
０図に示されている回路の変形例であって、トランジス
タＴ１２が抵抗Ｒ８に置き換えられ、電流発生器Ｇ１が
抵抗Ｒ２に置き換えられた例を示す回路図である。第１
２図は、第１１図に示されている回路の変形例を示す回
路図である。第１３図は、ＭＯ５技術において達成され
た第３図の変形例を示す説明図である。第１４図、第１
５図及び第１６図は、制御回路と制御回路とを備えた上
述した電力装置の可能な実施例を示す回路図である。 Ａ・・・電力装置、Ｂ・・・比較器、Ｃ・・・制御回路
、０１〜Ｄ６・・・ダイオード、Ｆ・・・インバータ、
Ｇｌ・・・電流発生器、Ｌ・・・負荷、Ｒ２−Ｒ１９・
・・抵抗、Ｔ１〜Ｔ１３゜Ｔ１５， Ｔ１６・・・トラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １、電源に接続された共振負荷を駆動するモノリシック
半導体電力装置の出力電圧を制限するための回路であっ
て、出力電圧（Ｖｃ）と予め決められた基準電圧（Ｖｒ
ｉｆ）とを比較するための比較器（Ｂ）を備え、前記出
力電圧（Ｖｃ）が前記基準電圧（Ｖｒｉｆ）以下になる
場合に、前記出力電圧（Ｖｃ）を前記基準電圧（Ｖｒｉ
ｆ）にほぼ等しい値に維持するように、前記負荷に対し
て電流を供給するようになっていることを特徴とする回
路。 ２、ダイオード（Ｄ１）が前記比較器（Ｂ）の出力（Ｕ
）と負荷（Ｌ）との間に設けられていることを特徴とす
る請求項１記載の回路。 ３、前記比較器（Ｂ）はバイポーラ・コンポーネント（
Ｔ７，Ｔ１３，Ｔ９）でもって達成されることを特徴と
請求項２記載の回路。 ４、前記比較器（Ｂ）はＭＯＳコンポーネントでもって
達成されることを特徴とする請求項２記載の回路。 ５、前記基準電圧（Ｖｒｉｆ）は、接地と比較器（Ｂ）
の入力との間にあってそして前記基準電圧（Ｖｒｉｆ）
が電力装置（Ｔ５，Ｔ６）の−ＶｂｅからＶｓａｔまで
の範囲に及ぶようなサイズの一連のダイオード（Ｄ３，
Ｄ４，Ｄ５；Ｄ３，Ｄ４，Ｄ５，Ｄ６）でもって得られ
ることを特徴とする請求項３又は４記載の回路。 ６、前記基準電圧（Ｖｒｉｆ）は、該基準電圧（Ｖｒｉ
ｆ）が電力装置（Ｔ５，Ｔ６）の−ＶｂｅからＶｓａｔ
までの範囲に及び且つこの範囲内で連続的に可変である
ようなサイズの分圧器（Ｒ１２，Ｒ７，Ｔ１１）でもっ
て得られることを特徴とする請求項３又は４記載の回路
。 ７、スイッチング・オフ・ステップ中における出力電圧
（Ｖｃ）におけるクリップ作用を増強するための能動コ
ンポーネント（Ｔ１０，Ｔ１６）及び抵抗（Ｒ３，Ｒ９
，Ｒ８）を更に含んでいることを特徴とする請求項３記
載の回路。 ８、前記抵抗（Ｒ２，Ｒ８）は、電流を節減させるため
の電流発生器（Ｇ１）及びトランジスタ（Ｔ１２）でも
ってそれぞれ置き換えられていることを特徴とする請求
項７記載の回路。 ９、前記出力電圧（Ｖｃ）が接地以下に降下しようとす
るときに電力装置（Ａ；Ｔ５，Ｔ６；Ｍ３０）の制御電
極へと電流を注入するための手段（Ｆ）を更に含み、前
記比較器（Ｂ）の出力（Ｕ）が負荷（Ｌ）にじかに接続
され、前記基準電圧（Ｖｒｉｒ）は、その範囲が電力装
置（Ａ；Ｔ５，Ｔ６；Ｍ３０）の−ＶｂｅからＶｂｅへ
及ぶように選択されることを特徴とする請求項１記載の
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22104A/89 | 1989-10-24 | ||
| IT02210489A IT1236627B (it) | 1989-10-24 | 1989-10-24 | Circuito di limitazione della tensione di uscita di un dispositivo monolitico di potenza a semiconduttore che pilota un carico risonante collegato ad un'alimentazione |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03150612A true JPH03150612A (ja) | 1991-06-27 |
| JP2745433B2 JP2745433B2 (ja) | 1998-04-28 |
Family
ID=11191556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284550A Expired - Fee Related JP2745433B2 (ja) | 1989-10-24 | 1990-10-24 | 電源に接続された共振負荷を駆動するモノリシック半導体電力装置の出力電圧を制限するための回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5189317A (ja) |
| EP (1) | EP0425024B1 (ja) |
| JP (1) | JP2745433B2 (ja) |
| KR (1) | KR100213582B1 (ja) |
| DE (1) | DE69032552T2 (ja) |
| IT (1) | IT1236627B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424663A (en) * | 1993-04-22 | 1995-06-13 | North American Philips Corporation | Integrated high voltage differential sensor using the inverse gain of high voltage transistors |
| DE69416595T2 (de) * | 1994-11-30 | 1999-06-17 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Schaltung zur Begrenzung der Ausgangsspannung eines Leistungstransistors |
| DE69629278D1 (de) * | 1996-04-30 | 2003-09-04 | St Microelectronics Srl | Schaltung zum gesteuerten schwingungsfreien Rückleiten des Entladungsstromes einer induktiven Last |
| CN101770844B (zh) * | 2009-01-06 | 2012-01-11 | 安泰汽车电气系统（昆山）有限公司 | 电磁线圈驱动电路 |
| KR101307788B1 (ko) * | 2011-12-06 | 2013-09-12 | 주식회사 티엘아이 | 씨모스 출력 전압 제한 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3032406U (ja) * | 1996-06-13 | 1996-12-24 | 有限会社日医商事 | マット・セット |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241309A (en) * | 1978-10-05 | 1980-12-23 | Andros Incorporated | Synchronizing method and apparatus |
| FR2467407A1 (fr) * | 1979-10-15 | 1981-04-17 | Jaeger | Dispositif de mesure des valeurs cretes d'un phenomene non periodique a recurrence faible |
| US4471237A (en) * | 1982-08-13 | 1984-09-11 | Rca Corporation | Output protection circuit for preventing a reverse current |
| DE3403327A1 (de) * | 1984-01-31 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur minimierung der wirkung parasitaerer transistorfunktionselemente in integrierten bipolaren halbleiterschaltkreisen |
| US4679112A (en) * | 1986-07-31 | 1987-07-07 | General Motors Corporation | Transistor protection circuit for automotive motor control applications |
-
1989
- 1989-10-24 IT IT02210489A patent/IT1236627B/it active IP Right Grant
-
1990
- 1990-10-18 EP EP90202775A patent/EP0425024B1/en not_active Expired - Lifetime
- 1990-10-18 DE DE69032552T patent/DE69032552T2/de not_active Expired - Fee Related
- 1990-10-22 US US07/600,870 patent/US5189317A/en not_active Expired - Lifetime
- 1990-10-24 JP JP2284550A patent/JP2745433B2/ja not_active Expired - Fee Related
- 1990-10-24 KR KR1019900017125A patent/KR100213582B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3032406U (ja) * | 1996-06-13 | 1996-12-24 | 有限会社日医商事 | マット・セット |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69032552T2 (de) | 1999-02-25 |
| EP0425024A3 (en) | 1992-05-20 |
| US5189317A (en) | 1993-02-23 |
| KR100213582B1 (ko) | 1999-08-02 |
| IT1236627B (it) | 1993-03-25 |
| IT8922104A0 (it) | 1989-10-24 |
| KR910008907A (ko) | 1991-05-31 |
| EP0425024B1 (en) | 1998-08-12 |
| JP2745433B2 (ja) | 1998-04-28 |
| IT8922104A1 (it) | 1991-04-24 |
| DE69032552D1 (de) | 1998-09-17 |
| EP0425024A2 (en) | 1991-05-02 |
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