JP2745433B2

JP2745433B2 - 電源に接続された共振負荷を駆動するモノリシック半導体電力装置の出力電圧を制限するための回路

Info

Publication number: JP2745433B2
Application number: JP2284550A
Authority: JP
Inventors: セルジオ・パラーラ; マリオ・パパロ; ロベルト・ペッリカーノ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1989-10-24
Filing date: 1990-10-24
Publication date: 1998-04-28
Anticipated expiration: 2013-04-28
Also published as: EP0425024A2; KR910008907A; DE69032552T2; IT8922104A1; EP0425024B1; DE69032552D1; EP0425024A3; IT1236627B; IT8922104A0; KR100213582B1; JPH03150612A; US5189317A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は電源に接続された共振負荷を駆動するモノリ
シック半導体電力装置の出力電圧を制限するための回路
にかかわる。

〔従来の技術〕

点火コイルや変圧器のような共振負荷を駆動するに
は、適当な入力信号で作動される制御回路により周期的
にスイッチ・オン及びオフされる。例えば、ダーリント
ン型の半導体電力装置が使用されている。

ここでの電力装置は制御回路により与えられる入力信
号により開閉されるスイッチのように動作する。

スイッチが閉じられると、電流が負荷を通して流れ
る。スイッチが開かれると、正の過電圧が負荷とスイッ
チとの間に生じ、引き続いて、負荷の寄生容量に依存し
且つそのスイッチの閉成ステップ中にその負荷自体に蓄
積されているエネルギーが如何に放電されるのかに依存
して、一連の負の電圧ピークが生じる。かかる負の電圧
ピークは電力装置の出力電圧を数ボルトだけ接地以下に
する。

制御回路及び電力装置が集積回路の形態において達成
される場合、寄生コンポーネントは、制御回路の能動コ
ンポーネントと連動されていて、上述した電圧が接地以
下に降下するときに、導通して、その制御回路の能動コ
ンポーネントを短絡し、そしてその動作を危険にさら
す。

〔発明の目的〕

本発明の目的は、電力装置の出力、すなわち、負荷に
接続されたそのコレクタが接地に関して負の電圧とな
り、それによ、寄生コンポーネントをトリガーするのを
阻止することにある。

〔発明の構成概要及び作用効果〕

本発明によると、かかる目的は、入力信号によって制
御される入力端子及び共振負荷を制御する電力装置の出
力端子を有し、該出力端子の出力電圧を、予め決定され
た参照電圧と比較し、且つ負荷に電流を供給するための
比較器からなり、前記出力電圧が前記参照電圧より低く
なると、前記出力電圧を前記参照電圧にほぼ等しい値に
維持し、前記出力端子と比較器との間に、過電圧から比
較器を保護するダイオードを介装し、前記出力端子の過
電圧がもたらす影響の回避と、出力トランジスタ及び寄
生コンポーネントの保護と、をするようにしたことによ
り達成される。

このように、電力装置のコレクタにおける負の電圧ピ
ークが回避されて、その制御回路の動作を保証してい
る。

本発明の特長は、添付図面に限定的でない例として例
示されているその実施例についての以下の詳細な記載か
ら一層明瞭になろう。

〔実施例〕

第１図を参照するに、バッテリの電圧Vbでの結節に接
続されている変圧器としての負荷Ｌは、電圧Vsが供給さ
れ、信号Viが入力に与えられている制御回路Ｃにより開
閉される。特にスイッチＡとしての電力装置によって駆
動される電力装置の出力電圧はVcとして示されている。

第２図を参照するに、電力装置ＡはダーリントンT5,T
6のような回路形態において達成される。更に、制御回
路ＣはトランジスタT4と、それに直列にある抵抗器Ｒと
を含んで構成されている。

第３図を参照するに、第２図に例示されている回路の
モノリシック集積形態での達成は、電圧Vcに接続された
n⁺ドーピングの領域１を持つサブストレートを与え、そ
の内側には、共にnpn型であって、そのコレクタ、ベー
ス、エミッタが領域2,5,6及び2,3,4をそれぞれ占有して
いる電力ダーリントンＡのトランジスタT5,T6がある。
内側領域１では、電力装置Ａの制御装置Ｃ、つまりnpn
型であって、そのベース、コレクタ、エミッタが領域7,
8,9を占めているトランジスタT4が得られ、そのコレク
タつまり領域８は、電源Vsに接続されたＰ型の領域10に
ある抵抗Ｒに接続されている。

図示されているモノリシック構成は第１の寄生トラン
ジスタT1の存在を決定し、そのベースはＰ型ウエルの領
域11で達成され、コレクタはn⁺型の領域12において達成
されそしてトランジスタT4のコレクタを構成している領
域８に接続されている。また、トランジスタT1のエミッ
タはn⁺型の領域２において達成されている。

そこには、第２及び第３の寄生トランジスタT2,T3も
ある。トランジスタT2のn⁺型の領域13において得られる
トランジスタT3のコレクタに接続されている。トランジ
スタT2のエミッタはＰ型の領域10で達成され、そのコレ
クタはＰウェル型の領域11でのトランジスタT3のベース
に接続されている。最後に、トランジスタT3のエミッタ
はn^-型の領域２の内側で達成される。

寄生トランジスタT1,T2,T3の回路接続は第２図に示さ
れている。

本発明の概略図を表わしている第４図を参照するに、
ダーリントン構成における１対のトランジスタT5,T6に
より達成される電力装置Ａは入力信号Viによりオン又は
オフに保たれている制御回路Ｃによりベース上で駆動さ
れる。電力装置のエミッタは接地され、そのコレクタ
は、コイル又は変圧器である負荷Ｌに接続されている。
電力装置のコレクタとベースとの間には、ゼナーダイオ
ードZ1である電圧制限器がある。電力装置のコレクタに
は、それに対応している出力電圧を制限する回路L1が接
続されている。制限回路L1は、その非反転入力において
電圧Vrifを持ち、その反転入力に電圧Vcが供給されてい
る比較器Ｂを含んでいる。ダイオードD1は比較器Ｂの出
力Ｕと電圧結節Vcとの間に設けられている。

第４図及び第５図を参照するに、本発明による制限装
置のない場合、つまり、第２図の構成において、回路は
以下のように動作する。

即ちここでは、制御装置Ｃと、電力装置T5,T6とから
なる主装置が変圧器の１次側としての負荷Ｌを駆動する
ものと仮定する。初めに、Vi＝０、T5及びT6はオフ、そ
してVc＝Vbである。

T5及びT6を導通させるような振幅の正の電圧ステップ
が電圧Viにおける結節（接合点）に印加されたとき、電
圧結節Vcには、接地に関して負である電圧ピークが現わ
れその後、VcはT5,T6の飽和電圧Vcesatに等しい電圧へ
上昇し、その間、巻線Ｌには線形に上昇する電流が流れ
る。

消滅信号が電圧Viにおける結節に与えられると、ダー
リントンT5,T6がそれ自体停止するので、Vc上には、そ
の最大値がゼナーダイオードZ1により制御される過電圧
が現われる。引続いて、変圧器の２次側では放電がある
ので、Vcは、それ自体Vbに落ちつく前に、幾らかの負の
ピークを伴なって急速に接地以下に降下する。

本発明による制限装置Ｌを付加した回路（第４図）に
おいて、時刻t1及びt2における負の電圧ピークVcは回避
されている。特に、比較器Ｂは、VcがVrifよりも小さい
か又はそれに等しいときにスイッチ・オンされ、望まし
くない電圧ピークを回避するのに必要な電流を電圧Vcで
の結節に供給する。

第６図には、本発明による制限回路の第１の回路が例
示されている。この実施例では、接地と電圧V1での結節
との間に３つのダイオードD3,D4,D5が直列に導入されて
いて、その結節は抵抗R2を通して電源Vsに接続されてい
る。比較器Ｂの基準電圧における入力を構成している結
節V1はトランジスタT7のベースに接続され、そのエミッ
タはダイオードD2に接続され、そのコレクタは抵抗器R3
に接続され、抵抗器R3の他端は電源Vsに接続されてい
る。トランジスタT7のコレクタと抵抗器R3との間での中
間結節V2はトランジスタT13のベースに接続され、その
エミッタは電源Vsに接続され、そのコレクタはトランジ
スタT9のベースに接続されている。トランジスタT9のコ
レクタは電源Vsに接続され、そのエミッタはダイオード
D1に接続されている。更に、トランジスタT9のベースと
エミッタとの間には、抵抗器R6が設けられている。

この回路では、V1＝3Vbeとなり、ここで、Vbeは各ダ
イオードD3,D4,D5の電圧である。V1−Vc＝Vbe（T7）＋V
be（D2）であるので、VcがVbe以下に降下しようとする
とすぐに、T7がスイッチ・オンされ、これでT13及びT9
をスイッチ・オンし、電流をVc上で制限されないD1を通
して流し、ダーリントンT5,T6のコレクタが、接地に関
してVbe以下に降下するのを防止する。

この回路は第３図の寄生コンポーネントT1,T2,T3をス
イッチング・オンすることを回避するのに積極的でない
ので、その絶対値がVbeよりも大きいか又はそれに等し
い電圧だけで、Vcが接地以下に降下するのを防止するだ
けで十分である。かくして、電圧V1は2Vbeによって構成
される。この場合、本発明による回路は、Vcが零以下か
又はそれに等しいときに能動となる。

しかしながら、第６図の回路において、負の電圧ピー
クはさておき、Vcは常に、Vbeよりも大きい、つまり、V
cesat（T5,T6）＝Vbe（T6）＋Vcesat（T5）よりも大き
いか又はそれに等しいので、V1＝3Vbeを持つことが好ま
しく、かくして、この回路は、VcがVbeよりも小さいか
又はそれに等しいときにのみ、能動となる。

同じ非制限基準を使用することにより、つまり、Vbe
をVcに対する閾値として使用することにより、第６図の
回路は第７図の回路でもって置き換えることができる。
制限回路L1を参照するに、抵抗R2は電流発生器G1により
置き換えられ、トランジスタT13,抵抗R3,トランジスタT
7,ダイオードD2は単一のトランジスタT8によって置き換
えられている。

この場合、V1＝4Vbeである。T8,T9及びD1は、Vc＝V1
−Vbe（T8）−Vbe（T9）−Vbe（D1）＝Vbeのときに導通
して、VcがVbe以下に降下するのを阻止するに必要な電
流を、ダーリントンT5,T6のコレクタに与える。電流発
生器G1の大きさは、Idをダーリントン・コレクタに与え
られる電流とし、hfe（T8）及びhfe（T9）をT8及びT9の
電流利得として、Id［hfe（T8）×hfe（T9）］よりも大
きいか又はそれに等しい電流I1を与えるだけで十分なサ
イズのものを選ぶ必要がある。電流発生器G1は、値Ｒ＝
（Vs−V1）/I1を持つ抵抗により、VsとV1との置き換え
でも良い。

第８図の回路では、第６図及び第７図でのダイオード
D3,D4,D5及びD3,D4,D5,D6が抵抗R7でもって置き換えら
れていて、その１端が接地され、その他端が電圧V1の結
節に接続された抵抗R12に接続されている。抵抗R7とR12
との間での中間結節には、トランジスタT11のベースが
接続され、そのエミッタは接地され、そのコレクタは結
節V1に接続されている。この回路において、連続してい
て且つVbeの倍数にないV1の変動は、V1＝Vbe（T11）×
（R12＋R7）/R7＝KVbeとして規定される。

もしもこの修正が第６図の回路に導入されるとする
と、V1は、Vbeよりも大きくそして、2Vbe＋Vset（T5,T
6）よりも小さくなければならず、従って、本発明によ
る回路は、Vcが−Vbeよりも大きくそしてVsat（T5,T6）
よりも小さいときに能動となる。第７図の回路に第８図
の修正を適用すると、V1は2Vbeよりも大きくそして3Vbe
＋Vsat（T5,T6）よりも小さく、結果的に、第７図の回
路は、Vcが−Vbeよりも大きくそしてVsat（T5,T6）より
も小さいときに、能動となる。

第６図及び第７図の回路において、Vcの制限は、Vbe
及び０に等しい２つの離散せる値において排他的に生じ
るが、第８図に導入された修正においては、Vcは、その
両端を除くVcesat（T5,T6）から−Vbeに及び値の範囲
で、R7及びR12の値を変えることで連続せる態様におい
て制限される。これは第９図のグラフにおいて示され、
実線は好ましい結果に対応し、そして点線はかかる範囲
の値の上限及び下限を示している。

第２図、第４図、第６図、第７図及び第８図の回路
は、その目的が時刻t2におけるそれらの作用を増強させ
る別な回路と組合わされても良い。かかる付加的回路は
第５図の入力信号Viと同期して駆動され、前の回路によ
って得られた値よりも大きい値だけ、Vcを接地電位以上
に保つ目的を持っていて、結果的に、第４図の寄生トラ
ンジスタT1,T2,T3をスイッチ・オフされた状態に維持す
る。

第３図において、Ｐ型ウエルの領域11により全体的に
包囲されたトランジスタT4の存在は事実上、そのベース
がｎ型の領域14の内側で得られ、そのエミッタが領域７
の内側で得られてP⁺型ウエルの領域11にある寄生トラン
ジスタT1のベースに接続されている更に別な寄生のPNP
トランジスタT21を形成させることになる。

T4が飽和状態にある場合、トランジスタT21は、Ｐ型
ウエルの領域11における抵抗性通路R20を通して接地へ
それ自体閉じる領域11へと電流を注入し、そして点Ｓつ
まりT1のベースにおける電圧を上昇させる。Vbeよりも
大きいか又はそれに等しい電圧がそのベースを横切って
存在するときに普通に導通されるようになっているT1
は、Vcが０よりも大きい電圧にあるとき、特に、VcがR2
0×121−Vbeよりも大きいか又はそれに等しいときにも
導通される。

第10図には、第２の寄生トランジスタの存在を克服す
るのに使用される、電力装置のコレクタ上における作用
を増強する制御回路の実施例が示されている。かかる回
路は、第８図を通して修正された第６図に例示されてい
る回路から異なっている。トランジスタT16は、その入
力に信号Viが供給されるインバータＦを持つドライバの
出力信号により作動される。トランジスタT16のエミッ
タは接地され、そのコレクタは抵抗R9を通してトランジ
スタT10のベースに接続されている。トランジスタT10の
ベースは抵抗R3を通して電源Vsに接続され、そのエミッ
タは電源Vsにじかに接続され、そのコレクタは、一方で
はトランジスタT8のベースに接続され、他方では、抵抗
器Ｒを通して電圧V1での結節に接続された結節Ｍに接続
されている。その構成の残り部分は第６図に示されてい
るものと同じである。

第10図の回路の動作に関する限り、V2が高いとき、そ
こには、前の場合でのように、Vcが接地以下の電圧ピー
クを持つ傾向がある。ドライバＦを通してViにより駆動
されるT16はスイッチ・オフされるので、R9を通してT16
により駆動されるT10もオフになる。従って、Vi＝KVbe,
K＝（R12＋R7）/R7として、V1−R8Ib−Vbe（T9）−Ｖ
（D1）＝Vcという条件から得られ、Vcは０よりも大きい
か又はそれに等しい。

Vcが前式によって設定される値以下に降下しようとす
るや否や、T8,T9及びD1を作動されて、電流をVc上に注
入して、Vcを一定電圧に維持する。

同様にして、Viが低い論理レベルに行くとき、T5,T6
がスイッチ・オフされ、T16が作動され、T16の電流を制
限する抵抗のように作用するR9を通してT10を作動させ
る。適当なサイズのトランジスタT10は、結節Ｍ上に、
数mAの電流を与える。この電流の一部はR8上でV1に向っ
て流れ、他の一部はT8のベースへ流れる。結節Ｍでの電
圧はVm＝Vs−Vsat（T10）に上昇するが、値（Vm−V1）/
R8を持つT10から来る電流はR8を流れる。T9のベース上
を流れる。T10のコレクタ電流の残りの部分はT8及びT19
を適当に駆動するように、例えば１又は2mAの値でなけ
ればならないので、D1には、VcがVs−Vcesat（T10）−V
be（T8）−Vbe（T9）−Ｖ（D1）の値を取るのに十分な
電流が流れる。ここから解るように、Vsは上式が常に零
よりも大きいようになければならない。

第10図において、抵抗R2は、端子VsとV1との間で、電
流発生器により置き換えられても良い。

Vcについての前の２つの式の比較から解るように、第
２の式でのVcは、VsがV1＋Vsat（T10）よりも大きい条
件が満たされているとしてその第１の式でのものより大
きく、ここで、R8Ibの項は小さいので無視されている。

この後者の式は通常、V1＝4Vbe＝2.8V、そしてVsat
（T10）＝0.2V、最後の式でVsを3Vよりも大きいとする
ことで満たされる。Vsminは、一般に、5Vである。

第７図の場合、Vc＝Vbeで、ほぼ0.7Vに等しい。第10
図の場合には、Vcの最後の式における簡単な代入でもっ
て、Vc＝5V−0.2V−0.7V−0.7V−0.7V＝2.7Vで得られ
る。かくして、Vcが接地以下に降下するのを防止するマ
ージンは上昇され、第３図の寄生トランジスタT1,T2,T3
はスイッチ・オンされることから防止される。

第11図では、抵抗器R8をトラジスタT12でもって置き
換え、そして抵抗器R2を電流発生器G1でもって置き換え
ることにより、T10の電流を節減することが可能であ
る。かかる電流の節減は、V1に向った電流の通路が逆に
バイアスされているT12のベース・エミッタ接合部によ
って阻止されるので、T10から来る全電流がT8のベース
へ流れるという事実によって達成される。更に、G1の電
流は非常に小さいので、Vcを作動させるために、それ
は、トランジスタT12,T8,T9の電流利得hfe（T12）,hfe
（T8）,hfe（T9）によって倍率される。この回路は、ト
ランジスタT8のエミッタとベースとの間に接続された抵
抗R11を持っている。

トランジスタT12の代替として、結節Ｍに接続された
カソードと、端子V1に接続されたアノードとを持つダイ
オードを使用することもできる。この場合、電流G1は、
第11図に示されている回路でのG1の電流のhfe倍でなけ
ればならない。

第12図の回路では、コレクタ電流Vcが接地以下に降下
しようとするときに電力ダーリントンT5,T6のベースに
電流を注入することにより前の回路における高電圧ダイ
オードD1の使用を回避することができる。かかる回路図
において、電流発生器G1の結節V1に接続されている分圧
器T11,R12,R7の位置、電力装置T5,T6の位置そして抵抗R
6を持つトランジスタT9の位置は変わっていない。トラ
ンジスタT9のベースにはトランジスタT13のコレクタが
接続され、そのエミッタは電源Vsに接続され、そのベー
スは、一方では抵抗R10を通して電源Vsに接続され、他
方ではトランジスタT7のコレクタに接続されている。ト
ランジスタT7のベースは結節V1に接続され、そのエミッ
タは、ダイオードD2を通して、電力装置T5,T6のコレク
タに接続されている。電力ダーリントンT5,T6の構成で
は、ベースとコレクタとの間に内部ダイオードD3を含む
ものと考えることができる。電圧V1が一旦、基準V1＝Vb
e（T7）＋Ｖ（D2）＋VCにより設定されると、Vcは−Vbe
よりも大きくそして電力ダーリントンT5,T6のベース電
圧以下であるので、VcがV1−Vbe（T7）＋Ｖ（D2）より
も大きい限り、T7はスイッチ・オフされたままにおかれ
る。VcがV1−Vbe（Ｔ）−Ｖ（D2）以下である場合、ト
ランジスタT7がスイッチ・オンされ、T13を作動して、
それによりT9を作動し、それで、ダーリントンT5,T6の
ベースに電流を注入する。この時点で、内部ダイオード
D3が導通して、Vc上に電流を送り出して、負のピークを
発生を防止する。

この回路を使用するに際して銘記されたいことは、Vi
が低い論理レベルにある場合、電力をダーリントンT5,T
6ベースに供給するためのドライバＦの一部を形成して
いるトランジスタは能動状態にあって、T9から来るすべ
ての電流を吸収することである。この問題を克服するに
は、ダイオード、つまり、減結合抵抗をドライバＦから
下流に導入することである。その結果、電圧Vcは、値Vb
eに制限されることになる。

前に記述した本発明による回路は、MOS型の又は混合
型（バイポーラ＋MOS）のコンポーネントでもって達成
でき、それらは、第３図に示されている構造において集
積できる。この場合、電力ダーリントンT5,T6は、第13
図で30として示されている電力MOSトランジスタにより
置き換えられ、そのゲートはポリシリコン・ストリップ
43において達成され、そのソースはn⁺型の領域42におい
て達成され、そのドレインはｎ型の領域２のサブストレ
ートにおいて達成される。また、制御回路のコンポーネ
ントは、例えばM4のようなMOS型であっても又は混合型
でも良い。第３図の参照数字は対応する部品を示すため
に第13図においても使用される。

第14図には、第６図に例示されている回路の混合型の
実施例であって、第８図に例示されている分圧器の変形
例を含む回路例が示されている。バイポーラ・トランジ
スタT13,T7はMOSトランジスタM8,M7でもって置き換えら
れていて、MOSトランジスタM31が導入されていて、その
ドレインが結節V1に接続され、ソースがトランジスタT1
1のコレクタに接続されそしてゲートがそのドレイン
に、すなわち、結節V1に接続されている。更に、電力ダ
ーリントンT5,T6はMOS電力トランジスタM30により置き
換えられている。

第15図には、第７図に例示されている回路の混合型の
実施例で、第８図において導入された変形例を伴なう回
路例が示されている。この回路では、第７図で導入され
た修正のほかに、バイポーラ・トランジスタT8,T9及び
抵抗器R6に代って、MOSトランジスタM35が使用されてい
る。

第16図は、第10図に例示されている回路の混合型の実
施例が示されている。第14図及び第15図の回路において
既に成されたMOS型コンポーネントでの置換の外に、こ
の回路はバイポーラトランジスタT10に代るMOSトランジ
スタM10と、抵抗R8に代るダイオードD8とを待ってい
る。

第14図，第15図及び第16図に示されている回路の動作
モードは、第６図，第７図及び第10図に示されているバ
イポーラ構成での等価回路を参照して前に記述したのと
同じである。

【図面の簡単な説明】

第１図は、対応する負荷を持つ電力装置及び制御回路の
概略図である。第２図は第１図に示されている回路図の
部分的詳細図である。第３図は、前記制御回路及び電力
装置の一部を集積回路の形とした実施例を示す説明図で
ある。第４図は、本発明による制限回路と連動されてい
る制御回路及び電力装置の実施例を示す回路図である。
第５図は、電力装置の入力信号、出力電圧及びコレクタ
電流の曲線図である。第６図，第７図及び第８図は、本
発明による回路の他例を示す回路図である。第９図は、
第６図，第７図及び第８図に例示されている回路での出
力電圧の曲線を示す線図である。第10図は、制御回路の
作用が高揚されている第７図の回路の変形例を示す回路
図である。第11図は、第10図に示されている回路の変形
例であって、トランジスタT12が抵抗R8に置き換えら
れ、電流発生器G1が抵抗R2に置き換えられた例を示す回
路図である。第12図は、第11図に示されている回路の変
形例を示す回路図である。第13図は、MOS技術において
達成された第３図の変形例を示す説明図である。第14
図，第15図及び第16図は、制御回路と制御回路とを備え
た上述した電力装置の可能な実施例を示す回路図であ
る。Ａ……電力装置、Ｂ……比較器、Ｃ……制御回路、D1〜
D6……ダイオード、Ｆ……インバータ、G1……電流発生
器、Ｌ……負荷、R2〜R19……抵抗、T1〜T13,T15,T16…
…トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者マリオ・パパロイタリア共和国、95037 エッセ・ジォバンニラプンタ（カターニア）、ビアグラッシ、１ (72)発明者ロベルト・ペッリカーノイタリア共和国、89100 レッジォ・カラブリア、ビアジュリア、27 (56)参考文献特開昭63−124721（ＪＰ，Ａ) 実開昭62−54533（ＪＰ，Ｕ) 実開昭62−158516（ＪＰ，Ｕ) 実開平３−32406（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】入力信号によって制御される入力端子及び
共振負荷を制御するための電力装置（T5,T6,M30）の出
力端子を有し、該出力端子の出力電圧（Vc）を、予め決
定された参照電圧（Vrif）と比較し、且つ負荷（Ｌ）に
電流を供給するための比較器（Ｂ）からなり、前記出力
電圧（Vc）が前記参照電圧（Vrif）より低くなると、前
記出力電圧（Vc）を前記参照電圧（Vrif）にほぼ等しい
値に維持し、前記出力端子と比較器（Ｂ）との間に、過
電圧から比較器（Ｂ）を保護するダイオード（D1,D2）
を介装し、前記出力端子の過電圧がもたらす影響の回避
と、出力トランジスタ（T5,T6,M30）及び寄生コンポー
ネントの保護とを、するようにしたことを特徴とするモ
ノリシック半導体電力装置の出力電圧を制限する回路。
【請求項２】前記比較器（Ｂ）に、供給電圧（Vs）を接
続する第１端子、第１ダイオード（D2）を通じて電力装
置（T5,T6）の出力端子に接続する第２端子、及び、前
記参照電圧（Vrif）の電圧（G1,R2,D3〜D5,D6,R12,R7,T
11）に接続れた制御端子を有する第１バイポーラ・トラ
ンジスタ（T7）、供給電圧（Vs）に接続される第１端
子、及び、第２ダイオード（D1）を通じて電力装置（T
5,T6）の前記出力端子に接続する第２端子を有する第２
バイポーラ・トランジスタ（T9）、及び、前記参照電圧
（Vrif）以下に電力装置（T5,T6）の出力電圧（Vc）が
低下すると、第１トランジスタ（T7）をスイッチオンす
ると同時に第２トランジスタ（T9）をスイッチオンする
ために、第１トランジスタ（T7）の第１ターミナルと第
２トランジスタ（T9）の制御ターミナルとの間に、第３
パイポーラトランジスタ（T13）を設けたことを特徴と
する請求項１記載のモノリシック半導体電力装置の出力
電圧を制限する回路。
【請求項３】前記参照電圧（Vrif）の電圧（G1,R2,D3〜
D5,D6,R12,R7,T11）が、第１トランジスタ（T7）の制御
端子に接続された中間結節（V1）を有する電圧分圧器
（R2,D3〜D5）からなり、該電圧分圧器（R2,D3〜D5）
が、前記中間結節（V1）とグランドとの間に介装された
直列接続の複数のダイオード（D3〜D5）を有することを
特徴とする請求項２記載のモノリシック半導体電力装置
の出力電圧を制限する回路。
【請求項４】参照電圧（Vrif）の前記電圧（G1,R2,D3〜
D5,D6,R12,R7,T11）が、前記第１トランジスタ（T7）の
制御端子に接続された中間結節（V1）を有する電圧分圧
器（R12,R7,T11）からなり、該電圧分圧器（R12,R7,T1
1）が、前記中間結節（V1）とグランドとの間に介装さ
れ、且つ前記中間結節（V1）とグランドとに抵抗を設け
て接続された制御端子を有するバイポーラトランジスタ
（T11）を有することを特徴とする請求項２記載のモノ
リシック半導体電力装置の出力電圧を制限する回路。
【請求項５】前記比較器（Ｂ）は、第１及び第２バイポ
ーラトランジスタ（T8,T9）からなり、各第１及び第２
バイポーラトランジスタ（T8,T9）は、電源電圧（Vs）
に接続された第１端子、ダイオード（D1）を通じて電力
装置（T5,T6）の出力端子に接続された第２端子、及
び、制御端子を有し、前記第１トランジスタ（T8）の制
御端子は、参照電圧（Vrif）の電圧（G1,R2,D3〜D5,D6,
R12,R7,T11）に接続し、且つ、前記第２トランジスタ
（T9）の制御端子を、前記第１トランジスタ（T8）の第
２端子に接続し、前記第１トランジスタ（T7）のスイッ
チオンが、参照電圧（Vrif）以下に前記電力装置（T5,T
6）の出力電圧（Vc）が低くなると、前記第２トランジ
スタ（T9）のスイッチオンと同時に起こるようにしたこ
とを特徴とする請求項１記載のモノリシック半導体電力
装置の出力電圧を制限する回路。
【請求項６】参照電圧（Vrif）の前記電圧（G1,R2,D3〜
D5,D6,R12,R7,T11）が、前記第１トランジスタ（T8）の
制御端子に接続された中間結節（V1）、該中間結節（V
1）とグランドとの間に介装された直列に接続された複
数のダイオード（D3〜D6）を有する電圧分圧器（G1,D1
〜D6）からなり、該電圧分圧器（G1,D1〜D6）は、前記
中間結節（V1）とグランドとの間に介装され、且つんち
ょくれつに接続された複数のダイオード（D3〜D6）を含
むことを特徴とする請求項５記載のモノリシック半導体
電力装置の出力電圧を制限する回路。
【請求項７】参照電圧（Vrif）の前記電圧（G1,R2,D3〜
D5,D6,R12,R7,T11）が、前記第１トランジスタ（T8）の
制御端子に接続された中間結節（V1）を有する電圧分圧
器（R12,R7,T11）からなり、該電圧分圧器（R12,R7,T1
1）が、前記中間結節（V1）とグランドとの間に介装さ
れ、且つ、前記中間結節（V1）とグランドとに抵抗を設
けて接続された制御端子を有することを特徴とする請求
項５記載のモノリシック半導体電力装置の出力電圧を制
限する回路。
【請求項８】第１トランジスタ（T8）の前記制御端子
は、参照電圧（Vrif）の前記電圧（G1,R2,D3〜D5,D6,R1
2,R7,T11）に抵抗を設けて接続され、且つ、バイポーラ
・トランジスタ（T10）を通じて前記電圧（Vs）に接続
され、前記トランジスタ（T10）は、電力装置（T5,T6）
の前記入力信号（Vi）によって制御される制御端子を有
するパイポーラ・トランジスタ（T16）によって制御さ
れる制御端子を有することを特徴とする請求項５項に記
載のモノリシック半導体電力装置の出力電圧を制限する
回路。
【請求項９】第１トランジスタ（T8）の前記制御端子
が、バイポーラトランジスタ（T12）の第１端子に接続
され、該バイポーラトランジスタ（T12）は、前記電圧
（Vs）に接続される第２端子、及び、参照電圧（Vrif）
の前記電圧（R2,D3〜D5,D6,G1,R12,R7,T11）に接続され
る制御端子を有し、且つ、電力装置（T5,T6）の前記入
力信号（Vi）によって制御される制御端子を有するバイ
ポーラトランジスタ（T16）によって制御される制御端
子を有するバイポーラトランジスタ（T10）を通じて前
記電圧（Vs）に直接接続されることを特徴とする請求項
５記載のモノリシック半導体電力装置の出力電圧を制限
する回路。
【請求項１０】前記比較器（Ｂ）が、電圧（Vs）に接続
される第１端子、ダイオード（D2）を通じて電力装置
（T5,T6）の前記出力端子に接続される第２端子、及
び、前記参照電圧（Vrif）の電圧（G1,R7,R12,T11）に
接続される制御端子を有する第１トランジスタ（T7）
と、電圧（Vs）に接続される第１端子、及び、前記電力
装置（T5,T6）の前記入力端子に接続される第２端子を
有する第２バイポーラトランジスタ（T9）と、前記第１
トランジスタ（T7）の第１ターミナル及び該第２トラン
ジスタ（T9）の間に介装される第３のバイポーラ・トラ
ンジスタ（T13）とからなり、第３バイポーラトランジ
スタ（T13）は、前記参照電圧（Vrif）より前記電力装
置（T5,T6）の出力電圧（Vc）が低いと、前記第１トラ
ンジスタ（T7）のスイッチオンと同時に前記第２トラン
ジスタ（T9）をスイッチオンし、前記第２トランジスタ
（T9）の第２端子は、前記電力装置（T5,T6）の前記入
力信号（Vi）により制御される制御端子を有するバイポ
ーラトランジスタ（T15）によってグランドに接続され
ることを特徴とする請求項１記載のモノリシック半導体
電力装置の出力電圧を制限する回路。
【請求項１１】前記参照電圧（Vrif）の電圧（G1,R7,R1
2,T11）が、前記第１トランジスタ（T7）の制御端子に
接続される中間結節（V1）を有する電圧分圧器（G1,R7,
R12,T11）からなり、該電圧分圧器（G1,R7,R12,T11）
は、前記中間結節（V1）とグランドとの間に介装された
バイポーラトランジスタ（T11）を有し、且つ前記中間
結節（V1）とグランドとに接続される抵抗を設けた制御
端子を有することを特徴とする請求項10記載のモノリシ
ック半導体電力装置の出力電圧を制限する回路。
【請求項１２】前記比較器（Ｂ）が、電圧（Vs）に接続
された第１端子、ダイオード（D2）を通じて電力装置
（M30）の前記出力端子に接続される第２端子、及び、
前記参照電圧（Vrif）の電圧（G1,R2,R7,R12,T11,M31）
に接続される制御端子を有する第1MOSトランジスタ（M
7）と、電圧（Vs）に接続される第１端子と、ダイオー
ド（D1）を通じて電力装置（M30）の前記出力端子に接
続される第２端子とを有するバイポーラトランジスタ
（T9）と、前記第1MOSトランジスタ（M7）の第１端子と
前記バイポーラトランジスタ（T9）の制御端子との間に
介装された第2MOSトランジスタ（M8）とからなり、且
つ、前記参照電圧（Trif）より前記電力装置（M30）の
前記出力電圧（Vc）が低いと、前記第1MOSトランジスタ
（M7）のスイッチオンと同時に前記バイポーラトランジ
スタ（T9）をスイッチオンさせることを特徴とする請求
項１記載のモノリシック半導体電力装置の出力電圧を制
限する回路。
【請求項１３】参照電圧（Vrif）の前記電圧（G1,R7,R1
2,T11）は、前記第1MOSトランジスタ（M7）の制御端子
に接続された中間結節（V1）を有する電圧分圧器（R2,R
7,R12,T11,M31）からなり、該電圧分圧器（R2,R7,R12,T
11,M31）は、第3MOSトランジスタ（M31）と、第3MOSト
ランジスタ（M31）とグランドとに抵抗を設けて接続さ
れた制御端子を有するバイポーラ・トランジスタ（T1
1）とを含むことを特徴とする請求項12記載のモノリシ
ック半導体電力装置の出力電圧を制限する回路。
【請求項１４】前記比較器（Ｂ）が、電圧（Vs）に接続
された第１端子と、ダイオード（D1）を通じて電力装置
（M30）の前記出力端子に接続される第２端子と、参照
電圧（Vrif）の電圧（G1,R2,R7,R12,T11,M31）に接続さ
れた制御端子とを有するMOSトランジスタ（M35）からな
り、前記参照電圧（Trif）より前記電力装置（M30）の
前記出力電圧（Vc）が低いと、前記MOSトランジスタ（M
35）をスイッチオンすることを特徴とする請求項１記載
のモノリシック半導体電力装置の出力電圧を制限する回
路。
【請求項１５】MOSトランジスタ（M35）の前記制御端子
が、ダイオード（D8）を通じて参照信号の前記電圧（G
1,R2,R7,R12,T11,M31）に接続され、また、MOSトランジ
スタ（M10）を通じて前記電圧（Vs）に接続され、前記M
OSトランジスタ（M10）は、電力装置（M30）の前記入力
信号（Vi）によって制御される制御端子を有するMOSト
ランジスタ（M16）によって制御される制御端子を有す
ることを特徴とする請求項14記載のモノリシック半導体
電力装置の出力電圧を制限する回路。
【請求項１６】参照電圧（Vrif）の前記電圧（G1,R2,R
7,R12,T11,M31）が、電圧分圧器（G1,R2,R7,R12,T11,M3
1）からなり、該電圧分圧器（G1,R2,R7,R12,T11,M31）
は、前記MOSトランジスタ（M35）の制御端子に接続され
た中間結節を有し、前記電圧分圧器（G1,R2,R7,R12,T1
1,M31）が、１連のMOSトランジスタ（M31）と、MOSトラ
ンジスタ（M31）、及び、グランドに抵抗を設けて接続
された制御端子を有するバイポーラトランジスタ（T1
1）を含むことを特徴とする請求項14記載のモノリシッ
ク半導体電力装置の出力電圧を制限する回路。