KR100213582B1 - 전원공급장치에 연결되는 공진부하를 구동하는 모놀리식반도체 전원장치의 출력전압을 제한하기 위한 회로 - Google Patents

전원공급장치에 연결되는 공진부하를 구동하는 모놀리식반도체 전원장치의 출력전압을 제한하기 위한 회로 Download PDF

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Abstract

제한회로는 전원장치(T5,T6)의 출력전압(Vc)과 예정된 기준전압(Vrif)을 비교하는 비교기(B)를 포함한다. 그 경우에, 상기 비교기에서 출력전압(Vc)은 기준전압 바로밑에 있고, 비교기(B)는 출력전압이 상기 기준전압(Vrif) 훨씬 밑으로 떨어지는 것을 방지하는데 적당한 전류를 부하(L)에 공급한다.

Description

전원공급장치에 연결되는 공진부하를 구동하는 모놀리식 반도체 전원장치의 출력전압을 제한하기 위한 회로
제1도는 제어회로 및 제어회로에 상응하는 구동부하를 갖는 전원 장치의 다이아그램.
제2도는 제1도의 회로 다이아그램의 부분적 회로 실시예를 도시한 도.
제3도는 제어회로 및 전원 장치의 일부분의 집적회로 형태의 실 시예를 도시한 도.
제4도는 제어회로와, 본 발명에 따른 관련된 제한회로를 갖는 전원장치의 회로 실시예를 도시한 도.
제5도는 입력신호, 출력전압, 및 전원장치의 콜렉터 전류의 파형도.
제6도, 제7도 및 제8도는 본 발명에 따른 회로의 다른회로 실시예를 도시한 도.
제9도는 제6도, 제7도 및 제8도에 도시된 회로의 출력전압의 파형을 도시한 도.
제10도는 개선된 제어회로의 동작을 갖는 제7도의 회로의 변형을 도시한 도.
제11도는 제10도에 도시된 회로의 변형으로서, 저항(R8)대신 트랜지스터(T12)가 삽입되고, 저항(R2) 대신 전류발생기(G1)가 삽입된 것을 도시한 도.
제12도는 제11도에 도시된 회로의 변형을 도시한 도.
제13도는 MOS 기술로 성취되는 제3도의 변형을 도시한 도.
제14도, 제15도 및 제16도는 제어회로 및 제한회로를 갖는 상기 전원장치의 가능한 회로실시예를 도시한 도.
* 도면의 주요부분에 대한 부호의 설명
L : 부하 A : 전원장치(스위치)
C : 제어회로 T1,T2,T3 : 기생 트랜지스터
T5,T6 : 달링톤회로 Z1 : 전압제한기(제너 다이오드)
L1 : 제한회로 B : 비교기
G1 : 전류발생기 F : 구동기
본발명은 전원에 연결된 공진부하를 구동하는 모놀리식 반도체 전원장치의 출력전압을 제한하기 위한 회로에 관한 것이다.
점화코일 또는 변성기(transformer)와 같은 공진부하를 구동하기 위해, 적당한 입력신호에 의해 작동되는 제어회로에 의해 주기적으로 스위치온 및 오프되는 달링톤 타입의 반도체 전원장치가 이용된다.
사실상 전원 장치는 제어회로에 의해 제공되는 입력신호에 의해 온 또는 오프되는 스위치와 같이 작동한다.
스위치가 닫힌 경우, 전류는 부하를 통해 흐른다. 스위치가 열린 경우, 부하와 스위치 사이에 양의 과전압이 형성된 후, 부하의 기생용량과, 스위치가 온되는 단계동안 부하자체에 저장된 에너지가 어떻게 방전되는가에 의존하는 일련의 음의 전압피크가 형성된다. 그러한 음의 전압피크는 전원장치의 출력전압을 몇 볼트정도 대지전위 보다 낮게 할 수 있다.
제어회로 및 전원 장치가 집적회로로 이루어지는 경우, 기생요소는 제어회로의 능동요소와 결합되고, 이것은 상기 전압이 접지전위 아래로 떨어질 경우 도통상태로 되고, 제어회로의 능동성분을 단락시키고 그리고 제어회로의 능동요소를 위태롭게 한다.
US-A-4 471 237은 청구항 제1항의 전제부에 기재된 바와 같은 출력보호회로를 개시하고 있다.
본 발명의 목적은 전원 장치, 즉 부하에 연결되는 전원 장치의 콜렉터의 출력이 접지전위에 대해 부의 전압으로 떨어짐으로써 기생요소가 야기되는 것을 방지하는데 있다.
본 발명에 따라, 상기 목적은 전원공급 장치에 연결되는 공진부하를 구동하는 모놀리식 반도체 전원장치의 출력전압을 제한하기 위한 회로에 의해 성취될 수 있는바, 상기 회로는 상기 출력전압과 예정된 기준전압을 비교하고 그리고 상기 출력전압이 상기 기준전압 바로 아래에 있는 경우에 부하에 전류를 공급하여 출력전압이 상기 기준전압과 대략 동등한 값에서 유지되도록 하는데 적당한 비교기를 포함한다.
이렇게 하여, 제어회로의 작동이 원활히 이루어지게 함으로써 전원장치의 콜렉터 상에 부의 전압피크가 발생되지 않게 된다.
본 발명의 특징은 첨부도면을 참고로 한 이하의 설명으로부터 보다 더 명백해질 것이다.
제1도에서, 부하(L), 특히 트랜스는 배터리의 전압(Vb)의 노드에 연결되며 전원장치, 특히 스위치(A)에 의해 구동되고, 상기 스위치(A)는 전압(Vs)이 공급되는 제어회로(C)에 의해 제공되는 입력신호(Vi)에 의해 온/오프된다. 전원장치의 출력전압은 Vc로 표시된다.
제2도에서, 전원장치(A)는 달링톤(T5,T6)과 같은 회로형태로 성취된다. 게다가, 제어회로(C)는 저항(R)과 직렬로 트랜지스터(T4)를 포함한다.
제3도를 참고하면, 제2도에 도시된 회로의 모놀리식 집적 형태는 전압(Vc)에 연결되는, n+ 도핑 영역(1)을 갖는 기판에 형성되는바, 이 기판안쪽에는 콜렉터, 베이스, 에미터가 각각 영역(2,5,6) 및 (2,3,4)을 차지하는 npn타입의 전원 달링톤(A)의 트랜지스터(T5),(T6)가 제공된다. 영역(1) 안쪽에는 또한 전원장치(A)의 제어장치(C)가 제공되는바, 특히 npn타입의 트랜지스터(T4)의 베이스, 콜렉터, 에미터는 영역(7,8,9)을 차지하고, 그것의 콜렉터(8)는 전원공급 장치의 전압(Vs)에 교대로 연결되는 저항(R), p 타입의 영역(10)에 연결된다.
상기 예시된 모놀리식 완성은 제1의 기생 트랜지스터(T1) 의 존재를 결정하게 되는바, 상기 트랜지스터(T1)의 베이스는 P 우물타입의 영역(11)에서 얻어지고, 콜렉터는 n+ 타입의 영역(12)에서 얻어지며 트랜지스터(T4)의 콜렉터를 구성하는 영역(8)에 연결되고, 그리고 에미터는 n- 타입의 영역(2)에서 얻어진다.
또한, 제2 및 제3의 기생 트랜지스터(T2, T3)도 존재하게 되는바, 트랜지스터(T2)의 베이스는 트랜지스터(T3)의 콜렉터에 연결되고 n+타입의 영역(13)에서 얻어지고, 에미터는 P 타입의 영역(10)에 얻어지고, 콜렉터는 트랜지스터(T3)의 베이스 P 우물타입의 영역(11)에 연결되고, 끝으로 트랜지스터(T3)이 에미터는 n-타입의 영역(2) 내측에서 얻어진다.
기생 트랜지스터(T1,T2,T3)의 회로연결이 제2도에 도시되어 있다.
본 발명의 개략적 다이아그램을 나타내는 제4도에서, 달링톤 구성의 한쌍의 트랜지스터(T5,T6)로 구성되는 전원장치(A)는 제어회로(C)에 의해 구동되고, 입력신호(Vi)에 의해 온 또는 오프를 유지한다. 전원장치의 에미터는 접지되고, 콜렉터는 부하(L), 특히 코일 또는 트랜스에 연결된다. 전원치의 콜렉터와 베이스 사이에는 전압제한기, 특히 제너(Z1)가 존재한다. 전원 장치의 콜렉터에는 그것에 해당하는 출력전압을 제한하는 회로(L1)가 결합된다. 상기 제한회로(L1)는 비반전 입력에서 전압(Vrif)을 갖는 한편 반전입력에는 전압 Vc가 공급되는 비교기(B)를 포함한다. 다이오드(D1)는 비교기(B)이 출력부(U)와 전압노드(Vc)사이에 위치된다.
제4,5도는 참고로, 본 발명에 따른 제한장치의 부재시, 즉, 제2도의 구성에서 회로는 다음과 같이 작동한다 : 제어장치(C)와 전원 장치(T5, T6)로 구성되는 주장치가 부하(L), 특별한 경우에 일차트랜스를 구동하는 것으로 가정하면, 초기 Vi=0, T5,T6는 오프이고, 그리고 Vc=Vb.
T5,T6을 도통시킬 수 있는 정도의 진폭의 정의전압이 전압 Vi의 노드에 제공될 경우, 전압모드(Vc)에는 접지전위에 대해 부(네거티브)를 나타내는 전압피크가 나타날 것이고, 그리고 이어서 Vc는 T5,T6의 포화전압 Vcesat와 동등한 전압으로 진행하는 한편, 선형으로 상승하는 전류가 권선(L)을 통해 흐른다.
퀀칭신호가 전압 Vi의 노드에 보내질 경우, 달링톤(T5,T6)은 자체적으로 제지되고, 최대값이 제너(Z1)에 의해 제어되는 Vc상에 과전압이 존재하게 될 것이다. 계속해서, 트랜스의 2차권선은 방전되고, Vc는 Vb에서 그 자신의 위치를 유지하기 전에 약간의 부의 피크로 접지전위 아래로 빠르게 떨어진다.
본 발명에 따른 제한장치(L1)를 부가하면 시간 t1 및 t2에서의 부의 전압피크(Vc)를 피할 수 있게 된다. 특히 비교기(B)는 Vc가 Vrif보다 낮거나 같을 때 스위치온되고, 전압 Vc의 노드에 바람직하지 않은 전압피크가 발생되지 않게 하는데 필요한 전류를 공급한다.
제6도에는 본 발명에 따른 제한회로의 제1의 회로 실시예가 도시되어 있다. 이 실시예에 따르면, 저항(R2)을 통해 전원공급장치(Vs)에 교대로 연결되는 전압 V1의 노드와 접지 사이에 일련의 3 다이오드(D3,D4,D5)의 삽입이 이루어진다. 비교기(B)의 기준전압의 입력이 되는 노드(V1)는 트랜지스터(T7)의 베이스에 연결되고, 트랜지스터(T7)의 에미터는 다이오드(D2)에 연결되고, 그것의 콜렉터는 전원공급장치(Vs)에 차례로 연결되는 저항(R3)에 연결된다. 중간노드(V2)는 트랜지스터(7)의 콜렉터와 저항(R3) 사이에 있고 트랜지스터(T13)의 베이스에 연결된다. 트랜지스터(T13)의 에미터는 전원공급장치(Vs)에 연결되고, 그것의 콜렉터의 트랜지스터(T9)의 베이스에 연결된다. 트랜지스터(T9)의 콜렉터는 전원공급장치(Vs)에 연결되고, 그리고 에미터는 다이오드(D1)에 연결된다. 또한, 트랜지스터(T9)의 베이스와 에미터 사이에는 저항(R6)이 연결된다.
회로 다이아그램으로부터 V1=3V be라는 것이 추론될 수 있다. 거기서 V be는 각각의 다이오드(D3),(D4)(D5)의 전압이다. V1-Vc=V be(T7)+V be(D2)이기 때문에, Vc가 V be 아래로 떨어지려는 순간 T13 및 T9를 스위치 온시키는 T7이 스위치온된다. T9는 전류가 Vc에 제한되지 않는 다이오드(D1)를 통해 흐르게 하여 달링톤(T5,T6)의 콜렉터가 접지전위에 관련해 V be 아래로 떨어지는 것을 방지한다.
이 회로는, 제3도의 기생요소(T1,T2,T3)의 스위치온을 피하기 위해 Vc가 절대값이 V be 보다 크거나 같은 전압에 의해 접지전위 아래로 떨어지는 것을 방지하기에 충분하기 때문에 보전가치가 있다. 따라서, 전압 V1은 2V be로 구성될 수 있다. 이 경우에 본 발명에 따른 회로는 Vc가 0보다 작거나 같을 때 능동적으로 된다.
그러나, 제6도의 회로에서, 부의 피크전압은 별문제로 하고, Vc는 항상 Vcesat(T5,T6)=V be(T6)+Vcesat(T5)보다 크거나 같기 때문에 V1=3V be를 갖는 것이 바람직하고, 따라서 회로는 Vc가 V be보다 작거나 동 같을 때만 능동적이다.
Vc에 대한 드레스홀드로서 V be를 이용하는 동일한 비제한 기준을 이용해서, 제6도의 회로를 제7도의 회로로 교체할 수 있다. 제한회로(L1)에서, 저항(R2)은 발생기(G1)로 교체되었고, 트랜지스터(T13), 저항(R3), 트랜지스터(T7), 그리고 다이오드(D2)는 단일 트랜지스터(T8)로 교체되었다.
이 경우에, V1=4V be이다. Vc=V1-V be(T8)-V be(T9)-V be (D1)=V be인 경우, T8,T9,D이 도통되어 달링톤(T5,T6)의 콜렉터에 Vc가 V be 아래로 떨어지는 것을 방지하는데 필요한 잔류가 제공된다. 적어도 ld[hfe(T8×hfe(T9]보다 크거나 같은 전류(l1)를 제공하도록 충분한 크기의 전류발생기(G1)를 선택할 필요가 있다. 여기서 ld는 달링톤 콜렉터에 제공되는 전류이고, hfe(T8), hfe(T9)는 T8 및 T9의 전류이득이다. 발생기(G1) 는 Vs와 V1사이에서 R=(Vs-V1)/l1의 값을 갖느 저항으로 교체될 수 있다.
제8도에 있어서, 제6도 및 제7도의 회로에서 다이오드 체인(D3,D4,D5 및 D3,D4,D5,D6)은 저항(R7)으로 교체될 수 있으며, 상기 저항(R7)의 일단은 접지에 연결되고, 타단은 전압(V1)의 노드에 연결되는 저항(R12)에 연결된다. 저항(R7)과 저항(R12)사이의 중간노드에는 트랜지스터(T11)의 베이스가 연결된다. 상기 트랜지스터(T11)의 에미터는 접지에 연결되고, 콜렉터는 노드 V1에 연결된다. 이러한 회로로, 연속적이고, V be의 배수, 특히 V1=V be(T11)×(R12+R7)/R7=KV be가 아닌 V1의 변화가 얻어진다.
이러한 변경이 제6도의 회로에서 이루어지면, V1은 V be 보다 더 커야하고 그리고 2V be+Vsat(T5,T6)보다 작아야 하고, 따라서 본 발명에 따른 회로는 Vc가 -V be보다 크고 그리고 Vsat(T5,T6)보다 작을 때 능동적으로 된다.
제6,7도의 회로에서, Vc의 제한은 V be와 0과 동등한 2개의 별개의 값에서 배타적으로 발생되는 한편, 제8도에 삽입된 변경으로 Vc는 극단을 배제하면서 Vcesat(T5,T6)로부터 -Vb e까지의 범위를 차지하는 값의 간격으로 R7 및 R12의 값을 변화시키는 연속적인 방법으로 제한될 수 있다: 이것이 제9도의 그래프로 도시되는데, 거기서 진한 선은 바람직한 결과를 나타내는 것이고, 점선은 그러한 값의 간격의 상부 및 하부한계를 나타낸다.
제2도, 제4도, 제6도, 제7도, 제8도의 회로는 그 목적이 상기 회로들의 능동성을 시간 t2에서 향상시키는 것인 부가의 회로와 결합될 수 있다. 그러한 부가의 회로는 제5도의 입력신호(Vi)와 동기로 구동되고, 제4도의 기생트랜지스터(T1,T2,T3)를 스위치 오프 상태로 유지함으로써 앞서의 회로에 의해 얻어지는 것보다 더 큰 값만큼 Vc를 정지 전위보다 높게 유지하려는 목적을 갖는다.
게다가, 제3도를 참고하면, 사실상 P우물타입의 영역(11)에 의해 전체적으로 둘러싸여지는 트랜지스터(T4)의 존재는 또다른 기생 PNP 트랜지스터(T1)를 형성시키는바 상기 트랜지스터(T1)의 베이스는 n 타입의 영역(14)내측에서 얻어지고, 에미터는 영역(7)의 내측에서 얻어지며 p+ 우물타입의 영역(11)인 기생트랜지스터(T1)의 베이스에 연결된다.
T4가 포화된 때, 트랜지스터(T21)는 P 우물타입의 영역(11)인 저항통로(R20)를 통해 접지되는 영역(11)에 전류를 통하게 하고 점(S), 즉 T1의 베이스의 전압을 상승시킨다. 통상 V be 보다 더 크거나 같은 전압이 베이스에 존재할 때 도통될 수 있는 T1은 또한 Vc가 0보다 더 큰 전압에 있을 때, 특히 Vc가 R20×l21-V be보다 더 크거나 같을 때 도통될 수 있다.
이러한 제2의 기생 트랜지스터를 극복하기 위해, 제10도에 도시되어 있는 바와 같이 전원장치의 콜렉터의 작용을 향상시키는 제어회로가 제공된다. 그러한 회로는 제8도와 같이 변경되는 제6도에 도시된 회로와는 다르다. 트랜지스터(T16)는 입력신호가 공급되는 인버터(F)인 구동기의 출력신호에 의해 베이스에서 작동된다. 트랜지스터(T16)의 에미터는 접지되고, 콜렉터는 저항(R9)을 통해 트랜지스터(T10)의 베이스에 연결된다. 트랜지스터(T10)의 베이스는 저항(R3)을 통해 전원공급장치(Vs)에 연결되고, 에미터는 직접 전원공급장치(Vs)에 연결되고, 콜렉터는 노드(M)에 연결되며, 상기 노드(M)은 한쪽은 트랜지스터(T8)의 베이스에 연결되고, 다른 쪽은 저항(R8)을 통해 전압 V1의 노드에 연결된다. 나머지 구조는 제6도에 도시된 구조와 동일하다.
제10도의 회로의 동작에 있어서, Va가 높을 경우, 앞서의 경우에서와 같이 Vc가 접지전위 보다 낮은 전압피크를 갖는 경향이 있다. 구동기(F)를 통해 Vi에 의해 구동되는 T16이 스위치 오프됨으로써 R9를 통해 T16에 의해 구동되는 T10도 스위치 오프된다. 아울러, 다음이 얻어진다 : V1-R8lb-V be(T9)-V(D1)=Vc, Vi=KVbe 때문이며, 여기서 K=(R12+R7)/R7은 Vc가 0보다 크거나 같은 그러한 K이다.
Vc가 후자의 방정식에 의해 세트되는 값 아래로 떨어지려는 순간, T8,T9 치 D1은 활성화되어 Vc상에 전류를 제공함으로써 Vc가 일정한 값을 유지하게 한다.
유사하게, Vi가 낮은 논리레벨로 될 때, R5,R6은 스위치 오프되고, T16의 전류를 제한하도록 저항과 같이 작용하는 T10을 저항(Rc)을 통해 활성화하는 T16이 활성화된다. 적당한 크기의 트랜지스터(T10)는 노드(M)상에 몇 mA의 전류를 공급한다. 이 전류의 일부는 R8상에서 V1쪽으로 흐르고, 일부는 T8의 베이스로 흐른다. 노드(M)는 전압이 전압 Vm=Vs-Vsat(T10)으로 상승하는 한편, (Vm-V1)/R8의 값을 갖는 T10으로부터의 전류가 R8상에 흐른다. T8의 베이스로 흐르는 T10의 콜렉터 전류의 나머지 부분은 D1을 통해 흐르는 전류가 Vc가 Vc=Vs-Vcesat(T10)-V be(T8)-V be(T9)-V(D1)를 얻기에 충분하도록 T8 및 T9를 정당히 구동하기 위한 값(1 또는 2mA)으로 되어야 한다. 명백하게 Vs는 상기 방정식이 항상 0 보다 더 큰 값이 되게 해야 한다.
제10도에서 저항(R2)은 터미널 Vs와 V1 사이의 전류 발생기로 교체될 수 있다.
예시된 Vc의 마지막 2 방정식을 비교하면, Vs가 V1+Vsat(T10)(여기서 항 R8lb는 사소한 것으로 무시됨)보다 더 크다는 조건이 만족될 경우 제2의 방정식에서 Vc는 제1의 방정식에서 보다 더 크다는 것을 알 수 있다.
후자의 방정식은 일반적으로 V1=4V be=2.8V, Vsat(T10)=0.2V이면 만족되고, 최후의 방정식에서 교체하면, Vs는 3V보다 더 크다는 것을 알 수 있다. 일반적으로 Vsmin=5V.
제7도의 경우에, Vc=V be, 대략 0.7V에 해당하고, 제10도의 경우에, Vc의 최후방정식의 간단한 매입으로 Vc=5V-0.2V-0.7V-0.7V-0.7V-.27V 라는 것을 알 수 있고, 따라서 Vc가 접지전위 밑으로 떨어지는 것을 방지하기 위한 여유가 상승하고, 제13도의 기생 트랜지스터(T1,T2,T3)가 스위치온 되는 것을 방지하기 위한 여유가 상승한다는 것을 알 수 있다.
제11도를 참조하면, 저항(R8)을 트랜지스터(T12)로 교체하고, 저항(R2)을 전류발생기(G1)로 교체함으로서 T10의 전류가 절약될 수 있다. 그러한 전류절약은 V1쪽으로 전류의 통과가 역으로 바이어스된 T12의 베이스 에미터 접합에 의해 방지되기 때문에 T10으로 들어오는 전체 전류가 T8의 베이스로 흐른다는 사실로부터 얻어진다. 아울러, G1의 전류도 매우 낮을 수 있는 바, Vc를 활성화시키기 위해 그것이 트랜지스터(T12,T8,T9)의 전류이득 hfe(T12), hfe(T8), hfe(T9)에 의해 배가되기 때문이다. 이 회로는 트랜지스터(T8)의 에미터와 베이스 사이에 연결되는 저항(R11)을 갖는다.
트랜지스터(T12)에 대한 대체로서, 노드(M)에 연결되는 캐소드와 터미널(V1)에 연결되는 애노드를 갖는 다이오드가 이용될 수 있다. 이 경우에 전류(G1)는 제11도에 도시된 회로의 G1의 전류의 hfe 배로 되어야 한다.
제12도를 참조하면, 콜렉터 전류 Vc가 접지 밑으로 떨어지려 할 때 전원 달링톤(T5,T6)의 베이스에 전류를 주입함으로써 앞서 회로의 고전압 다이오드(D1)의 이용을 피할 수 있다. 그러한 회로 다이아그램에서, 발생기(G1)의 노드(V1)에 연결되는 전압구동기(T11,R12,R7)의 위치, 저항(R6)과 함께 트랜지스터(R9)의 위치, 전원장치(T5,T6)의 위치는 변하지 않는다. 트랜지스터(T9)의 베이스에는 트랜지스터(T13)의 콜렉터와 연결되는바, 트랜지스터(T13)의 에미터는 전원공급장치(Vs)에 연결되고, 그것의 베이스는 한쪽으로는 저항(R10)을 통해 전원공급장치(Vs)에, 다늘 한쪽으로는 트랜지스터(T7)의 콜렉터에 연결된다. 트랜지스터(T7)의 베이스는 노드(V1)에 연결되고, 에미터는 다이오드(D2)를 통해 전원장치(T5,T6)의 콜렉터에 연결된다. 전원달링톤(T5,T6)의 구조는 베이스와 콜렉터 사이에 진성 다이오드(D3)를 포함하는 것으로 생각할 수 있다 전압 V1이 일단 표준 V1=V be(T7)+V(D2)+Vc에 의해 설정되면, Vc는 -V be 보다는 크고 전원 달링톤(T5,T6)의 베이스 전압보다는 작기 때문에, Vc가 V1-V be(T7)-V(D2)보다 큰 동안에는 T7이 스위치 오프 상태로 남아있게 된다. Vc가 V1-V be(T)-V(D2) 보다 작을 경우, 트랜지스터(T7)는 스위치온 되고, 달링톤(T5,T6)의 베이스에 전류를 공급하는 T9를 차례로 활성화시키는 T13을 활성화시킨다. 이점에서, 부의 피크의 발생을 방지하면서 Vc 상에 전류를 보내는 진성 다이오드(D3)는 도통되게 된다.
이 회로를 이용할 시, Vi가 낮은 논리레벨에 있을 때, T9로부터 들어오는 모든 전류를 흡수하도록 달링톤(T5,T6) 의 베이스에 전원을 공급하기 위한 구동기(F)의 일부를 형성하는 트랜지스터(T15)가 능동적일 수 있다는 것을 염두에 둘 필요가 있다. 이 문제를 극복하기 위해, 구동기(F)로부터 하향으로 다이오드 또는 분리저항을 삽입할 수 있다. 따라서, 전압(Vc)을 값 V be로 제한하는 결과가 얻어진다.
앞서 설명된 본 발명에 따른 회로는 MOS 타입 또는 혼합타입(바이폴라 + MOS) 의 구성요소로 성취될 수 있고, 그들은 제13도에 도시된 구조로 집적될 수 있다. 이 경우에, 전원 달링톤(T5,T6)은 제13도에 M30으로 표시된 전원 MOS 트랜지스터로 교체되며, 상기 트랜지스터의 게이트는 폴리실리콘 스트립(43)에서 성취되는 한편 소오스는 타입 n1의 영역(42)에서 성취되며, 드레인은 타입 n은 영역(2), 기판에서 성취된다. 또한 제어회로의 구성요소들은 M4와 같은 MOS 타입으로 될 수 있거나 혼합된 타입으로 될 수 있다. 제3도의 동일한 참조부호는 상응하는 부분을 나타내기 위해 제13도에서도 이용되고 있다.
제8도에 예시된 전압 분할기의 변형과 함께 제6도에 예시된 회로의 혼합된 타입의 회로 실시예가 제14도에 도시되어 있다. 바이폴라 트랜지스터(T13,T7)는 여기서 MOS 트랜지스터(M8, M7)로 교체되었고, MOS 트랜지스터(M31)가 삽입되었는 바, 상기 트랜지스터(M31)의 드레인은 노드(V1)에 연결되고, 소오스는 트랜지스터(T11)의 콜렉터에 연결되고, 그리고 게이트는 드레인에, 따라서 노드(V1)에 연결된다. 아울러, 전원 달링톤(T5,T6)은 MOS 전원 트랜지스터(M30)로 교체되었다.
제8도에 삽입된 변형과 함께 제7도에 예시된 회로의 혼합타입의 회로실시예가 제15도에 도시되어 있다. 이 회로에서는 제7도에 이미 삽입된 변경에 부가해, 바이폴라 트랜지스터(T8,T9)와 저항(R6)을 대신하는 트랜지스터(M35)가 존재한다.
제10도에 예시된 회로의 혼합타입의 회로실시예가 제16도에 도시되어 있다. 제14도 및 제15도의 회로에 이미 만들어진 MOS 타입 구성요소로의 교체에 아울러, 이 회로는 바이폴라 트랜지스터(T10)를 대신하는 MOS 트랜지스터(M10)와 저항(R8)을 대신하기 위한 다이오드(D8)를 갖는다.
제14도, 제15도, 제16도에 도시된 회로의 동작 모우드는 제6도, 제7도, 제10도에 도시된 바이폴라 완성의 등가회로를 참고로 이미 설명된 것과 같다.

Claims (6)

  1. 입력신호(Vi)를 수신하는 입력단자와 공진부하(L)를 제어하는 출력단자를 갖는 모놀리식 반도체 전원장치(T5, T6; M30)용 출력전압제한회로로서, 상기 전원장치(T5, T6; M30) 출력단자의 출력전압(Vc)이 소정의 기준전압보다 적게 되는 경우 상기 부하(L)에 전류를 공급하여 상기 출력전압(Vc)를 상기 기준전압으로 유지시키기 위한 비교기(B), 및 상기 출력단자와 상기 비교기(B) 사이에 위치하여 상기 전원장치(T5, T6 ; M30)의 과잉출력전압으로부터 상기 비교기(B)를 보호하기 위한 제1 다이오드 수단(D2)을 포함하며, 여기서 상기 비교기(B)가 전압 서플라이(Vs)에 연결된 제1 단자, 상기 제1 다이오드 수단(D2)을 경유하여 상기 전원장치(T5, T6; M30)의 상기 출력단자에 연결된 제2단자, 및 상기 기준전위의 소스에 연결된 제어단자를 포함하는 출력전압 제한회로에 있어서, 상기 비교기(B)는 상기 전압 서플라이(Vs)에 연결된 제1 단자, 제2 다이오드 수단(D1)을 경유하여 상기 전원장치(T5, T6; M30)의 상기 출력단자에 연결된 제2단자, 및 제어단자를 포함하는 제2 트랜지스터(T9); 및 상기 전압 서플라이(Vs)에 연결된 제1 단자, 상기 제2트랜지스터(T9)의 상기 제어단자에 연결된 제2 단자, 및 상기 제1 트랜지스터의 제1단자에 연결된 제어단자를 포함하는 제3트랜지스터(T13)를 포함하여, 상기 전원장치(T5, T6: M30)의 출력전압이 상기 기준전위 아래로 떨어질 때 야기되는 상기 제1 트랜지스터(T7)의 스위칭 온과 동시에 상기 제2 트랜지스터(T9)를 스위칭 온시키는 것을 특징으로 하는 출력전압 제한회로.
  2. 제1항에 있어서, 상기 제1, 제2, 및 제3트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 출력전압 제한회로.
  3. 제2항에 있어서, 상기 기준전압 소스는 상기 제1 트랜지스터의 제어단자에 연결된 중간 노드(V1); 및 상기 중간 노드(V1)와 접지 사이에 직렬 연결된 다수의 다이오드(D3-D5)를 포함하는 전압 분할기인 것을 특징으로 하는 출력전압 제한회로.
  4. 제2항에 있어서, 상기 기준전압 소스는 상기 제1트랜지스터(T7)의 제어단자에 연결된 중간 노드(V1); 및 상기 중간 노드(V1)와 접지 사이에 연결되며, 상기 중간 노드(V1) 및 상기 접지와 저항적으로 연결되는 제어단자를 갖는 바이폴라 트랜지스터(T11)를 포함하는 전압 분할기인 것을 특징으로 하는 출력전압 제한회로.
  5. 제1항에 있어서, 상기 제1 및 제3 트랜지스터는 MOS 트랜지스터, 그리고 상기 제2 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 출력전압 제한회로.
  6. 제5항에 있어서, 상기 기준전압 소스는 상기 제1트랜지스터(T7)의 제어단자에 연결된 중간 노드(V1); 상기 중간 노드(V1)에 연결된 MOS 트랜지스터(M31); 및 상기 MOS 트랜지스터(M31) 및 접지와 저항을 통해 연결되는 제어단자를 갖는 바이폴라 트랜지스터(T11)를 포함하는 전압분배기인 것을 특징으로 하는 출력전압 제한회로.
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