JP3381919B2 - 中間電圧の生成装置 - Google Patents
中間電圧の生成装置Info
- Publication number
- JP3381919B2 JP3381919B2 JP50573393A JP50573393A JP3381919B2 JP 3381919 B2 JP3381919 B2 JP 3381919B2 JP 50573393 A JP50573393 A JP 50573393A JP 50573393 A JP50573393 A JP 50573393A JP 3381919 B2 JP3381919 B2 JP 3381919B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- value
- vzw
- vpos
- vneg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000407 epitaxy Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 230000000903 blocking effect Effects 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 239000000470 constituent Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/18—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、請求の範囲第１項の上位概念による中間電
圧の生成装置および第１の適用請求項の上位概念による
その有利な適用に関する。
圧の生成装置および第１の適用請求項の上位概念による
その有利な適用に関する。
所定の回路適用にたいしては、外部から印加される正
および負の電圧の他に所定の中間値を有する中間電圧を
使用することが必要である。これは回路技術的理由から
問題である。
および負の電圧の他に所定の中間値を有する中間電圧を
使用することが必要である。これは回路技術的理由から
問題である。
また一般的に、半導体構成素子は適用される製造プロ
セスに基づき所定の阻止電圧に対して構成されているこ
とは公知である。これによって、上記の製造プロセスに
従い製造された構成素子内に電位差が生じ、この電位差
は相応の素子電圧値を上回ってはならない。
セスに基づき所定の阻止電圧に対して構成されているこ
とは公知である。これによって、上記の製造プロセスに
従い製造された構成素子内に電位差が生じ、この電位差
は相応の素子電圧値を上回ってはならない。
このことは例えば集積技術で製造されたバイポーラnp
nトランジスタでは、そのベース領域、絶縁／基板接続
部およびコレクタ端子（すなわちエピタクシー領域）間
に印加される電位差についてあてはまる。
nトランジスタでは、そのベース領域、絶縁／基板接続
部およびコレクタ端子（すなわちエピタクシー領域）間
に印加される電位差についてあてはまる。
半導体構成素子の構造は周知であり、これについては
説明しない。
説明しない。
広い範囲にわたって中間電圧を外部から印加された電
圧から送出し、この中間電圧の値が外部から印加される
中間電圧の間にあるこれまで公知の装置は、例えば分圧
器として実現することができる。しかしこの装置は損失
電力が比較的高く、例えばエピタクシー領域と基板との
容量性結合のためダイナミック安定性が低い。
圧から送出し、この中間電圧の値が外部から印加される
中間電圧の間にあるこれまで公知の装置は、例えば分圧
器として実現することができる。しかしこの装置は損失
電力が比較的高く、例えばエピタクシー領域と基板との
容量性結合のためダイナミック安定性が低い。
本発明の課題は、損失電力が小さく、ダイナミック安
定性が良好であり、外部から印加された電圧（Vpos,Vne
g）から広い範囲にわたる中間電圧を送出し、中間電圧
の値が外部から印加される電圧の間にある回路を提供す
ることである。
定性が良好であり、外部から印加された電圧（Vpos,Vne
g）から広い範囲にわたる中間電圧を送出し、中間電圧
の値が外部から印加される電圧の間にある回路を提供す
ることである。
この課題は、請求の範囲第１項に記載された装置によ
って解決される。
って解決される。
本発明では、集積回路の一部として実現され、その損
失電力が所定の値以下である回路が提示される。
失電力が所定の値以下である回路が提示される。
本発明で重要なことは、本発明の装置に絶対値の上昇
する直流電圧が印加されると、中間電圧が直流電圧の正
電位を基準にしてまず低下することである。
する直流電圧が印加されると、中間電圧が直流電圧の正
電位を基準にしてまず低下することである。
外部から印加される直流電圧の絶対値に依存し、半導
体構成素子（実際にはゼナーダイオードの作用を実現す
る）からなる装置格構成によって電流が次のように制御
される。すなわち、中間電圧が所定の値を下回らない、
すなわち絶対値が所定の値を上回らないように制御され
る。
体構成素子（実際にはゼナーダイオードの作用を実現す
る）からなる装置格構成によって電流が次のように制御
される。すなわち、中間電圧が所定の値を下回らない、
すなわち絶対値が所定の値を上回らないように制御され
る。
本発明で生成された中間電圧によって所望の回路機能
が実現される。
が実現される。
また本発明の装置によって、構成素子の端子、例えば
バイポーラnpnトランジスタの基板端子から電位を次の
値に設定することができる。すなわち、構成素子の個々
の領域間の電位差が所定の値を上回らない値に設定する
ことができる。
バイポーラnpnトランジスタの基板端子から電位を次の
値に設定することができる。すなわち、構成素子の個々
の領域間の電位差が所定の値を上回らない値に設定する
ことができる。
その際、電位的に中間電圧よりも下で駆動されるすべ
ての回路部は、そのエピタクシー領域（npnトランジス
タのコレクタ、pnpトランジスタのベース、並びに抵抗
に対するエピタクシータブ）と電位的に中間電圧よりも
上にあるか、または場合により同じである。
ての回路部は、そのエピタクシー領域（npnトランジス
タのコレクタ、pnpトランジスタのベース、並びに抵抗
に対するエピタクシータブ）と電位的に中間電圧よりも
上にあるか、または場合により同じである。
これにより集積回路装置によって外部から印加される
電圧を処理することができ、この電圧は適用される製造
プロセスにより定められた阻止電圧値の上側にある値を
有する。これには実装密度の高い製造プロセスを適用す
ることができるという利点があり、また当該の集積回路
装置の動作確実性が上昇するという利点がある。
電圧を処理することができ、この電圧は適用される製造
プロセスにより定められた阻止電圧値の上側にある値を
有する。これには実装密度の高い製造プロセスを適用す
ることができるという利点があり、また当該の集積回路
装置の動作確実性が上昇するという利点がある。
本発明の装置がやはり中間電圧を使用する回路構成を
含む集積回路の一部として実現されれば、さらに例えば
ケーシング端子またはボンディング接続のような付加的
接続手段を省略することができる。
含む集積回路の一部として実現されれば、さらに例えば
ケーシング端子またはボンディング接続のような付加的
接続手段を省略することができる。
本発明の装置を段接続、例えばカスコード回路と共に
統合接続すれば、別の段の制御のための耐電性の出力段
が得られる。
統合接続すれば、別の段の制御のための耐電性の出力段
が得られる。
本発明の実施例が図面に示されており、以下詳細に説
明する。
明する。
図１は、本発明の第１実施例の回路図、
図２は、図１の実施例での電圧経過を示す線図、
図３は、本発明の第２実施例の回路図、
図４は、付加的回路ブロックを有する図３の実施例の
回路図、 図５は、図４の構成に対する有利な適用例の回路図で
ある。
回路図、 図５は、図４の構成に対する有利な適用例の回路図で
ある。
実施例を詳細に説明する前に、図面に示された個々の
ブロックは単に本発明の理解のためにだけ用いることを
述べておく。通常はこれらブロックの個々または複数が
ユニットにまとめられている。しかし個々の段に含まれ
る装置および素子を別個に構成することもできる。
ブロックは単に本発明の理解のためにだけ用いることを
述べておく。通常はこれらブロックの個々または複数が
ユニットにまとめられている。しかし個々の段に含まれ
る装置および素子を別個に構成することもできる。
図１の実施例は第１の接続端子20を有し、この端子に
は正の電圧Vposが印加される。この端子は電圧源21の第
１端子と抵抗22の一方の端部と接続されている。vposは
当該回路で発生する最大の値を有する電位である。アー
ス端子または例えばVnegのような別の電位（これは当該
回路で発生する最も低い値である）に関連して、“電
圧”とは他の電位にたいしてもあてはまると理解された
い。
は正の電圧Vposが印加される。この端子は電圧源21の第
１端子と抵抗22の一方の端部と接続されている。vposは
当該回路で発生する最大の値を有する電位である。アー
ス端子または例えばVnegのような別の電位（これは当該
回路で発生する最も低い値である）に関連して、“電
圧”とは他の電位にたいしてもあてはまると理解された
い。
抵抗22の他方の端部は比較段24の第１の入力側23と接
続されている。比較段24の第２の入力側25は電圧源21の
第２端子と接続されている。抵抗22の他方の端部と比較
段24の第１入力側23とはゼナーダイオード26のカソード
に接続されている。このゼナーダイオード26のアノード
は第２の接続端子、並びに電流源28の第１入力側に接続
されている。この電流源28の第２端子は第３接続端子29
に接続されており、電流源28の制御入力側は比較段24の
第２接続端子27と接続されている。第２の接続端子27か
ら中間電圧Vzwが取り出され、第３接続端子29には負電
圧Vnegが印加される。
続されている。比較段24の第２の入力側25は電圧源21の
第２端子と接続されている。抵抗22の他方の端部と比較
段24の第１入力側23とはゼナーダイオード26のカソード
に接続されている。このゼナーダイオード26のアノード
は第２の接続端子、並びに電流源28の第１入力側に接続
されている。この電流源28の第２端子は第３接続端子29
に接続されており、電流源28の制御入力側は比較段24の
第２接続端子27と接続されている。第２の接続端子27か
ら中間電圧Vzwが取り出され、第３接続端子29には負電
圧Vnegが印加される。
本発明の装置の作用を図２に基づいて説明する。そこ
には実線により電位差Vpos−Vnegの値が、破線により電
位差Vpos−Vzwの値が時間の関数で示されている。
には実線により電位差Vpos−Vnegの値が、破線により電
位差Vpos−Vzwの値が時間の関数で示されている。
第１の接続端子20に直流電圧の正成分が、第３の接続
端子29のこの直流電圧の負成分が印加され、さらにこの
直流電圧の絶対値が時間と共に上昇すると、抵抗22、ゼ
ナーダイオード26および電流源28を通って電流が第３の
接続端子29に流れる。
端子29のこの直流電圧の負成分が印加され、さらにこの
直流電圧の絶対値が時間と共に上昇すると、抵抗22、ゼ
ナーダイオード26および電流源28を通って電流が第３の
接続端子29に流れる。
電圧値が小さい際、ゼナーダイオード26はまだ阻止状
態であり、従って抵抗22を通って非常に小さな電流だけ
が流れ、この抵抗でも僅かな電圧降下しか生じない。電
圧値が大きい場合、すなわちゼナーダイオード26の降伏
電圧以上ではゼナーダイオードは導通し、ゼナーダイオ
ード、抵抗22および電流源28を通ってまず格段に大きな
電流が流れる。この電流の値は電流源28により定められ
る。中間電圧Vzwの値は実質的に、電流源28の飽和電圧
までは負電圧Vnegに相当する。
態であり、従って抵抗22を通って非常に小さな電流だけ
が流れ、この抵抗でも僅かな電圧降下しか生じない。電
圧値が大きい場合、すなわちゼナーダイオード26の降伏
電圧以上ではゼナーダイオードは導通し、ゼナーダイオ
ード、抵抗22および電流源28を通ってまず格段に大きな
電流が流れる。この電流の値は電流源28により定められ
る。中間電圧Vzwの値は実質的に、電流源28の飽和電圧
までは負電圧Vnegに相当する。
その後さらに、抵抗22にて電圧源21により定められる
電圧よりも大きな電圧降下が生じる。電圧源21は目標値
段として、またそこから出力される電圧を目標電圧また
は一般的に値が目標値である目標信号として見ることが
できる。
電圧よりも大きな電圧降下が生じる。電圧源21は目標値
段として、またそこから出力される電圧を目標電圧また
は一般的に値が目標値である目標信号として見ることが
できる。
比較段24によって、抵抗で降下する電圧が目標電圧よ
りも大きいか否かが識別され、比較段はこれに基づき制
御信号を電流源28に送出する。これにより電流源はそこ
から出力された電流によりフィードバック制御される。
電流源はこれに基づき電流値を、中間電圧Vzwが実質的
にゼナーダイオード阻止電圧に相応し、抵抗22で降下す
る電圧が電圧源21から出力される電圧に相応するように
調整する。
りも大きいか否かが識別され、比較段はこれに基づき制
御信号を電流源28に送出する。これにより電流源はそこ
から出力された電流によりフィードバック制御される。
電流源はこれに基づき電流値を、中間電圧Vzwが実質的
にゼナーダイオード阻止電圧に相応し、抵抗22で降下す
る電圧が電圧源21から出力される電圧に相応するように
調整する。
本発明の第２の実施例が図３に示されている。ここで
は構成素子はその機能に相応して構成群にまとめられて
いる。図１の実施例の相応する手段と同じ機能を有する
手段、構成素子および構成群には同じ参照符号が付して
あり、本発明の理解に重要な場合だけ説明する。
は構成素子はその機能に相応して構成群にまとめられて
いる。図１の実施例の相応する手段と同じ機能を有する
手段、構成素子および構成群には同じ参照符号が付して
あり、本発明の理解に重要な場合だけ説明する。
第１の接続端子20に印加される電圧Vposは抵抗22を介
して比較段24の第１入力側23に導通される。比較段24は
第１の比較トランジスタ24a、第２の比較トランジスタ2
4bおよび比較抵抗24cを有する。比較抵抗の一方の端部
は第１の比較トランジスタ24aのエミッタと、他方の端
部は第１入力側23と接続されている。
して比較段24の第１入力側23に導通される。比較段24は
第１の比較トランジスタ24a、第２の比較トランジスタ2
4bおよび比較抵抗24cを有する。比較抵抗の一方の端部
は第１の比較トランジスタ24aのエミッタと、他方の端
部は第１入力側23と接続されている。
第１の比較トランジスタ24aのコレクタは第２の比較
トランジスタ24bのエミッタと接続されており、そのコ
レクタは比較段24の出力側を形成する。第２の比較トラ
ンジスタ24bのベースは第２の接続端子27と接続されて
おり、この節族端子27には中間電圧Vzwが印加される。
従ってトランジスタ24a,24bはカスコード段を形成す
る。
トランジスタ24bのエミッタと接続されており、そのコ
レクタは比較段24の出力側を形成する。第２の比較トラ
ンジスタ24bのベースは第２の接続端子27と接続されて
おり、この節族端子27には中間電圧Vzwが印加される。
従ってトランジスタ24a,24bはカスコード段を形成す
る。
第１の入力側23と第１の接続端子20はさらに第１のゼ
ナーブロック26'に接続されている。このゼナーブロッ
クの機能はゼナーダイオード26に相応する。ブロック2
6'はゼナーダイオード26a,…,26eとゼナー抵抗26fを有
する。
ナーブロック26'に接続されている。このゼナーブロッ
クの機能はゼナーダイオード26に相応する。ブロック2
6'はゼナーダイオード26a,…,26eとゼナー抵抗26fを有
する。
第２の接続端子27と比較段24の出力側との間には周波
数特性補償のためにコンデンサ31が配置されている。
数特性補償のためにコンデンサ31が配置されている。
電流源28はダーリントン段により形成されており、第
１の電流源トランジスタ28a、第２の電流源トランジス
タ28bおよび適切な電流源抵抗28c,28dからなる。
１の電流源トランジスタ28a、第２の電流源トランジス
タ28bおよび適切な電流源抵抗28c,28dからなる。
図３の実施例の機能は実質的に図１の実施例と同じで
ある。しかし注意すべきことは、ゼナーブロック26'が
選択された回路構成に基づきゼナー電圧Vzを実現するこ
とである。この値は、 Vz＝４・Vzt＋VBE に相応し、ここでVztはゼナートランジスタ26a,…,26d
のゼナー電圧、VBEはトランジスタ26eのベース−エミッ
タ間電圧である。
ある。しかし注意すべきことは、ゼナーブロック26'が
選択された回路構成に基づきゼナー電圧Vzを実現するこ
とである。この値は、 Vz＝４・Vzt＋VBE に相応し、ここでVztはゼナートランジスタ26a,…,26d
のゼナー電圧、VBEはトランジスタ26eのベース−エミッ
タ間電圧である。
ゼナートランジスタの数が異なる場合は、係数“4"を
相応に変化する。
相応に変化する。
さらに中間電圧Vzwを第２の比較トランジスタ24bのベ
ースに印加することにより、２つのpnpトランジスタ24
a,24bがカスコード段を形成する場合、阻止電圧VCEOを
上回ることがないことを述べておく。
ースに印加することにより、２つのpnpトランジスタ24
a,24bがカスコード段を形成する場合、阻止電圧VCEOを
上回ることがないことを述べておく。
前記の実施例の別の変形では、図４に示された段の少
なくともそれぞれを有することができる。
なくともそれぞれを有することができる。
これらの付加的な段の他に、図４には既に説明したブ
ロックおよび構成素子が示されている。しかしこれらに
ついては本発明の理解に必要な場合だけ説明する。
ロックおよび構成素子が示されている。しかしこれらに
ついては本発明の理解に必要な場合だけ説明する。
既に説明した段に加えて図４では、電流源28、第２の
ゼナーブロック32（このブロックはゼナートランジスタ
32a,…,32dを有する）のアノードおよび接続端子27にそ
のカソードが接続されている。
ゼナーブロック32（このブロックはゼナートランジスタ
32a,…,32dを有する）のアノードおよび接続端子27にそ
のカソードが接続されている。
このゼナーブロック32は、外部から印加される電圧
（Vpos,Vneg）が所定の値を上回る場合に対する保護回
路である。この実施例では、本発明の回路装置はゼナー
ダイオードとして作用し、接続端子20、29に印加される
電圧は ８・Vzt＋２・VBE の値に制限される。ここで回路装置を流れる電流は所定
の値を上回らないことに注意すべきである。
（Vpos,Vneg）が所定の値を上回る場合に対する保護回
路である。この実施例では、本発明の回路装置はゼナー
ダイオードとして作用し、接続端子20、29に印加される
電圧は ８・Vzt＋２・VBE の値に制限される。ここで回路装置を流れる電流は所定
の値を上回らないことに注意すべきである。
別の変形実施例では、第３のゼナーブロック33が設け
られる。そのアノードは第３の端子29と接続され、その
カソードは第４の接続端子34およびカレントミラー35と
接続されている。第４の接続端子34には電圧Vepiが出力
される。その値５・Vzは電圧Vnegより高い。２つのトラ
ンジスタ35a,35bと抵抗35c,35dを有するカレントミラー
35により第３のゼナーブロック33に小電流が給電され
る。
られる。そのアノードは第３の端子29と接続され、その
カソードは第４の接続端子34およびカレントミラー35と
接続されている。第４の接続端子34には電圧Vepiが出力
される。その値５・Vzは電圧Vnegより高い。２つのトラ
ンジスタ35a,35bと抵抗35c,35dを有するカレントミラー
35により第３のゼナーブロック33に小電流が給電され
る。
電圧Vepiは、送出される電圧が構成素子、例えば抵抗
において許容値（VCBO）よりも高い電位差値を回避すべ
き場合に重要である。このような適用については下でさ
らに説明する。
において許容値（VCBO）よりも高い電位差値を回避すべ
き場合に重要である。このような適用については下でさ
らに説明する。
付加的な本発明の回路装置にバイアス段36を設けるこ
とができる。バイアス段は所定の値、例えば中間電圧Vz
wを基準にしてVBE＋0.6Vの所定の値のバイアス電圧を第
４の接続端子37に送出する。
とができる。バイアス段は所定の値、例えば中間電圧Vz
wを基準にしてVBE＋0.6Vの所定の値のバイアス電圧を第
４の接続端子37に送出する。
本発明の装置により生成される出力電圧、例えば中間
電圧Vzw、電圧Vepi、バイアス電圧Vvsは有利には、別の
回路装置を外部から印加される電圧Vpos,Vnegに対して
電圧を安定化するために使用する。
電圧Vzw、電圧Vepi、バイアス電圧Vvsは有利には、別の
回路装置を外部から印加される電圧Vpos,Vnegに対して
電圧を安定化するために使用する。
後置接続される回路装置が図５に示されている。この
回路装置は、一方で完全な電圧偏移（Vpos,Vneg）をそ
の出力端子にもたらし、他方で集積回路に実現され、そ
の製造プロセスは、電位差Vpos−Vneg以下である阻止電
圧に対して構成されている。
回路装置は、一方で完全な電圧偏移（Vpos,Vneg）をそ
の出力端子にもたらし、他方で集積回路に実現され、そ
の製造プロセスは、電位差Vpos−Vneg以下である阻止電
圧に対して構成されている。
そこには第１のカスコードトランジスタ41と第２のカ
スコードトランジスタ42からなるカスコード段が示され
ている。第１のカスコードトランジスタ41のコレクタは
コレクタ抵抗43の一方の端部と接続されており、その抵
抗の他方の端部は第１の給電端子44に接続されている。
給電端子には電圧Vposが印加される。第１の給電端子44
はさらに第１のドライバトランジスタ45のエミッタと接
続されており、そのベースはカスコード入力端子46に接
続されている。
スコードトランジスタ42からなるカスコード段が示され
ている。第１のカスコードトランジスタ41のコレクタは
コレクタ抵抗43の一方の端部と接続されており、その抵
抗の他方の端部は第１の給電端子44に接続されている。
給電端子には電圧Vposが印加される。第１の給電端子44
はさらに第１のドライバトランジスタ45のエミッタと接
続されており、そのベースはカスコード入力端子46に接
続されている。
第１のドライバトランジスタ45のコレクタは第２のド
ライバトランジスタ47のエミッタ、第１のカスコードト
ランジスタ41のベースおよび別のトランジスタ48のベー
スと接続されている。このベースは他にトランジスタ48
のコレクタと接続されている。このトランジスタ48のエ
ミッタは第２の給電端子49およびカレントミラー50の入
力側と接続されている。カレントミラーの出力側は第２
のドライバトランジスタ42んおベースおよび抵抗51の一
方の端部に接続されている。この抵抗の他方の端部はト
ランジスタ42のエミッタに接続されている。さらにトラ
ンジスタ42のエミッタは出力端子52およびエミッタ抵抗
53の一方の端部と接続されている。出力端子52からは入
力電圧Veinに依存する出力電圧Vausが取り出される。エ
ミッタ抵抗は抵抗53aと53bの直列回路から形成され、そ
の他方の端部は第３の給電端子54に接続されている。第
３の給電端子には負電圧Vnegが印加される。
ライバトランジスタ47のエミッタ、第１のカスコードト
ランジスタ41のベースおよび別のトランジスタ48のベー
スと接続されている。このベースは他にトランジスタ48
のコレクタと接続されている。このトランジスタ48のエ
ミッタは第２の給電端子49およびカレントミラー50の入
力側と接続されている。カレントミラーの出力側は第２
のドライバトランジスタ42んおベースおよび抵抗51の一
方の端部に接続されている。この抵抗の他方の端部はト
ランジスタ42のエミッタに接続されている。さらにトラ
ンジスタ42のエミッタは出力端子52およびエミッタ抵抗
53の一方の端部と接続されている。出力端子52からは入
力電圧Veinに依存する出力電圧Vausが取り出される。エ
ミッタ抵抗は抵抗53aと53bの直列回路から形成され、そ
の他方の端部は第３の給電端子54に接続されている。第
３の給電端子には負電圧Vnegが印加される。
抵抗53a,53bは集積回路では通常のように、エピタク
シータブ（ボックスとも称される）に埋め込まれたベー
ス拡散領域はそれぞれの抵抗の電気値を定める。
シータブ（ボックスとも称される）に埋め込まれたベー
ス拡散領域はそれぞれの抵抗の電気値を定める。
抵抗53bのエピタクシータブ55は電気的に第４の給電
端子56と接続されている。第４の給電端子には電圧Vepi
が印加される。
端子56と接続されている。第４の給電端子には電圧Vepi
が印加される。
図５の回路装置のアースは集積回路では通常のように
基板／絶縁端子と同じである。このアースには中間電圧
Vzwが第５の給電端子57を介して印加される。
基板／絶縁端子と同じである。このアースには中間電圧
Vzwが第５の給電端子57を介して印加される。
中間電圧Vzwは有利には実質的に、電圧VposとVnegの
半分の値を有する。すなわち、 Vzw＝1/2（Vpos−Vneg） 以下の点は図５の回路装置では特に重要である。
半分の値を有する。すなわち、 Vzw＝1/2（Vpos−Vneg） 以下の点は図５の回路装置では特に重要である。
出力電圧Vausは実質的にVposに相応する値を取ること
ができるから、エミッタ抵抗53には近似的にVpos−Vneg
の電位差がかかる。仮定したようにこの電位差は、製造
プロセスにより定められる許容阻止電圧値、例えばVCBO
の上にある。
ができるから、エミッタ抵抗53には近似的にVpos−Vneg
の電位差がかかる。仮定したようにこの電位差は、製造
プロセスにより定められる許容阻止電圧値、例えばVCBO
の上にある。
エミッタ抵抗53が適用された製造プロセスでも電位差
を処理することができるようにするため、エミッタ抵抗
は２つの抵抗53aと53bに分割される。これらの抵抗はこ
の実施例では同じ抵抗値を有する。これにより２つの抵
抗でそれぞれ電位差（Vpos−Vneg）の半分に相応する電
圧が降下する。これにより抵抗53bのエピタクシータブ5
3が電圧Vposに対しても電圧Vnegに対しても許容間隔を
有する電圧値にあることが保証され、エピタクシータブ
55は電圧Vepiに相応する電位にある。電圧Vepiはその
際、一方では電圧VposおよびVnegに対する差が過度に大
きくなく、他方ではその値が基板に印加される中間電圧
Vzw以下であるように選択される。
を処理することができるようにするため、エミッタ抵抗
は２つの抵抗53aと53bに分割される。これらの抵抗はこ
の実施例では同じ抵抗値を有する。これにより２つの抵
抗でそれぞれ電位差（Vpos−Vneg）の半分に相応する電
圧が降下する。これにより抵抗53bのエピタクシータブ5
3が電圧Vposに対しても電圧Vnegに対しても許容間隔を
有する電圧値にあることが保証され、エピタクシータブ
55は電圧Vepiに相応する電位にある。電圧Vepiはその
際、一方では電圧VposおよびVnegに対する差が過度に大
きくなく、他方ではその値が基板に印加される中間電圧
Vzw以下であるように選択される。
さらに重要なことは、コレクタ端子および延いては第
２のカスコードトランジスタ42のエピタクシータブに、
基板電圧Vzwより高いかまたは同じ値を有する電圧が印
加されることである。これは第２の給電端子49に印加さ
れ、トランジスタ48、41のベース−エミッタ−ダイオー
ドを介してトランジスタ42のコレクタ端子に導通される
バイアス電圧Vvsにより達成される。ここではバイアス
電圧は基板電圧の値よりも大きな値を有する。これによ
り、基板、トランジスタ42のエピタクシー領域、トラン
ジスタ42のベースおよびトランジスタ42のエミッタから
なる寄生トライアックの点弧のような寄生作用が回避さ
れる。
２のカスコードトランジスタ42のエピタクシータブに、
基板電圧Vzwより高いかまたは同じ値を有する電圧が印
加されることである。これは第２の給電端子49に印加さ
れ、トランジスタ48、41のベース−エミッタ−ダイオー
ドを介してトランジスタ42のコレクタ端子に導通される
バイアス電圧Vvsにより達成される。ここではバイアス
電圧は基板電圧の値よりも大きな値を有する。これによ
り、基板、トランジスタ42のエピタクシー領域、トラン
ジスタ42のベースおよびトランジスタ42のエミッタから
なる寄生トライアックの点弧のような寄生作用が回避さ
れる。
これまで説明した図５の回路装置の変形は第４のゼナ
ーブロック58を有することができる。これは図５に破線
で示してある。このブロックは既に説明した４つのゼナ
ートランジスタ58a,…,58dからなるゼナーブロックと同
じ構成を有する。
ーブロック58を有することができる。これは図５に破線
で示してある。このブロックは既に説明した４つのゼナ
ートランジスタ58a,…,58dからなるゼナーブロックと同
じ構成を有する。
第４のゼナーブロックによりトランジスタ42のコレク
タ領域とベース領域との電位差は４・Vztの値に制限さ
れる。ここでVztはトランジスタ58a,…,58dのゼナー電
圧に相当する。
タ領域とベース領域との電位差は４・Vztの値に制限さ
れる。ここでVztはトランジスタ58a,…,58dのゼナー電
圧に相当する。
ここでもう一度述べておくが、中間電圧を生成するた
めの本発明の装置の適用は集積回路の絶縁耐力を高める
ための適用にだけ制限されるものではなく、単に有利な
適用として述べているに過ぎない。
めの本発明の装置の適用は集積回路の絶縁耐力を高める
ための適用にだけ制限されるものではなく、単に有利な
適用として述べているに過ぎない。
一方、構成素子、例えば集積回路の絶縁耐力を高める
ことになる中間電圧は他の適切な装置から出力すること
もできる。
ことになる中間電圧は他の適切な装置から出力すること
もできる。
従って全体で、中間電圧を生成するための装置と、本
発明の装置の有利な適用が示される。
発明の装置の有利な適用が示される。
本発明の装置は第１の実施例では、その値が外部から
印加される電圧Vpos,Vnegの間にある中間電圧を出力す
る。この中間電圧は、ゼナーダイオード（ゼナーダイオ
ード26;26'）の機能を実現する構成素子からなる回路装
置を流れる電流によって生成される。この電流は制御可
能な電流源から供給される。その際電流源は、ゼナーダ
イオード（ないしゼナーブロック）および電流源と直列
に接続された構成素子にて降下する電圧と目標電圧（目
標値）との比較から得られる比較値に依存して制御され
る。
印加される電圧Vpos,Vnegの間にある中間電圧を出力す
る。この中間電圧は、ゼナーダイオード（ゼナーダイオ
ード26;26'）の機能を実現する構成素子からなる回路装
置を流れる電流によって生成される。この電流は制御可
能な電流源から供給される。その際電流源は、ゼナーダ
イオード（ないしゼナーブロック）および電流源と直列
に接続された構成素子にて降下する電圧と目標電圧（目
標値）との比較から得られる比較値に依存して制御され
る。
本発明の装置の別の実施例では別の構成素子とブロッ
クが含まれており、これにより、その値が外部から印加
される電圧Vpos,Vnegの間にある付加的電圧が生成され
る。
クが含まれており、これにより、その値が外部から印加
される電圧Vpos,Vnegの間にある付加的電圧が生成され
る。
本発明の装置は、電力損失が小さく、ダイナミック安
定性の良いことが特徴である。
定性の良いことが特徴である。
本発明の装置の有利な適用では、生成された電圧が有
利には集積技術で実現された回路装置に印加される。正
確に言うならば拡散領域に印加される。これにより集積
回路の絶縁耐力が上昇する。
利には集積技術で実現された回路装置に印加される。正
確に言うならば拡散領域に印加される。これにより集積
回路の絶縁耐力が上昇する。
絶縁耐力を高めるために、中間電圧を生成するための
装置の一部である個々の段も後置接続された段も、例え
ば抵抗のカスコードまたは直列接続により相応に実現さ
れる。
装置の一部である個々の段も後置接続された段も、例え
ば抵抗のカスコードまたは直列接続により相応に実現さ
れる。
中間電圧を生成するための装置の個々の段でも、後置
接続された段（構成素子）でも、すべての回路部は電位
的に中間電圧Vzwよりも下で駆動され、相応するエピタ
クシー領域（npnトランジスタのコレクタ、pnpトランジ
スタのベース、並びに抵抗に対するボックス）は電位的
に中間電圧Vzwより上、または場合によりこれと同じで
あることに注意しなければならない。
接続された段（構成素子）でも、すべての回路部は電位
的に中間電圧Vzwよりも下で駆動され、相応するエピタ
クシー領域（npnトランジスタのコレクタ、pnpトランジ
スタのベース、並びに抵抗に対するボックス）は電位的
に中間電圧Vzwより上、または場合によりこれと同じで
あることに注意しなければならない。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヌッツ，カール ディーター
ドイツ連邦共和国 Ｄ−7101 エートハ
イム ブルーメンシュトラーセ 33
(72)発明者 シュタイナー，ユルゲン
ドイツ連邦共和国 Ｄ−7112 ヴァルデ
ンブルク ジルヒャーヴェーク ８
(56)参考文献 特開 平２−174560（ＪＰ，Ａ)
特開 昭61−16313（ＪＰ，Ａ)
特開 平１−20708（ＪＰ，Ａ)
独国特許出願公開2437700（ＤＥ，Ａ
１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 3/18
G05F 1/56
H01L 21/822
H01L 27/04
Claims (7)
- 【請求項１】印加された第１の電圧（Vpos）と比較的に
低い第２の電圧（Vneg）との間にある電圧値である中間
電圧値（Vzw）を生成するための比較段（24）を有する
装置において、 前記装置は、抵抗（22）、電流源（28）、及び、所定の
閾値電圧を有するゼナーダイオードの機能を実現してい
る半導体素子（26;26'）とからなる直列接続（22,26;2
6'）を含み、 前記直列接続（22,26;26'）は、半導体素子（26;26'）
と中間電圧（Vzw）を供給する電流源（28）との間の接
続端子（27）を含み、 前記直列接続（22,26;26'）は、第１の電圧（Vpos）と
第２の電圧（Vneg）との間に接続されており、電流は、
前記直列接続（22,26;26'）を通って流れ、その値は、
印加電圧（Vpos,Vneg）の差と電流源（28）に依存して
おり、電流源は、比較段（24）の出力信号によって制御
され、 前記半導体素子（26;26'）は、信号を比較段（24）の第
１の入力側（23）に送出し、 目標信号を有する比較段（24）の出力信号は、その第２
入力側（25）に接続されている目標値段（21）によって
供給され、そして、前記比較段（24）は、前記半導体素
子（22,26;26'）によって供給された信号と、接続端末
（27）の前記中間電圧（Vzw）を供給するための前記目
標信号とを比較することを特徴とする装置。 - 【請求項２】集積回路の一部として構築されていること
を特徴とする、請求項１記載の装置。 - 【請求項３】別の電圧（Vepi,Vvs）を生成する別の手段
が設けられており、当該電圧値は、前記印加電圧（Vpo
s,Vneg）の間であり、かつ所定の値だけ中間電圧（Vz
w）の値から、もしくは前記印加電圧（Vpos,Vneg）のう
ちの一方の値から偏向していることを特徴とする、請求
項１乃至２記載の装置。 - 【請求項４】少なくとも個々の段（24）は、カスコード
段として構成されており、どのエピタクシー領域におい
ても、電位は、中間電圧（Vzw）を下回らないことを特
徴とする、請求項１乃至３のいずれか１項記載の装置。 - 【請求項５】個々の構成要素（24b）の拡散領域には、
生成された電位（Vzw,Vepi,Vvs）のうちの１つが印加さ
れ、これにより相応する段の電圧安定性が増大されるこ
とを特徴とする、前記請求項１乃至４のいずれか１項に
記載の装置。 - 【請求項６】前記中間電圧（Vzw）は、半導体素子の拡
散領域に印加され、それにより当該半導体素子は、印加
電圧を処理することができ、当該電圧の差は、生産工程
により定められる阻止電圧値を越えるものであることを
特徴とする前記請求項１乃至５までのいずれか１項に記
載の装置の適用方法。 - 【請求項７】前記中間電圧（Vzw）は、集積回路の絶縁
／基板接続部に接続されることを特徴とする、前記請求
項６に記載の適用方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4131170A DE4131170A1 (de) | 1991-09-19 | 1991-09-19 | Vorrichtung zur erzeugung von zwischenspannungen |
| DE4131170.1 | 1991-09-19 | ||
| PCT/EP1992/002061 WO1993006541A1 (de) | 1991-09-19 | 1992-09-07 | Vorrichtung zur erzeugung von zwischenspannungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06510875A JPH06510875A (ja) | 1994-12-01 |
| JP3381919B2 true JP3381919B2 (ja) | 2003-03-04 |
Family
ID=6440968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50573393A Expired - Fee Related JP3381919B2 (ja) | 1991-09-19 | 1992-09-07 | 中間電圧の生成装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5604428A (ja) |
| EP (1) | EP0604485B1 (ja) |
| JP (1) | JP3381919B2 (ja) |
| DE (2) | DE4131170A1 (ja) |
| ES (1) | ES2108133T3 (ja) |
| WO (1) | WO1993006541A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19607802C2 (de) * | 1996-03-01 | 1999-08-19 | Temic Semiconductor Gmbh | Schaltungsanordnung zum Erzeugen einer Versorgungsspannung |
| KR100400383B1 (ko) * | 1996-03-07 | 2003-12-31 | 마츠시타 덴끼 산교 가부시키가이샤 | 기준 전압원 회로 및 전압 피드백 회로 |
| EP0860762A3 (de) * | 1997-02-25 | 1999-04-07 | TEMIC TELEFUNKEN microelectronic GmbH | Schaltungsanordnung und Verfahren zum Erzeugen einer Versorgungsgleichspannung |
| DE19707422C1 (de) * | 1997-02-25 | 1998-08-27 | Telefunken Microelectron | Verfahren zum Erzeugen einer Versorungsgleichspannung für eine Signalgebereinheit |
| DE19707423C1 (de) * | 1997-02-25 | 1998-08-13 | Telefunken Microelectron | Schaltungsanordnung zum Erzeugen einer Versorgungsspannung |
| EP2328056B1 (en) * | 2009-11-26 | 2014-09-10 | Dialog Semiconductor GmbH | Low-dropout linear regulator (LDO), method for providing an LDO and method for operating an LDO |
| US10739800B2 (en) * | 2016-07-21 | 2020-08-11 | Hewlett-Packard Development Company, L.P. | Regulating an output power of a monitored electronic device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577167A (en) * | 1968-02-29 | 1971-05-04 | Rca Corp | Integrated circuit biasing arrangements |
| AT302488B (de) * | 1970-12-14 | 1972-10-10 | Eumig | Schaltungsanordnung zur Spannungskonstanthaltung |
| US3754787A (en) * | 1971-12-02 | 1973-08-28 | W Garber | Operating support for surgeons |
| US3887863A (en) * | 1973-11-28 | 1975-06-03 | Analog Devices Inc | Solid-state regulated voltage supply |
| DE2437700B2 (de) * | 1974-08-05 | 1979-04-12 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Konstanthalten wenigstens zweier, aus einer gemeinsamen Versorgungsgleichspannung abgeleiteten Teilspannungen |
| US4099775A (en) * | 1976-10-07 | 1978-07-11 | Hoover Ball And Bearing Company | Chair control with tilt lock |
| US4323794A (en) * | 1980-01-30 | 1982-04-06 | Itt Industries, Inc. | Bias voltage generator for a monolithic integrated circuit |
| DE3303618A1 (de) * | 1983-02-03 | 1984-08-09 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung zur spannungsregelung |
| DE3405661A1 (de) * | 1984-02-17 | 1985-08-22 | Robert Bosch Gmbh, 7000 Stuttgart | Elektronischer spannungsregler |
| DE3625211A1 (de) * | 1986-07-25 | 1988-02-04 | Bosch Gmbh Robert | Spannungsregler fuer einen generator |
| US4774452A (en) * | 1987-05-29 | 1988-09-27 | Ge Company | Zener referenced voltage circuit |
| DE3835863A1 (de) * | 1988-10-21 | 1990-07-05 | Philips Patentverwaltung | Schaltungsanordnung zum ableiten von versorgungsgleichspannungen |
| DE3920279A1 (de) * | 1989-06-21 | 1991-01-03 | Licentia Gmbh | Schaltungsanordnung zur erzeugung einer gleichbleibenden ausgangsgleichspannung aus einer veraenderlichen eingangsspannung |
-
1991
- 1991-09-19 DE DE4131170A patent/DE4131170A1/de not_active Withdrawn
-
1992
- 1992-09-07 ES ES92919019T patent/ES2108133T3/es not_active Expired - Lifetime
- 1992-09-07 EP EP92919019A patent/EP0604485B1/de not_active Expired - Lifetime
- 1992-09-07 WO PCT/EP1992/002061 patent/WO1993006541A1/de active IP Right Grant
- 1992-09-07 JP JP50573393A patent/JP3381919B2/ja not_active Expired - Fee Related
- 1992-09-07 DE DE59208798T patent/DE59208798D1/de not_active Expired - Lifetime
-
1995
- 1995-04-27 US US08/462,015 patent/US5604428A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0604485B1 (de) | 1997-08-13 |
| DE4131170A1 (de) | 1993-03-25 |
| US5604428A (en) | 1997-02-18 |
| DE59208798D1 (de) | 1997-09-18 |
| ES2108133T3 (es) | 1997-12-16 |
| JPH06510875A (ja) | 1994-12-01 |
| WO1993006541A1 (de) | 1993-04-01 |
| EP0604485A1 (de) | 1994-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040130306A1 (en) | Voltage regulator | |
| US4713561A (en) | Transistor circuit with controlled collector saturation voltage | |
| US4491770A (en) | Brushless DC motor | |
| JP3381919B2 (ja) | 中間電圧の生成装置 | |
| US11353902B2 (en) | Power control semiconductor device, variable output voltage power supply, and designing method | |
| US4658205A (en) | Reference voltage generating circuit | |
| US4219781A (en) | Transistor amplifier circuit | |
| US4831323A (en) | Voltage limiting circuit | |
| US6307726B1 (en) | System to control the output current with temperature through a controllable current limiting circuit | |
| US3986132A (en) | Series energized transistor amplifier | |
| EP1181773A1 (en) | Overvoltage protection | |
| JP3453149B2 (ja) | 制御可能な半導体構成素子用の制御回路 | |
| US4381484A (en) | Transistor current source | |
| US4628249A (en) | Power supply having a predetermined value of input impedance | |
| US3988642A (en) | Electronic cut out for a circuit to be protected | |
| JP4037752B2 (ja) | 追尾回路 | |
| US5793170A (en) | Motor drive circuit | |
| JP2000286678A (ja) | 可変減衰器 | |
| US5973513A (en) | Integrated circuit arrangement with an open-collector transistor designed as npn transistor | |
| JP3711893B2 (ja) | 電源回路装置 | |
| JPS61274518A (ja) | ディジタル―アナログ変換器のためのビット電流調整回路 | |
| US6492866B1 (en) | Electronic circuit with bulk biasing for providing accurate electronically controlled resistance | |
| KR940002812B1 (ko) | 저전류 기동회로 | |
| JPH03206507A (ja) | 電圧調整回路 | |
| US20010043115A1 (en) | Circuit for providing a reference voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |